JP2012517162A - Jfet直列回路 - Google Patents
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Abstract
Description
高動作電圧でスイッチングするための電力スイッチまたはスイッチングデバイスは、電力電子スイッチにおいて、カスケーディングまたはトランジスタの直列配列によって実現され得る。それによって、US6,822,842またはDE19926109 A1によれば、そのようなスイッチデバイスは、たとえば、カスコード回路と称され、それは、図1によって示される、MOSFET Mおよび少なくとも1つのJFET J1の特別な共同回路に基づいている。スイッチは第1の接続1と第2の接続2との間に配列され、MOSFET Mの制御接続7によって制御される。カスコードトポロジに基づく、高動作電圧のためのこの公知のスイッチデバイスは、いくつかのJFET J2…Jiの直列接続、およびしたがって、高阻止電圧を予想する。JFETの保護のために、ダイオード、すなわち、ブロッキング動作において適用される保護ダイオードD1−D5が、JFETのゲート接続に接続される。これらの保護ダイオードは、互いにJFETのゲート接続同士を接続するか、または、いずれの場合も、ゲート接続から、MOSFETも接続されるベース電位の共通接続1に導く。JFETの保護のための、保護ダイオードD1−D5の機能の態様は、US6,822,842において説明されている。
したがって、最初に言及したタイプのJFETの直列接続を有するスイッチングデバイスを提供することが、本発明の目的であり、それは言及した欠点を克服する。
図面および簡単な説明
本発明の課題が、添付の図面に表わされた好ましい実施例によって、これ以降でより詳細に説明される。
高動作電圧のスイッチデバイスのための本発明が、図1に示される。スイッチは、第1または最下部JFET J1およびこの第1のJFET J1に直列に接続される少なくとも1つのさらなるJ2−J6を伴うMOSFET Mのカスコード回路を備える。最下部または第1のJFETは、したがって、カスコード回路において、制御スイッチとして動作するMOSFETによって活性化される。直列に接続され、かつ第1のJFETから最も距離が離れている、JFET中の最後のJFETは、最上部JFET J6として示される。6つのJFETが示されているが、単に例に過ぎず、本発明の他の実施形態においては、一般的には、2つまたはより多くのJFETが存在し得る。安定化回路3は、JFETのゲート電圧を安定化するために設けられる。いずれの場合も連続する2つのJFETのゲート同士間のこの安定化回路は、ブロッキング方向に動作される保護ダイオードD11−D13,D21−D23,…D51−D53の直列接続を備える。各々互いに直列である保護ダイオードD11−D53の数は、必要とされる保護ダイオードD11−D53の阻止電圧に依存する。一般的に、いずれの場合も、1つまたはより多くの保護ダイオードD11−D53が2つの連続するJFETのゲート同士間に予め設定される。本発明の他の実施形態においては、ダイオード以外のスイッチ素子が用いられる。
Claims (11)
- 第1の接続(1)と第2の接続(2)との間で電流を切換えるために、最下部JFET(J1)が前記第1の接続(1)と接続されるかまたは前記最下部JFET(J1)が制御スイッチ(M)を介してカスコード回路で前記第1の接続(1)に接続される、少なくとも2つのJFET(J1−J6)と、前記最下部JFET(J1)に直列に接続される少なくとも1つのさらなるJFET(J2−J5)との直列接続を備え、前記最下部JFET(J1)から最も離れたJFET(J6)は、最上部JFET(J6)として示されるとともに、そのドレイン接続で前記第2の接続(2)に接続され、前記JFET(J1−J6)のゲート電圧を安定化するための安定化回路(D11−D53)は、JFET(J1−J6)のゲート接続と前記第1の接続(1)との間に接続されるスイッチングデバイスであって、
追加回路(4)は、前記最上部JFET(J6)のゲート接続(G6)と前記第2の接続(2)との間に接続され、この追加回路は、前記最上部JFET(J6)のゲート接続(G6)における電位を、前記最上部JFET(J6)のドレイン接続(D6)における電位に導くことを特徴とする、スイッチングデバイス。 - 前記安定化回路(3)は、特に、ブロッキング方向(1)に作用するとともに、いずれの場合も連続するJFET(J1−J6)のゲート接続同士の間または前記JFET(J1−J6)のゲート接続と前記第1の接続(1)との間に配列される保護ダイオード(D11−D53)によって、いずれの場合も、設定可能な電流を前記JFET(J1−J6)のゲート接続から前記第1の接続(1)へそらす、請求項1に記載にスイッチングデバイス。
- 前記追加回路(4)は、前記安定化回路(3)と共に、前記JFET(J1−J6)のゲート接続の対称的な電圧負荷の効果をもたらす、請求項1または2に記載のスイッチングデバイス。
- 前記追加回路(4)は、前記最上部JFET(J6)のゲート接続(G6)と前記第2の接続(2)との間に、直列にかつブロッキング方向に作用する1つまたはより多くのさらなるダイオード(D61,D62,D63)を含む、先行する請求項のいずれか1つに記載のスイッチングデバイス。
- 前記追加回路(4)は、パッシブネットワーク、特に抵抗であり、前記ネットワークまたは抵抗は、前記最上部JFET(J6)のゲート接続(G6)と前記第2の接続(2)との間に接続される、先行する請求項のいずれか1つに記載のスイッチングデバイス。
- 連続するJFETのゲート接続同士間の前記安定化回路は、いずれの場合も、第1のトータル阻止電圧を有する少なくとも1つのダイオードを含み、前記ダイオードは、ブロッキング方向に作用し、
前記追加回路(4)は、第2のトータルブロッキングを有する少なくとも1つのさらなるダイオード(D61,D62,D63)を含み、前記さらなるダイオードは、ブロッキング方向に作用し、
前記第2のトータル阻止電圧は、前記第1のトータル阻止電圧に、少なくともおよそ等しい、先行する請求項のいずれか1つに記載のスイッチングデバイス。 - 前記JFET(J1−J6)のゲートと前記第1の接続との間に配列されるRCネットワークを含む対称ネットワーク(5)が存在する、先行する請求項のいずれか1つに記載のスイッチングデバイス。
- 前記対称ネットワーク(5)は、前記対称ネットワーク(5)においてスイッチングの際に生じる平衡プロセスが、前記最上部JFET(J6)においては最小時定数を有するとともに、前記最下部JFET(J1)においては最大時定数を有するように設計される、請求項7に記載のスイッチングデバイス。
- 連続するJFET(J1−J6)のゲート接続同士間の前記対称ネットワーク(5)は、いずれの場合も、キャパシタンス(CTu,1−CTu,5)を含むとともに、前記追加回路に並列に、さらなるキャパシタンス(CTu,6)を含み、減衰抵抗(RSt,1−RSt,5,RSt,6)が、前記キャパシタンス(CTu,1−CTu,5)のうちの少なくとも1つ、および/または、前記さらなるキャパシタンス(CTu,6)に直列に接続される、請求項7または8に記載のスイッチングデバイス。
- 連続するJFET(J2−J6)のゲート接続同士間の前記対称ネットワーク(5)は、いずれの場合も、前記最下部JFET(J1)および前記第1の接続(1)から離れており、RC素子(RSt,1−RSt,5およびCTu,1−CTu,5)を含むとともに、前記追加回路(4)に並列な追加のRC素子(RSt,6,CTu,6)を含む、請求項7または8に記載のスイッチングデバイス。
- 前記回路は、前記制御スイッチ(M)を活性化し、この制御スイッチを線形範囲内で動作させるための活性化回路を含む、請求項10に記載のスイッチングデバイス。
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