JPH0879035A - 高電圧スイッチ回路 - Google Patents
高電圧スイッチ回路Info
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- JPH0879035A JPH0879035A JP23212594A JP23212594A JPH0879035A JP H0879035 A JPH0879035 A JP H0879035A JP 23212594 A JP23212594 A JP 23212594A JP 23212594 A JP23212594 A JP 23212594A JP H0879035 A JPH0879035 A JP H0879035A
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Abstract
(57)【要約】
【目的】 高電圧スイッチ回路を構成する直列接続され
たＦＥＴの内の最終段のＦＥＴの飽和電圧を低くするこ
とにより、その損失を低減し、破損事故を防止すること
のできる高電圧スイッチ回路を提供する。 【構成】 ゲートに印加される制御信号により導通が制
御される初段のＦＥＴＱ１と、このＦＥＴのドレイン側
に順次直列に接続されこのＦＥＴの動作に追従して動作
する複数個のＦＥＴＱ２〜Ｑ８からなる高電圧スイッチ
回路において、上記複数個のＦＥＴの内の最終段のＦＥ
ＴＱ８のドレインにツェナダイオードＺを直列接続す
る。。
たＦＥＴの内の最終段のＦＥＴの飽和電圧を低くするこ
とにより、その損失を低減し、破損事故を防止すること
のできる高電圧スイッチ回路を提供する。 【構成】 ゲートに印加される制御信号により導通が制
御される初段のＦＥＴＱ１と、このＦＥＴのドレイン側
に順次直列に接続されこのＦＥＴの動作に追従して動作
する複数個のＦＥＴＱ２〜Ｑ８からなる高電圧スイッチ
回路において、上記複数個のＦＥＴの内の最終段のＦＥ
ＴＱ８のドレインにツェナダイオードＺを直列接続す
る。。
Description
【０００１】
【産業上の利用分野】本発明は、ＦＥＴを直列接続して
なる高電圧スイッチ回路に関する。
なる高電圧スイッチ回路に関する。
【０００２】
【従来の技術】図３は、従来の高電圧スイッチ回路を説
明するための図である。
明するための図である。
【０００３】同図において、Ｑ１〜Ｑ８は主端子１、２
間に順次直列接続された８個のＮチャンネル形電力用Ｍ
ＯＳＦＥＴで、初段のＦＥＴＱ１のゲートが制御端子
３、４間に印加される制御信号により制御される。この
ＦＥＴはＮチャンネル形であるので、入力パルスの高レ
ベルでオンし、低レベルでオフする。Ｒ１〜Ｒ８は主端
子１から２に直列接続された抵抗値のほぼ等しい８個の
電圧バランス用抵抗で、各抵抗の接続点が対応するＦＥ
ＴＱ２〜Ｑ８のゲートに接続されている。Ｃ１〜Ｃ８は
各電圧バランス用抵抗Ｒ１〜Ｒ８に並列接続されたター
ンオンスピードアップ用コンデンサである。
間に順次直列接続された８個のＮチャンネル形電力用Ｍ
ＯＳＦＥＴで、初段のＦＥＴＱ１のゲートが制御端子
３、４間に印加される制御信号により制御される。この
ＦＥＴはＮチャンネル形であるので、入力パルスの高レ
ベルでオンし、低レベルでオフする。Ｒ１〜Ｒ８は主端
子１から２に直列接続された抵抗値のほぼ等しい８個の
電圧バランス用抵抗で、各抵抗の接続点が対応するＦＥ
ＴＱ２〜Ｑ８のゲートに接続されている。Ｃ１〜Ｃ８は
各電圧バランス用抵抗Ｒ１〜Ｒ８に並列接続されたター
ンオンスピードアップ用コンデンサである。
【０００４】この回路において、ＦＥＴＱ１がオフのと
き、これに直列接続されたＦＥＴＱ２〜Ｑ８もオフであ
り、全ＦＥＴＱ１〜Ｑ８がオフしている。
き、これに直列接続されたＦＥＴＱ２〜Ｑ８もオフであ
り、全ＦＥＴＱ１〜Ｑ８がオフしている。
【０００５】ここで、初段のＦＥＴＱ１が制御端子３、
４に印加される制御信号によりオンすると、これに直列
接続されたＦＥＴＱ２〜Ｑ８は順次に順バイアスとなっ
てオンし、主端子１、２間がオンする。
４に印加される制御信号によりオンすると、これに直列
接続されたＦＥＴＱ２〜Ｑ８は順次に順バイアスとなっ
てオンし、主端子１、２間がオンする。
【０００６】このときの各ＦＥＴＱ１〜Ｑ８の飽和電圧
Ｖsat １〜Ｖsat ８は、各々のゲート電圧ＶGS１〜ＶGS
８に依存する。ＦＥＴＱ１の飽和電圧Ｖsat １は、ゲー
ト電圧ＶGS１が制御端子３、４に印加される制御電圧で
あるので充分に低くなる。
Ｖsat １〜Ｖsat ８は、各々のゲート電圧ＶGS１〜ＶGS
８に依存する。ＦＥＴＱ１の飽和電圧Ｖsat １は、ゲー
ト電圧ＶGS１が制御端子３、４に印加される制御電圧で
あるので充分に低くなる。
【０００７】各ＦＥＴＱ２〜Ｑ８の飽和電圧Ｖsat ２〜
Ｖsat ８は、抵抗Ｒ２〜Ｒ８の分担電圧をＶR2〜ＶR8と
すれば、それぞれ次のようになる。 Ｖsat ２＝ＶGS２＋ＶR2−ＶGS３ （１） Ｖsat ３＝ＶGS３＋ＶR3−ＶGS４ （２） Ｖsat ４＝ＶGS４＋ＶR4−ＶGS５ （３） Ｖsat ５＝ＶGS５＋ＶR5−ＶGS６ （４） Ｖsat ６＝ＶGS６＋ＶR6−ＶGS７ （５） Ｖsat ７＝ＶGS７＋ＶR7−ＶGS８ （６） Ｖsat ８＝ＶGS８＋ＶR8 （７）
Ｖsat ８は、抵抗Ｒ２〜Ｒ８の分担電圧をＶR2〜ＶR8と
すれば、それぞれ次のようになる。 Ｖsat ２＝ＶGS２＋ＶR2−ＶGS３ （１） Ｖsat ３＝ＶGS３＋ＶR3−ＶGS４ （２） Ｖsat ４＝ＶGS４＋ＶR4−ＶGS５ （３） Ｖsat ５＝ＶGS５＋ＶR5−ＶGS６ （４） Ｖsat ６＝ＶGS６＋ＶR6−ＶGS７ （５） Ｖsat ７＝ＶGS７＋ＶR7−ＶGS８ （６） Ｖsat ８＝ＶGS８＋ＶR8 （７）
【０００８】次に、初段のＦＥＴＱ１がオフすると、こ
れに直列接続されたＦＥＴＱ２〜Ｑ８は順次逆バイアス
または零バイアスとなってターンオフし、主端子１、２
間がオフする。
れに直列接続されたＦＥＴＱ２〜Ｑ８は順次逆バイアス
または零バイアスとなってターンオフし、主端子１、２
間がオフする。
【０００９】このように、制御端子３、４に印加される
制御信号で初段のＦＥＴＱ１のオン、オフの制御を行う
ことにより、主端子１、２間のオン、オフの制御を行う
ことができる。
制御信号で初段のＦＥＴＱ１のオン、オフの制御を行う
ことにより、主端子１、２間のオン、オフの制御を行う
ことができる。
【００１０】
【発明が解決しようとする課題】しかし、このような従
来の高電圧スイッチ回路にあっては、最終段のＦＥＴＱ
８の飽和電圧Ｖsat ８が、他のＦＥＴＱ２〜Ｑ７の飽和
電圧Ｖsat ２〜Ｖsat ７に比較して、上記（１）〜
（７）式から明らかなように、ゲート電圧がマイナスさ
れない分だけ大きくなり、最終段のＦＥＴの損失が大き
い、最終段のＦＥＴが破損するという欠点があった。
来の高電圧スイッチ回路にあっては、最終段のＦＥＴＱ
８の飽和電圧Ｖsat ８が、他のＦＥＴＱ２〜Ｑ７の飽和
電圧Ｖsat ２〜Ｖsat ７に比較して、上記（１）〜
（７）式から明らかなように、ゲート電圧がマイナスさ
れない分だけ大きくなり、最終段のＦＥＴの損失が大き
い、最終段のＦＥＴが破損するという欠点があった。
【００１１】表１は、８個のＦＥＴＱ１〜Ｑ８を図３の
ように直列接続して実験した結果である。この表からも
明らかなように、ドレイン電流ＩD ＝ 0.5Ａのとき、初
段のＦＥＴＱ１の飽和電圧Ｖsat １が1.53Ｖと最も低
く、ＦＥＴＱ２〜Ｑ７の飽和電圧Ｖsat ２〜Ｖsat ７が
約５Ｖでほぼ同一であるのに対して、最終段のＦＥＴＱ
８の飽和電圧Ｖsat ８は8.24Ｖとなり、ＦＥＴＱ２〜Ｑ
７の飽和電圧Ｖsat ２〜Ｖsat ７の約 1.6倍の高電圧で
あった。
ように直列接続して実験した結果である。この表からも
明らかなように、ドレイン電流ＩD ＝ 0.5Ａのとき、初
段のＦＥＴＱ１の飽和電圧Ｖsat １が1.53Ｖと最も低
く、ＦＥＴＱ２〜Ｑ７の飽和電圧Ｖsat ２〜Ｖsat ７が
約５Ｖでほぼ同一であるのに対して、最終段のＦＥＴＱ
８の飽和電圧Ｖsat ８は8.24Ｖとなり、ＦＥＴＱ２〜Ｑ
７の飽和電圧Ｖsat ２〜Ｖsat ７の約 1.6倍の高電圧で
あった。
【００１２】
【００１３】
【課題を解決するための手段】請求項１に記載の発明
は、上記課題を解決するために、ゲートに印加される制
御信号により導通が制御される初段のＦＥＴと、このＦ
ＥＴのドレイン側に順次直列に接続されこのＦＥＴの動
作に追従して動作する複数個のＦＥＴからなる高電圧ス
イッチ回路において、上記複数個のＦＥＴの内の最終段
のＦＥＴのドレインに非線形インピーダンス素子を直列
接続したことを特徴とする高電圧スイッチ回路を提供す
るものである。
は、上記課題を解決するために、ゲートに印加される制
御信号により導通が制御される初段のＦＥＴと、このＦ
ＥＴのドレイン側に順次直列に接続されこのＦＥＴの動
作に追従して動作する複数個のＦＥＴからなる高電圧ス
イッチ回路において、上記複数個のＦＥＴの内の最終段
のＦＥＴのドレインに非線形インピーダンス素子を直列
接続したことを特徴とする高電圧スイッチ回路を提供す
るものである。
【００１４】請求項２に記載の発明は、上記課題を解決
するために、ゲートに印加される制御信号により導通が
制御される初段のＦＥＴと、このＦＥＴのドレイン側に
順次直列に接続されこのＦＥＴの動作に追従して動作す
る複数個のＦＥＴからなる高電圧スイッチ回路におい
て、上記複数個のＦＥＴの内の最終段のＦＥＴのドレイ
ンに抵抗を直列接続したことを特徴とする高電圧スイッ
チ回路を提供するものである。
するために、ゲートに印加される制御信号により導通が
制御される初段のＦＥＴと、このＦＥＴのドレイン側に
順次直列に接続されこのＦＥＴの動作に追従して動作す
る複数個のＦＥＴからなる高電圧スイッチ回路におい
て、上記複数個のＦＥＴの内の最終段のＦＥＴのドレイ
ンに抵抗を直列接続したことを特徴とする高電圧スイッ
チ回路を提供するものである。
【００１５】
【実施例】図１は、本発明の一実施例を説明するための
図である。同図において、Ｑ１〜Ｑ８は主端子１、２間
に順次直列接続された８個のＮチャンネル形電力用ＭＯ
ＳＦＥＴで、初段のＦＥＴＱ１のゲートが制御端子３、
４間に印加される制御信号により制御される。このＦＥ
ＴはＮチャンネル形であるので、入力パルスの高レベル
でオンし、低レベルでオフする。Ｒ１〜Ｒ８は主端子１
から２に直列接続された抵抗値のほぼ等しい８個の電圧
バランス用抵抗で、各抵抗の接続点が対応するＦＥＴＱ
２〜Ｑ８のゲートに接続されている。Ｃ１〜Ｃ８は各電
圧バランス用抵抗Ｒ１〜Ｒ８に並列接続されたターンオ
ンスピードアップ用コンデンサである。この回路では、
最終段のＦＥＴＱ８のドレインにツェナダイオードＺが
直列接続されている。
図である。同図において、Ｑ１〜Ｑ８は主端子１、２間
に順次直列接続された８個のＮチャンネル形電力用ＭＯ
ＳＦＥＴで、初段のＦＥＴＱ１のゲートが制御端子３、
４間に印加される制御信号により制御される。このＦＥ
ＴはＮチャンネル形であるので、入力パルスの高レベル
でオンし、低レベルでオフする。Ｒ１〜Ｒ８は主端子１
から２に直列接続された抵抗値のほぼ等しい８個の電圧
バランス用抵抗で、各抵抗の接続点が対応するＦＥＴＱ
２〜Ｑ８のゲートに接続されている。Ｃ１〜Ｃ８は各電
圧バランス用抵抗Ｒ１〜Ｒ８に並列接続されたターンオ
ンスピードアップ用コンデンサである。この回路では、
最終段のＦＥＴＱ８のドレインにツェナダイオードＺが
直列接続されている。
【００１６】この回路において、ＦＥＴＱ１がオフのと
き、これに直列接続されたＦＥＴＱ２〜Ｑ８もオフであ
り、全ＦＥＴＱ１〜Ｑ８がオフしている。このとき、電
圧バランス用抵抗Ｒ１〜Ｒ８は、主端子１、２間に印加
される直流電圧を抵抗分圧して、各ＦＥＴＱ１〜Ｑ８に
印加される電圧をほぼ均等に分担している。このとき、
コンデンサＣ１〜Ｃ８もその分担電圧で図示極性に充電
されている。
き、これに直列接続されたＦＥＴＱ２〜Ｑ８もオフであ
り、全ＦＥＴＱ１〜Ｑ８がオフしている。このとき、電
圧バランス用抵抗Ｒ１〜Ｒ８は、主端子１、２間に印加
される直流電圧を抵抗分圧して、各ＦＥＴＱ１〜Ｑ８に
印加される電圧をほぼ均等に分担している。このとき、
コンデンサＣ１〜Ｃ８もその分担電圧で図示極性に充電
されている。
【００１７】ここで、初段のＦＥＴＱ１が制御端子３、
４に印加される制御信号によりオンすると、これに直列
接続されたＦＥＴＱ２〜Ｑ８は順次に順バイアスとなっ
てオンし、主端子１、２間がオンする。このとき、コン
デンサＣ１〜Ｃ７は各ＦＥＴＱ２〜Ｑ８の順バイアス電
源として作用し、各ＦＥＴＱ２〜Ｑ８のターンオンを速
めると共に飽和電圧を低下させる。
４に印加される制御信号によりオンすると、これに直列
接続されたＦＥＴＱ２〜Ｑ８は順次に順バイアスとなっ
てオンし、主端子１、２間がオンする。このとき、コン
デンサＣ１〜Ｃ７は各ＦＥＴＱ２〜Ｑ８の順バイアス電
源として作用し、各ＦＥＴＱ２〜Ｑ８のターンオンを速
めると共に飽和電圧を低下させる。
【００１８】このときの各ＦＥＴＱ１〜Ｑ８の飽和電圧
Ｖsat １〜Ｖsat ８は、各々のゲート電圧ＶGS１〜ＶGS
８に依存する。ＦＥＴＱ１の飽和電圧Ｖsat １は、ゲー
ト電圧ＶGS１が制御端子３、４に印加される制御電圧で
あるので充分に低くなる。
Ｖsat １〜Ｖsat ８は、各々のゲート電圧ＶGS１〜ＶGS
８に依存する。ＦＥＴＱ１の飽和電圧Ｖsat １は、ゲー
ト電圧ＶGS１が制御端子３、４に印加される制御電圧で
あるので充分に低くなる。
【００１９】各ＦＥＴＱ２〜Ｑ８の飽和電圧Ｖsat ２〜
Ｖsat ８は、抵抗Ｒ２〜Ｒ８の分担電圧をＶR2〜ＶR8、
ツェナダイオードＺの電圧をＶz とすれば、それぞれ次
のようになる。 Ｖsat ２＝ＶGS２＋ＶR2−ＶGS３ (１') Ｖsat ３＝ＶGS３＋ＶR3−ＶGS４ (２') Ｖsat ４＝ＶGS４＋ＶR4−ＶGS５ (３') Ｖsat ５＝ＶGS５＋ＶR5−ＶGS６ (４') Ｖsat ６＝ＶGS６＋ＶR6−ＶGS７ (５') Ｖsat ７＝ＶGS７＋ＶR7−ＶGS８ (６') Ｖsat ８＝ＶGS８＋ＶR8−Ｖz (７')
Ｖsat ８は、抵抗Ｒ２〜Ｒ８の分担電圧をＶR2〜ＶR8、
ツェナダイオードＺの電圧をＶz とすれば、それぞれ次
のようになる。 Ｖsat ２＝ＶGS２＋ＶR2−ＶGS３ (１') Ｖsat ３＝ＶGS３＋ＶR3−ＶGS４ (２') Ｖsat ４＝ＶGS４＋ＶR4−ＶGS５ (３') Ｖsat ５＝ＶGS５＋ＶR5−ＶGS６ (４') Ｖsat ６＝ＶGS６＋ＶR6−ＶGS７ (５') Ｖsat ７＝ＶGS７＋ＶR7−ＶGS８ (６') Ｖsat ８＝ＶGS８＋ＶR8−Ｖz (７')
【００２０】次に、初段のＦＥＴＱ１がオフすると、こ
れに直列接続されたＦＥＴＱ２〜Ｑ８は順次逆バイアス
または零バイアスとなってターンオフし、主端子１、２
間がオフする。
れに直列接続されたＦＥＴＱ２〜Ｑ８は順次逆バイアス
または零バイアスとなってターンオフし、主端子１、２
間がオフする。
【００２１】このように、制御端子３、４に印加される
制御信号で初段のＦＥＴＱ１のオン、オフの制御を行う
ことにより、主端子１、２間のオン、オフの制御を行う
ことができる。
制御信号で初段のＦＥＴＱ１のオン、オフの制御を行う
ことにより、主端子１、２間のオン、オフの制御を行う
ことができる。
【００２２】ここで、（１）〜（７）式と (１')〜
(７')式とを比較すると、（１）〜（６）式と (１')〜
(６')とはそれぞれ対応する式が等しいが、（７）式と
(７')式とでは、 (７')式によるＦＥＴＱ８の飽和電圧
Ｖsat ８が（７）式によるＦＥＴＱ８の飽和電圧Ｖsat
８よりもツェナダイオードの電圧Ｖz だけ低くなってい
る。このように、ツェナダイオードＺをＦＥＴＱ８のド
レインに直列接続することにより、最終段のＦＥＴＱ８
の飽和電圧Ｖsat ８を低下させることができる。
(７')式とを比較すると、（１）〜（６）式と (１')〜
(６')とはそれぞれ対応する式が等しいが、（７）式と
(７')式とでは、 (７')式によるＦＥＴＱ８の飽和電圧
Ｖsat ８が（７）式によるＦＥＴＱ８の飽和電圧Ｖsat
８よりもツェナダイオードの電圧Ｖz だけ低くなってい
る。このように、ツェナダイオードＺをＦＥＴＱ８のド
レインに直列接続することにより、最終段のＦＥＴＱ８
の飽和電圧Ｖsat ８を低下させることができる。
【００２３】表２は、８個のＦＥＴＱ１〜Ｑ８を図１の
ように直列接続し、ツェナダイオードＺとしてＲＤ 5.1
ＥＢを使用して実験した結果である。この表からも明ら
かなように、ドレイン電流ＩD ＝ 0.5Ａのとき、最終段
のＦＥＴＱ８の飽和電圧は従来の8.24Ｖから2.92Ｖに低
下している。
ように直列接続し、ツェナダイオードＺとしてＲＤ 5.1
ＥＢを使用して実験した結果である。この表からも明ら
かなように、ドレイン電流ＩD ＝ 0.5Ａのとき、最終段
のＦＥＴＱ８の飽和電圧は従来の8.24Ｖから2.92Ｖに低
下している。
【００２４】
【００２５】図２は、本発明の他の一実施例を説明する
ための図である。同図において、Ｑ１〜Ｑ16は主端子
１、２間に順次直列接続された16個のＮチャンネル形電
力用ＭＯＳＦＥＴで、初段のＦＥＴＱ１のゲートが制御
端子３、４間に印加される制御信号により制御される。
このＦＥＴはＮチャンネル形であるので、入力パルスの
高レベルでオンし、低レベルでオフする。Ｒ１〜Ｒ16は
主端子１から２に直列接続された抵抗値のほぼ等しい16
個の電圧バランス用抵抗で、各抵抗の接続点が対応する
ＦＥＴＱ２〜Ｑ16のゲートに接続されている。Ｃ１〜Ｃ
16は各電圧バランス用抵抗Ｒ１〜Ｒ16に並列接続された
ターンオンスピードアップ用コンデンサである。この回
路では、最終段のＦＥＴＱ16のドレインに抵抗Ｒ17が直
列接続されている。
ための図である。同図において、Ｑ１〜Ｑ16は主端子
１、２間に順次直列接続された16個のＮチャンネル形電
力用ＭＯＳＦＥＴで、初段のＦＥＴＱ１のゲートが制御
端子３、４間に印加される制御信号により制御される。
このＦＥＴはＮチャンネル形であるので、入力パルスの
高レベルでオンし、低レベルでオフする。Ｒ１〜Ｒ16は
主端子１から２に直列接続された抵抗値のほぼ等しい16
個の電圧バランス用抵抗で、各抵抗の接続点が対応する
ＦＥＴＱ２〜Ｑ16のゲートに接続されている。Ｃ１〜Ｃ
16は各電圧バランス用抵抗Ｒ１〜Ｒ16に並列接続された
ターンオンスピードアップ用コンデンサである。この回
路では、最終段のＦＥＴＱ16のドレインに抵抗Ｒ17が直
列接続されている。
【００２６】この回路において、ＦＥＴＱ１がオフのと
き、これに直列接続されたＦＥＴＱ２〜Ｑ16もオフであ
り、全ＦＥＴＱ１〜Ｑ16がオフしている。このとき、電
圧バランス用抵抗Ｒ１〜Ｒ16は、主端子１、２間に印加
される直流電圧を抵抗分圧して、各ＦＥＴＱ１〜Ｑ16に
印加される電圧をほぼ均等に分担している。このとき、
コンデンサＣ１〜Ｃ16もその分担電圧で図示極性に充電
されている。
き、これに直列接続されたＦＥＴＱ２〜Ｑ16もオフであ
り、全ＦＥＴＱ１〜Ｑ16がオフしている。このとき、電
圧バランス用抵抗Ｒ１〜Ｒ16は、主端子１、２間に印加
される直流電圧を抵抗分圧して、各ＦＥＴＱ１〜Ｑ16に
印加される電圧をほぼ均等に分担している。このとき、
コンデンサＣ１〜Ｃ16もその分担電圧で図示極性に充電
されている。
【００２７】ここで、初段のＦＥＴＱ１が制御端子３、
４に印加される制御信号によりオンすると、これに直列
接続されたＦＥＴＱ２〜Ｑ16は順次に順バイアスとなっ
てオンし、主端子１、２間がオンする。このとき、コン
デンサＣ１〜Ｃ15は各ＦＥＴＱ２〜Ｑ16の順バイアス電
源として作用し、各ＦＥＴＱ２〜Ｑ16のターンオンを速
めると共に飽和電圧を低下させる。
４に印加される制御信号によりオンすると、これに直列
接続されたＦＥＴＱ２〜Ｑ16は順次に順バイアスとなっ
てオンし、主端子１、２間がオンする。このとき、コン
デンサＣ１〜Ｃ15は各ＦＥＴＱ２〜Ｑ16の順バイアス電
源として作用し、各ＦＥＴＱ２〜Ｑ16のターンオンを速
めると共に飽和電圧を低下させる。
【００２８】このときの各ＦＥＴＱ１〜Ｑ16の飽和電圧
Ｖsat １〜Ｖsat 16は、各々のゲート電圧ＶGS１〜ＶGS
16に依存する。ＦＥＴＱ１の飽和電圧Ｖsat １は、ゲー
ト電圧ＶGS１が制御端子３、４に印加される制御電圧で
あるので充分に低くなる。
Ｖsat １〜Ｖsat 16は、各々のゲート電圧ＶGS１〜ＶGS
16に依存する。ＦＥＴＱ１の飽和電圧Ｖsat １は、ゲー
ト電圧ＶGS１が制御端子３、４に印加される制御電圧で
あるので充分に低くなる。
【００２９】各ＦＥＴＱ２〜Ｑ16の飽和電圧Ｖsat ２〜
Ｖsat 16は、抵抗Ｒ２〜Ｒ16の分担電圧をＶR2〜
ＶR16 、抵抗Ｒ17の電圧をＶR17 とすれば、それぞれ次
のようになる。 Ｖsat ２＝ＶGS２＋ＶR2 −ＶGS３ (１") Ｖsat ３＝ＶGS３＋ＶR3 −ＶGS４ (２") Ｖsat ４＝ＶGS４＋ＶR4 −ＶGS５ (３") Ｖsat ５＝ＶGS５＋ＶR5 −ＶGS６ (４") Ｖsat ６＝ＶGS６＋ＶR6 −ＶGS７ (５") Ｖsat ７＝ＶGS７＋ＶR7 −ＶGS８ (６") Ｖsat ８＝ＶGS８＋ＶR8 −ＶGS９ (７") Ｖsat ９＝ＶGS９＋ＶR9 −ＶGS10 (８") Ｖsat 10＝ＶGS10＋ＶR10 −ＶGS11 (９") Ｖsat 11＝ＶGS11＋ＶR11 −ＶGS12 (10") Ｖsat 12＝ＶGS12＋ＶR12 −ＶGS13 (11") Ｖsat 13＝ＶGS13＋ＶR13 −ＶGS14 (12") Ｖsat 14＝ＶGS14＋ＶR14 −ＶGS15 (13") Ｖsat 15＝ＶGS15＋ＶR15 −ＶGS16 (14") Ｖsat 16＝ＶGS16＋ＶR16 −ＶR17 (15")
Ｖsat 16は、抵抗Ｒ２〜Ｒ16の分担電圧をＶR2〜
ＶR16 、抵抗Ｒ17の電圧をＶR17 とすれば、それぞれ次
のようになる。 Ｖsat ２＝ＶGS２＋ＶR2 −ＶGS３ (１") Ｖsat ３＝ＶGS３＋ＶR3 −ＶGS４ (２") Ｖsat ４＝ＶGS４＋ＶR4 −ＶGS５ (３") Ｖsat ５＝ＶGS５＋ＶR5 −ＶGS６ (４") Ｖsat ６＝ＶGS６＋ＶR6 −ＶGS７ (５") Ｖsat ７＝ＶGS７＋ＶR7 −ＶGS８ (６") Ｖsat ８＝ＶGS８＋ＶR8 −ＶGS９ (７") Ｖsat ９＝ＶGS９＋ＶR9 −ＶGS10 (８") Ｖsat 10＝ＶGS10＋ＶR10 −ＶGS11 (９") Ｖsat 11＝ＶGS11＋ＶR11 −ＶGS12 (10") Ｖsat 12＝ＶGS12＋ＶR12 −ＶGS13 (11") Ｖsat 13＝ＶGS13＋ＶR13 −ＶGS14 (12") Ｖsat 14＝ＶGS14＋ＶR14 −ＶGS15 (13") Ｖsat 15＝ＶGS15＋ＶR15 −ＶGS16 (14") Ｖsat 16＝ＶGS16＋ＶR16 −ＶR17 (15")
【００３０】次に、初段のＦＥＴＱ１がオフすると、こ
れに直列接続されたＦＥＴＱ２〜Ｑ16は順次逆バイアス
または零バイアスとなってターンオフし、主端子１、２
間がオフする。
れに直列接続されたＦＥＴＱ２〜Ｑ16は順次逆バイアス
または零バイアスとなってターンオフし、主端子１、２
間がオフする。
【００３１】このように、制御端子３、４に印加される
制御信号で初段のＦＥＴＱ１のオン、オフの制御を行う
ことにより、主端子１、２間のオン、オフの制御を行う
ことができる。
制御信号で初段のＦＥＴＱ１のオン、オフの制御を行う
ことにより、主端子１、２間のオン、オフの制御を行う
ことができる。
【００３２】ここで、 (15")式からも明らかなように、
最終段のＦＥＴＱ16の飽和電圧Ｖsat 16は、従来例にお
ける最終段のＦＥＴＱ８の飽和電圧Ｖsat ８を示す
（７）式に比較して、抵抗Ｒ17の電圧ＶR17 だけ低くな
っている。このように、抵抗Ｒ17をＦＥＴＱ16のドレイ
ンに直列接続することにより、最終段のＦＥＴＱ16の飽
和電圧Ｖsat 16を低下させることができる。
最終段のＦＥＴＱ16の飽和電圧Ｖsat 16は、従来例にお
ける最終段のＦＥＴＱ８の飽和電圧Ｖsat ８を示す
（７）式に比較して、抵抗Ｒ17の電圧ＶR17 だけ低くな
っている。このように、抵抗Ｒ17をＦＥＴＱ16のドレイ
ンに直列接続することにより、最終段のＦＥＴＱ16の飽
和電圧Ｖsat 16を低下させることができる。
【００３３】表３は、16個のＦＥＴＱ１〜Ｑ16を図２の
ように直列接続し、抵抗Ｒ17の抵抗値を６オームとして
実験した結果である。この表からも明らかなように、ド
レイン電流ＩD ＝ 0.5Ａのとき、最終段のＦＥＴＱ16の
飽和電圧は5.24Ｖに低下している。
ように直列接続し、抵抗Ｒ17の抵抗値を６オームとして
実験した結果である。この表からも明らかなように、ド
レイン電流ＩD ＝ 0.5Ａのとき、最終段のＦＥＴＱ16の
飽和電圧は5.24Ｖに低下している。
【００３４】
【００３５】尚、以上の実施例では、ツェナダイオード
または抵抗を直列接続した場合について述べたが、ツェ
ナダイオードに代えて、複数のダイオードを直列接続し
たもの、或いはアバランシェダイオード、バリスタなど
の非線形インピーダンス素子を用いてもよい。また、必
要に応じてこれらにノイズバイパス用のコンデンサなど
を並列接続してもよい。
または抵抗を直列接続した場合について述べたが、ツェ
ナダイオードに代えて、複数のダイオードを直列接続し
たもの、或いはアバランシェダイオード、バリスタなど
の非線形インピーダンス素子を用いてもよい。また、必
要に応じてこれらにノイズバイパス用のコンデンサなど
を並列接続してもよい。
【００３６】
【発明の効果】以上述べたように本発明によれば、ＦＥ
Ｔを直列接続して構成される高電圧スイッチ回路におい
て、他のＦＥＴの飽和電圧を従来とほぼ同一の電圧に保
ったまま、最終段のＦＥＴの飽和電圧を低下させること
ができる。その結果、最終段のＦＥＴの損失を低減する
ことができると共に、その破損事故を防止することがで
きる。
Ｔを直列接続して構成される高電圧スイッチ回路におい
て、他のＦＥＴの飽和電圧を従来とほぼ同一の電圧に保
ったまま、最終段のＦＥＴの飽和電圧を低下させること
ができる。その結果、最終段のＦＥＴの損失を低減する
ことができると共に、その破損事故を防止することがで
きる。
【図１】本発明の一実施例を説明するための図である。
【図２】本発明の他の一実施例を説明するための図であ
る。
る。
【図３】従来の高電圧スイッチ回路を説明するための図
である。
である。
１、２…主端子 ３、４…制御端
子 Ｑ１〜Ｑ16…ＦＥＴ Ｚ…ツェナダイ
オード Ｃ１〜Ｃ16…コンデンサ Ｒ１〜Ｒ16…抵
抗
子 Ｑ１〜Ｑ16…ＦＥＴ Ｚ…ツェナダイ
オード Ｃ１〜Ｃ16…コンデンサ Ｒ１〜Ｒ16…抵
抗
Claims (1)
- 【請求項１】 ゲートに印加される制御信号により導通
が制御される初段のＦＥＴと、このＦＥＴのドレイン側
に順次直列に接続されこのＦＥＴの動作に追従して動作
する複数個のＦＥＴからなる高電圧スイッチ回路におい
て、 上記複数個のＦＥＴの内の最終段のＦＥＴのドレインに
非線形インピーダンス素子を直列接続したことを特徴と
する高電圧スイッチ回路。 【請求項１】 ゲートに印加される制御信号により導通
が制御される初段のＦＥＴと、このＦＥＴのドレイン側
に順次直列に接続されこのＦＥＴの動作に追従して動作
する複数個のＦＥＴからなる高電圧スイッチ回路におい
て、 上記複数個のＦＥＴの内の最終段のＦＥＴのドレインに
抵抗を直列接続したことを特徴とする高電圧スイッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23212594A JP3304636B2 (ja) | 1994-09-01 | 1994-09-01 | 高電圧スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23212594A JP3304636B2 (ja) | 1994-09-01 | 1994-09-01 | 高電圧スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879035A true JPH0879035A (ja) | 1996-03-22 |
| JP3304636B2 JP3304636B2 (ja) | 2002-07-22 |
Family
ID=16934400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23212594A Expired - Lifetime JP3304636B2 (ja) | 1994-09-01 | 1994-09-01 | 高電圧スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3304636B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-09-01 JP JP23212594A patent/JP3304636B2/ja not_active Expired - Lifetime
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| US11509270B2 (en) | 2017-04-06 | 2022-11-22 | Psemi Corporation | Device stack with novel gate capacitor topology |
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|---|---|
| JP3304636B2 (ja) | 2002-07-22 |
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