JPH02144708A - 定電力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の利用分野） 本発明は、カメラ等、電池を電源とする機器の電力回路
用の定電力回路に関するものである。

（発明の背景） 従来のこの種の回路の構成例第８図に示す。図中、１は
昇電圧回路、２はＭＯＳ型ＦＥＴ、３゜４はＭＯＳ型Ｆ
ＥＴ２の浮遊容量、５．７は抵抗、６はトランジスタ、
８はリセットＩＣである。Ｖ　ｂａｔｌは電池等の電源
からの入力電圧、Ｖｂａｔ２は出力電圧、ＶＤＤは昇電
圧回路１の電源であり、第９図（ａ）〜（ｂ）にその電
圧波形を示している。

リセットＩＣ８の特性は第２図に示す通りである。

リセットＩＣ８は入力電圧ＶｉｎがＶ　ｉｎｌを越える
と出力Ｖｏｕｔを高い電圧状態にする。又、入力にヒス
テリシスを有するため、Ｖｉｎ２より入力電圧Ｖｉｎが
下がると出力Ｖ　ｏｕｔをＯ［Ｖ］にする。

リセットＩＣ８の出力ｖ　ｏｕｔが高い電圧状態になる
と、トランジスタ６はオンし、ＭＯＳ型ＦＥＴ２のゲー
ト電圧ＶＧは０［■］となる。よって該ＦＥＴ２はカッ
トオフする。

次に、ＦＥＴ２がカットオフすると、不図示り負荷によ
りＶ　ｂａｔ２はＯ［Ｖ］に下げられる。

Ｖ　ｂａｔ２がＯ［Ｖ］となると、リセットＩＣ８の出
力Ｖ　ｏｕｔはＯ［Ｖ］となり、トランジスタ６はカッ
トオフする。トランジスタ６がカットオフすると、上記
ＦＥＴのゲート電圧ＶＧは、昇電圧回路１の出力ＶＨと
同じになり、ＦＥＴ２はオンする。よって、Ｖ　ｂａｔ
２はＶｂａｔｌと同電位となる。

従って、この回路では、該回路のオン、オフの時定数に
より速いスピードでＦＥＴ２をオン、オフしている。

このような従来回路では、速い負荷変動に対して強いと
いう長所がある反面、速いスピードでオン、オフを繰り
返すため、次の様な欠点があった。

ＦＥＴ２をオン、オフすると該ＦＥＴ２のゲートに高い
ゲート電圧ＶＧ（１０〜１５［■コ）が加わったり、Ｏ
［Ｖ］が加わったりする。この時、該ＦＥＴ２の浮遊容
量３と４もその周期で充電、放電を繰り返すため、昇電
圧回路１の出力ＶＨは多くの電流を出力する。よって、
昇電圧回路１の電源ＶＤＤは多くの電流を必要とし、効
率が悪くなる。

（発明の目的） 本発明の目的は、上述した問題点を解決し、スイッチン
グ損失を減らし、効率の良い定電力回路を提供すること
である。

（発明の特徴） 上記目的を達成するために、本発明は、帰還回路に、時
間遅れを生じさせるフィルタ回路を設け、以て、ＭＯ３
型ＦＥＴのオンオフの周期を長くするようにしたことを
特徴とする。

（発明の実施例） 第１図は本発明の一実施例を示す回路図であり、第６図
と同じ部分は同一符号を付しである。

図中、９は抵抗、１０はキャパシタである。

第２図は前述したようにリセットＩＣ８の入出力特性図
であり、第３図は第１図の各回路の電圧波形示す図であ
る。

次に、動作について説明をする。

昇電圧回路１は公知のチャージポンプ回路等であり、電
源ＶＤＤ（５Ｖ程度）をＦＥＴ２が飽和状態になる様な
十分高いゲート電圧ＶＧを供給できる電圧Ｖ）Ｉを出力
する。

リセットＩＣ８は第２図に示す様に入力電圧ＶｉｎがＶ
　ｉｎ１以上になるとＶ　ｏｕｔを出力する。又入力レ
ベルにヒステリシスを有するため、入力電圧ＶｉｎがＶ
ｉｎ２以下になるとＶ　ｏｕｔはＯ［Ｖコとなる。

トランジスタ６はリセットＩＣ８の出力によりオン、オ
フする。第３図に於て、時刻がｔｌの時、Ｖ　ｂａｔ２
はＦＥＴ２がオンしているのでほとんとＶｂａｔｌと同
じ電圧で出力されている。リセットＩＣ８の人力Ｖｉｎ
は、抵抗９とコンデンサ１０とにより構成されるフィル
タ回路により、第３図（ｂ）に示される通り、電圧Ｖ　
ｂａｔ２と抵抗９とキャパシタ１０とにより決まる時定
数で上昇する。リセットＩＣ８の入力端子ＶｉｎがＶ　
ｉｎｌを越えると、該リセットＩＣ８の出力Ｖ　ｏｕｔ
は高い出力電圧を出力する。よって、トランジスタ６は
オンする。トランジスタ６がオンするとＦＥＴ２のゲー
ト電圧ＶＧはほぼ０［Ｖ］になるので、ＦＥＴ２はカッ
トオフする（時刻ｔ２）。

ＦＥＴ２がカットオフすると、Ｖ　ｂａｔ２は不図示の
負荷により０［ｖ］に下げられる。リセット■Ｃ８の入
力電圧Ｖｉｎは、電圧Ｖ　ｉｎ２と抵抗９とキャパシタ
１ｏで決まる時定数で減少していく。

入力電圧ＶｉｎがＶ　ｉｎ２より下がると、リセットＩ
Ｃ８の出力はＯ［Ｖ］となってトランジスタ６はカット
オフする。よって、ＦＥＴ２のゲート電圧ＶＧは昇電圧
回路１の出力ＶＨと同電圧となり、ＦＥＴ２はオンする
。

以上の様に、この定電圧回路は、電池の電源電圧Ｖｂａ
ｔｌと抵抗９とキャパシタ１０とで決まる時定数により
決まるパルス幅変調を行う。

第４図は本発明の他の実施例を示す図であり、１４は電
圧比較器、１５は基準電圧源である。

又第５図は第４図図示電圧比較器１４の特性を示す図で
、横軸は＋側入力電圧Ｖｉｎ、縦軸は出力電圧Ｖ　ｏｕ
ｔを表している。Ｖ　ｒｅｆは基準電圧源１５の電圧値
である。

第１図実施例と異なる点は、リセットＩＣ８が電圧比較
器１４と基準電圧源１５とに置き換えられたもので、そ
の動作はほぼ同様である。

第６図は本発明の別の実施例を示す図であり、１６はバ
ッファ（電圧増幅器）である。

又第７図（ａ）　（ｂ）は第６図の回路の於て、リセッ
ト■Ｃ８の出力電圧波形Ｖ　ｏｕｔとフィルタ用キャパ
シタ１０の端子電圧Ｖ　ｃａｐの電圧波形を示す図であ
る。

動作は第１図実施例と同じである。

本実施例によれば、帰還回路に時間遅れを生じる様なフ
ィルタ回路を設けることにより、ＭＯＳ型ＦＥＴ２のス
イッチング回数を減らす様にしている為、スイッチング
損失を減らすことができ、効率の良いものとすることが
できる。又、負荷回路の速さに応じてフィルタの時定数
を合せることにより、簡単に適切な定電力源とすること
が可能となる。

（発明の効果） 以上説明したように、本発明は、帰還回路に、時間遅れ
を生じさせるフィルタ回路を設け、以て、ＭＯＳ型ＦＥ
Ｔのオンオフの周期を長くするようにしたから、スイッ
チング損失を減らし、効率の良い定電力回路を提供可能
となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図図示リセットＩＣの入出力特性を示す図、第３図（ａ
）〜（ｄ）は第１図図示各部の電圧波形を示す図、第４
図は本発明の他の実施例を示す回路図、第５図は第４図
図示電圧比較器の入出力特性を示す図、第６図は本発明
の別の実施例を示す回路図、第７図（ａ）　（ｂ）は第
６図図示各部の電圧波形を示す図、第８図は従来例を示
す回路図、第９図（ａ）〜（Ｃ）は第８図図示各部の電
圧波形を示す図である。 １・・・・・・昇電圧回路、２・・・・・・ＭＯＳ型Ｆ
ＥＴ、５．７．９・・・・・・抵抗、６・・・・・・ト
ランジスタ、８・・・・・・リセットＩＣ，１０・・・
・・・キャパシタ、１４・・・・・・電圧比較器、１５
・・・・・・基準電圧源、１６・・・・・・バッファ。

Claims (1)

【特許請求の範囲】
1. （１）ＭＯＳ型ＦＥＴと、該ＭＯＳ型ＦＥＴの出力を帰
   還回路を通して得、該出力と所定値との比較により前記
   ＭＯＳ型ＦＥＴをオンオフするスイッチング回路と、該
   スイッチング回路のオン時に高電圧を前記ＭＯＳ型ＦＥ
   Ｔのゲートに印加して、一定の電力を出力させる制御手
   段とを備えた定電力回路において、前記帰還回路に、時
   間遅れを生じさせるフィルタ回路を設けたことを特徴と
   する定電力回路。