JPH0666622B2 - 増巾器 - Google Patents
増巾器Info
- Publication number
- JPH0666622B2 JPH0666622B2 JP62214242A JP21424287A JPH0666622B2 JP H0666622 B2 JPH0666622 B2 JP H0666622B2 JP 62214242 A JP62214242 A JP 62214242A JP 21424287 A JP21424287 A JP 21424287A JP H0666622 B2 JPH0666622 B2 JP H0666622B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- switch
- reference voltage
- input
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は増巾器、特に入力信号電圧によって利得の異な
る増幅器に関する。
る増幅器に関する。
従来のかかる利得の変わる増巾器を第４図（ａ）にその
入出力特性を同図（ｂ）に示す。入力信号VINは入力端
子１から抵抗R1を介して演算増幅器３に加えられ、出力
端子２から取り出される。演算増巾器３の入出力部間に
は抵抗R1とともに利得を決める為の帰還抵抗R2,R3の直
列接続と、帰還抵抗R3に互いに反対方向で並列接続され
たダイオードD1,D2とを有している。これらダイオードD
1,D2はその順方向電圧約0.7Vで帰還抵抗R3の電圧降下を
クランプしている。
入出力特性を同図（ｂ）に示す。入力信号VINは入力端
子１から抵抗R1を介して演算増幅器３に加えられ、出力
端子２から取り出される。演算増巾器３の入出力部間に
は抵抗R1とともに利得を決める為の帰還抵抗R2,R3の直
列接続と、帰還抵抗R3に互いに反対方向で並列接続され
たダイオードD1,D2とを有している。これらダイオードD
1,D2はその順方向電圧約0.7Vで帰還抵抗R3の電圧降下を
クランプしている。
かかるリミッター増幅器の入力電圧VINを変化させる
と、入力信号電圧VINが小さい場合は、入出力伝達特性
の傾きは、第４図（ｂ）に示すように、出力信号VOUTが
電圧VOP,VONになるまで−（R2＋R2）／R1の利得をもっ
ているが、出力電圧VOUTが電圧VOP又はVONを越えるとダ
イオードD1又はD2がオンして入出力伝達特性の傾きは に変化する。この入出力伝達特性の変わる電圧VOPとVON
は次式で表わされる。ここでVFはダイオードD1,D2の順
方向電圧で、約0.7Vである。
と、入力信号電圧VINが小さい場合は、入出力伝達特性
の傾きは、第４図（ｂ）に示すように、出力信号VOUTが
電圧VOP,VONになるまで−（R2＋R2）／R1の利得をもっ
ているが、出力電圧VOUTが電圧VOP又はVONを越えるとダ
イオードD1又はD2がオンして入出力伝達特性の傾きは に変化する。この入出力伝達特性の変わる電圧VOPとVON
は次式で表わされる。ここでVFはダイオードD1,D2の順
方向電圧で、約0.7Vである。
逆に入力電圧で考えると、 より つまり入力電圧VINが を越えると入出力特性の傾きは、緩やかになり、出力電
圧VOUTの上昇にリミットをかけ、演算増巾器３の出力が
飽和することを防いでいた。
圧VOUTの上昇にリミットをかけ、演算増巾器３の出力が
飽和することを防いでいた。
上述した従来の利得の変化する増巾器はPN接合ダイオー
ドを使っているのでCMOSプロセスでは、実現できない。
即ちCMOSプロセスでは、ラッチアップが起こりやすいの
で、PN接合を順方向バイアスする事は回路設計上避ける
べきことである。
ドを使っているのでCMOSプロセスでは、実現できない。
即ちCMOSプロセスでは、ラッチアップが起こりやすいの
で、PN接合を順方向バイアスする事は回路設計上避ける
べきことである。
他の方法としては、MOSトランジスタのゲート・ドレイ
ン端子を短絡したMOSダイオードを第４図（ａ）のPN接
合ダイオードの代わりに使う方法もあるが、MOSトラン
ジスタのスレッショルド電圧が約0.7V±0.2Vと大きくバ
ラつく事と、Ｐチャンネル,Nチャネルトランジスタの一
方は、バックゲート効果によりスレッショルド電圧が0.
7Vより大きくシフトしやすくスレッショルド電圧の精度
がとれない事などによってCMOSプロセスでの利得の変化
する増巾器へのMOSトランジスタでのダイオード形成も
困難であった。
ン端子を短絡したMOSダイオードを第４図（ａ）のPN接
合ダイオードの代わりに使う方法もあるが、MOSトラン
ジスタのスレッショルド電圧が約0.7V±0.2Vと大きくバ
ラつく事と、Ｐチャンネル,Nチャネルトランジスタの一
方は、バックゲート効果によりスレッショルド電圧が0.
7Vより大きくシフトしやすくスレッショルド電圧の精度
がとれない事などによってCMOSプロセスでの利得の変化
する増巾器へのMOSトランジスタでのダイオード形成も
困難であった。
本発明の目的はPNダイオードやMOSダイオードを用いな
い利得の変化する増巾器を得ることにある。
い利得の変化する増巾器を得ることにある。
本発明によれば、入力信号が与えられる反転入力部と基
準電位が与えられる非反転入力部と出力部とを有する演
算増幅器と、この演算増幅器の反転入力部と出力部との
一方に接続された複数の第１の容量素子と、複数の第１
の容量素子の他端を選択して出力部に与える第１のスイ
ッチ手段と、複数の参照電圧源と反転入力部に複数の参
照電圧源を選択して与える第２のスイッチ手段と、入力
信号をサンプリングする第２の容量と、第２の容量の電
圧に応じて前記第１および第２のスイッチ手段を制御す
る制御手段とを有する増幅器を得る。
準電位が与えられる非反転入力部と出力部とを有する演
算増幅器と、この演算増幅器の反転入力部と出力部との
一方に接続された複数の第１の容量素子と、複数の第１
の容量素子の他端を選択して出力部に与える第１のスイ
ッチ手段と、複数の参照電圧源と反転入力部に複数の参
照電圧源を選択して与える第２のスイッチ手段と、入力
信号をサンプリングする第２の容量と、第２の容量の電
圧に応じて前記第１および第２のスイッチ手段を制御す
る制御手段とを有する増幅器を得る。
次に、本発明について図面を参照して説明する。
第１図（ａ）および（ｂ）は、本発明の一実施例による
回路図と、その入出力の伝達特性を示すグラフである。
又、第２図は、第１図（ａ）の対応点の動作波形を示す
波形図である。入力信号VINが与えられる入力端子１は
クロックφ１により閉じられるスイッチS1,容量素子C1
およびクロックφ２により閉じられるスイッチS4を介し
て演算増幅器３の反転入力部に接続されている。この演
算増幅器３の反転入力部と出力部との間には容量素子C2
とスイッチS6との直列接続と容量素子C3とスイッチS7と
の直列接続とスイッチS8とが並列に接続されている。出
力部は出力信号VOUTを取り出す出力端子２に接続され、
非反転入力部には基準電位として接地電位が与えられて
いる。容量素子C1の入力端子１側端部はクロックφ２で
閉じるスイッチS2を介して接地されており、他の端部は
クロックφ１で閉じるスイッチS3を介して接地されてい
る。この容量素子C1の他端部にはさらに容量素子C4が接
続され、この容量素子C4の他端はクロックφ１で閉じる
スイッチS11で接地されるとともにスイッチS12とS9とを
介して参照電圧V11に接続され、スイッチS12とスイッチ
S10とを介して参照電圧−V11に接続されている。入力端
子１はクロックφ１で閉じるスイッチS0を介してサンプ
リング容量C0と比較器４の非反転入力部および比較器５
の反転入力部に接続されている。比較器４の反転入力部
には参照電圧V1が支えられ、比較器５の非反転入力部に
は参照電圧−V1が与えられている。比較器4,5はサンプ
リング容量C0の電圧と参照電圧V1,−V1とをクロックφ
２に応じて比較し、その出力α，βでスイッチS6,S7,
S9,S10,S12を制御している。この時、スイッチS9は出力
βで閉じ、スイッチS10は出力αで閉じ、スイッチS12は
（α＋β）φ２で閉じ、スイッチS7はφ１＋（α＋β）
φ２で閉じ、スイッチS6は で閉じるように制御される。
回路図と、その入出力の伝達特性を示すグラフである。
又、第２図は、第１図（ａ）の対応点の動作波形を示す
波形図である。入力信号VINが与えられる入力端子１は
クロックφ１により閉じられるスイッチS1,容量素子C1
およびクロックφ２により閉じられるスイッチS4を介し
て演算増幅器３の反転入力部に接続されている。この演
算増幅器３の反転入力部と出力部との間には容量素子C2
とスイッチS6との直列接続と容量素子C3とスイッチS7と
の直列接続とスイッチS8とが並列に接続されている。出
力部は出力信号VOUTを取り出す出力端子２に接続され、
非反転入力部には基準電位として接地電位が与えられて
いる。容量素子C1の入力端子１側端部はクロックφ２で
閉じるスイッチS2を介して接地されており、他の端部は
クロックφ１で閉じるスイッチS3を介して接地されてい
る。この容量素子C1の他端部にはさらに容量素子C4が接
続され、この容量素子C4の他端はクロックφ１で閉じる
スイッチS11で接地されるとともにスイッチS12とS9とを
介して参照電圧V11に接続され、スイッチS12とスイッチ
S10とを介して参照電圧−V11に接続されている。入力端
子１はクロックφ１で閉じるスイッチS0を介してサンプ
リング容量C0と比較器４の非反転入力部および比較器５
の反転入力部に接続されている。比較器４の反転入力部
には参照電圧V1が支えられ、比較器５の非反転入力部に
は参照電圧−V1が与えられている。比較器4,5はサンプ
リング容量C0の電圧と参照電圧V1,−V1とをクロックφ
２に応じて比較し、その出力α，βでスイッチS6,S7,
S9,S10,S12を制御している。この時、スイッチS9は出力
βで閉じ、スイッチS10は出力αで閉じ、スイッチS12は
（α＋β）φ２で閉じ、スイッチS7はφ１＋（α＋β）
φ２で閉じ、スイッチS6は で閉じるように制御される。
次に、動作を説明する。期間t1でクロックφ１がハイレ
ベルの時、スイッチS0,S1,S3,S6〜S8,S11が閉じ、出力V
OUTは零ボルトになり、回路点VS1は、入力信号VINと同
電圧に充電される。この時容量素子C2〜C4のすべて電荷
を放電する。
ベルの時、スイッチS0,S1,S3,S6〜S8,S11が閉じ、出力V
OUTは零ボルトになり、回路点VS1は、入力信号VINと同
電圧に充電される。この時容量素子C2〜C4のすべて電荷
を放電する。
次に、期間t2でクロックφ１がロウレベルとなると上記
スイッチS0,S1,S3,S6〜S8,S11はすべてオフとなる。そ
して容量素子C0,C1は入力電圧VINをホールドする。次
に、クロックφ２はハイレベルであり、比較器4,5は、
参照電圧V1,−V1と回路点VS3の電圧とを比較する。回路
点VS3の電圧が参照電圧V1より大きい時比較器４の出力
αはハイレベル，比較器５の出力βはロウレベルで、回
路点VS3の電圧が参照電圧−V1とV1との間では各比較器
4,5の出力α，βは共にロウレベルとなり、回路点VS3の
電圧が参照電圧−V1より負の時は比較器４の出力αはロ
ウレベル，比較器５の出力βはハイレベルとなる。この
期間t2では各比較器4,5の出力α，βにロウレベルなの
でスイッチS7〜S10,S12は開いており、スイッチS2,S4,S
6は閉じている。従って、期間t1で容量素子C1に貯えら
れた電荷は期間t2で放電して容量素子C2に移動する。出
力信号VOUTは となる。
スイッチS0,S1,S3,S6〜S8,S11はすべてオフとなる。そ
して容量素子C0,C1は入力電圧VINをホールドする。次
に、クロックφ２はハイレベルであり、比較器4,5は、
参照電圧V1,−V1と回路点VS3の電圧とを比較する。回路
点VS3の電圧が参照電圧V1より大きい時比較器４の出力
αはハイレベル，比較器５の出力βはロウレベルで、回
路点VS3の電圧が参照電圧−V1とV1との間では各比較器
4,5の出力α，βは共にロウレベルとなり、回路点VS3の
電圧が参照電圧−V1より負の時は比較器４の出力αはロ
ウレベル，比較器５の出力βはハイレベルとなる。この
期間t2では各比較器4,5の出力α，βにロウレベルなの
でスイッチS7〜S10,S12は開いており、スイッチS2,S4,S
6は閉じている。従って、期間t1で容量素子C1に貯えら
れた電荷は期間t2で放電して容量素子C2に移動する。出
力信号VOUTは となる。
次に、期間t3でクロックφ２がロウレベルでクロックφ
１がハイレベルになると前述の期間t1と同じ動作をす
る。続いて期間t4では、回路点VS3の電圧が参照電圧V1
より大なので比較器４の出力αはハイレベルとなり、ス
イッチS7,S10,S2,S4,S12が閉じ、S6,S8,S9は開く。この
ため、容量素子C4は参照電圧−V11まで充電されるの
で、この時出力信号VOUTは となる。入力信号VINが参照電圧V1に等しい時には、
（６），（７）式より参照電圧V11を のように選べば、第１図（ｂ）のように、出力a1×v1で
入出力特性は連続となる。同図で利得a1,a2は次の値で
ある。
１がハイレベルになると前述の期間t1と同じ動作をす
る。続いて期間t4では、回路点VS3の電圧が参照電圧V1
より大なので比較器４の出力αはハイレベルとなり、ス
イッチS7,S10,S2,S4,S12が閉じ、S6,S8,S9は開く。この
ため、容量素子C4は参照電圧−V11まで充電されるの
で、この時出力信号VOUTは となる。入力信号VINが参照電圧V1に等しい時には、
（６），（７）式より参照電圧V11を のように選べば、第１図（ｂ）のように、出力a1×v1で
入出力特性は連続となる。同図で利得a1,a2は次の値で
ある。
期間t5以降は入力信号VINの電圧が負の場合で極性以外
は前述の期間t1からt4と同様の動作を行う。
は前述の期間t1からt4と同様の動作を行う。
この利得a1,a2は（９），（10）式のように容量素子C1,
C2,C3の容量比で決まる。この容量の比は集積回路上で
は高精度に設定できる。また、この増幅器の利得可変動
作が電荷の移動のみで達成されるので、過渡的な電力し
か消費しないので、低電力消費となる。演算増幅器3,比
較器４および５をCMOS回路で形成すると更に低消費電力
となる。又全てがCMOSプロセスで容易に形成でき、ラッ
チアップ等もないので、CMOS集積回路用として望ましい
可変利得増巾器ということができる。各参照電圧V1,−V
1,V11,−V11は一つの基準電圧を高抵抗で電圧分割して
容易に発生させる事ができる。又、演算増巾器３の負荷
はキャパシタのみであるので、高速動作も可能である。
C2,C3の容量比で決まる。この容量の比は集積回路上で
は高精度に設定できる。また、この増幅器の利得可変動
作が電荷の移動のみで達成されるので、過渡的な電力し
か消費しないので、低電力消費となる。演算増幅器3,比
較器４および５をCMOS回路で形成すると更に低消費電力
となる。又全てがCMOSプロセスで容易に形成でき、ラッ
チアップ等もないので、CMOS集積回路用として望ましい
可変利得増巾器ということができる。各参照電圧V1,−V
1,V11,−V11は一つの基準電圧を高抵抗で電圧分割して
容易に発生させる事ができる。又、演算増巾器３の負荷
はキャパシタのみであるので、高速動作も可能である。
第３図（ａ），（ｂ）は本発明の他の実施例とその入出
力特性を示すグラフである。比較器6,7,参照電圧±V2,
±V12,容量素子C5,スイッチS15を第１図のリミッター増
幅器に付加することによって利得の変化をa1,a2,a3の３
段階にしている。すなわち、入力信号VINの電圧が参照
電圧V2より大きいとさらにリミット動作を増し、利得を
a3としている。この実施例で入力信号VINが参照電圧V2
に等しい時に参照電圧V12を のように選べば、第３図（ｂ）のように出力a1V1＋a
2（V2−V1）で入出力特性は連続となる。同図で利得a1,
a2,a3は次の値である。
力特性を示すグラフである。比較器6,7,参照電圧±V2,
±V12,容量素子C5,スイッチS15を第１図のリミッター増
幅器に付加することによって利得の変化をa1,a2,a3の３
段階にしている。すなわち、入力信号VINの電圧が参照
電圧V2より大きいとさらにリミット動作を増し、利得を
a3としている。この実施例で入力信号VINが参照電圧V2
に等しい時に参照電圧V12を のように選べば、第３図（ｂ）のように出力a1V1＋a
2（V2−V1）で入出力特性は連続となる。同図で利得a1,
a2,a3は次の値である。
なお、比較器６の出力をγ、比較器７の出力をεとする
と、スイッチS14各出力α，β，γ，εのいずれかがハ
イレベルの時でかつクロックφ２がハイレベルの時閉
じ、スイッチS15はクロックφ１と比較器6,7の各出力
γ，εいずれかがハイレベルの時閉じる。このように比
較器と参照電圧の数を増加する事により、所望の折線の
入出力特性が得られる。
と、スイッチS14各出力α，β，γ，εのいずれかがハ
イレベルの時でかつクロックφ２がハイレベルの時閉
じ、スイッチS15はクロックφ１と比較器6,7の各出力
γ，εいずれかがハイレベルの時閉じる。このように比
較器と参照電圧の数を増加する事により、所望の折線の
入出力特性が得られる。
以上説明したように、本発明は容量素子の容量比の高精
度性と、少ない定常電力消費性と高速動作性を有してお
り、CMOSプロセスでラッチアップを起すことなく容易に
実現でき、CMOS集積回路用として秀れた利得の変化する
増巾器又は折線増巾器を得ることができる効果がある。
さらに本発明では入出力特性の傾きは正であったが、容
量素子C1とスイッチS2,S3の接続関係を第５図のように
スイッチS1とS4に容量素子C1が選択的に接続されるよう
にし、かつ参照電圧V11と−V11の極性を逆にすれば、負
の傾きの利得の変化する増巾器又は折線増巾器が得られ
る。
度性と、少ない定常電力消費性と高速動作性を有してお
り、CMOSプロセスでラッチアップを起すことなく容易に
実現でき、CMOS集積回路用として秀れた利得の変化する
増巾器又は折線増巾器を得ることができる効果がある。
さらに本発明では入出力特性の傾きは正であったが、容
量素子C1とスイッチS2,S3の接続関係を第５図のように
スイッチS1とS4に容量素子C1が選択的に接続されるよう
にし、かつ参照電圧V11と−V11の極性を逆にすれば、負
の傾きの利得の変化する増巾器又は折線増巾器が得られ
る。
第１図（ａ）は本発明の一実施例を示す回路図であり、
同図（ｂ）はその入出力伝達特性を示すグラフであり、
第２図は第１図（ａ）の回路図の各回路点での波形とク
ロックφ1,φ２のタイミングを示す波形図である。第３
図（ａ）は本発明の他の実施例の回路図であり、同図
（ｂ）はその入出力伝達特性を示すグラフである。第４
図（ａ）は、従来の利得の変化する増巾器の回路図であ
り、同図（ｂ）はその入出力伝達特性を示すグラフであ
る。又第５図は本発明の変形例を示すもので容量素子C1
とスイッチの他の構成を示す部分回路図である。 １……入力端子、２……出力端子、３……演算増巾器、
４〜７……比較器、S1〜S15……スイッチ、VIN……入力
信号、±V1、±V11、±V12……参照電圧、φ1,φ２……
クロック、C0〜C5……容量素子。
同図（ｂ）はその入出力伝達特性を示すグラフであり、
第２図は第１図（ａ）の回路図の各回路点での波形とク
ロックφ1,φ２のタイミングを示す波形図である。第３
図（ａ）は本発明の他の実施例の回路図であり、同図
（ｂ）はその入出力伝達特性を示すグラフである。第４
図（ａ）は、従来の利得の変化する増巾器の回路図であ
り、同図（ｂ）はその入出力伝達特性を示すグラフであ
る。又第５図は本発明の変形例を示すもので容量素子C1
とスイッチの他の構成を示す部分回路図である。 １……入力端子、２……出力端子、３……演算増巾器、
４〜７……比較器、S1〜S15……スイッチ、VIN……入力
信号、±V1、±V11、±V12……参照電圧、φ1,φ２……
クロック、C0〜C5……容量素子。
Claims (1)
- 【請求項１】入力信号の与えられる入力端子と、出力信
号を取り出す出力端子と、反転入力部と基準電圧が与え
られた非反転入力部と前記出力端子に接続された出力部
とを具備した演算増巾器と、複数の第１の容量素子と、
前記演算増巾器の前記反転入力部と前記出力部との間に
前記第１の容量素子を選択的に接続する第１のスイッチ
手段と、第２の容量素子と、この第２の容量素子の一端
と前記入力端子の間に接続された第２のスイッチ手段
と、前記第２の容量素子の他端と前記演算増巾器の前記
反転入力部との間に接続された第３のスイッチ手段と、
前記第２の容量素子の前記他端にその一端が接続された
第３の容量素子と、複数の第１の参照電圧源と、該第１
の参照電圧源を選択的に前記第３の容量素子の他端に接
続する第４のスイッチ手段と、第５のスイッチ手段を介
し前記入力端子に接続された第４の容量素子と、複数の
第２の参照電圧源と、第１の期間に前記第２および第５
のスイッチ手段を導通せしめて前記第２及び第４の容量
素子を入力端子に接続する第１の制御手段と、前記第１
の期間後の第２の期間に前記第４の容量素子に前記第１
の期間でサンプルホールドされた電圧を前記複数の第２
の参照電圧源の各電圧と比較しその比較結果によって前
記第１及び第４のスイッチ手段を制御する第２の制御手
段と、前記第２の期間に前記第３のスイッチ手段を導通
せしめる第３の制御手段とを有することを特徴とする増
巾器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62214242A JPH0666622B2 (ja) | 1987-08-27 | 1987-08-27 | 増巾器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62214242A JPH0666622B2 (ja) | 1987-08-27 | 1987-08-27 | 増巾器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6457813A JPS6457813A (en) | 1989-03-06 |
| JPH0666622B2 true JPH0666622B2 (ja) | 1994-08-24 |
Family
ID=16652532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62214242A Expired - Lifetime JPH0666622B2 (ja) | 1987-08-27 | 1987-08-27 | 増巾器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666622B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999003261A1 (de) * | 1997-07-07 | 1999-01-21 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Vorrichtung und verfahren zum erfassen eines optischen signals |
| GB2395850A (en) * | 2002-11-27 | 2004-06-02 | Linear Design Ltd | High precision digital soft clipping circuit |
| TWI353577B (en) * | 2006-10-26 | 2011-12-01 | Novatek Microelectronics Corp | Voltage conversion device having non-linear gain a |
| JP5253275B2 (ja) * | 2009-04-03 | 2013-07-31 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | コンデンサマイクの増幅回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715515B2 (ja) * | 1973-12-10 | 1982-03-31 | ||
| JPS61214608A (ja) * | 1985-03-19 | 1986-09-24 | Oki Electric Ind Co Ltd | クランプ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715515U (ja) * | 1980-07-01 | 1982-01-26 |
-
1987
- 1987-08-27 JP JP62214242A patent/JPH0666622B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715515B2 (ja) * | 1973-12-10 | 1982-03-31 | ||
| JPS61214608A (ja) * | 1985-03-19 | 1986-09-24 | Oki Electric Ind Co Ltd | クランプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6457813A (en) | 1989-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4305009A (en) | Low power consumption high speed transistor circuit comprising a complementary circuit | |
| JPH0223094B2 (ja) | ||
| KR920000839B1 (ko) | 플래쉬 아날로그-디지탈 변환기 | |
| JP4263216B2 (ja) | 切り替え充電乗算器−除算器 | |
| WO2005043732A1 (en) | Multiplier-divider circuit for a pfc controller | |
| US4535257A (en) | Comparator circuit | |
| US4165478A (en) | Reference voltage source with temperature-stable MOSFET amplifier | |
| US3937984A (en) | Shift registers | |
| JPH0250619A (ja) | アナログ−ディジタル変換回路 | |
| JPH0666622B2 (ja) | 増巾器 | |
| JPH0428226Y2 (ja) | ||
| JPH06232706A (ja) | 比較器 | |
| US4072890A (en) | Voltage regulator | |
| US5153454A (en) | Chopper type comparator | |
| JP4117976B2 (ja) | サンプルホールド回路 | |
| JP3193328B2 (ja) | 制御型連続ランプ変換機及び変換方法 | |
| JPH07114080B2 (ja) | サンプルホ−ルド回路 | |
| JP4530503B2 (ja) | インピーダンス変換回路 | |
| JP2970087B2 (ja) | Ａ／ｄ変換器 | |
| JP3532080B2 (ja) | アナログ演算回路 | |
| JP2964798B2 (ja) | キャパシタ・アレイ型ｄ／ａ変換回路 | |
| JPS6112639Y2 (ja) | ||
| JP2590197B2 (ja) | 半波整流回路およびピークホールド回路 | |
| JPH06216727A (ja) | 遅延時間可変論理回路 | |
| GB2108343A (en) | Analog-to-current converter for sampled systems |