KR920000839B1 - 플래쉬 아날로그-디지탈 변환기 - Google Patents

플래쉬 아날로그-디지탈 변환기 Download PDF

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Abstract

내용 없음.

Description

플래쉬 아날로그-디지탈 변환기
제1도는 6비트 플래쉬 아날로그-디지탈(A-D)변환기의 블록도.
제2도는 플래쉬 A-D변환기에 사용되도록 FET회로로 실현된 비교기 회로의 도식도.
제3도는 캐패시터 전하 변위 정도를 제한하기 위해 신호 입력 전송 게이트와 직렬로 연결된 차단 FET를 포함한 비교기 전송 게이트 장치의 부분 도식도.
제4도는 제3도의 회로에서 직렬로 연결된 FET를 바이어스 하기 위한 D.C전압을 발생시키는 회로의 도식도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제너 전압 기준회로 15 : 비교기
16 : 래취회로 17 : 3입력 AND 회로
38 : 합산 커패시터 43 : P형 트랜지스터
44 : N형 트랜지스터 47 : 상보형 트랜지스터 스위치
60 : 입력버스
본 발명은 플래쉬 아날로그-디지탈(A-D)변환기에 관한 것으로, 특히 플래쉬형 A-D변환기용 비교기 회로에 관한 것이다.
플래쉬형 A-D변환기는 입력신호를 다수의 기준 전압과 동시에 비교한다. 6비트 변환기는 2b또는 64번의 동시 비교를 필요로 하며, 8비트의 변환기는 256번의 비교를 필요로 한다. 편리한 회로로서 플래쉬 변환기를 실현하기 위해, 즉 경제적인 이용을 위해, 비교적 간편한 비교기 회로가 이용된다.
6비트 변환기에서 널리 이용되고 있는 회로가 이.피.맥그로간 2세의 미국특허 제3,676,702호에 개시되어 있다. 맥그로간 2세의 회로는 먼저 기준전압을 스윗치하고, 신호 전압을 합산 커패시터의 제1플래이트에 교대로 스위칭한다. 합산 커패시터의 제2플래이트는 기준 전압이 인가될때마다 트립 포인트(trip point) 또는 임계 전압에서 선택적으로 바이어스되는 반전기 회로의 입력에 연결된다. 입력신호가 기준신호 사이의 아주 미소한 차이도 정확하게 판별될 수 있다. 즉, 기준 신호보다 약간 큰(약간 작은) 입력 신호라도 반전기를 음으로(양으로)트립시킨다.
맥그로간 2세의 회로는 기준전압 또는 신호전압을 합산 커패시터에 교대로 인가하기 위해 상보형 전송 게이트를 포함한 상보형 전계 효과 트랜지스터(FET)을 이용한다. 상보형 전송 게이트는 스윗칭 트랜지스터 고유의 표유(stray) 커패시턴스 또는 밖의 피할 수 없는 커패시턴스를 거쳐서 합산 커패시터에 연결되는 스윗치 펄스 전압량을 표면상 감소시킨다. 각 상보형 게이트는 동일한 진폭을 갖는 상보 신호와 함께 동시에 활성화되는 이들 각각의 제어전극에 병렬로 연결된 N형 FET와 P형 FET를 구비한다. 하나의 트랜지스터에 의해 신호회로에 연결되는 어떤 스윗칭 펄스신호와 동등한 모든 것은 다른 트랜지스터에 의해 커플링됨으로써 보상되거나 제거된다.
이러한 형태의 A-D변환기의 회로는 사실상 스윗칭 펄스신호가 자체 보상 트랜지스터 사이에 동일하지 않는 게이트-드레인 커패시턴스가 존재하기 때문에 완전히 상쇄되지 않음을 나타낸다. 불완전한 보상의 효과중 하나는 신호 입력 버스상에 스윗칭 스파이크가 결합(커플링)되는 것이다.
이는 입력 신호를 저하시키므로 변환기 감도 또는 변환기 속도에 영향을 미치게 된다. 이러한 효과는 비교기 앞의 신호 입력 라인에 직렬로 연결된 저 임피던스 버퍼 증폭기를 배치함으로써 제거할 수 있다. 그러나, 이러한 증폭기가 MOS집적회로상에 배치되기 위해선 상당한 실리콘 면적이 필요하게 된다.
플래쉬 변환기에 대한 감도 제한원인이 되는 제2인자는 기준 레더에 부하를 가하는 전류에 의해 발생된다. 압력신호가 낮은 경우를 고려해 보자. 비교 사이클동안 이러한 신호가 인가되면, 실제로 모든 합산 커패시터가 방전된다. 다음 시스템 사이클동안 합산 커패시터의 재충전은 래더에 부하를 가하게 되어, 비선형성이 생기게 되며, 변환기의 사이클 기간을 사실상 감소시키거나 또는 고정된 사이클 시간동안 변환기의 감도를 감소시킨다.
작동 신호 영역의 끝에 있는 입력신호는 사실상 모든 합상 커패시터를 충전시키거나 또는 방전시켜야만 한다. 이는 많은 입력신호회로에 부하를 가하도록 입력 신호원에 비교적 높은 전류를 요구하게 된다.
본 발명에서는 플래쉬 A-D변환기를 설명하고 있다. 상기 A-D변환기는 입력 터미날을 각각 구비한 다수의 비교기 회로와, 하나의 커패시터가 변환기의 입력 터미날과 각 비교기의 입력 터미날 사이에 각각 결합되어 있는 다수의 커패시터와, 위로 갈수록 증가하는 다수의 기준전압과, 세트로 이뤄진 스윗치 수단을 구비하고 있다. 세트 이뤄진 스위치 수단은 각각의 기준 전압 또는 입력 신호를 각각의 커패시터에 교대로 연결한다. 기준 전압상에 걸리는 부하를 감소시키기 위해, 커패시터의 최대 전압 편차를 제한하기 위한 수단이 입력 터미날과 스위칫 수단 사이에 연결된다.
본 발명의 실시예에서는, 신호입력버스를 거쳐 어떤 주어진 합산 커패시터상에 놓여지는 전하량을 제한하고 또한 각각의 신호 입력 스위치를 각각의 직렬 임피던스로서 신호입력버스와 절연시킴으로써 상술된 제한점이 극복된다. 각 신호 입력 스윗치와 신호 입력버스 사이에는 전계 효과 트랜지스터가 연결된다. FET의 게이트 전극은 D.C전압으로 바이어스된다. FET는, 입력신호의 어떤 영역에서 소오스 폴로어(source follower)모드로서 작동토록 제한되어서, 각각의 합산 커패시터는 FET D.C게이트 전압에서 트랜지스터의 임계 전압을 뺀 값을 초과하는 전압으로 충전되거나 방전될 수 없으므로, 저항성 래더에 대한 부하가 감소하게 된다. 각 FET의 드레인-소오스 임피던스는 신호 입력버스를 신호 입력 스위치를 통한 클럭으로부터 차단시킨다.
제1도는 평행한 6비트의 이진 출력신호 Aø 내지 A5를 발생시킬 수 있는 플래쉬 A-D 변환기를 도시하고 있다. 상기 6비트 출력신호는 최대 허용 입력신호(즉, 작동입력 전압 범위)가 64 또는 2b개의 위로 갈수록 증가하는 값에 분배되는 것에 대응한다. 이는 선형 레지스터(20) 양단에 제너 전압 기준회로(10)로부터 알고 있는 전압을 가하고, 레지스터를 거치면서 강하되는 전압을 64개의 동일한 간격으로 태핑(tapping)함으로써 성취된다. 1에서 64까지의 각 레지스터 탭은 점차적으로 증가하는 기준전압을 나타낸다. 신호입력전압은 병렬로 작동하는 64개의 비교기(15)에 의해 각각의 탭 기준 전압과 비교된다. 입력전압보다 더 낮은 전압을 갖는 기준 탭에 연결되어 있는 모든 비교기의 출력은 제1출력상태(즉, ″고″)를 나타내고, 나머지 비교기는 제2출력상태(즉, ″저″)를 나타내게 된다.
비교기(15)는 입력신호를 전술된 간격으로 샘플하거나 비교하기 위해 클럭화된다. 샘플링 기간 말기에, 비교기의 출력상태는 64개의 각각의 평행한 래취회로(16)에 래취된다.
래취된 출력신호는 63개의 평행한 3-입력 AND회로(17)에 인가된다. 각 AND회로는 위쪽으로 연속되는 비교기 상태의 3래치를 조사하게 된다. 각각의 AND회로는 어떤 주어진 상태(즉, ″고″ 또는 ″저″)의 출력신호를 발생하는데, 상기의 주어진 상태에서 AND회로에 연결된 인접한 두 래취는 논리적 ″고″출력상태를, 다음 증가 래취는 논리적 ″저″출력상태를 각각 나타낸다. 이러한 배치를 실시함으로써, 63개의 AND회로중 단지 하나만이 주어진 입력 샘플에 대해 주어진 상태의 출력신호를 발생하게 된다.
예로써, AND게이트(17A)는 래치(16A)가 제2출력 상태(″저″)이고 래취(16B) 및 (16C)가 제1출력상태(″고″)일때만 ″고″출력을 발생하게 된다. 이러한 경우에 있어서, AND 게이트(17A)의 반전 입력은 ″저″로 수신하고, 비반전 입력은 ″고″로 수신한다. 이러한 상황에서만 AND 게이트 출력(A)은 ″고″가된다.
AND회로(17)의 출력 터미날은 프로그램 논리 배열 또는 PLA(18)에 인가되며, 상기 PLA는 주어진 상태의 출력신호를 나타내는 특정 AND회로에 연관되는 병렬 6비트 이진 출력신호 Aø 내지 A5를 발생한다.
제2도는 A-D변환기에 이용되는 일반적인 비교기 회로를 도시하고 있다. 레지스터(30)은 기준전압 분배 레지스터 또는 래더(20)(제1도 참조)의 일부를 도시한다. 64개의 기준 전압중 하나의 특정 전압은 접점(31)에서 이용된다.
비교기는 양 전압 VDD와 접지 사이에 직렬로 연결된 P형 반도체(40)과 N형 반도체(42)트랜지스터를 구비한 상보형 대칭 또는 CMOS반전기(45)를 갖추고 있다. 제어신호 ø'와 ø에 각각 응답하는 P형 트랜지스터(43)와, N형 트랜지스터(44)를 포함하는 상보형 트랜지스터 스윗치(47)는 반전 출력 터미날(41)을 반전기 입력 터미날(39)에 선택적으로 연결시킨다. 이는 반전기를 반전기의 중앙점 또는 스윗치 점에 셀프-바이어스시킨다. 이러한 바이어스 전압는 합산 커패시터(38)에 저장된다.
터미날(41)에서의 반전기(45)출력전압이 입력 터미날(39)과 커패시터(38)에 귀환되는 동안, 제어신호 ø'와 ø에 각각 응답하는 P형 트랜지스터(34) 및 N형 트랜지스터(35)를 포함한 제2의 상보형 트랜지스터 스윗치(48)는 접점(31)에서의 기준전압을 합산 커패시터(38)의 반대편에 위치한 노드(32)에 선택적으로 연결시킨다. 이때 스위치(47) 및 (48)은 턴오프되어 반전기(45)는 그 스윗치점에서 노드(32)에 저장된 기준전압으로 바이어스 된다.
이에 즉시 뒤따라, 제어신호 ø'과 ø''에 각각 대응하는 각각의 P형 트랜지스터(36)와 N형 트랜지스터(37)를 포함하는 제3의 상호형 트랜지스터 스윗치(49)는 터미날(33)에서의 입력 신호를 노드(32)에 연결한다. 만약 입력신호가 기준 전압보다 더 크거나 더 작다면, 전압차는 합산 커패시터(38)를 거쳐 반전기 입력신호(39)에 연결된다. 반전기의 이득은 셀프 바이어스 전압에 인가된 아주 미소한 변화라도 출력을 ″고″출력상태(Vin이 Vref보다 작음)나 또는 ″저″출력상태(Vin이 Vref보다 큼)으로 스윗치시킬 수 있을 정도로 충분히 크다. 출력상태는 제어신호 ø''에 응답하는 출력상태를 저장하는 래취(16')입력에 인가된다.
전술한 회로 및 작동에 관한 설명은 비교회로의 하나의 완전한 신호 샘플링 사이클에 대해 행해지겠다. 반전기는 모든 사이클 동안 셀프 바이어스되어 파라미터 편이에 따른 안전성 문제를 경감시킨다. 제어신호 ø와 ø'는 상보형 신호이다.
제어신호 ø'와 ø''은 사실상 각각의 신호 ø와 ø'와 지속시간 및 위상이 동일한 일반적으로 상보형 신호이다.통상적으로 이들 신호의 지속시간은 스위치(49)가 닫혀지기전에 스윗치(47),(48)가 열려지도록 설계되지만, 이러한 시스템은 미소한 정도로 펄스가 중복되어도 작동하게 된다.
본 발명에서는 스윗치(49)와 터미날(33) 사이에 직렬로 연결된 드레인 및 소오스 전극을 가진 또다른 FET를 포함시킴으로써 스윗칭 회로를 변경시킨다. 상기 FET의 게이트 전극은 D.C전압으로 바이어스된다.
제3도는 본 발명이 A-D플래쉬 변환기에서 사용하는 비교기 스윗치 장치 일부를 도시하고 있다. 상기 스윗치는 I 내지 V로 표시된 5개의 그룹으로 분류되어 있다. 상기 그룹들은 그들이 연결된 기준 전압 영역과 일반적으로 대응한다.
각 스윗치는 이들이 연결되어 있는 각각의 기준전압에 맞추어지는 것이 이상적이지만, 이는 공급회로의 크기를 증가시킨다.
따라서 본 발명의 도시된 예에 있어서 5개의 그룹의 선택은 전적으로 임의적이다.
제3도에서, 회로소자(50) 내지 59)는 제2도에서의 소자(48),(49)와 유사한 상보형 FET전송 게이트이다. 각 스위칭 회로에서의 두개의 게이트는 먼저 기준전압을 각각의 합산 커패시터(38)에 연결한 다음 입력전압을 합산 커패시터(38)에 연결하여 교대로 에너지화된다.
N형 FET는 입력 버스(60)과 그룹 I 및 II 내의 각각의 입력전송 게이트 사이에 직렬로 연결된다. P형 FET는 입력버스(60)과 그룹 IV 및 V내의 각각의 입력전송 게이트 사이에 직렬로 연결되고, P형 N형 FET는 입력버스 터미날(60)과 그룹 III내의 각각의 입력전송 게이트 사이에 직렬로 평행하게 배치된다. P형 트랜지스터는 래더상의 양의 탭에 연결되고, N형 트랜지스터는 음의 래더 탭에 연결되므로, 터미날(67 및 72)에 인가되는 게이트 바이어스 전압 VB1-VB6은 사실상 VREF(+)보다 양으로 더 크지 않거나 또는 VREE(-)보다 음으로 더 큰(negative)전압으로부터 발생된다.
도식적인 설명을 위해, 트랜지스터(61 내지 66)은 +1볼트의 임계전압(VTH)를 갖는 N형 디바이스와 -1볼트의 임계 전압(VTH)를 갖는 P형 디바이스를 갖는 인핸스먼트 모드 디바이스라고 가정하자. 또한 바이어스 전압 VB1은 적어도 하나의 임계전압에 의해 래더 탭(91)에서 기준 전압을 초과하고, 바이어스 전압 VB2는 적어도 하나의 임계전압에 의해 래더 탭(92)에서 기준 전압을 초과한다고 가정하자. 그리고, 바이어스 전압 VB6, VB5및 VB4가 적어도 하나의 임계 전압에 의해 탭(93),(92) 및 (91)보다 각각 음으로 더 크다고 가정하자.
FET는 양 방향성 도통 장치이므로 FET의 게이트, 드레인 및 소오스 전극에서 나타나는 각각의 전압에 따라 어느 방향으로 도통된다. 제3도 형태의 배치에 있어서, FET의 드레인-소오스 구조는 대칭적으로며, 기능상 드레인과 소오스 전극 표시는 서로 교환될 수 있다. 그러나, 만약 드레인 및 소오스 전극중 어느 한 전극이 적어도 어떤 임계전압에 의해 게이트 전극(N형 FET)보다 더욱 높게 양이고, 나머지 한 전극이 적어도 임계 전압만큼 게이트 전극보다 더욱 낮게 양이라면, 더욱 낮은 전압을 갖는 드레인 또는 소오스 전극이 소오스 전극으로 작동하게 된다. 드레인 및 소오스 전극 전압이 모두 게이트 전압보다 낮게된다 하더라도 이에대한 차이는 본 발명에서 별로 중요한 문제가 되지 않는다.
비교적 높은, 즉 VREF(+), 신호 입력전압이 터미날(60)에 인가될때, 스윗치 구성의 구룹 I를 고려해보자. 트랜지스터(61)에 없다면, 합산 커패시터는 사이클의 샘플링부동안 VREF(+)로 충전된후, 사이클의 기준부동안 래더를 통해 V(-)로 방전된다. 회로내의 트랜지스터(61)와 터미날(60)에 인가되는 VREF(+)에 의해, 트랜지스터의 맨 왼쪽 및 맨 오른쪽 전극은 드레인 및 소오스로 각각 작용하게 된다. 다음 스윗치(50)가 닫혀지면, 트랜지스터(61)은 합산 커패시터(38)를 부하로 가진 소오스 플로어로서 작동하게 된다. 인핸스먼트 모드 FET의 소오스 전극을 얻을 수 있는 최대 전압은 FET의 게이트 전극에 인가되는 전압(Vgbte)보다 더 낮은 임계 전압(VTH), 즉 Vgate-VTH로 주어지는 것으로 널리 알려져 있다. 전술된 조건에 대해, 본 장치의 단계(1 내지 8)의 합산 커패시터(38)는 입력신호에 의해 VB1-1볼트보다 큰 전압을 얻을 수 없다.
VB1-1볼트의 전압은 단계(1 내지 8)에 인가되는 기준 전압보다 더 크므로, 이러한 합산 커패시터(38)에의 충전 제한은 상기 회로의 논리적 작동에 영향을 미치지는 않지만, 비교적 큰 입력 신호에 대한 그룹 I의 합산 커패시터(38)의 전압 변위를 감소시킨다.
(VB1-1)볼트보다 더 낮은 신호입력 전압에 대해 드레인 및 소오스 전극은 입력전압으로 유지된다.
그룹 II 내의 직렬 트랜지스터는 그룹 II 내의 FET가 더 높은 입력신호 전압을 각각의 합산 커패시터에 전송할 수 있어야만 하기 때문에 그룹 I의 FET보다 더욱 양으로 바이어스된 FET의 게이트를 갖는다. 이와 같은 이유로 그룹 III의 N형 FET의 게이트 전극에 인가되는 바이어스 전압 VB3은 그룹 II의 바이어스 VB2보다 더 높게 된다.
다음에는 그룹 V의 트랜지스터를 생각하자. VREF(+)와 비교하여 음인 전압으로 바이어스되기 때문에 P형 FET가 사용된다. 이러한 위치에서 N형 FET의 사용은 VREF(+)보다 양으로 높은 바이어스 전압을 요구하게 되므로 결국은 부가적인 전압원이 필요하게 된다. 좀 더욱 중요한 것은, N형 FET는 커패시터 충전 전류제한에 아무런 영향을 미치지 않는다는 것이다. 왜냐하면, 게이트 바이어스 전압은 입력신호의 최대 영역보다 더 높기 때문이다.
그룹 V에서, P형 트랜지스터(66)는 N형 트랜지스터(61)와 상보적인 형태로 작동한다. P형 트랜지스터(66)는 비교적 음의 입력신호에 대해, 소오스 폴로어 모드로 작용하여, 각각의 합산 커패시터가 (VBb+1)볼트이하의 비교적 양의 기준 전압을 방전시키는 것을 막는다. 유사하게, 그룹 IV 및 III내의 P형 직렬 FET는 합산 커패시터(38)가 (VB 5 +1)볼트 및 (BB4+1) 볼트 아래로 각각 방전되는 것을 방지한다.
N형 직렬 FET에 의해 영향이 미치는 그룹 I과 II내의 합산 커패시터(38)에 가해지는 제한된 충전과 P과 직렬 FET에 의해 영향이 미치는 그룹 IV와 V내의 합산 커패시터(38)에 가해지는 제한된 방전은 입력영역의 끝부근의 입력신호에 대해 저항성 래더상의 부하를 감소시킴으로써, 시스템 선형성이 증가한다. 왜냐하면, 합산 커패시터(38)상의 전압스윙이 감소되기 때문에, 합산 커패시터(38)를 특정 기준 전압으로 재충전하고 방전하는데 요구되는 시간이 감소되므로, 결국은 시스템 변환속도가 증가하게 된다.
그룹 III내의 평행한 P형 및 N형 직렬 FET는 합산 커패시터(38)상의 전압이 입력 전압의 전체 영역에 걸쳐 스윙하도록 바이어스된다. 따라서, 그룹 III내의 직렬 FET는 커패시터 변위 전류를 제한하는 아무런 효과도 포함하지 않는다. 그러나, 그룹 III의 직렬 FET의 드레인/소오스 임피던스는 입력신호버스(60)을 통한 입력전송 게이트 클럭공급을 차단시킨다. 만약 P형(64) 또는 N형(33) 트랜지스터가 각각의 합산 커패시터를 필요한 시스템 속도로 방전 또는 충전할 수 있을 정도로 VB4또는 VB3의 바이어스 전압이 충분한 영역에 있다면, P형 또는 N형 트랜지스터중 어느 하나 회로로부터 제거될 수 있는데, 이 경우 충전 및 방전 커패시터 전류가 더욱 감소된다.
제4도는 제3도 회로처럼 낮은 전압 즉, 5볼트의 공급전압 작용으로 바이어스 전압 VB1-VB6이 발생되는 회로를 도시하고 있다. 이러한 조건에서, 탭(92),(93)의 기준전압은 대략 2볼트 및 3볼트로 각각 주워진다. 단계(24)의 N형 직렬 FET의 바이어스 전압은 2볼트의 입력신호가 합산 커패시터를 통과할 수 있도록 3볼트 이상이어야 한다. 커패시터를 신속하게 변환시킬려면 직렬 FET를 초과전압으로 바이어싱시켜야만 한다.
제4도의 회로는 각각의 그룹 I, II, IV 및 V의 최대 양의 단계에서 2볼트의 초과 전압을 제공한다. 그룹 I 및 II의 아래쪽 단계와, 그룹 IV 및 V의 윗쪽단계로 갈수록 각각의 유효 초과 전압은 비례적으로 점점 더 커진다. 제4도로부터, 소오스 폴로어 모드로서 커패시터를(VB2-VT)의 초대 전압 또는 4볼트로 충전시키기 위한 그룹 II내의 FET조건으로, 바이어스 전압 VB2는 공급전압 VDD즉 5볼트가 되어야함을 알 수 있다. 따라서 각 커패시터에 대한 최대 전압 스윙은 1볼트로 제한된다. 이와 유사하게 그룹 IV내의 P형 FET가 소오스 폴로어 모드에서 각각의 커패시터가(VB-VT) 또는 1볼트로 방전되도록, VL=는 VSS즉 0(제로)볼트로 직접 연결된다. 따라서, 그룹 IV내의 각각의 커패시터에 대한 최대 전압스윙도 또한 1볼트로 감소된다. 제4도 회로는 각각 4볼트 및 0(제로) 볼트의 바이어스 전압 VB3및 VB4를 제공한다. 그러나, 그룹 III의 FET들은 평행한 상보형 디바이스이기 대문에 이에 대응하는 합산 커패시터의 최대 전압 스윙을 감소시키지 않는다. 이러한 그룹의 기준 전압은 2 내지 3볼트이므로, 최대 커패시터 전압 스윙은 회로작동 영역내에서 발생하는 입력신호에 대해 최대로 3볼트가 된다.
제4도 회로에서 발생되는 바이어스 전압 VB1은 (VDD-VT) 또는 4볼트이며, VB6는 1볼트이다. 따라서 그룹 I커패시터에서 최대 신호 충전전압(VB1-VT) 또는 3볼트이며, 그룹 V에서 최소방전 전압은(VB6-VT) 또는 2볼트이다. 따라서 그룹 I과 V커패시터의 최대 전압스윙은 2볼트 감소되어서 기준 래더의 부하에 상당한 감소를 가져온다.
바이어스 전압 발생기(80)는 다이오드에 연결된 P형 FET(81)와, 다이오드에 연결된 N형 FET(84)를 포함하며, 상기 P형 FET(81)은 병렬로 연결된 한쌍의 N형(83) 및 P형(82)에 FET에 직렬로 연결되며, 상기 N형 및 P형 FET(83),(82)의 게이트는 공급전압 VDD및 VSS에 각각 연결된다. 전류가 직렬로 연결된 FET를 통과하면, P형 FET(81) 및 N형 FET(84)는 각 게이트-드레인 연결에 의해 대략 1볼트의 드레인-소오스 전압을 생성한다. FET(81)의 드레인(88)에 전압 VB1은 (VDD-VT)이며, FET(84)의 드레인(87)에서 전압 VB6는 (VSS-VT)인데 이는 VDD가 5볼트가 되고 VSS가 접지 전압과 같아 질때 각각 4볼트 및 1볼트에 대응한다. FET(82),(83)가 선형적으로 바이어스되기 때문에, 초과공급 전압은 FET(82),(83)의 소오스-드레인 연결부를 거쳐 강하된다.
만약 바이어스 회로(80)의 FET와 제3도의 스윗치회로의 FET가 동일한 집적 회로상에 구성된다면, 이때 각각의 N 및 P형 임계전압은 거의 같도록 설계될 수 있다. 또한 이들 FET가 사실상 동일한 열적 활경내에 있기 때문에, 임계 전압은 온도 변화에 따른다.
더욱 높은 공급전압을 위해서는, 넓은 영역의 바이어스 전압이 부가적 다이오드 연결 FET를 직렬로 포함시킴으로서 간편하게 제4도 형태의 회로에 의해 제공될 수 있음을 이해할 수 있을 것이다. 이때 임계 전압의 증가에 따른 바이어스 전압은 다이오드 연결 FET의 드레인 전극에서 탭될 수 있다.
대안적으로 바이어스 전압 VB1-VB6는 공급전압 사이에 연결된 간단한 저항 분배기에 의해 발생될 수도 있다.

Claims (6)

  1. 입력 터미날을 각각 구비한 다수의 비교기와; 각 비교기의 입력 터미날에 하나의 커패시터가 직렬로 연결된 다수의 커패시터와; 신호 입력 터미날과; 위로 갈수록 값이 증가하는 다수의 기준 전압과; 상기 다수의 기준 전압중 각각의 하나 또는 상기 신호 입력 터미날을 상기 다수의 커패시터중 각각의 하나에 교대로 직렬로 연결하는 스윗치 수단의 세트를 구비한 플래쉬 아날로그-디지탈 변환기에 있어서, 상기 커패시터(38)상의 최대 전압편차를 제한하도록 입력 터미날(60)과 상기 스윗치 수단의 세트(50,51 내지 58,59)사이에 각각의 수단(61 내지 66)이 연결되어 상기 기준 전압의 부하를 감소시키는 것을 특징으로 하는 플래쉬 아날로그-디지탈 변환기.
  2. 제1항에 있어서, 상기 커패시터의 전압 편차를 제한하는 각각의 수단(61 내지 66)은 입력 터미날(60)과 각각의 스윗치수단(50,51 내지 58,59)사이에 직렬로 연결된 도통 선로를 가지며 각 커패서터(38)에 적어도 입력 전압 범위 이상으로 충전하도록 소오스 폴로워증폭기로서 바이어스되는 트랜지스터(61 내지 66)을 구비하는 것을 특징으로 하는 플래쉬 아날로그-디지탈 변환기.
  3. 제1항에 있어서, 상기 제한수단(61 내지 66)은, 드레인, 소오스, 게이트 전극을 각각 가진 다수의 N형 FET(61,62,63)를 구비하며, 상기 N형 FET 각각은 그 드레인 및 소오스 전극이 상기 입력터미날(60)과 각각의 성기 캐패시터(38)사이에 직렬로 연결되고, 상기 커패시터(38)는 상기 위쪽으로 값이 증가하는 기준 전압중 비교적 음의 영역내에 있는 상기 기준 전압(90,91,92)중 각각의 하나와 교대로 연결되며; 드레인, 소오스, 게이트 전극을 각각 가진 다수의 P FET(64,65,66)를 구비하며, 상기 P형 FET 각각은 그 드레인 및 소오스 전극이 상기 입력 터미날(60)과 각각의 상기 커패시터(38)사이에 직렬로 언결되고, 상기 커패시터(38)는 상기 위쪽으로 값이 증가하는 기준 전압중 비교적 양의 영역내의 있는 상기 기준전압(92,93,94)중 각각의 하나와 교대로 연결되며; 각각의 N형 FET가 상기 입력 터미날로부터 각각의 상기 커패시터에 결합될 수 있는 최대 전압을 제한시키도록 하는 D.C바이어스 전압을 상기 N형 FET에 게이트 전극에 인가시키는 수단(67,68,69)을 구비하며; 각각의 P형 FET가 상기 입력 터미날로부터 각각의 상기 커패시터에 결합될 수 있는 최소전압을 제한시키도록 하기 위해 상기 P형 FET의 게이트 전극에 D.C바이어스 전압을 인가시키는 수단(70,71,72)을 구비하는 것을 특징으로 하는 플래쉬 아날로그-디지탈 변환기
  4. 제1항에 있어서, 상기 기준 전압의 중간영역에 교대로 연결된 커패시터는 병렬로 연결된 한쌍의 P형 및 N형 FET을 통해 상기 입력 테미날에 직렬로 연결되는 것을 특징으로 하는 프래쉬 아날로그-디지탈 변환기.
  5. 제3항에 있어서, 상기 N형 FET의 게이트 전극에 D.C바이어스 전압을 인가하는 상기 수단은 상기 입력 터미날에 인가되는 입력 신호의 비교적 양의 영역에 대해 소오스 플로어 모드로 거기에 연결된 각 커패시터를 충전시키며, 상기 커패시터 저압은 양의 영역의 상기 바이어서 전압에 의해 제안되며; P형 FET의 게이트 전극에 D.C바이어스 전압을 인가하는 상기 수단은 상기 입력 터미날에 인가하는 입력신호의 비교적 음의 영역에 대해 소오스 폴로어 모드로 거기에 연결된 각 커패시터를 충전시키도록 상기 P형 FET를 조절하며, 상기 커패시터 전압은 음의 영역의 상기 바이어서 전압에 의해 제한되는 것을 특징으로 하는 플래쉬 아날로그-디지탈 변환기.
  6. 제3항에 있어서, 인접한 FET의 게이트 전극은 그룹으로 나누어지고, 게이트 전극의 각 그룹은 공통바이어서 전압을 수신하며, 좀더 양의 기준 전압과 연관된 N형 FET의 그룹에 인가되는 공통 바이어스 전압은 좀더 음의 기준 전압과 연관된 N형 FET의 그룹보다 더욱 양인 값을 가지며; 좀더 음의 기준 전압과 연관된 P형 FET의 그룹에 인가되는 공통 바이어스 전압은 좀더 양의 기준전압과 연관된 P형 FET의 그룹보다 더욱 음인 값을 갖는 것을 특징으로 하는 플래쉬 아날로그-디지탈 변화기.
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