JP2784262B2 - 電圧比較器 - Google Patents
電圧比較器Info
- Publication number
- JP2784262B2 JP2784262B2 JP4511088A JP51108892A JP2784262B2 JP 2784262 B2 JP2784262 B2 JP 2784262B2 JP 4511088 A JP4511088 A JP 4511088A JP 51108892 A JP51108892 A JP 51108892A JP 2784262 B2 JP2784262 B2 JP 2784262B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- current
- active load
- igfet
- voltage comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356139—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356043—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Dc-Dc Converters (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 本発明は電圧比較器に関係する。
電圧比較器の機能は、電圧比較器の各入力ポートへ印
加される２つの電圧の内のどちらが大きいかの指示を与
えることである。
加される２つの電圧の内のどちらが大きいかの指示を与
えることである。
本発明の目的は集積回路としての製造に特に適した電
圧比較器を提供することである。
圧比較器を提供することである。
本発明は以下の段階により、入力ポートに印加された
２つの電圧の内のどちらが大きいかを指示する出力信号
を与えるよう動作する電圧比較器を提供し、その段階
は、 電圧対電流変換器により、２つの印加電圧に対応する
各第１及び第２電流を発生する段階と、 これらの電流で動作を保持するよう設定可能な各能動
負荷へ第１および第２電流を印加する段階と、 第１及び第２電流での動作を保持するよう能動負荷を
設定する段階と、 ２つの印加電圧の代りに、２つの印加電圧の平均であ
る共通入力電圧を電圧対電流変換器へ印加する段階と、 共通入力電圧に対応する実質的に等しい電流を発生す
る段階と、 第１及び第２電流の代りに能動負荷へ実質的に等しい
電流を印加する段階であって、能動負荷は第１及び第２
電流を導通するよう設定されている段階と、 第１及び第２電流の代りに実質的に等しい電流が印加
された時に能動負荷に生じる電圧変化の検出を示す出力
信号を与える段階と、 を含む。
２つの電圧の内のどちらが大きいかを指示する出力信号
を与えるよう動作する電圧比較器を提供し、その段階
は、 電圧対電流変換器により、２つの印加電圧に対応する
各第１及び第２電流を発生する段階と、 これらの電流で動作を保持するよう設定可能な各能動
負荷へ第１および第２電流を印加する段階と、 第１及び第２電流での動作を保持するよう能動負荷を
設定する段階と、 ２つの印加電圧の代りに、２つの印加電圧の平均であ
る共通入力電圧を電圧対電流変換器へ印加する段階と、 共通入力電圧に対応する実質的に等しい電流を発生す
る段階と、 第１及び第２電流の代りに能動負荷へ実質的に等しい
電流を印加する段階であって、能動負荷は第１及び第２
電流を導通するよう設定されている段階と、 第１及び第２電流の代りに実質的に等しい電流が印加
された時に能動負荷に生じる電圧変化の検出を示す出力
信号を与える段階と、 を含む。
この電圧比較器は、コンデンサによるオフセット電圧
の記憶なしに従来の電圧比較器と比べてオフセット電圧
の相当な減少を行うことが可能である。
の記憶なしに従来の電圧比較器と比べてオフセット電圧
の相当な減少を行うことが可能である。
第１及び第２電流の代りに実質的に等しい電流が印加
された時、能動負荷に生じる電圧変化の検出を示す出力
信号を与えるため再生スイッチング回路を能動負荷間に
接続することが望ましい。
された時、能動負荷に生じる電圧変化の検出を示す出力
信号を与えるため再生スイッチング回路を能動負荷間に
接続することが望ましい。
再生スイッチング回路は双安定ラッチ回路であること
が望ましい。
が望ましい。
双安定ラッチ回路は第１及び第２絶縁ゲート電界効果
トランジスタ（IGFET）から構成されることが望まし
く、第１のIGFETのゲート電極は第2IGFETのドレイン電
極と能動付加の一方に接続され、 第2IGFETのゲート電極は第1IGFETのドレイン電極と他
方の能動負荷へ接続される。
トランジスタ（IGFET）から構成されることが望まし
く、第１のIGFETのゲート電極は第2IGFETのドレイン電
極と能動付加の一方に接続され、 第2IGFETのゲート電極は第1IGFETのドレイン電極と他
方の能動負荷へ接続される。
各能動負荷は、まず印加された電流を導通させるため
にそれ自身の制御電圧を発生するよう動作し、次いでそ
れが記憶した状態で動作した印加電流を導通する間発生
された制御電圧にのみ応答する電圧制御電流シンクであ
ることが望ましい。
にそれ自身の制御電圧を発生するよう動作し、次いでそ
れが記憶した状態で動作した印加電流を導通する間発生
された制御電圧にのみ応答する電圧制御電流シンクであ
ることが望ましい。
電圧制御電流シンクは、スイッチ装置によりそのゲー
ト電極をそのドレイン電極へ接続可能としたIGFETを含
むことが望ましい。
ト電極をそのドレイン電極へ接続可能としたIGFETを含
むことが望ましい。
電圧比較器の１装置は、第１スイッチ装置により第１
電圧対電流変換器の制御ポートへ接続した第１入力ポー
トと、第２スイッチ装置により第２電圧対電流変換器の
制御ポートへ接続した第２入力ポートと、を有し、電圧
対電流変換器の制御ポートは電荷を貯蔵可能であり又第
３スイッチ装置により一緒に接続可能であり、動作時
に、第３スイッチ装置を非導通とし第１及び第２スイッ
チ装置を導通として第１及び第２電流を発生し、第３ス
イッチ装置を導通とし第１及び第２スイッチ装置を非導
通として実質的に等しい電流を発生する。
電圧対電流変換器の制御ポートへ接続した第１入力ポー
トと、第２スイッチ装置により第２電圧対電流変換器の
制御ポートへ接続した第２入力ポートと、を有し、電圧
対電流変換器の制御ポートは電荷を貯蔵可能であり又第
３スイッチ装置により一緒に接続可能であり、動作時
に、第３スイッチ装置を非導通とし第１及び第２スイッ
チ装置を導通として第１及び第２電流を発生し、第３ス
イッチ装置を導通とし第１及び第２スイッチ装置を非導
通として実質的に等しい電流を発生する。
比較器により用いられる各能動負荷は、与えられる電
流とその電流が同じになるまで制御電圧を調整すること
により与えられる電流をシンクする第１状態と、能動負
荷が与えられた電流を「記憶し」、第１状態で生じた制
御電圧に対してのみ記憶し応答することによりその電流
での動作を保持する第２状態との間でスイッチ可能であ
る。
流とその電流が同じになるまで制御電圧を調整すること
により与えられる電流をシンクする第１状態と、能動負
荷が与えられた電流を「記憶し」、第１状態で生じた制
御電圧に対してのみ記憶し応答することによりその電流
での動作を保持する第２状態との間でスイッチ可能であ
る。
本発明はまた、能動負荷へ電流を与えるため接続され
た電圧対電流変換器を含む回路装置を提供し、この能動
負荷は、まず印加された電流を導通させるためそれ自身
の制御電圧を発生するよう動作し、次いでそれが記憶し
た状態で動作て印加電流を導通している間は発生した制
御電圧にのみ応答する電圧制御電流シンクである。
た電圧対電流変換器を含む回路装置を提供し、この能動
負荷は、まず印加された電流を導通させるためそれ自身
の制御電圧を発生するよう動作し、次いでそれが記憶し
た状態で動作て印加電流を導通している間は発生した制
御電圧にのみ応答する電圧制御電流シンクである。
電圧制御電流シンクは、スイッチ装置によりゲート電
極をドレイン電極へ制御可能としたIGFETを含むことが
望ましい。動作時に、スイッチ装置は、IGFETがそれ自
身の制御電圧を発生し印加電流を導通させるために導通
し、又IGFETがこの電流を「記憶」するためにスイッチ
装置は非導通となる。
極をドレイン電極へ制御可能としたIGFETを含むことが
望ましい。動作時に、スイッチ装置は、IGFETがそれ自
身の制御電圧を発生し印加電流を導通させるために導通
し、又IGFETがこの電流を「記憶」するためにスイッチ
装置は非導通となる。
本発明の一面による電圧比較器と本発明の別な面によ
る電圧比較器の一部を形成する回路装置は、単なる一例
として添付図面を参照して以下に説明される。
る電圧比較器の一部を形成する回路装置は、単なる一例
として添付図面を参照して以下に説明される。
第１図は電圧比較器を表わす回路図である。
第２図は回路装置を表わす回路図である。
添付図面の第１図を参照すると、電圧比較器は、Ｐチ
ャネルエンハンスメント・モード絶縁ゲート電界効果ト
ランジスタ（IGFET）１から構成された第１の電圧対電
流変換器と、このトランジスタはＰチャネルIGFET1のド
レイン電極にドレイン電極を接続した第１のＮチャネル
・エンハンスメント・モードIGFET2から構成された能動
負荷に接続され、ドレイン電極が第１のＮチャンネルIG
FET2のドレイン電極に接続されソース電極が第１のＮチ
ャネルIGFET2のゲート電極に接続された第２のＮチャネ
ル・エンハンスメント・モードIGFET4と、を含む。第３
のIGFET3はそのソース電極をIGFET1のゲート電極に接続
されている。
ャネルエンハンスメント・モード絶縁ゲート電界効果ト
ランジスタ（IGFET）１から構成された第１の電圧対電
流変換器と、このトランジスタはＰチャネルIGFET1のド
レイン電極にドレイン電極を接続した第１のＮチャネル
・エンハンスメント・モードIGFET2から構成された能動
負荷に接続され、ドレイン電極が第１のＮチャンネルIG
FET2のドレイン電極に接続されソース電極が第１のＮチ
ャネルIGFET2のゲート電極に接続された第２のＮチャネ
ル・エンハンスメント・モードIGFET4と、を含む。第３
のIGFET3はそのソース電極をIGFET1のゲート電極に接続
されている。
第１図を参照すると、電圧比較器は、ドレイン電極を
第４のＮチャネルIGFET7のドレイン電極に接続した第２
のＰチャネルIGFET6から構成される第２の電圧対電流変
換器と、ドレイン電極をＮチャネルIGFET7のドレイン電
極に接続し、ソース電極をＮチャネルIGFET7のゲート電
極に接続した第５のＮチャネルIGFET9とを含む。第６の
IGFET8はそのソース電極をIGFET6のゲート電極へ接続さ
れている。IGFETの全てはエンハンスメント・モード電
子である。
第４のＮチャネルIGFET7のドレイン電極に接続した第２
のＰチャネルIGFET6から構成される第２の電圧対電流変
換器と、ドレイン電極をＮチャネルIGFET7のドレイン電
極に接続し、ソース電極をＮチャネルIGFET7のゲート電
極に接続した第５のＮチャネルIGFET9とを含む。第６の
IGFET8はそのソース電極をIGFET6のゲート電極へ接続さ
れている。IGFETの全てはエンハンスメント・モード電
子である。
第１図を参照すると、電圧比較器は第７のＮチャネル
IGFET5を含み、そのドレイン電極はＮチャネルIGFET6の
ゲート電極に接続され、そのソース電極はＮチャネルIG
FET1のゲート電極に接続される。IGFET1,6へのＮチャネ
ルIGFET5の接続は反転可能である。
IGFET5を含み、そのドレイン電極はＮチャネルIGFET6の
ゲート電極に接続され、そのソース電極はＮチャネルIG
FET1のゲート電極に接続される。IGFET1,6へのＮチャネ
ルIGFET5の接続は反転可能である。
第１図を参照すると、第８のＮチャネルIGFET10はド
レイン電極対ドレイン電極、ソース電極対ソース電極と
ＮチャネルIGFET2と並列に接続され、第８のＮチャネル
IGFET10のゲート電極はＮチャネルIGFET7のドレイン電
極に接続される。第９のＮチャネルIGFET11はドレイン
電極対ドレイン電極、ソース電極対ソース電極とＮチャ
ネルIGFET7と並列に接続され、トランジスタ11のゲート
電極はＮチャネルIGFET2のドレイン電極に接続される。
ＮチャネルIGFET2、７、10、11のソース電極は一緒に接
続される。ＮチャネルIGFET10、11はＮチャネルIGFET
2、７のドレインの電極間に接続された双安定ラッチを
形成する。ＮチャネルIGFET1、６のソース電極は互いに
接続される。電流源16によりIGFET1、６へ電流が供給さ
れる。
レイン電極対ドレイン電極、ソース電極対ソース電極と
ＮチャネルIGFET2と並列に接続され、第８のＮチャネル
IGFET10のゲート電極はＮチャネルIGFET7のドレイン電
極に接続される。第９のＮチャネルIGFET11はドレイン
電極対ドレイン電極、ソース電極対ソース電極とＮチャ
ネルIGFET7と並列に接続され、トランジスタ11のゲート
電極はＮチャネルIGFET2のドレイン電極に接続される。
ＮチャネルIGFET2、７、10、11のソース電極は一緒に接
続される。ＮチャネルIGFET10、11はＮチャネルIGFET
2、７のドレインの電極間に接続された双安定ラッチを
形成する。ＮチャネルIGFET1、６のソース電極は互いに
接続される。電流源16によりIGFET1、６へ電流が供給さ
れる。
第１図を参照すると、ＮチャネルIGFET3のドレイン電
極である第１入力ポート12、ＮチャネルIGFET8のドレイ
ン電極である第２入力ポート13、ＮチャネルIGFET2、
４、10のドレイン電極の共通接続点である第１出力ポー
ト14、ＮチャネルIGFET7、９、11のドレイン電極の共通
接続点である第２出力ポート15を有する。電圧比較器は
又電流源16に接続された正電圧供給ポートとＮチャネル
IGFET2、７、10、11のソース電極の共通接続点である負
電圧供給ポートを有する。
極である第１入力ポート12、ＮチャネルIGFET8のドレイ
ン電極である第２入力ポート13、ＮチャネルIGFET2、
４、10のドレイン電極の共通接続点である第１出力ポー
ト14、ＮチャネルIGFET7、９、11のドレイン電極の共通
接続点である第２出力ポート15を有する。電圧比較器は
又電流源16に接続された正電圧供給ポートとＮチャネル
IGFET2、７、10、11のソース電極の共通接続点である負
電圧供給ポートを有する。
第１図に表わされる電圧比較器は２つの動作状態を有
する。
する。
第１図の電圧比較器が第１の動作状態にある時、Ｎチ
ャネルIGFET3、４、８、９は導通状態にあり、Ｎチャネ
ルIGFET5は非導通状態にある。入力ポート12、13の各々
に印加された入力電圧IN1とIN2は各々ＰチャネルIGFET
1、６のゲート電極に伝送され、これらを導通させる。
ＰチャネルIGFET1の場合、電流はそのドレイン電極を流
れ、ＮチャネルIGFET2のゲート電極はＮチャネルIGFET4
を介して届いた電流により充電される。ＮチャネルIGFE
T2のゲート電極上に設定された電荷はこれを導通させ、
IGFET1、２は共にその共通ドレイン電流とドレイン電圧
との間の動的平衡の状態を確立し、ＮチャネルIGFET2の
ゲート電圧はIGFET4によるそのドレイン電極からそのゲ
ート電極への接続によりそのドレイン電圧と同じであ
る。IGFET1、２の共通ドレイン電流は入力電圧IN1に依
存する。
ャネルIGFET3、４、８、９は導通状態にあり、Ｎチャネ
ルIGFET5は非導通状態にある。入力ポート12、13の各々
に印加された入力電圧IN1とIN2は各々ＰチャネルIGFET
1、６のゲート電極に伝送され、これらを導通させる。
ＰチャネルIGFET1の場合、電流はそのドレイン電極を流
れ、ＮチャネルIGFET2のゲート電極はＮチャネルIGFET4
を介して届いた電流により充電される。ＮチャネルIGFE
T2のゲート電極上に設定された電荷はこれを導通させ、
IGFET1、２は共にその共通ドレイン電流とドレイン電圧
との間の動的平衡の状態を確立し、ＮチャネルIGFET2の
ゲート電圧はIGFET4によるそのドレイン電極からそのゲ
ート電極への接続によりそのドレイン電圧と同じであ
る。IGFET1、２の共通ドレイン電流は入力電圧IN1に依
存する。
IGFET1は電圧対電流変換器として作用する。
IGFET4が導通しているIGFET2は、そのゲート電圧が所
要電流を発生するよう電流対電圧変換器として作用す
る。IGFET4が非導通となると、そのゲート容量に貯えら
れた電荷のためIGFET2は前に設定された電流を通過させ
続ける。
要電流を発生するよう電流対電圧変換器として作用す
る。IGFET4が非導通となると、そのゲート容量に貯えら
れた電荷のためIGFET2は前に設定された電流を通過させ
続ける。
第１図の電圧比較器が第１動作状態にあると、Ｎチャ
ネルIGFET6、７はＮチャネルIGFET1、２と同様にふるま
い、ＮチャネルIGFET6、７はこの場合IN2である入力電
圧に応じたドレイン電流を導通する。
ネルIGFET6、７はＮチャネルIGFET1、２と同様にふるま
い、ＮチャネルIGFET6、７はこの場合IN2である入力電
圧に応じたドレイン電流を導通する。
第１図の電圧比較器が第１動作状態にあり、IN1とIN2
が等しくなく、例えばIN1がIN2より小さい場合、IGFET
1、２のドレイン電圧はIGFET6、７のドレイン電圧より
も高い。２つのドレイン電圧の差はＮチャネルIGFET1
0、11へ印加されて、これらは導通するか、IGFET2、７
はクロス接続のIGFET10、11の利得を減ずる重い負荷と
して作用するため双安定ラッチとして使用することはで
きない。
が等しくなく、例えばIN1がIN2より小さい場合、IGFET
1、２のドレイン電圧はIGFET6、７のドレイン電圧より
も高い。２つのドレイン電圧の差はＮチャネルIGFET1
0、11へ印加されて、これらは導通するか、IGFET2、７
はクロス接続のIGFET10、11の利得を減ずる重い負荷と
して作用するため双安定ラッチとして使用することはで
きない。
第１図を参照すると、電圧対電流変換器IGFET1、６は
電圧IN1、IN2に応じた電流を導通し、IGFET1、２、６、
７のゲート電極はドレイン電流を生じたゲート信号用の
貯蔵部としての作用を果たすため、ＮチャネルIGFET3、
４、８、９は能動負荷２、７を流れる電流に影響を与え
ることなく非導通状態へ変更される。すなわち、IGFET
1、２、６、７はその各々の状態を「記憶」し、そのド
レイン電流を前のレベルに保持することが可能である。
電圧IN1、IN2に応じた電流を導通し、IGFET1、２、６、
７のゲート電極はドレイン電流を生じたゲート信号用の
貯蔵部としての作用を果たすため、ＮチャネルIGFET3、
４、８、９は能動負荷２、７を流れる電流に影響を与え
ることなく非導通状態へ変更される。すなわち、IGFET
1、２、６、７はその各々の状態を「記憶」し、そのド
レイン電流を前のレベルに保持することが可能である。
第１図を参照すると、出力ポート14に対する出力ポー
ト15の電圧は入力電圧IN1とIN2のどちらが大きいかを示
している。しかしながら、出力ポート14、15に存在する
電圧は電圧比較器に用いた素子間の差により生じるオフ
セット電圧を含み、２方向の電圧比較器が互いに同一で
なく、回路の２面間に小さい不平衡が生じる。特に、電
圧比較器からの出力電圧がOUT1とOUT2の場合、両電圧対
電流変換器が実質的に同じ利得を有していると仮定する
と、 OUT1−OUT2＝−利得（IN1−IN2＋OFFSET） 第１図を参照すると、ＮチャネルIGFET5を導通とし、
ＮチャネルIGFET3、４、８、９を非導通とすることを要
求する第２動作状態への電圧比較器の変化により実質的
に減少したオフセット電圧の出力信号が得られる。上述
したように、ＮチャネルIGFET3、４、８、９が非導通と
された後も電圧対電流変換器と能動負荷はその電流を
「記憶し」、従って電圧比較器の状態はIGFET3、４、
８、９が非導通となっても実質的に影響されない。導通
状態へのＮチャネルIGFET5の状態の変化はIGFET1、６の
ゲート電極により貯えられる電荷、IGFET1、６のドレイ
ン電流の電荷、出力ポート14、15に存在する電圧間の差
の変化の平衡化を生じる。一方の出力ポートの電圧は上
昇し、他方の出力ポートの電圧は降下し、上昇は降下と
大きさが等しい（IN1とIN2の平均値は であるため。）出力ポート14、15の電圧の上昇と降下は
IGFET10、11に対して最大の効果を与える、何故ならば
そのゲート電極はそのポートに接続され、IGFET2、７は
今や高ダイナミック・インピーダンスの「電流メモリ」
として作用するためである。今やIGFET10、11から構成
される双安定ラッチを再生的にし、出力ポート14、15の
電圧変化の検出により決定される状態へスイッチする十
分な利得があり、この電圧変化はオフセット電圧成分を
含まない。
ト15の電圧は入力電圧IN1とIN2のどちらが大きいかを示
している。しかしながら、出力ポート14、15に存在する
電圧は電圧比較器に用いた素子間の差により生じるオフ
セット電圧を含み、２方向の電圧比較器が互いに同一で
なく、回路の２面間に小さい不平衡が生じる。特に、電
圧比較器からの出力電圧がOUT1とOUT2の場合、両電圧対
電流変換器が実質的に同じ利得を有していると仮定する
と、 OUT1−OUT2＝−利得（IN1−IN2＋OFFSET） 第１図を参照すると、ＮチャネルIGFET5を導通とし、
ＮチャネルIGFET3、４、８、９を非導通とすることを要
求する第２動作状態への電圧比較器の変化により実質的
に減少したオフセット電圧の出力信号が得られる。上述
したように、ＮチャネルIGFET3、４、８、９が非導通と
された後も電圧対電流変換器と能動負荷はその電流を
「記憶し」、従って電圧比較器の状態はIGFET3、４、
８、９が非導通となっても実質的に影響されない。導通
状態へのＮチャネルIGFET5の状態の変化はIGFET1、６の
ゲート電極により貯えられる電荷、IGFET1、６のドレイ
ン電流の電荷、出力ポート14、15に存在する電圧間の差
の変化の平衡化を生じる。一方の出力ポートの電圧は上
昇し、他方の出力ポートの電圧は降下し、上昇は降下と
大きさが等しい（IN1とIN2の平均値は であるため。）出力ポート14、15の電圧の上昇と降下は
IGFET10、11に対して最大の効果を与える、何故ならば
そのゲート電極はそのポートに接続され、IGFET2、７は
今や高ダイナミック・インピーダンスの「電流メモリ」
として作用するためである。今やIGFET10、11から構成
される双安定ラッチを再生的にし、出力ポート14、15の
電圧変化の検出により決定される状態へスイッチする十
分な利得があり、この電圧変化はオフセット電圧成分を
含まない。
第１図を参照すると、IGFET1、６のゲート電極の電荷
の平衡化直前の入力電圧がIN1aとIN2aであり、この平衡
化直後の入力電圧がIN1bとIN2bである場合、IN1bは実際
IN2bに等しく、出力電圧の変化は 〔利得（IN1b−IN2b＋オフセット）〕−〔利得×
（IN1a−IN2a＋オフセット）〕 となり、IN1b＝IN2bであるためこれは 利得×（IN1a−IN2a）に等しい。式 利得×（IN1a−IN2a）は出力電圧の変化であり、オフセ
ット項は含まない。
の平衡化直前の入力電圧がIN1aとIN2aであり、この平衡
化直後の入力電圧がIN1bとIN2bである場合、IN1bは実際
IN2bに等しく、出力電圧の変化は 〔利得（IN1b−IN2b＋オフセット）〕−〔利得×
（IN1a−IN2a＋オフセット）〕 となり、IN1b＝IN2bであるためこれは 利得×（IN1a−IN2a）に等しい。式 利得×（IN1a−IN2a）は出力電圧の変化であり、オフセ
ット項は含まない。
実際、ＮチャネルIGFET3、４、８、９は交互にオン・
オフへスイッチする第１のクロック信号により操作さ
れ、ＮチャネルIGFET5は交互にオン・オフへスイッチす
る第２のクロック信号により操作され、第１及び第２ク
ロック信号は互いに反対位相である。
オフへスイッチする第１のクロック信号により操作さ
れ、ＮチャネルIGFET5は交互にオン・オフへスイッチす
る第２のクロック信号により操作され、第１及び第２ク
ロック信号は互いに反対位相である。
第１図に表わされる電圧比較器はディジタルCMOS製造
プロセスを用いたフラッシュ・アナログ対ディジタル変
換器での使用に特に適している。この電圧比較器は、オ
フセット電圧減少を与えるよう動作するためオフセット
電圧により殆んど影響されない出力を与えることが可能
であり、比較結果を記憶するラッチは指数関数的に増大
する利得を有する正帰還系であるため動作が速く、差動
電圧が電源ノイズにより影響されないことを回路対称性
は保証するため電源ノイズの良好な拒絶性を有し、比較
の結果が決定すると入力ポートに開放スイッチが存在す
るためどちらの入力ポートにも殆ど電荷注入特性は有さ
ず、オフセット減少を達成するためコンデンサを必要と
しないためコンパクトである。
プロセスを用いたフラッシュ・アナログ対ディジタル変
換器での使用に特に適している。この電圧比較器は、オ
フセット電圧減少を与えるよう動作するためオフセット
電圧により殆んど影響されない出力を与えることが可能
であり、比較結果を記憶するラッチは指数関数的に増大
する利得を有する正帰還系であるため動作が速く、差動
電圧が電源ノイズにより影響されないことを回路対称性
は保証するため電源ノイズの良好な拒絶性を有し、比較
の結果が決定すると入力ポートに開放スイッチが存在す
るためどちらの入力ポートにも殆ど電荷注入特性は有さ
ず、オフセット減少を達成するためコンデンサを必要と
しないためコンパクトである。
第１図を参照すると、出力は次式で表わされる時定数
により指数関数的に上昇する、 ここでパラメータは全てラッチIGFET10、11のもので、V
gsとVthは各々これらのIGFETのゲート・ソース動作電圧
および閾値電圧である。動作速度は出力時定数に依存す
るため、短ゲート長IGFET（６μｍのオーダー）、大き
な静止項（Vgs−Vth）、高い有効チャネル移動度を有す
ることが望ましい。スイッチから何らかの電荷注入があ
るため、比較器を駆動するためには非常に速いクイック
・ドライバが最も有効である。回路電圧に対する電荷注
入の効果はクロック上昇及び降下時間とクロック・スキ
ューに対して指数関係を有しており、従ってこれらの望
ましくない効果はクロック縁速度を増大することにより
減少可能である。
により指数関数的に上昇する、 ここでパラメータは全てラッチIGFET10、11のもので、V
gsとVthは各々これらのIGFETのゲート・ソース動作電圧
および閾値電圧である。動作速度は出力時定数に依存す
るため、短ゲート長IGFET（６μｍのオーダー）、大き
な静止項（Vgs−Vth）、高い有効チャネル移動度を有す
ることが望ましい。スイッチから何らかの電荷注入があ
るため、比較器を駆動するためには非常に速いクイック
・ドライバが最も有効である。回路電圧に対する電荷注
入の効果はクロック上昇及び降下時間とクロック・スキ
ューに対して指数関係を有しており、従ってこれらの望
ましくない効果はクロック縁速度を増大することにより
減少可能である。
第２図は第１図の電圧比較器の右側（直視して）の電
圧対電流変換器と能動負荷を図示する。第１図を参照し
て上述したように、電圧VDDはIGFET6のソース電極へ直
接又は電流源を介して印加され、IGFET7のソース電極は
接地され、信号電圧IN2は入力ポート13へ印加され、IGF
ET8、９はオンし、すなわち導通し、実質的にIN2にのみ
依存する電流がIGFET6、７を通して設定される。IGFET7
はそれ用の正しいゲート電圧を発生させて与えられた電
流を通過させ、IGFET6、７の共通ドレイン電圧とIGFET7
のゲート電圧（これはIGFET6、７の共通ドレイン電圧と
同じ）が素子により設定される。IGFET8、９がオフされ
ると、すなわち非導通となると、信号電圧IN2はIGFET6
のゲート電極上に貯えられ、又IGFET6、７の共通ドレイ
ン電圧はゲート電圧としてIGFET7のゲート電極に貯えら
れ、結果としてIGFET6、７を流れる電流は保持される、
すなわち信号IN2の除去後も「記憶される」。IGFET6の
ゲート電極上に貯えられた電荷が変化した場合、IGFET7
はその電流を元の値に保持しようとするためこの変化は
IGFET6、７の共通ドレイン電圧の変化として反映され
る。それ故IGFET7、９は電流メモリを形成し、例えば上
述したように電圧比較器の一部として有用である。
圧対電流変換器と能動負荷を図示する。第１図を参照し
て上述したように、電圧VDDはIGFET6のソース電極へ直
接又は電流源を介して印加され、IGFET7のソース電極は
接地され、信号電圧IN2は入力ポート13へ印加され、IGF
ET8、９はオンし、すなわち導通し、実質的にIN2にのみ
依存する電流がIGFET6、７を通して設定される。IGFET7
はそれ用の正しいゲート電圧を発生させて与えられた電
流を通過させ、IGFET6、７の共通ドレイン電圧とIGFET7
のゲート電圧（これはIGFET6、７の共通ドレイン電圧と
同じ）が素子により設定される。IGFET8、９がオフされ
ると、すなわち非導通となると、信号電圧IN2はIGFET6
のゲート電極上に貯えられ、又IGFET6、７の共通ドレイ
ン電圧はゲート電圧としてIGFET7のゲート電極に貯えら
れ、結果としてIGFET6、７を流れる電流は保持される、
すなわち信号IN2の除去後も「記憶される」。IGFET6の
ゲート電極上に貯えられた電荷が変化した場合、IGFET7
はその電流を元の値に保持しようとするためこの変化は
IGFET6、７の共通ドレイン電圧の変化として反映され
る。それ故IGFET7、９は電流メモリを形成し、例えば上
述したように電圧比較器の一部として有用である。
第１図と第２図から明らかなように、上述した電圧比
較器はオフセット信号を記憶するために割当てられたコ
ンデンサの必要性を避け、従って前記コンデンサを設け
るための余分な処理段階を避けうる。集積回路として製
造されるこの比較器は、割当てたコンデンサが必要とす
る相対的に大きな面積に等しい量だけ従来の比較器より
小さくできる。
較器はオフセット信号を記憶するために割当てられたコ
ンデンサの必要性を避け、従って前記コンデンサを設け
るための余分な処理段階を避けうる。集積回路として製
造されるこの比較器は、割当てたコンデンサが必要とす
る相対的に大きな面積に等しい量だけ従来の比較器より
小さくできる。
又、第１図に示した電圧比較器と比較して、既知の比
較器は貧弱な電源ノイズの拒絶性と比較フェーズでの入
力ポートの一方での低入力インピーダンスを有し、又高
速動作に必要な高利得を達成するために多段を必要とす
る（本比較器に用いたラッチ段の再生が欠如してい
る）。出力信号を得る段階と同じ段階でオフセットを処
理しているため本電圧比較器はオフセット記憶用の別な
段階は必要としない。
較器は貧弱な電源ノイズの拒絶性と比較フェーズでの入
力ポートの一方での低入力インピーダンスを有し、又高
速動作に必要な高利得を達成するために多段を必要とす
る（本比較器に用いたラッチ段の再生が欠如してい
る）。出力信号を得る段階と同じ段階でオフセットを処
理しているため本電圧比較器はオフセット記憶用の別な
段階は必要としない。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−118221（ＪＰ，Ａ) 特開 昭62−269512（ＪＰ，Ａ) 特開 昭63−87014（ＪＰ，Ａ) 特開 昭54−71542（ＪＰ，Ａ) 米国特許4814642（ＵＳ，Ａ)
Claims (8)
- 【請求項１】入力ポートに与えられた２つの電圧の内の
どちらが大きいかを指示する出力信号を与えるよう電圧
比較器を動作する方法であって、 電圧対電流変換器により、２つの印加電圧に対応する各
第１及び第２電流を発生する段階と、 これらの電流で動作を保持するよう設定可能な各能動負
荷へ第１及び第２電流を印加する段階と、 第１及び第２電流での動作を保持するよう能動負荷を設
定する段階と、 ２つの印加電圧の代りに、２つの印加電圧の平均である
共通入力電圧を電圧対電流変換器へ印加する段階と、共
通入力電圧に対応する実質的に等しい電流を発生する段
階と、 第１及び第２電流の代りに能動負荷へ実質的に等しい電
流を印加する段階であって、能動負荷は第１及び第２電
流を導通するよう設定されている段階と、 第１及び第２電流の代りに実質的に等しい電流が印加さ
れた時に能動負荷に生じる電圧変化の検出を示す出力信
号を与える段階と、 を含む電圧比較器動作方法。 - 【請求項２】電圧比較器であって、 第１のスイッチ手段によって、第１の電圧電流変換器の
制御ポートへ接続される第１入力ポート、 第２のスイッチ手段によって、第２の電圧電流変換器の
制御ポートへ接続される第２入力ポート、 前記第１及び第２の電圧電流変換器の制御ポートの間に
接続され、前記制御ポート同士を接続するように動作す
る第３のスイッチ手段、 前記第１の電圧電流変換器に接続され、前記第１の電圧
電流変換器に電流を印加するときはそれ自身の制御電圧
を発生する第１状態で動作し、第２状態では記憶状態に
従い自身が発生した制御電圧にのみ応答するように動作
する第１能動負荷、 前記第２の電圧電流変換器に接続され、前期第２の電圧
電流変換器に電流を印加するときはそれ自身の制御電圧
を発生する第１状態で動作し、第２状態では記憶状態に
従い自身が発生した制御電圧にのみ応答するように動作
する第２能動負荷、 前記第１能動負荷と前記第１電圧電流変換器の間の接続
点に接続される第１出力ポート、及び 前記第２能動負荷と前記第２電圧電流変換器の間の接続
点に接続される第２出力ポート、を有することを特徴と
する前記電圧比較器。 - 【請求項３】第２項記載の電圧比較器において、能動負
荷に生じる電圧変化の検出を示す出力信号を与えるため
に、再生スイッチング回路が能動負荷間に接続されてい
る電圧比較器。 - 【請求項４】第３項記載の電圧比較器において、再生ス
イッチング回路は双安定ラッチ回路である電圧比較器。 - 【請求項５】第４項記載の電圧比較器において、双安定
ラッチ回路は第１及び第２の絶縁ゲート電界効果トラン
ジスタ（IGFET）から構成され、第1IGFETのゲート電極
は第2IGFETのドレイン電極と一方の能動負荷に接続さ
れ、第2IGFETのゲート電極は 第1IGFETのドレイン電極と他方の能動負荷に接続されて
いる電圧比較器。 - 【請求項６】第２項から第５項までのいずれか１つに記
載の電圧比較器において、各能動負荷は、まず印加され
た電流を導通させるためにそれ自身の制御電圧を発生す
るよう動作し、次いでそれが記憶した状態で動作して印
加電流を導通する間発生された制御電圧にのみ応答する
電圧制御電流シンクである電圧比較器。 - 【請求項７】第６項記載の電圧比較器において、各電圧
制御電流シンクは、スイッチ装置によりそのゲート電極
をそのドレイン電極へ接続可能としたIGFETを含む電圧
比較器。 - 【請求項８】第２項から第７項のいずれか１つに記載の
電圧比較器を含むアナログ対ディジタル変換器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9112998A GB2256986A (en) | 1991-06-17 | 1991-06-17 | An integratable voltage comparator with reduced offset |
| GB9112998.1 | 1991-06-17 | ||
| PCT/GB1992/001084 WO1992022959A1 (en) | 1991-06-17 | 1992-06-17 | A voltage comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07500226A JPH07500226A (ja) | 1995-01-05 |
| JP2784262B2 true JP2784262B2 (ja) | 1998-08-06 |
Family
ID=10696795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4511088A Expired - Fee Related JP2784262B2 (ja) | 1991-06-17 | 1992-06-17 | 電圧比較器 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0589954B1 (ja) |
| JP (1) | JP2784262B2 (ja) |
| KR (1) | KR100243495B1 (ja) |
| DE (1) | DE69227685T2 (ja) |
| FI (1) | FI935680A (ja) |
| GB (1) | GB2256986A (ja) |
| WO (1) | WO1992022959A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2404798A (en) * | 2003-08-04 | 2005-02-09 | Seiko Epson Corp | A two-phase current comparator using a current memory, for a thin-film active matrix image array suitable for fingerprint sensing |
| KR102549745B1 (ko) * | 2016-09-21 | 2023-06-30 | 한국전자통신연구원 | 전압 비교기, 이의 전압 비교 방법, 그리고 이의 리셋 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55118221A (en) * | 1979-03-06 | 1980-09-11 | Nec Corp | Comparison circuit |
| US4814642A (en) * | 1987-09-10 | 1989-03-21 | Trw Inc. | Switched impedance comparator |
| GB2225198B (en) * | 1988-09-20 | 1993-05-05 | Texas Instruments Ltd | Improvements in or relating to digital signal processors |
-
1991
- 1991-06-17 GB GB9112998A patent/GB2256986A/en not_active Withdrawn
-
1992
- 1992-06-17 DE DE69227685T patent/DE69227685T2/de not_active Expired - Fee Related
- 1992-06-17 EP EP92911892A patent/EP0589954B1/en not_active Expired - Lifetime
- 1992-06-17 WO PCT/GB1992/001084 patent/WO1992022959A1/en active IP Right Grant
- 1992-06-17 KR KR1019930703906A patent/KR100243495B1/ko not_active IP Right Cessation
- 1992-06-17 JP JP4511088A patent/JP2784262B2/ja not_active Expired - Fee Related
-
1993
- 1993-12-16 FI FI935680A patent/FI935680A/fi unknown
Also Published As
| Publication number | Publication date |
|---|---|
| KR940701602A (ko) | 1994-05-28 |
| EP0589954B1 (en) | 1998-11-25 |
| WO1992022959A1 (en) | 1992-12-23 |
| GB2256986A (en) | 1992-12-23 |
| DE69227685D1 (de) | 1999-01-07 |
| JPH07500226A (ja) | 1995-01-05 |
| FI935680A0 (fi) | 1993-12-16 |
| FI935680A (fi) | 1993-12-16 |
| EP0589954A1 (en) | 1994-04-06 |
| KR100243495B1 (ko) | 2000-02-01 |
| DE69227685T2 (de) | 1999-05-06 |
| GB9112998D0 (en) | 1991-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4563594A (en) | Schmitt trigger circuit using MOS transistors and having constant threshold voltages | |
| JP2736789B2 (ja) | ドライバ回路装置 | |
| US4581545A (en) | Schmitt trigger circuit | |
| GB1589414A (en) | Fet driver circuits | |
| US4412139A (en) | Integrated MOS driver stage with a large output signal ratio | |
| JPH05145384A (ja) | Ｃｍｏｓレシーバ入力インターフエース回路 | |
| EP0061844B1 (en) | Flip-flop circuit | |
| US4717845A (en) | TTL compatible CMOS input circuit | |
| US4489246A (en) | Field effect transistor logic circuit having high operating speed and low power consumption | |
| KR19990022761A (ko) | 제 1 뉴런 ｍｏｓｆｅｔ 및 기준 소오스에 의해 제공되는 2개의 전기값을 비교하기 위한 회로 | |
| JPH022238B2 (ja) | ||
| JP2784262B2 (ja) | 電圧比較器 | |
| JP2544808B2 (ja) | 差動増幅回路 | |
| JPH0252460B2 (ja) | ||
| JPH0160973B2 (ja) | ||
| JP3047828B2 (ja) | コンパレータ回路 | |
| JP2901608B2 (ja) | リング発振回路 | |
| JPH10116309A (ja) | ニューロンｍｏｓトランジスタを有する増幅器回路の中の自動調整動作点調整装置 | |
| JPH06216727A (ja) | 遅延時間可変論理回路 | |
| JP2735835B2 (ja) | 論理集積回路の電源投入リセット回路装置 | |
| JPH0537380A (ja) | 電流セル回路 | |
| JPS6341451B2 (ja) | ||
| JPH09270700A (ja) | 半導体装置 | |
| JP2976439B2 (ja) | 多利得増幅器 | |
| JPH0514166A (ja) | Ｃｍｏｓ論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090522 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100522 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |