JP2544808B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、電界効果トランジスタ（以下、FETとい
う）を用いた半導体集積回路等における差動増幅回路、
特にガリウム砒素等の化合物半導体基板上に形成される
ソース結合型電界効果トランジスタ増幅回路等を用いて
構成される差動増幅回路に関するものである。
う）を用いた半導体集積回路等における差動増幅回路、
特にガリウム砒素等の化合物半導体基板上に形成される
ソース結合型電界効果トランジスタ増幅回路等を用いて
構成される差動増幅回路に関するものである。
（従来の技術） 従来、このような分野の技術としては、次のようなも
のがあった。以下、その構成を図を用いて説明する。
のがあった。以下、その構成を図を用いて説明する。
第２図は、従来の差動増幅回路の一構成例を示す回路
図である。
図である。
この差動増幅回路は、入力電圧VI用の入力端子１およ
び基準電圧VR1用の入力端子２を有し、その入力端子1,2
には差動入力部10が接続されている。差動入力部10は、
入力電圧VIによりオン・オフ動作するノーマリオフ型FE
T11と基準電圧VR1によりオン・オフ動作するノーマリオ
フ型FET12とを備え、それらFET11,12のドレインが負荷
部20に接続されるとともに、ソースが定電流源用のノー
マリオフ型FET30を会して府の電源電圧VSSに接続されて
いる。
び基準電圧VR1用の入力端子２を有し、その入力端子1,2
には差動入力部10が接続されている。差動入力部10は、
入力電圧VIによりオン・オフ動作するノーマリオフ型FE
T11と基準電圧VR1によりオン・オフ動作するノーマリオ
フ型FET12とを備え、それらFET11,12のドレインが負荷
部20に接続されるとともに、ソースが定電流源用のノー
マリオフ型FET30を会して府の電源電圧VSSに接続されて
いる。
負荷部20は、正の電源電圧VDDとFET11のドレインとの
間に接続された負荷用のノーマリオン型FET21および電
源電圧VDDとFET12のドレインとの間に接続された負荷用
のノーマリオン型FET22とで構成されている。さらにFET
11,12のドレインには出力電圧out1,2用の出力端子41,42
がそれぞれ接続されている。
間に接続された負荷用のノーマリオン型FET21および電
源電圧VDDとFET12のドレインとの間に接続された負荷用
のノーマリオン型FET22とで構成されている。さらにFET
11,12のドレインには出力電圧out1,2用の出力端子41,42
がそれぞれ接続されている。
次に動作を説明する。
基準電圧VR1より高い入力電圧VIが入力端子１に印加
されると、FET11はオンし、出力端子41が“L"レベルに
なる。そのため、出力端子41から電流が流入する。この
電流と負荷FET21からの電流とは、合流してFET11および
定電流源30を介し負の電源電圧VSSに流れ込む。この
時、FET12はオフ状態であり、出力端子42は“H"レベル
となる。その結果、電源電圧VDDからFET22を介し出力端
子42から電流が図示しない次段の回路へ流出する。
されると、FET11はオンし、出力端子41が“L"レベルに
なる。そのため、出力端子41から電流が流入する。この
電流と負荷FET21からの電流とは、合流してFET11および
定電流源30を介し負の電源電圧VSSに流れ込む。この
時、FET12はオフ状態であり、出力端子42は“H"レベル
となる。その結果、電源電圧VDDからFET22を介し出力端
子42から電流が図示しない次段の回路へ流出する。
ここで、基準電圧VR1より低い入力電圧VIが入力端子
１に印加されると、FET11はオフし、出力端子41が“H"
レベルになる。そのため、電源電圧VDDからFET21を介し
て出力端子41から電流が図示しない次段の回路へ流出す
る。この時、FET12はオン状態であり、出力端子42は
“L"レベルとなる。その結果、出力端子42から電流が流
入する。この電流と負荷FET22からの電流とは、合流し
てFET12および定電流源30を介し負の電源電圧VSSに流れ
込む。
１に印加されると、FET11はオフし、出力端子41が“H"
レベルになる。そのため、電源電圧VDDからFET21を介し
て出力端子41から電流が図示しない次段の回路へ流出す
る。この時、FET12はオン状態であり、出力端子42は
“L"レベルとなる。その結果、出力端子42から電流が流
入する。この電流と負荷FET22からの電流とは、合流し
てFET12および定電流源30を介し負の電源電圧VSSに流れ
込む。
この差動増幅回路は負荷に負荷素子としてFET21,22を
用い、その飽和ドレイン電流を定電流源30の電流の1/2
程度に選んでいる。しかし、この方式では、入力電圧VI
が大振幅で入力すると、出力波形に段ができ、出力波形
が劣化する欠点があった。
用い、その飽和ドレイン電流を定電流源30の電流の1/2
程度に選んでいる。しかし、この方式では、入力電圧VI
が大振幅で入力すると、出力波形に段ができ、出力波形
が劣化する欠点があった。
そこで、特公昭64−7522号公報において第３図のよう
な差動増幅回路が提案された。
な差動増幅回路が提案された。
第３図は、従来の他の差動増幅回路を示す回路図であ
る。
る。
この差動増幅回路は、第２図中の負荷用のFET21,22を
ノーマリオン型FET21a,22aに置き換え、さらに、それら
FET21a,22aに逆方向のツェナーダイオード23,24をそれ
ぞれ並列接続させた回路構成となっている。
ノーマリオン型FET21a,22aに置き換え、さらに、それら
FET21a,22aに逆方向のツェナーダイオード23,24をそれ
ぞれ並列接続させた回路構成となっている。
このような回路構成にすることで、負荷素子であるFE
T21a,22aの両端の電圧が一定値以上になれば、ツェナー
ダイオード23,24には電流が流れ、FET11,12の負荷抵抗
は小さくなる。そのため、入力電圧VIが大振幅で入力し
ても、出力波形を劣化させることがない。
T21a,22aの両端の電圧が一定値以上になれば、ツェナー
ダイオード23,24には電流が流れ、FET11,12の負荷抵抗
は小さくなる。そのため、入力電圧VIが大振幅で入力し
ても、出力波形を劣化させることがない。
（発明が解決しようとする課題） しかしながら、上記構成の差動増幅回路では、次のよ
うな課題があった。
うな課題があった。
例えば、出力端子41が“L"レベルになると、図示しな
い次段回路から放電電流が流入する。この場合、その放
電電流と負荷FET21aからの電流の和が定電流源30の電流
になるので、放電電流は、負荷FET21aからの電流により
制限を受けることになる。
い次段回路から放電電流が流入する。この場合、その放
電電流と負荷FET21aからの電流の和が定電流源30の電流
になるので、放電電流は、負荷FET21aからの電流により
制限を受けることになる。
一方、出力端子41が“H"レベルになると、図示しない
次段回路へ充電電流が流出される。このとき、FET11は
オフしているため、負荷FET21aからの電流が充電電流と
なる。この充電電流は、負荷FET21aの飽和ドレイン電流
の設定が定電流源の1/2であるために、その分、飽和ド
レイン電流の設定により制限を受けることになる。
次段回路へ充電電流が流出される。このとき、FET11は
オフしているため、負荷FET21aからの電流が充電電流と
なる。この充電電流は、負荷FET21aの飽和ドレイン電流
の設定が定電流源の1/2であるために、その分、飽和ド
レイン電流の設定により制限を受けることになる。
このように、次段回路に対する放電電流と充電電流が
制限され、そのため、動作速度の高速化が阻害されると
いう問題があり、それを解決することが困難であった。
制限され、そのため、動作速度の高速化が阻害されると
いう問題があり、それを解決することが困難であった。
本発明は前記従来技術が持っていた課題として、動作
速度の高速化が阻害されるという点について解決した差
動増幅回路を提供するものである。
速度の高速化が阻害されるという点について解決した差
動増幅回路を提供するものである。
（課題を解決するための手段） 前記課題を解決するために、第１の発明は、ドレイン
が第１のノードに接続され、入力電圧によってゲート制
御される第１のFETと、ドレインが第２ノードに接続さ
れ、第１の基準電圧によってゲート制御される第２のFE
Tと、前記第１および第２のFETのソースと低電位電源と
の間に接続された定電流源と、ドレインが高電位電源
に、ソースが第１の出力端子にそれぞれ接続された負荷
用の第３のFETと、ドレインが前記高電位電源に、ソー
スが第２の出力端子にそれぞれ接続された負荷用の第４
のFETとを、備えた差動増幅回路において、第５および
第６のFETを設けている。
が第１のノードに接続され、入力電圧によってゲート制
御される第１のFETと、ドレインが第２ノードに接続さ
れ、第１の基準電圧によってゲート制御される第２のFE
Tと、前記第１および第２のFETのソースと低電位電源と
の間に接続された定電流源と、ドレインが高電位電源
に、ソースが第１の出力端子にそれぞれ接続された負荷
用の第３のFETと、ドレインが前記高電位電源に、ソー
スが第２の出力端子にそれぞれ接続された負荷用の第４
のFETとを、備えた差動増幅回路において、第５および
第６のFETを設けている。
第５のFETは、ドレインが前記第３のFETのソースおよ
び前記第１の出力端子に、ソースが前記第１のノードお
よび前記第３とゲートにそれぞれ接続され、かつゲート
に前記第１の基準電圧と異なる電位の第２の基準電圧が
印加され、その第２の基準電圧と前記第１のノードの電
圧との大小関係に応じて該ソース・ドレイン間がオン・
オフ動作するトランジスタである。第６のFETは、ドレ
インが前記第４のFETのソースおよび前記第２の出力端
子に、ソースが前記第２のノードおよび前記第４のFET
のゲートにそれぞれ接続され、かつゲートに前記第２の
基準電圧が印加され、その第２の基準電圧と前記第２の
ノードの電圧との大小関係に応じて該ソース・ドレイン
間のオン・オフ動作するトランジスタである。
び前記第１の出力端子に、ソースが前記第１のノードお
よび前記第３とゲートにそれぞれ接続され、かつゲート
に前記第１の基準電圧と異なる電位の第２の基準電圧が
印加され、その第２の基準電圧と前記第１のノードの電
圧との大小関係に応じて該ソース・ドレイン間がオン・
オフ動作するトランジスタである。第６のFETは、ドレ
インが前記第４のFETのソースおよび前記第２の出力端
子に、ソースが前記第２のノードおよび前記第４のFET
のゲートにそれぞれ接続され、かつゲートに前記第２の
基準電圧が印加され、その第２の基準電圧と前記第２の
ノードの電圧との大小関係に応じて該ソース・ドレイン
間のオン・オフ動作するトランジスタである。
第２の発明は、第１の発明の第３および第４のFETを
ノーマリオン型FETで構成している。
ノーマリオン型FETで構成している。
（作 用） 第１および第２の発明によれば、例えば、入力電圧が
第１の基準電圧よりも高い時、第１のFETがオン状態に
なる。第１のFETがオン状態になると、第１のノードが
“L"レベルとなり、第５のFETがそのゲート・ソース間
電圧差によってオン状態になると共に、第３のFETがそ
の“L"レベルのゲート電圧によってオフ状態になり、第
１の出力端子が“L"レベルとなる。第1,第２の出力端子
に負荷容量の大きい次段回路が接続されている場合、第
１の出力端子が“L"レベルになると、該次段回路からの
放電電流が流れ込み、この放電電流がオン状態の第５お
よび第１のFETを通して速やかに放電される。
第１の基準電圧よりも高い時、第１のFETがオン状態に
なる。第１のFETがオン状態になると、第１のノードが
“L"レベルとなり、第５のFETがそのゲート・ソース間
電圧差によってオン状態になると共に、第３のFETがそ
の“L"レベルのゲート電圧によってオフ状態になり、第
１の出力端子が“L"レベルとなる。第1,第２の出力端子
に負荷容量の大きい次段回路が接続されている場合、第
１の出力端子が“L"レベルになると、該次段回路からの
放電電流が流れ込み、この放電電流がオン状態の第５お
よび第１のFETを通して速やかに放電される。
そして、第２のFETがオフ状態になり、第２のノード
が立ち上がる。第２のノードが“H"レベルとなり、第６
のFETがそのゲート・ソース間電圧等によってオフ状態
になると共に、第４のFETがその“H"レベルのゲート電
圧によってオン状態になり、第２の出力端子が“H"レベ
ルになる。第２の出力端子が“H"レベルの時は、第４の
FET及び該第２の出力端子を通して電源電流が流出し、
速やかに次段回路が充電される。
が立ち上がる。第２のノードが“H"レベルとなり、第６
のFETがそのゲート・ソース間電圧等によってオフ状態
になると共に、第４のFETがその“H"レベルのゲート電
圧によってオン状態になり、第２の出力端子が“H"レベ
ルになる。第２の出力端子が“H"レベルの時は、第４の
FET及び該第２の出力端子を通して電源電流が流出し、
速やかに次段回路が充電される。
このように、入力電圧と第１の基準電圧との電圧差に
応じて第1,第２のFETがオン・オフ動作する時、これら
の第1,第２のFETのドレイン側の第1,第２のノードの電
圧と第２の基準電圧との電圧差に応じて第5,第６のFET
もオン・オフ動作すると共に、その第1,第２のノード電
圧に応じて第3,第４のFETがオン・オフ動作する。つま
り、この第3,第４のFETは、第1,第２の出力端子の“H"/
“L"のレベルに応じてオン・オフ動作する。これによ
り、例えば、第１または第２の出力端子が“L"レベル
で、この第1,第２の出力端子に接続された次段回路から
放電電流が流入する時には、第３または第４のFETがオ
フ状態になり、その放電電流の流入を阻害しないため、
動作速度の高速化が可能になる。
応じて第1,第２のFETがオン・オフ動作する時、これら
の第1,第２のFETのドレイン側の第1,第２のノードの電
圧と第２の基準電圧との電圧差に応じて第5,第６のFET
もオン・オフ動作すると共に、その第1,第２のノード電
圧に応じて第3,第４のFETがオン・オフ動作する。つま
り、この第3,第４のFETは、第1,第２の出力端子の“H"/
“L"のレベルに応じてオン・オフ動作する。これによ
り、例えば、第１または第２の出力端子が“L"レベル
で、この第1,第２の出力端子に接続された次段回路から
放電電流が流入する時には、第３または第４のFETがオ
フ状態になり、その放電電流の流入を阻害しないため、
動作速度の高速化が可能になる。
（実施例） 第１図は、本発明の第１の実施例を示す差動増幅回路
の回路図である。
の回路図である。
この差動増幅回路は、入力電圧VI用の入力端子50を有
し、その入力端子50には差動入力部60が接続されてい
る。差動入力部60は、入力端子50がゲートに接続された
第１のFETであるノーマリオフ型FET61と、第２のFETで
あるノーマリオフ型FET62とを備え、そのFET62のゲート
が第１の基準電圧VR1にあるノードN1に接続されてい
る。ノードN1と高電位電源である電源電圧VDDとの間に
は抵抗63が、ノードN1と低電位電源である電源電圧VSS
との間には抵抗64がそれぞれ接続されている。一方、FE
T61,62のドレインが、第１のノードであるノードN2およ
び第２のノードであるノードN3において、負荷部70とス
イッチ部80とにそれぞれ接続されている。さらに、FET6
1,62のソースが、定電流源用のノーマリオフ型FET90を
介して低電位電源である電源電圧VSSに接続されてい
る。
し、その入力端子50には差動入力部60が接続されてい
る。差動入力部60は、入力端子50がゲートに接続された
第１のFETであるノーマリオフ型FET61と、第２のFETで
あるノーマリオフ型FET62とを備え、そのFET62のゲート
が第１の基準電圧VR1にあるノードN1に接続されてい
る。ノードN1と高電位電源である電源電圧VDDとの間に
は抵抗63が、ノードN1と低電位電源である電源電圧VSS
との間には抵抗64がそれぞれ接続されている。一方、FE
T61,62のドレインが、第１のノードであるノードN2およ
び第２のノードであるノードN3において、負荷部70とス
イッチ部80とにそれぞれ接続されている。さらに、FET6
1,62のソースが、定電流源用のノーマリオフ型FET90を
介して低電位電源である電源電圧VSSに接続されてい
る。
負荷部70は、ゲートがノードN2に接続された第３のFE
Tである負荷用のノーマリオン型FET71と、ゲートがノー
ドN3に接続された第４のFETである負荷用のノーマリオ
ン型FET72とを備えている。これらFET71,72のドレイン
には電源電圧VDDが接続され、ソースにはスイッチ部80
が接続されている。
Tである負荷用のノーマリオン型FET71と、ゲートがノー
ドN3に接続された第４のFETである負荷用のノーマリオ
ン型FET72とを備えている。これらFET71,72のドレイン
には電源電圧VDDが接続され、ソースにはスイッチ部80
が接続されている。
スイッチ部80は、ドレインがFET71のソースに接続さ
れた第５のFETであるノーマリオフ型FET81と、ドレイン
がFET72のソースに接続された第６のFETであるノーマリ
オフ型FET82とを備えている。これらFET81,82のゲート
が、第２の基準電圧VR2にあるノードN4に共通接続さ
れ、そのノードN4と電源電圧VDD間には負荷用のノーマ
リオン型FET83が接続されている。さらに、FET81のドレ
インが出力電圧OUT1用の第１の出力端子84と,FET82のド
レインが出力電圧OUT2用の第２の出力端子85にそれぞれ
接続されている。
れた第５のFETであるノーマリオフ型FET81と、ドレイン
がFET72のソースに接続された第６のFETであるノーマリ
オフ型FET82とを備えている。これらFET81,82のゲート
が、第２の基準電圧VR2にあるノードN4に共通接続さ
れ、そのノードN4と電源電圧VDD間には負荷用のノーマ
リオン型FET83が接続されている。さらに、FET81のドレ
インが出力電圧OUT1用の第１の出力端子84と,FET82のド
レインが出力電圧OUT2用の第２の出力端子85にそれぞれ
接続されている。
定電流源であるFET90は、ノーマリオン型FET91および
ノーマリオフ型FET92により精製される一定電圧に基づ
き、ドレインとソース間に一定電流を常時流す手段であ
る。そのFET90のゲートは、FET91のゲートおよびFET92
のゲートに共通接続され、それらゲートがノードN5に接
続されている。さらに、これらFET91,92は、ノードN4と
電源電圧VSS間にノードN5において直列接続されてい
る。
ノーマリオフ型FET92により精製される一定電圧に基づ
き、ドレインとソース間に一定電流を常時流す手段であ
る。そのFET90のゲートは、FET91のゲートおよびFET92
のゲートに共通接続され、それらゲートがノードN5に接
続されている。さらに、これらFET91,92は、ノードN4と
電源電圧VSS間にノードN5において直列接続されてい
る。
ここで、差動入力部60は基準電圧VR1を基準とし、そ
の基準電圧VR1と入力電圧VIの電圧差を検出してFET61,6
2の導通状態を制御する回路である。また、スイッチ部8
0、基準電圧VR2に基づくFET81,82のスイッチング動作に
より、電流の流れる状態を大きく変化させ、出力端子8
4,85の論理レベルを高速かつ確実に確定する回路であ
る。
の基準電圧VR1と入力電圧VIの電圧差を検出してFET61,6
2の導通状態を制御する回路である。また、スイッチ部8
0、基準電圧VR2に基づくFET81,82のスイッチング動作に
より、電流の流れる状態を大きく変化させ、出力端子8
4,85の論理レベルを高速かつ確実に確定する回路であ
る。
第４図は第１図の動作波形図であり、この図を参照し
つつ第１図の動作を説明する。
つつ第１図の動作を説明する。
まず、基準電圧VR1より高い“H"レベルの入力電圧VI
が入力端子50に印加されると、FET61はオンし、そのド
レインとソース間の電流が増加するので、ノードN2の電
圧は低下する。このノードN2の電圧が第２の基準電圧VR
2より充分に低下したとき、FET81はオンするので、その
ドレインとソース間の電流が増加して出力電圧OUT1は、
第４図に示すように“L"レベルになる。この際、FET71
のゲート電圧はノードN2の電圧と等しいので、ノードN2
の電圧が設定値以下に低下すると、FET71がオフする。
この時、FET61,81はオン状態にあるので、出力端子84か
ら電流が,FET90が流せる限度で流入する。
が入力端子50に印加されると、FET61はオンし、そのド
レインとソース間の電流が増加するので、ノードN2の電
圧は低下する。このノードN2の電圧が第２の基準電圧VR
2より充分に低下したとき、FET81はオンするので、その
ドレインとソース間の電流が増加して出力電圧OUT1は、
第４図に示すように“L"レベルになる。この際、FET71
のゲート電圧はノードN2の電圧と等しいので、ノードN2
の電圧が設定値以下に低下すると、FET71がオフする。
この時、FET61,81はオン状態にあるので、出力端子84か
ら電流が,FET90が流せる限度で流入する。
このような状態になると、FET62はオフ状態となり、
ノードN3の電圧が上昇する。このノードN3の電圧が第２
の基準電圧VR2近くまで上昇したとき、FET82はオフし、
出力電圧OUT2が第４図に示すように“H"レベルになる。
この時、FET72のゲート電圧はノードN3の電圧と等しい
ので、ノードN3の電圧が設定値以上に上昇すると、FET7
2がオンする。この時、FET62,82はオフ状態にあるの
で、電流は、FET72が流せる限度で出力端子85から図示
しない次段回路へ流出する。
ノードN3の電圧が上昇する。このノードN3の電圧が第２
の基準電圧VR2近くまで上昇したとき、FET82はオフし、
出力電圧OUT2が第４図に示すように“H"レベルになる。
この時、FET72のゲート電圧はノードN3の電圧と等しい
ので、ノードN3の電圧が設定値以上に上昇すると、FET7
2がオンする。この時、FET62,82はオフ状態にあるの
で、電流は、FET72が流せる限度で出力端子85から図示
しない次段回路へ流出する。
次に、入力電圧VIが“H"レベルから“L"レベルに変化
すると、FET61はオフし、ノードN2の電圧は上昇する。
そのノードN2の電圧が第２の基準電圧VR2近くまで上昇
したときFET81はオフするので、出力電圧OUT1は第４図
に示すように“H"レベルになる。この際、FET71のゲー
ト電圧はノードN2の電圧と等しいので、ノードN2の電圧
が設定値以上に上昇すると、FET71がオンする。この
時、FET61,81はオフ状態にあるので、電流は、FET71が
流せる限度で出力端子84から図示しない次段回路へ流出
する。
すると、FET61はオフし、ノードN2の電圧は上昇する。
そのノードN2の電圧が第２の基準電圧VR2近くまで上昇
したときFET81はオフするので、出力電圧OUT1は第４図
に示すように“H"レベルになる。この際、FET71のゲー
ト電圧はノードN2の電圧と等しいので、ノードN2の電圧
が設定値以上に上昇すると、FET71がオンする。この
時、FET61,81はオフ状態にあるので、電流は、FET71が
流せる限度で出力端子84から図示しない次段回路へ流出
する。
このような状態になると、FET62はオン状態となり、
ノードN3の電圧が低下する。このノードN3の電圧が第２
の基準電圧VR2よりも充分、低下したとき、FET82がオン
して出力電圧OUT2が第４図に示すように“L"レベルにな
る。この時、FET72のゲート電圧はノードN3の電圧と等
しいので、ノードN3の電圧が設定値以下に低下すると、
FET72がオフする。この時、FET62,82はオン状態にある
ので、出力端子85から電流が,FET90の流せる限度で流入
する。
ノードN3の電圧が低下する。このノードN3の電圧が第２
の基準電圧VR2よりも充分、低下したとき、FET82がオン
して出力電圧OUT2が第４図に示すように“L"レベルにな
る。この時、FET72のゲート電圧はノードN3の電圧と等
しいので、ノードN3の電圧が設定値以下に低下すると、
FET72がオフする。この時、FET62,82はオン状態にある
ので、出力端子85から電流が,FET90の流せる限度で流入
する。
本実施例では、次のような利点がある。
（１） 第５図は、第２図の差動増幅回路と本実施例と
の動作比較図である。この第５図は、定電流源の電流
値は第２図の回路と同一、出力端子にかかる負荷は0.
3pF、以上の条件において出力端子における電流および
出力電圧と、時間との関係をシュミレーションしたもの
である。
の動作比較図である。この第５図は、定電流源の電流
値は第２図の回路と同一、出力端子にかかる負荷は0.
3pF、以上の条件において出力端子における電流および
出力電圧と、時間との関係をシュミレーションしたもの
である。
第５図から明らかなように、本実施例の回路の動作Ｘ
は、FET71,72,81,82がオン・オフ動作するため、従来の
回路の動作Ｙに比べて電流の入出力量が多い。これによ
り、出力電圧レベルを迅速に確定できる。
は、FET71,72,81,82がオン・オフ動作するため、従来の
回路の動作Ｙに比べて電流の入出力量が多い。これによ
り、出力電圧レベルを迅速に確定できる。
（２） 第１の基準電圧VR1を入力電圧VIレベルの中心
に合わせ、さらに、各FET61,62,71,72,81,82,90の導通
状態での電流比によって決まる論理振幅レベルの中心に
第２の基準電圧VR2を合わせることにより、FET71,72,8
1,82のオン・オフ動作が、ノードN2,N3または出力端子8
4,85等の論理レベルを、より迅速に確定させるような働
きをする。これにより、動作速度の高速化を一層、図る
ことができ、しかも高感度化を図ることができる。
に合わせ、さらに、各FET61,62,71,72,81,82,90の導通
状態での電流比によって決まる論理振幅レベルの中心に
第２の基準電圧VR2を合わせることにより、FET71,72,8
1,82のオン・オフ動作が、ノードN2,N3または出力端子8
4,85等の論理レベルを、より迅速に確定させるような働
きをする。これにより、動作速度の高速化を一層、図る
ことができ、しかも高感度化を図ることができる。
（３） FET71の導通状態をノードN2の電圧により制御
し、FET72の導通状態をノードN3の電圧により制御する
ようにしたので、出力側に負荷容量の大きい回路が接続
され、多大な電流を要求された場合であっても、負荷用
のFET71,72および定電流源であるFET90の通電能力の限
界まで、充分、電流を供給できる。これにより、動作速
度の高速化を図ることが可能となる。
し、FET72の導通状態をノードN3の電圧により制御する
ようにしたので、出力側に負荷容量の大きい回路が接続
され、多大な電流を要求された場合であっても、負荷用
のFET71,72および定電流源であるFET90の通電能力の限
界まで、充分、電流を供給できる。これにより、動作速
度の高速化を図ることが可能となる。
（４） 負荷用のFET71,72をオン抵抗の小さいノーマリ
オン型FETで構成したので、次段回路に多くの電流を供
給でき、しかも低消費電力化を図ることができる。
オン型FETで構成したので、次段回路に多くの電流を供
給でき、しかも低消費電力化を図ることができる。
第６図は、本発明の第２の実施例を示す差動増幅回路
の回路図であり位、第１図中の要素と共通の要素には同
一の符号が付されている。
の回路図であり位、第１図中の要素と共通の要素には同
一の符号が付されている。
この差動増幅回路は、第１図中の基準電圧VR1を生成
していた抵抗63,64を省き、外部から入力電圧VIに対し
て逆相の入力電圧VIをFET62のゲートに印加する回路構
成にしたものであり、第１図と同様の動作をする。
していた抵抗63,64を省き、外部から入力電圧VIに対し
て逆相の入力電圧VIをFET62のゲートに印加する回路構
成にしたものであり、第１図と同様の動作をする。
この差動増幅回路は、入力電圧VIに対して逆相の入力
電圧VIをFET62のゲートに印加したので、FET61,62が同
時に動作を行う。したがって、第１の実施例に比べて一
層、高速化および高感度化を図ることができる。
電圧VIをFET62のゲートに印加したので、FET61,62が同
時に動作を行う。したがって、第１の実施例に比べて一
層、高速化および高感度化を図ることができる。
第７図は、本発明の応用例を示す入力回路の回路図で
あり、第１図または第６図中の要素と共通の要素には同
一の符号が付されている。
あり、第１図または第６図中の要素と共通の要素には同
一の符号が付されている。
この入力回路は、入力電圧VI用の入力端子50と出力端
子100との間に差動増幅回路101、レベルシフト回路10
2、差動増幅回路103、およびレベルシフト回路104が縦
続説属されている。差動増幅回路101は第１図と同一の
回路構成であり、さらに差動増幅回路103が第６図と同
一の回路構成となっている。
子100との間に差動増幅回路101、レベルシフト回路10
2、差動増幅回路103、およびレベルシフト回路104が縦
続説属されている。差動増幅回路101は第１図と同一の
回路構成であり、さらに差動増幅回路103が第６図と同
一の回路構成となっている。
レベルシフト回路102は、入力電圧VIよりも電圧を低
下させるための回路であり、電源電圧VDD,VSS間に直列
接続されたノーマリオフ型FET102a,102bと、同様に上記
電源電圧VDD,VSS間に直列接続されたノーマリオフ型FET
102c,102dとを備えている。そのFET102a,102cのゲート
が、差動増幅回路101の出力電圧OUT1,OUT2にそれぞれ接
続されるとともに、FET102b,102dのゲートが、差動増幅
回路101のFET92のゲートに共通接続されている。さら
に、FET102a,102bおよびFET102c,102d間の出力電圧が差
動増幅回路103に接続され、その差動増幅回路103の出力
電圧がレベルシフト回路104に接続されている。
下させるための回路であり、電源電圧VDD,VSS間に直列
接続されたノーマリオフ型FET102a,102bと、同様に上記
電源電圧VDD,VSS間に直列接続されたノーマリオフ型FET
102c,102dとを備えている。そのFET102a,102cのゲート
が、差動増幅回路101の出力電圧OUT1,OUT2にそれぞれ接
続されるとともに、FET102b,102dのゲートが、差動増幅
回路101のFET92のゲートに共通接続されている。さら
に、FET102a,102bおよびFET102c,102d間の出力電圧が差
動増幅回路103に接続され、その差動増幅回路103の出力
電圧がレベルシフト回路104に接続されている。
レベルシフト回路104は、差動増幅回路103の出力電圧
で制御されるノーマリオフ型FET104a、レベルシフト用
のダイオード104b、および負荷用のノーマリオン型FET1
04cを有し、それらが電源電圧VDDT,VSS間に順次直列接
続されている。同様に、電源電圧VDD,VSS間にはノーマ
リオン型FET104d、ダイオード104e、およびノーマリオ
フ型FET104fが順次直列接続されている。そして、ダイ
オード104eとノーマリオフ型FET104f間が出力端子100に
接続されている。
で制御されるノーマリオフ型FET104a、レベルシフト用
のダイオード104b、および負荷用のノーマリオン型FET1
04cを有し、それらが電源電圧VDDT,VSS間に順次直列接
続されている。同様に、電源電圧VDD,VSS間にはノーマ
リオン型FET104d、ダイオード104e、およびノーマリオ
フ型FET104fが順次直列接続されている。そして、ダイ
オード104eとノーマリオフ型FET104f間が出力端子100に
接続されている。
この入力回路を入力レベル変換回路として用いた場
合、例えば電圧レベル幅を、ECLレベル（0.3Vp−ｐ）か
らガリウム砒素を用いたDCFLレベル（0.6Vp−ｐ）へ変
換するに際し、本入力回路を適用して次のような特性条
件でシュミレーションを行うと、 Lg＝１μｍ Vtd＝−819mV Kd＝1.22mA/V2 Vte＝＋79mV Ke＝2.10mA/V2 但し、Lg;ゲート長 Vtd;ノーマリオン型FETのスレッショルド電圧 Kd;ノーマリオン型FETの定数 Vtd;ノーマリオフ型FETのスレッショルド電圧 Ke;ノーマリオフ型FETの定数 クロック周波数が2.5GHzになり、高速動作できることが
明らかになった。
合、例えば電圧レベル幅を、ECLレベル（0.3Vp−ｐ）か
らガリウム砒素を用いたDCFLレベル（0.6Vp−ｐ）へ変
換するに際し、本入力回路を適用して次のような特性条
件でシュミレーションを行うと、 Lg＝１μｍ Vtd＝−819mV Kd＝1.22mA/V2 Vte＝＋79mV Ke＝2.10mA/V2 但し、Lg;ゲート長 Vtd;ノーマリオン型FETのスレッショルド電圧 Kd;ノーマリオン型FETの定数 Vtd;ノーマリオフ型FETのスレッショルド電圧 Ke;ノーマリオフ型FETの定数 クロック周波数が2.5GHzになり、高速動作できることが
明らかになった。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。例えば、その変形例として次のような
ものがある。
形が可能である。例えば、その変形例として次のような
ものがある。
（Ｉ） 第１および第２の実施例では、FET61,62,81,82
をノーマリオフ型FETを用いたが、ノーマリオン型FETに
置き換えてもよい。この場合、FET61,62をノーマリオン
型に代えるときは、FET61,62のオン・オフ動作可能なレ
ベルまで基準電圧VR1を低下させる必要があり、同様にF
ET81,82を代えるときは、基準電圧VR2を低下させる必要
がある。
をノーマリオフ型FETを用いたが、ノーマリオン型FETに
置き換えてもよい。この場合、FET61,62をノーマリオン
型に代えるときは、FET61,62のオン・オフ動作可能なレ
ベルまで基準電圧VR1を低下させる必要があり、同様にF
ET81,82を代えるときは、基準電圧VR2を低下させる必要
がある。
（II） 第１および第２の実施例において、定電流源に
基準電圧VR3で電流制御されるノーマリオフ型FET90を用
いて構成したが、例えばゲートとソースを短絡させたFE
Tを用いてもよく、また、抵抗で構成することも可能で
ある。
基準電圧VR3で電流制御されるノーマリオフ型FET90を用
いて構成したが、例えばゲートとソースを短絡させたFE
Tを用いてもよく、また、抵抗で構成することも可能で
ある。
（発明の効果） 以上詳細に説明したように、第１の発明によれば、第
１および第２のFETと負荷用の第３および第４のFETとの
間にスイッチング素子としての第５および第６のFETを
設け、該第3,第４のFETを第1,第２の出力端子の“H"/
“L"のレベルに合わせてオン・オフ動作させる構成にし
たので、第１または第２の出力端子に次段回路が接続さ
れ、例えば、その第１または第２の出力端子が“L"レベ
ルで該次段回路から放電電流が流入する時には、第３ま
たは第４のFETがオフ状態になり、該次段回路からの放
電電流の流入を阻害しない。そのため、論理動作を高速
化でき、しかも高感度化も図ることが可能となる。さら
に、例えば、出力端子に負荷容量の大きい次段回路が接
続され、この次段回路から多大な電流を要求された場合
であっても、第3,第４のFETおよび定電流源の通電能力
の限界まで、充分、電流を供給できる。その結果、動作
速度の高速化を図ることが可能となる。
１および第２のFETと負荷用の第３および第４のFETとの
間にスイッチング素子としての第５および第６のFETを
設け、該第3,第４のFETを第1,第２の出力端子の“H"/
“L"のレベルに合わせてオン・オフ動作させる構成にし
たので、第１または第２の出力端子に次段回路が接続さ
れ、例えば、その第１または第２の出力端子が“L"レベ
ルで該次段回路から放電電流が流入する時には、第３ま
たは第４のFETがオフ状態になり、該次段回路からの放
電電流の流入を阻害しない。そのため、論理動作を高速
化でき、しかも高感度化も図ることが可能となる。さら
に、例えば、出力端子に負荷容量の大きい次段回路が接
続され、この次段回路から多大な電流を要求された場合
であっても、第3,第４のFETおよび定電流源の通電能力
の限界まで、充分、電流を供給できる。その結果、動作
速度の高速化を図ることが可能となる。
第２の発明では、負荷用の第３および第４のFETをオ
ン抵抗の小さいノーマリオン型FETで構成したので、次
段回路に多くの電流を供給でき、しかも低消費電力化も
図ることができる。
ン抵抗の小さいノーマリオン型FETで構成したので、次
段回路に多くの電流を供給でき、しかも低消費電力化も
図ることができる。
第１図は本発明の第１の実施例を示す差動増幅回路の回
路図、第２図は従来の差動増幅回路の回路図、第３図は
従来の他の差動増幅回路の回路図、第４図は第１図の動
作波形図、第５図は第１図と第２図との動作比較図、第
６図は本発明の第２の実施例を示す差動増幅回路の回路
図、第７図は本発明の応用例を示す入力回路の回路図で
ある。 50……入力端子、60……差動入力部、61,62,71,72,81,8
2……第1,第2,第3,第4,第5,第６のFET、70……負荷部、
80……スイッチ部、N1,N2……第1,第２のノード、VI…
…入力電位、OUT1,2……出力電位、VDD……高電位電
源、VSS……低電位電源。
路図、第２図は従来の差動増幅回路の回路図、第３図は
従来の他の差動増幅回路の回路図、第４図は第１図の動
作波形図、第５図は第１図と第２図との動作比較図、第
６図は本発明の第２の実施例を示す差動増幅回路の回路
図、第７図は本発明の応用例を示す入力回路の回路図で
ある。 50……入力端子、60……差動入力部、61,62,71,72,81,8
2……第1,第2,第3,第4,第5,第６のFET、70……負荷部、
80……スイッチ部、N1,N2……第1,第２のノード、VI…
…入力電位、OUT1,2……出力電位、VDD……高電位電
源、VSS……低電位電源。
Claims (2)
- 【請求項１】ドレインが第１のノードに接続され、入力
電圧によってゲート制御される第１の電界効果トランジ
スタと、 ドレインが第２ノードに接続され、第１の基準電圧によ
ってゲート制御される第２の電界効果トランジスタと、 前記第１および第２の電界効果トランジスタのソースと
低電位電源との間に接続された定電流源と、 ドレインが高電位電源に、ソースが第１の出力端子にそ
れぞれ接続された負荷用の第３の電界効果トランジスタ
と、 ドレインが前記高電位電源に、ソースが第２の出力端子
にそれぞれ接続された負荷用の第４の電界効果トランジ
スタとを、備えた差動増幅回路において、 ドレインが前記第３の電界効果トランジスタのソースお
よび前記第１の出力端子に、ソースが前記第１のノード
および前記第３の電界効果トランジスタのゲートにそれ
ぞれ接続され、かつゲートに前記第１の基準電圧と異な
る電位の第２の基準電圧が印加され、その第２の基準電
圧と前記第１のノードの電圧との大小関係に応じて該ソ
ース・ドレイン間がオン・オフ動作する第５の電界効果
トランジスタと、 ドレインが前記第４の電界効果トランジスタのソースお
よび前記第２の出力端子に、ソースが前記第２のノード
および前記第４の電界効果トランジスタのゲートにそれ
ぞれ接続され、かつゲートに前記第２の基準電圧が印加
され、その第２の基準電圧と前記第２のノードの電圧と
の大小関係に応じて該ソース・ドレイン間がオン・オフ
動作する第６の電界効果トランジスタとを、 設けたことを特徴とする差動増幅回路。 - 【請求項２】請求項１記載の差動増幅回路において、 前記第３および第４の電界効果トランジスタをノーマリ
オン型電界効果トランジスタで構成したことを特徴とす
る差動増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148749A JP2544808B2 (ja) | 1989-06-12 | 1989-06-12 | 差動増幅回路 |
| US07/535,029 US5065111A (en) | 1989-06-12 | 1990-06-08 | Differential amplifying circuit operable at high speed |
| DE69026648T DE69026648T2 (de) | 1989-06-12 | 1990-06-08 | Differenzverstärkerschaltung mit hoher Betriebsgeschwindigkeit |
| EP90306261A EP0403174B1 (en) | 1989-06-12 | 1990-06-08 | Differential amplifying circuit operable at high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148749A JP2544808B2 (ja) | 1989-06-12 | 1989-06-12 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0313120A JPH0313120A (ja) | 1991-01-22 |
| JP2544808B2 true JP2544808B2 (ja) | 1996-10-16 |
Family
ID=15459770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148749A Expired - Fee Related JP2544808B2 (ja) | 1989-06-12 | 1989-06-12 | 差動増幅回路 |
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| US (1) | US5065111A (ja) |
| EP (1) | EP0403174B1 (ja) |
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| DE (1) | DE69026648T2 (ja) |
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| US6320429B1 (en) | 1991-06-28 | 2001-11-20 | Fuji Electric Co., Ltd. | Integrated circuit having a comparator circuit including at least one differential amplifier |
| JP3516307B2 (ja) * | 1992-12-24 | 2004-04-05 | ヒュンダイ エレクトロニクス アメリカ | デジタルトランジスタで構成される差動アナログトランジスタ |
| US5514902A (en) * | 1993-09-16 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor |
| JP3609260B2 (ja) * | 1998-07-17 | 2005-01-12 | 沖電気工業株式会社 | 半導体装置の増幅回路 |
| US6377121B1 (en) * | 2000-09-29 | 2002-04-23 | Intel Corporation | Dynamic cascoding technique for operational amplifiers |
| JP2002124835A (ja) * | 2000-10-13 | 2002-04-26 | Seiko Epson Corp | 演算増幅回路、定電圧回路および基準電圧回路 |
| EP1510897B1 (en) * | 2002-04-23 | 2011-01-26 | Nanopower Solutions, Inc. | Noise filter circuit |
| JP4582705B2 (ja) * | 2005-03-17 | 2010-11-17 | 株式会社リコー | ボルテージレギュレータ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100626A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 電流切り換え型論理回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1395336A (fr) * | 1964-05-13 | 1965-04-09 | Const Radio Electr Et Electron | Amplificateur symétrique de puissance à liaison directe |
| US4533877A (en) * | 1983-12-29 | 1985-08-06 | At&T Bell Laboratories | Telecommunication operational amplifier |
| JPS647522A (en) * | 1987-06-30 | 1989-01-11 | Oki Electric Ind Co Ltd | X-ray mask and manufacture thereof |
-
1989
- 1989-06-12 JP JP1148749A patent/JP2544808B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-08 US US07/535,029 patent/US5065111A/en not_active Expired - Lifetime
- 1990-06-08 EP EP90306261A patent/EP0403174B1/en not_active Expired - Lifetime
- 1990-06-08 DE DE69026648T patent/DE69026648T2/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100626A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 電流切り換え型論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0313120A (ja) | 1991-01-22 |
| DE69026648D1 (de) | 1996-05-30 |
| DE69026648T2 (de) | 1996-12-19 |
| EP0403174B1 (en) | 1996-04-24 |
| EP0403174A2 (en) | 1990-12-19 |
| EP0403174A3 (en) | 1991-07-03 |
| US5065111A (en) | 1991-11-12 |
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