JP3516307B2 - デジタルトランジスタで構成される差動アナログトランジスタ - Google Patents
デジタルトランジスタで構成される差動アナログトランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Description
【０００１】
【産業上の利用分野】本発明は個別のデジタル型トラン
ジスタで構成されるアナログ型トランジスタに関する。
ジスタで構成されるアナログ型トランジスタに関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴ（金属酸化物電界効果トラ
ンジスタ）は二つの型、すなわち「アナログ」型及び
「デジタル型、の二つに分類することができる。これら
の型は異なる機能を果たす。デジタル型はスイッチとし
て作用し、オン状態又はオフ状態のいずれかである。ア
ナログ型は増幅器として作用し、信号を増幅する。
ンジスタ）は二つの型、すなわち「アナログ」型及び
「デジタル型、の二つに分類することができる。これら
の型は異なる機能を果たす。デジタル型はスイッチとし
て作用し、オン状態又はオフ状態のいずれかである。ア
ナログ型は増幅器として作用し、信号を増幅する。
【０００３】これらの二つの型は構成上異なる。すなわ
ちアナログトランジスタは長いチャンネルをもち大きな
表面積を有する。デジタルトランジスタは可能な限り短
いチャンネルをもつことが望ましい。しかし、短いチャ
ンネルはチャンネルの長さ（すなわちソースとドレーン
の間）に沿って大きな電界を生ずるので、チャンネルは
十分に長くして電界がチャンネル材料のブレークダウン
値を超えないようにしなければならない。これらの相異
をさらに詳細に説明する。
ちアナログトランジスタは長いチャンネルをもち大きな
表面積を有する。デジタルトランジスタは可能な限り短
いチャンネルをもつことが望ましい。しかし、短いチャ
ンネルはチャンネルの長さ（すなわちソースとドレーン
の間）に沿って大きな電界を生ずるので、チャンネルは
十分に長くして電界がチャンネル材料のブレークダウン
値を超えないようにしなければならない。これらの相異
をさらに詳細に説明する。
【０００４】
【デジタルトランジスタ】デジタル型は当該デバイスの
ゲートに適当な電圧を印加することによりスイッチとし
て使用される。かかる電圧がチャンネル材料の抵抗を変
化させることにより、(a)チャンネル内の電流を（高抵
抗により）阻止し、又は (b) 電流が（低抵抗により）
流れることを許容する。
ゲートに適当な電圧を印加することによりスイッチとし
て使用される。かかる電圧がチャンネル材料の抵抗を変
化させることにより、(a)チャンネル内の電流を（高抵
抗により）阻止し、又は (b) 電流が（低抵抗により）
流れることを許容する。
【０００５】高（オフ）及び低（オン）抵抗間の変化は
設計上の問題を提起する。一方では低抵抗状態は短いチ
ャンネル（すなわちドレーンとソース間の距離）を要求
する。なぜならば 抵抗＝（長さ×抵抗率）／断面積 （１） であるからである。長さおよび断面積等の用語は図１に
定義してある。方程式（１）が示すように、チャンネル
が長くなるほど抵抗は高くなる。
設計上の問題を提起する。一方では低抵抗状態は短いチ
ャンネル（すなわちドレーンとソース間の距離）を要求
する。なぜならば 抵抗＝（長さ×抵抗率）／断面積 （１） であるからである。長さおよび断面積等の用語は図１に
定義してある。方程式（１）が示すように、チャンネル
が長くなるほど抵抗は高くなる。
【０００６】他方、高抵抗状態を実現するためには、ソ
ースとドレーン間に延びる電界が当該チャンネル材料に
ついての臨界値以下に留まることが必要とされる。
ースとドレーン間に延びる電界が当該チャンネル材料に
ついての臨界値以下に留まることが必要とされる。
【０００７】例えば図２に示すように、（Ａ）ソース及
びドレーン間の電圧が５ボルトであると仮定し、（Ｂ）
ソース-ドレーン距離Ｌが１μＭ（１ミクロン）である
と仮定しよう。その結果、電界は５ボルト/ 10-6 m 、
すなわち５×106 ボルト/ mとなる。ソース及びドレー
ン間の絶対的電圧差は小さい（すなわち５ボルト）が、
これは大きな電界である（ボルト/m で測ったとき）で
ある。
びドレーン間の電圧が５ボルトであると仮定し、（Ｂ）
ソース-ドレーン距離Ｌが１μＭ（１ミクロン）である
と仮定しよう。その結果、電界は５ボルト/ 10-6 m 、
すなわち５×106 ボルト/ mとなる。ソース及びドレー
ン間の絶対的電圧差は小さい（すなわち５ボルト）が、
これは大きな電界である（ボルト/m で測ったとき）で
ある。
【０００８】電界は、当該材料の臨界ブレークダウン電
圧を超えないようにしなければならない。
圧を超えないようにしなければならない。
【０００９】それゆえ、デジタルトランジスタにおいて
は可能なかぎりチャンネルは（低いオン抵抗を得るた
め）短くされる。ただしその場合もオフ状態で電界が臨
界値を超えないようにチャンネルは長くなければならな
いという必要条件に従わなければならない。
は可能なかぎりチャンネルは（低いオン抵抗を得るた
め）短くされる。ただしその場合もオフ状態で電界が臨
界値を超えないようにチャンネルは長くなければならな
いという必要条件に従わなければならない。
【００１０】
【アナログトランジスタ】アナログＭＯＳＦＥＴは上記
の条件とは異なるチャンネル条件を必要とする。アナロ
グＭＯＳＦＥＴのチャンネルは長く、かつ幅を広くする
べきである。高利得を得るため、チャンネルは長くなけ
ればならない。（例えばエス エム ツェ著, フィジック
スオブ セミコンダクターデバイス（Physics of Semico
nductor Devices）誌（１９６９年、ジョン ワイリー、
ＩＳＢＮ ４７１ ８４２９０ ７）第７章第３節、３
４０頁以下参照）。
の条件とは異なるチャンネル条件を必要とする。アナロ
グＭＯＳＦＥＴのチャンネルは長く、かつ幅を広くする
べきである。高利得を得るため、チャンネルは長くなけ
ればならない。（例えばエス エム ツェ著, フィジック
スオブ セミコンダクターデバイス（Physics of Semico
nductor Devices）誌（１９６９年、ジョン ワイリー、
ＩＳＢＮ ４７１ ８４２９０ ７）第７章第３節、３
４０頁以下参照）。
【００１１】このチャンネルは、「１／ｆノイズ」とし
て知られる型の電気ノイズを低減するため、幅が広くな
ければならない。この型のノイズがこのように呼ばれる
のは、「１／ｆ」と表記したことから示唆されるように
ノイズが実験的に周波数に逆比例することが知られてい
るからである。この逆比例性のため、ノイズのパワーの
多くが低周波に集中している。もしも低周波での利得が
重要であるなら、「１／ｆノイズ」が問題となる。
て知られる型の電気ノイズを低減するため、幅が広くな
ければならない。この型のノイズがこのように呼ばれる
のは、「１／ｆ」と表記したことから示唆されるように
ノイズが実験的に周波数に逆比例することが知られてい
るからである。この逆比例性のため、ノイズのパワーの
多くが低周波に集中している。もしも低周波での利得が
重要であるなら、「１／ｆノイズ」が問題となる。
【００１２】このノイズは半導体材料において表面トラ
ップ（surface trap）により起こされることが理論付け
られている。このトラップはランダムにエネルギーを吸
収し、そのエネルギーをノイズとして再発生する。この
ノイズ問題に対する一つの解決法はチャンネルの表面積
を増大することである。この増大により表面トラップの
量を増大させる。これが「１／ｆノイズ」を低下させ
る。なぜならばトラップ数を増大することにより、エミ
ッション（emission）に関与するトラップ数と共に、吸
収（absorption）に利用できるトラップ数が増大するか
らである。言い換えると、大きな量のトラップの下では
発生したノイズを吸収する可能性のあるトラップの存在
確率が大きくなるのである。
ップ（surface trap）により起こされることが理論付け
られている。このトラップはランダムにエネルギーを吸
収し、そのエネルギーをノイズとして再発生する。この
ノイズ問題に対する一つの解決法はチャンネルの表面積
を増大することである。この増大により表面トラップの
量を増大させる。これが「１／ｆノイズ」を低下させ
る。なぜならばトラップ数を増大することにより、エミ
ッション（emission）に関与するトラップ数と共に、吸
収（absorption）に利用できるトラップ数が増大するか
らである。言い換えると、大きな量のトラップの下では
発生したノイズを吸収する可能性のあるトラップの存在
確率が大きくなるのである。
【００１３】その結果、アナログトランジスタではノイ
ズを低減させるため、チャンネルの表面積が大きくされ
る。利得を増大するためにはチャンネルの長さを長くす
る。
ズを低減させるため、チャンネルの表面積が大きくされ
る。利得を増大するためにはチャンネルの長さを長くす
る。
【００１４】
【アナログ及びデジタルデバイス間の葛藤】それゆえデ
ジタルトランジスタとアナログトランジスタとの間には
ある葛藤があることが明らかである。すなわちアナログ
トランジスタは大きな表面積を備えた長いチャンネルを
もたなければならない。デジタルトランジスタは可能な
かぎり短いチャンネルを有しなければならない（ただし
ブレークダウン起きる限界を超えないようにする制限を
受ける）。
ジタルトランジスタとアナログトランジスタとの間には
ある葛藤があることが明らかである。すなわちアナログ
トランジスタは大きな表面積を備えた長いチャンネルを
もたなければならない。デジタルトランジスタは可能な
かぎり短いチャンネルを有しなければならない（ただし
ブレークダウン起きる限界を超えないようにする制限を
受ける）。
【００１５】
【トランジスタの寸法例】チャンネル寸法Ｌ（長さ）及
びＷ（幅）は図１に示すように定義される。通常のデジ
タルトランジスタにおいてはチャンネルの長さは０.７
ないし１.５ミクロン（１ミクロンは10-6メートルであ
る）であり、チャンネルの幅は１０ないし５０ミクロン
である。これとは対照的に、アナログトランジスタの場
合はチャンネルの長さは通常１６ないし２５ミクロンで
あり、チャンネルの幅は通常４０ないし４００ミクロン
である。したがってこれらの例に基づいて言えばアナロ
グトランジスタのチャンネルの長さは、比較しているデ
ジタルトランジスタの寸法よりも１０ないし３５倍長
く、チャンネルの幅は約４０倍広い。
びＷ（幅）は図１に示すように定義される。通常のデジ
タルトランジスタにおいてはチャンネルの長さは０.７
ないし１.５ミクロン（１ミクロンは10-6メートルであ
る）であり、チャンネルの幅は１０ないし５０ミクロン
である。これとは対照的に、アナログトランジスタの場
合はチャンネルの長さは通常１６ないし２５ミクロンで
あり、チャンネルの幅は通常４０ないし４００ミクロン
である。したがってこれらの例に基づいて言えばアナロ
グトランジスタのチャンネルの長さは、比較しているデ
ジタルトランジスタの寸法よりも１０ないし３５倍長
く、チャンネルの幅は約４０倍広い。
【００１６】
【発明が解決しようとする課題】本発明の課題は単一の
トランジスタのように振る舞うデジタルトランジスタの
組み合わせを与えることである。
トランジスタのように振る舞うデジタルトランジスタの
組み合わせを与えることである。
【００１７】
【課題を解決するための手段】このため、本発明は、二
つのグループに分けられた複数のデジタルトランジスタ
により構成される集積回路であって、前記複数のデジタ
ルトランジスタの夫々は、１．５ミクロンを越えないチ
ャンネル長を持ち、二つの複合トランジスタを形成する
べく一体に接続され、前記二つのグループを構成する前
記複数のデジタルトランジスタは、当該複数のデジタル
トランジスタが形成される半導体基盤領域における中心
点に対して対称となるように配置された二つのアナログ
トランジスタを形成し、前記二つの複合トランジスタの
少なくとも一つは、一つのＦＥＴデバイスのソースが他
のＦＥＴデバイスのドレインに接続されてなる直列接続
された複数のＦＥＴデバイスにより構成されたことを特
徴とする集積回路を提供するものである。
つのグループに分けられた複数のデジタルトランジスタ
により構成される集積回路であって、前記複数のデジタ
ルトランジスタの夫々は、１．５ミクロンを越えないチ
ャンネル長を持ち、二つの複合トランジスタを形成する
べく一体に接続され、前記二つのグループを構成する前
記複数のデジタルトランジスタは、当該複数のデジタル
トランジスタが形成される半導体基盤領域における中心
点に対して対称となるように配置された二つのアナログ
トランジスタを形成し、前記二つの複合トランジスタの
少なくとも一つは、一つのＦＥＴデバイスのソースが他
のＦＥＴデバイスのドレインに接続されてなる直列接続
された複数のＦＥＴデバイスにより構成されたことを特
徴とする集積回路を提供するものである。
【００１８】
【実施例】以下に次の事項について説明する：
（１）増幅器としてのＦＥＴの使用法
（２）差動増幅器としての二つのＦＥＴの使用法
（３）本発明に基づきデジタルＦＥＴからアナログＦＥ
Ｔを構成する方法、及びアナログＦＥＴを差動増幅器と
して構成する方法。
Ｔを構成する方法、及びアナログＦＥＴを差動増幅器と
して構成する方法。
【００１９】その後で本発明の重要な特徴を説明する。
そのいくつかは上記（３）の構成の結果生ずるものであ
る。
そのいくつかは上記（３）の構成の結果生ずるものであ
る。
【００２０】（１）簡単なＦＥＴ増幅器
簡単化したＦＥＴ増幅器が図に示されている。そのオペ
レーションは以下のように理解することができる。
レーションは以下のように理解することができる。
【００２１】図３（ａ）でＶssは１２ボルトに等しいと
仮定する。もしも入力線 INPUT が高レベル HIGH、 例
えば１２ボルト、に引き上げられると、ｐ-チャンネル
ＦＥＴ２０はオフ状態にされる。図３（ｂ）に示すよう
に、このオフ状態ではＦＥＴ２０は実効上大きな抵抗Ｒ
となる。Ｒ及び負荷抵抗ＲLは電圧分割器として働くの
で、かつＲはＲLよりも著しく大きいので、出力電圧は
ほぼゼロに駆動される。
仮定する。もしも入力線 INPUT が高レベル HIGH、 例
えば１２ボルト、に引き上げられると、ｐ-チャンネル
ＦＥＴ２０はオフ状態にされる。図３（ｂ）に示すよう
に、このオフ状態ではＦＥＴ２０は実効上大きな抵抗Ｒ
となる。Ｒ及び負荷抵抗ＲLは電圧分割器として働くの
で、かつＲはＲLよりも著しく大きいので、出力電圧は
ほぼゼロに駆動される。
【００２２】逆にもしも INPUT が低（LOW）例えば９ボ
ルトであると、Ｒは非常に低い抵抗となり、出力電圧 O
UTPUT はほぼＶssの１２ボルトに達する。
ルトであると、Ｒは非常に低い抵抗となり、出力電圧 O
UTPUT はほぼＶssの１２ボルトに達する。
【００２３】HIGH とLOWの中間の INPUT 電圧の場合は
チャンネルのコンダクタンスが入力電圧（ただししきい
値の上にあるとする）にほぼ正比例するようにＦＥＴが
構成される。したがってＦＥＴは増幅器のように動作す
る。その場合、入力電圧は９から１２ボルトの間で揺動
し、出力電圧は０と１２ボルトの間で揺動する。
チャンネルのコンダクタンスが入力電圧（ただししきい
値の上にあるとする）にほぼ正比例するようにＦＥＴが
構成される。したがってＦＥＴは増幅器のように動作す
る。その場合、入力電圧は９から１２ボルトの間で揺動
し、出力電圧は０と１２ボルトの間で揺動する。
【００２４】（２）差動ＦＥＴ増幅器
図４は図３に示す増幅器二つを差動増幅器として一体に
結合したものである。これらは一定電流源２５を与えら
れている。この結合された増幅器は次のように動作す
る。 ---もしも INPUT １及び INPUT ２の両方が HIGH で
あると、両方のＦＥＴがオフとなる。ここで OUTPUT
Ａ及び OUTPUT Ｂはほぼゼロ ボルトの等電圧にある。 OUTPUT 電圧が等しいので、両
者の差はゼロである。 ---もしも両方の INPUT がLOWであると、両方のＦＥＴ
はオンとなり、両方の OUTPUT はほぼ１２ボルトにな
り、再び OUTPUT 間の電圧差はゼロである。 ---もしも INPUT １が INPUT ２よりも高電圧である
（すなわち差信号が存在する）なら、ＦＥＴ２７の抵抗
はＦＥＴ２９の抵抗よりも高い。 その結果 OU
TPUT ２はOUTPUT １の電圧を超える。このときは前の
二 つの場合と異なり、 OUTPUT 電圧に差があ
る。 これらの三つの状況は、簡単化した形で図４の装置が差
動増幅器としてどのように動作するかを示している。差
動 INPUT 電圧に応答して、この増幅器は差動OUTPUT 電
圧を与える。
結合したものである。これらは一定電流源２５を与えら
れている。この結合された増幅器は次のように動作す
る。 ---もしも INPUT １及び INPUT ２の両方が HIGH で
あると、両方のＦＥＴがオフとなる。ここで OUTPUT
Ａ及び OUTPUT Ｂはほぼゼロ ボルトの等電圧にある。 OUTPUT 電圧が等しいので、両
者の差はゼロである。 ---もしも両方の INPUT がLOWであると、両方のＦＥＴ
はオンとなり、両方の OUTPUT はほぼ１２ボルトにな
り、再び OUTPUT 間の電圧差はゼロである。 ---もしも INPUT １が INPUT ２よりも高電圧である
（すなわち差信号が存在する）なら、ＦＥＴ２７の抵抗
はＦＥＴ２９の抵抗よりも高い。 その結果 OU
TPUT ２はOUTPUT １の電圧を超える。このときは前の
二 つの場合と異なり、 OUTPUT 電圧に差があ
る。 これらの三つの状況は、簡単化した形で図４の装置が差
動増幅器としてどのように動作するかを示している。差
動 INPUT 電圧に応答して、この増幅器は差動OUTPUT 電
圧を与える。
【００２５】（３）本発明はデジタルトランジスタを相
互接続することにより差動増幅器を与える。
互接続することにより差動増幅器を与える。
【００２６】図５（ａ）及び５（ｂ）はＦＥＴの個別チ
ャンネルを、実効上個別のチャンネルよりも長く、かつ
幅が広い一層大きな複合的チャンネルに結合するため、
デジタルＦＥＴを一体的に接続する一つの方法を与え
る。図に示したトランジスタは、二つのアナログトラン
ジスタに組み合わされている。図５（ａ）では明確化の
ため図５（ｂ）に示す入力線及び出力線の接続を省略し
てある。Ｖs sへの接続及び負荷抵抗ＲLへの接続は図５
（ｂ）の右側に図示してあり、併せてこの図は差動増幅
器を形成するために四つのＦＥＴがどのように接続され
るかを示している。
ャンネルを、実効上個別のチャンネルよりも長く、かつ
幅が広い一層大きな複合的チャンネルに結合するため、
デジタルＦＥＴを一体的に接続する一つの方法を与え
る。図に示したトランジスタは、二つのアナログトラン
ジスタに組み合わされている。図５（ａ）では明確化の
ため図５（ｂ）に示す入力線及び出力線の接続を省略し
てある。Ｖs sへの接続及び負荷抵抗ＲLへの接続は図５
（ｂ）の右側に図示してあり、併せてこの図は差動増幅
器を形成するために四つのＦＥＴがどのように接続され
るかを示している。
【００２７】ＦＥＴ１Ａ及び１Ｂは（ＦＥＴ２Ａ及び２
Ｂと同様）直列に接続されているように見えるかも知れ
ないが、そうではない。これらのＦＥＴは共にｐ-チャ
ンネルデバイスである。ホールがマジョリティーキャリ
ヤであり、図で「ホールの流れ」を表記するようにホー
ルはソースからドレーンに流れる。その結果トランジス
タは１Ａ及び１Ｂは実際には並列に接続されている。両
者のソースはドレーンと同様、一体に接続されている。
ＦＥＴ２Ａ及び２Ｂについても同じことが言える。
Ｂと同様）直列に接続されているように見えるかも知れ
ないが、そうではない。これらのＦＥＴは共にｐ-チャ
ンネルデバイスである。ホールがマジョリティーキャリ
ヤであり、図で「ホールの流れ」を表記するようにホー
ルはソースからドレーンに流れる。その結果トランジス
タは１Ａ及び１Ｂは実際には並列に接続されている。両
者のソースはドレーンと同様、一体に接続されている。
ＦＥＴ２Ａ及び２Ｂについても同じことが言える。
【００２８】理解を簡単にするため、図５の装置は観念
的には図６に示したものに再配置することができる。各
ＦＥＴ対（１Ａ及び１Ｂ）のメンバー（対の要素）及び
対（２Ａ及び２Ｂ）は並列に接続され、幅の一層広いチ
ャンネルを有する単一のＦＥＴとしテストの効果を与え
る。しかし後に議論するように拡散勾配を補償するた
め、ＦＥＴは図６に示す位置ではなく、図５に示す位置
に配置される。
的には図６に示したものに再配置することができる。各
ＦＥＴ対（１Ａ及び１Ｂ）のメンバー（対の要素）及び
対（２Ａ及び２Ｂ）は並列に接続され、幅の一層広いチ
ャンネルを有する単一のＦＥＴとしテストの効果を与え
る。しかし後に議論するように拡散勾配を補償するた
め、ＦＥＴは図６に示す位置ではなく、図５に示す位置
に配置される。
【００２９】図例を容易にするため、図５（ｂ）の電流
源は以下の例で省略する。
源は以下の例で省略する。
【００３０】図５のデバイスはカスケード化することが
できる。
できる。
【００３１】１６-ＦＥＴカスケード
図５の単一差動増幅器は、より大きな増幅器を構築する
ための積立ブロックを形成することができる。１６個の
ＦＥＴを含む差動増幅器の一例を考えよう。１６-ＦＥ
Ｔ増幅器の全体的接続は図７（ａ）に示してある。図７
（ａ）はかなり複雑なので、部分に分けて考えることに
する。
ための積立ブロックを形成することができる。１６個の
ＦＥＴを含む差動増幅器の一例を考えよう。１６-ＦＥ
Ｔ増幅器の全体的接続は図７（ａ）に示してある。図７
（ａ）はかなり複雑なので、部分に分けて考えることに
する。
【００３２】図５は二つの差動トランジスタ、すなわち
対１Ａ及び１Ｂにより形成されるものと、対２Ａ及び２
Ｂにより形成されるものを含む。図７（ａ）に示す増幅
器もこの点では同様である。ただし図７（ａ）では８個
のＦＥＴが各差動トランジスタを形成しており、図５の
ように二つのＦＥＴが構成するのではない。一方の差動
トランジスタが１Ａ及び１Ｂと表記した８個のＦＥＴか
ら構成される。他方の差動トランジスタは２Ａ及び２Ｂ
と表記したＦＥＴで構成される。
対１Ａ及び１Ｂにより形成されるものと、対２Ａ及び２
Ｂにより形成されるものを含む。図７（ａ）に示す増幅
器もこの点では同様である。ただし図７（ａ）では８個
のＦＥＴが各差動トランジスタを形成しており、図５の
ように二つのＦＥＴが構成するのではない。一方の差動
トランジスタが１Ａ及び１Ｂと表記した８個のＦＥＴか
ら構成される。他方の差動トランジスタは２Ａ及び２Ｂ
と表記したＦＥＴで構成される。
【００３３】図８（ａ）は図７（ａ）の増幅器について
どのように８個のドレーンを一体に接続するかを示す。
図８（ｂ）は他方の８個のＦＥＴのドレーン接続を示
す。
どのように８個のドレーンを一体に接続するかを示す。
図８（ｂ）は他方の８個のＦＥＴのドレーン接続を示
す。
【００３４】図９はどのようにこれらのソースを一体的
に接続するかを示す。
に接続するかを示す。
【００３５】図１０は一方の差動トランジスタを形成す
る８個のＦＥＴのゲート接続を示す。
る８個のＦＥＴのゲート接続を示す。
【００３６】図１１は他方の差動トランジスタを形成す
る８個のＦＥＴのゲート接続を示す。
る８個のＦＥＴのゲート接続を示す。
【００３７】図５におけると同様、図７（ａ）ではＶss
及び二つの負荷抵抗ＲLが接続されており、図７（ａ）
の装置を差動増幅器として使用する一方法を示す。
及び二つの負荷抵抗ＲLが接続されており、図７（ａ）
の装置を差動増幅器として使用する一方法を示す。
【００３８】一層のカスケード化
図７（ａ）の１６-ＦＥＴ増幅器はさらにカスケード化
して一つのより大きな増幅器にすることができる。この
一層のカスケード化は、図１２を参照して説明すること
ができる。図１２は図７（ａ）の１６個のＦＥＴを、各
々が四個のＦＥＴからなる四つのグループに分類する。
各グループは点線のブロック内に含まれている。各点線
のブロックは電子回路理論で使用されている用語法のと
おり二ポート回路網とみなすことができる。
して一つのより大きな増幅器にすることができる。この
一層のカスケード化は、図１２を参照して説明すること
ができる。図１２は図７（ａ）の１６個のＦＥＴを、各
々が四個のＦＥＴからなる四つのグループに分類する。
各グループは点線のブロック内に含まれている。各点線
のブロックは電子回路理論で使用されている用語法のと
おり二ポート回路網とみなすことができる。
【００３９】一方のポートには INPUT １と INPUT ２
とがあり、他方のポートにはお OUTPUT １及び OUTPUT
２がある。これ等の INPUT 及び OUTPUT は図５
（ｂ）にそれぞれの記号で表記してある。（線Ｖssは厳
密にはポートの一部ではなく、電源線である。）
とがあり、他方のポートにはお OUTPUT １及び OUTPUT
２がある。これ等の INPUT 及び OUTPUT は図５
（ｂ）にそれぞれの記号で表記してある。（線Ｖssは厳
密にはポートの一部ではなく、電源線である。）
【００４０】二ポートカスケードはポートを次のように
接続することにより達成することができる。 １．すべての INPUT １を共通に接続する。 ２．すべての INPUT ２を共通に接続する。 ３．すべてのOUTPUT １を共通に接続する。 ４．すべての OUTPUT ２を共通に接続する。 図７（ａ）はこれらの特徴を１６-ＦＥＴシステムにつ
いて例示する。
接続することにより達成することができる。 １．すべての INPUT １を共通に接続する。 ２．すべての INPUT ２を共通に接続する。 ３．すべてのOUTPUT １を共通に接続する。 ４．すべての OUTPUT ２を共通に接続する。 図７（ａ）はこれらの特徴を１６-ＦＥＴシステムにつ
いて例示する。
【００４１】もっと一般的は、上記の方法で任意数の二
ポートを接続して、任意数のＦＥＴを含む増幅器にする
ことができる。
ポートを接続して、任意数のＦＥＴを含む増幅器にする
ことができる。
【００４２】さらに考慮すべき事項
１．カスケードは正方形である必要はないこと。
ＦＥＴの任意のカスケードは、図５の２×２アレイおよ
び図７（ａ）の４×４アレイのように正方形である必要
はない。すなわち行数は列数に等しくなる必要はない。
しかし、すべての場合にカスケード化は次の規則にした
がって行なわれる。 １）ソースはすべて共通に接続する。 ２）ゲートの半分は一方の差動入力に接続し、残りの半
分は他方の差動入力に接続する。 ３）ドレーンの半分は一方の出力に接続し、残りの半分
は他方の差動出力に接続する。
び図７（ａ）の４×４アレイのように正方形である必要
はない。すなわち行数は列数に等しくなる必要はない。
しかし、すべての場合にカスケード化は次の規則にした
がって行なわれる。 １）ソースはすべて共通に接続する。 ２）ゲートの半分は一方の差動入力に接続し、残りの半
分は他方の差動入力に接続する。 ３）ドレーンの半分は一方の出力に接続し、残りの半分
は他方の差動出力に接続する。
【００４３】２．ソースとドレーンは相互置換できるこ
と。 ＦＥＴはソースがドレーンとして働くことができる、と
言う意味で対象的なデバイスとすることができることが
わかる。その結果本発明は次のように再構成することが
できる。 ---図５に示すようなすべてのＳをすべてのＤで置換す
る。 ---すべてのＤをＳで置換する。 ---Ｖssを接地線で置換する。 ---接地記号をＶssで置換する。
と。 ＦＥＴはソースがドレーンとして働くことができる、と
言う意味で対象的なデバイスとすることができることが
わかる。その結果本発明は次のように再構成することが
できる。 ---図５に示すようなすべてのＳをすべてのＤで置換す
る。 ---すべてのＤをＳで置換する。 ---Ｖssを接地線で置換する。 ---接地記号をＶssで置換する。
【００４４】
３．カスケード化がチャンネル寸法を増大させること。
上記のカスケード化は実際、個別のトランジスタよりも
幅の広い合成（又は複合）トランジスタを与える。例え
ば図６において各複合トランジスタのチャンネル幅（例
えば１Ａおよび１Ｂの両方の幅）は実効上各個別のＦＥ
Ｔ（１Ａ又は１Ｂ）の幅の約ニ倍である。
幅の広い合成（又は複合）トランジスタを与える。例え
ば図６において各複合トランジスタのチャンネル幅（例
えば１Ａおよび１Ｂの両方の幅）は実効上各個別のＦＥ
Ｔ（１Ａ又は１Ｂ）の幅の約ニ倍である。
【００４５】この幅の増大によって、チャンネルの表面
積も付加的に増大する。したがって本発明の背景にも述
べたように１／ｆノイズを低減する。
積も付加的に増大する。したがって本発明の背景にも述
べたように１／ｆノイズを低減する。
【００４６】図７（ａ）の各個別のトランジスタ（例え
ば１Ａ等）はそれ自体、直列接続されたいくつかのトラ
ンジスタ（例えば８ないし１０個のトランジスタから構
成することができる。この直列接続は大きな実効チャン
ネル長を有する複合トランジスタを与える。
ば１Ａ等）はそれ自体、直列接続されたいくつかのトラ
ンジスタ（例えば８ないし１０個のトランジスタから構
成することができる。この直列接続は大きな実効チャン
ネル長を有する複合トランジスタを与える。
【００４７】４．セントロイド（Centroids, 体積中
心） 好ましいＦＥＴの一つの配置がある。図７（ｂ）は図７
（ａ）のＦＥＴを簡単化して示す図である。図７（ｂ）
においてＦＥＴは次の二つのグループ （１） OUTPUT ２に接続するグループ（点線で示すも
の） （２）OUTPUT １に接続するグループ（実線で示すも
の） を形成する。両方のグループはセントロイドＰ２に関し
て対象である。このセントロイドは「重心」と見做すこ
とができる。すなわち各ＦＥＴは、観念的に小さな重り
と見做すことができる。それらは、一グループのＦＥＴ
のみがあり他グループがないとしたときのセントロイド
Ｐ２の回りに平衡するように、分布している。言い換え
ると、（理論上）一方又は両方のＦＥＴグループが存在
したまま、そのセントロイドにある針先で当該回路を釣
り合わせる（平衡させる）ことができる。
心） 好ましいＦＥＴの一つの配置がある。図７（ｂ）は図７
（ａ）のＦＥＴを簡単化して示す図である。図７（ｂ）
においてＦＥＴは次の二つのグループ （１） OUTPUT ２に接続するグループ（点線で示すも
の） （２）OUTPUT １に接続するグループ（実線で示すも
の） を形成する。両方のグループはセントロイドＰ２に関し
て対象である。このセントロイドは「重心」と見做すこ
とができる。すなわち各ＦＥＴは、観念的に小さな重り
と見做すことができる。それらは、一グループのＦＥＴ
のみがあり他グループがないとしたときのセントロイド
Ｐ２の回りに平衡するように、分布している。言い換え
ると、（理論上）一方又は両方のＦＥＴグループが存在
したまま、そのセントロイドにある針先で当該回路を釣
り合わせる（平衡させる）ことができる。
【００４８】図１３は８×８アレイにおけるセントロイ
ドを示す。三つの型のセントロイドＰ、Ｐ2、Ｐ1があ
る。セントロイドＰは真の中心である。
ドを示す。三つの型のセントロイドＰ、Ｐ2、Ｐ1があ
る。セントロイドＰは真の中心である。
【００４９】セントロイドＰ2は点線の正方形の隅にあ
る。各Ｐ2は図示するように４×４アレイのセントロイ
ドである。
る。各Ｐ2は図示するように４×４アレイのセントロイ
ドである。
【００５０】各Ｐ1は図示するように２×２アレイのセ
ントロイドである。
ントロイドである。
【００５１】Ｐ1を中心とする各２×２アレイは「一
次」のグループで、Ｐ1を「一次」のセントロイドと呼
ぶ。図１３は四つの二次のグループを示す。
次」のグループで、Ｐ1を「一次」のセントロイドと呼
ぶ。図１３は四つの二次のグループを示す。
【００５２】セントロイドＰを中心とする各４×４アレ
イは「二次」のグループと呼ぶことができ、Ｐ１を「二
次」のセントロイドと呼ぶことができる。
イは「二次」のグループと呼ぶことができ、Ｐ１を「二
次」のセントロイドと呼ぶことができる。
【００５３】セントロイドＰを中心とする８×８アレイ
は「三次」のグループと呼ぶことができ、Ｐを「三次」
のセントロイドと呼ぶことができる。図１３は一つの三
次グループを示す。
は「三次」のグループと呼ぶことができ、Ｐを「三次」
のセントロイドと呼ぶことができる。図１３は一つの三
次グループを示す。
【００５４】もっと大きな１６×１６アレイ（図示して
なし）の場合は、６４個の一次グループ、１６個の二次
グループ、４個の三次グループ、及び一つの新規の四次
グループがあろう。
なし）の場合は、６４個の一次グループ、１６個の二次
グループ、４個の三次グループ、及び一つの新規の四次
グループがあろう。
【００５５】理論上、このカスケード化は無限に続行す
ることができる。
ることができる。
【００５６】５．セントロイドは階層的であること。
図１３において、三次のセントロイドＰが二次のセント
ロイドとして機能することは重要である。このようにセ
ントロイドＰ2自身がＰをセントロイドＰとして有す
る。さらに、二次のセントロイドＰ2が一次のセントロ
イドＰ1に対するセントロイドとして機能する。したが
ってこれセントロイドは階層的である。一つの次数（例
えば次数３）のセントロイドＰは、次の低次（例えば次
数２）のセントロイドＰ2に対するセントロイドとして
機能する。以下、同様である。
ロイドとして機能することは重要である。このようにセ
ントロイドＰ2自身がＰをセントロイドＰとして有す
る。さらに、二次のセントロイドＰ2が一次のセントロ
イドＰ1に対するセントロイドとして機能する。したが
ってこれセントロイドは階層的である。一つの次数（例
えば次数３）のセントロイドＰは、次の低次（例えば次
数２）のセントロイドＰ2に対するセントロイドとして
機能する。以下、同様である。
【００５７】セントロイドは階層的であるのみならず、
それらは蓄積的（cumulative）でもある。すなわち三次
セントロイドＰは二次のセントロイドｐ2に対するセン
トロイドであるのみならず、一次セントロイドＰ1に対
するセントロイドでもある。
それらは蓄積的（cumulative）でもある。すなわち三次
セントロイドＰは二次のセントロイドｐ2に対するセン
トロイドであるのみならず、一次セントロイドＰ1に対
するセントロイドでもある。
【００５８】６．セントロイドは対角線上にあること。
図１４に示すように、二組の対角線をＦＥＴアレイ上に
重ね合わせることができる。その一組５０は事実上、一
方のＦＥＴ、例えばOUTPUT １、を与えるＦＥＴを接続
する。他方の組５５は事実上、他方の出力、例えば OUT
PUT ２、を与えるＦＥＴを接続する。
重ね合わせることができる。その一組５０は事実上、一
方のＦＥＴ、例えばOUTPUT １、を与えるＦＥＴを接続
する。他方の組５５は事実上、他方の出力、例えば OUT
PUT ２、を与えるＦＥＴを接続する。
【００５９】これら対角線の組は（重ね合わせると）交
差し、もしもアレイが正方形であれば、対角線は直角に
交差する。
差し、もしもアレイが正方形であれば、対角線は直角に
交差する。
【００６０】図示するように対角線はセントロイドと交
差する（煩雑化することを避けるため、数個のセントロ
イドのみを示す）。
差する（煩雑化することを避けるため、数個のセントロ
イドのみを示す）。
【００６１】
７．図７（ａ）の配置が拡散勾配を補償すること。
図７（ａ）のＦＥＴアレイは集積回路（ＩＣ）として製
造することができる。一般に基盤中に導入されたドーパ
ントの濃度がすべての点で一定なわけではない。勾配が
存在する。本技術分野で知られている解決法の一つはト
ランジスタを基盤上のいくつかの位置に分散させること
である。本発明は以下に説明するように、単に分散させ
るよりも良好な補償を与える。
造することができる。一般に基盤中に導入されたドーパ
ントの濃度がすべての点で一定なわけではない。勾配が
存在する。本技術分野で知られている解決法の一つはト
ランジスタを基盤上のいくつかの位置に分散させること
である。本発明は以下に説明するように、単に分散させ
るよりも良好な補償を与える。
【００６２】二次の勾配の説明
図１５は二次の勾配を示す。この図は１６個のボックス
を示すが、各ボックスは基盤上の位置を表わす。各ボッ
クス内の数はボックス中心における濃度を示す。プロッ
ト図は濃度勾配を示す。濃度は位置（location）の平方
にしたがって変化し、したがって、濃度は二次の勾配で
ある（位置を平方するので指数は「２」であり、二次に
相当する）。
を示すが、各ボックスは基盤上の位置を表わす。各ボッ
クス内の数はボックス中心における濃度を示す。プロッ
ト図は濃度勾配を示す。濃度は位置（location）の平方
にしたがって変化し、したがって、濃度は二次の勾配で
ある（位置を平方するので指数は「２」であり、二次に
相当する）。
【００６３】図１６（ａ）は図１５のセルを示すが、セ
ルの半数が点線で示されている。点線のセルは図７
（ｂ）のＦＥＴ２Ａ又は２Ｂに対応し、実線のセルはＦ
ＥＴ１Ａまたは１Ｂに対応する。
ルの半数が点線で示されている。点線のセルは図７
（ｂ）のＦＥＴ２Ａ又は２Ｂに対応し、実線のセルはＦ
ＥＴ１Ａまたは１Ｂに対応する。
【００６４】点線のセルの平均濃度は次式で与えられ
る： （４＋１６＋１＋９＋４＋１６＋１＋９）／８＝６０／
８＝７.５ 実線のセルについても濃度が同一である。
る： （４＋１６＋１＋９＋４＋１６＋１＋９）／８＝６０／
８＝７.５ 実線のセルについても濃度が同一である。
【００６５】このようにしてこの構成では、差動トラン
ジスタの一方のチャンネルにおける平均ドーパント濃度
は７.５である。
ジスタの一方のチャンネルにおける平均ドーパント濃度
は７.５である。
【００６６】さらにこの平均濃度は、セルが濃度勾配に
関して再指向されても変化しない。図１６（ｂ）-
（ｄ）はこの変化しない様子を表わす。
関して再指向されても変化しない。図１６（ｂ）-
（ｄ）はこの変化しない様子を表わす。
【００６７】本発明の平均濃度はＦＥＴをランダムに分
布させるよりも良好であること（二次の勾配が与えられ
たとき） 本差動トランジスタのこれら平均濃度は、二つの差動ト
ランジスタを仮に図１６でランダムに選択するトランジ
スタ構成にしたときよりも、接近する。（図１６では両
者は同一である。）
布させるよりも良好であること（二次の勾配が与えられ
たとき） 本差動トランジスタのこれら平均濃度は、二つの差動ト
ランジスタを仮に図１６でランダムに選択するトランジ
スタ構成にしたときよりも、接近する。（図１６では両
者は同一である。）
【００６８】８．定義
点線の正方形はアレイ内の「奇」位置にあり、実線の正
方形は「偶」位置にあると見做すことができる。図１６
では一つの特定の正方形（したがって当該正方形内のＦ
ＥＴ）はその（行、列）アドレスで同定することができ
る。例えば正方形「１」は（行１、列１）に位置してお
り、一つの正方形「１６」は（行３、列４）位置に位置
しており、もう一つの正方形「１６」は（行４、列４）
位置に位置する。
方形は「偶」位置にあると見做すことができる。図１６
では一つの特定の正方形（したがって当該正方形内のＦ
ＥＴ）はその（行、列）アドレスで同定することができ
る。例えば正方形「１」は（行１、列１）に位置してお
り、一つの正方形「１６」は（行３、列４）位置に位置
しており、もう一つの正方形「１６」は（行４、列４）
位置に位置する。
【００６９】これらの位置は、（行＋列）の和に基づい
て「奇」又は「偶」のいずれかである。例えば、「１」
正方形は偶位置（１＋１＝２）にある。
て「奇」又は「偶」のいずれかである。例えば、「１」
正方形は偶位置（１＋１＝２）にある。
【００７０】本発明の一展望
本発明は、
---ＦＥＴのアレイを与える。
---そのアレイを二つのグループのＦＥＴ（図１６の点
線及び実線で示すもの等）に分割する。 ---各グループのＦＥＴを複合的差動トランジスタ（又
は増幅器）の形に接続する。 ---その結果、図１６に示す勾配に関してアレイの方向
に拘わらず、複合トランジスタは平均チャンネル濃度に
おいてほぼ等しくなる。
線及び実線で示すもの等）に分割する。 ---各グループのＦＥＴを複合的差動トランジスタ（又
は増幅器）の形に接続する。 ---その結果、図１６に示す勾配に関してアレイの方向
に拘わらず、複合トランジスタは平均チャンネル濃度に
おいてほぼ等しくなる。
【００７１】
【効果】本発明は以上説明したように、デジタルトラン
ジスタを組み合わせる構成により、デジタルトランジス
タの長所をもちながら、単一のアナログトランジスタの
ように振る舞うトランジスタを与えることができる。
ジスタを組み合わせる構成により、デジタルトランジス
タの長所をもちながら、単一のアナログトランジスタの
ように振る舞うトランジスタを与えることができる。
【図１】電界効果トランジスタ（ＦＥＴ）を例示する。
【図２】電界効果トランジスタ（ＦＥＴ）を例示する。
【図３】簡単化したＦＥＴ増幅器を例示する。
【図４】ＦＥＴをどのように接続して一つの差動増幅器
にすることができるかを例示する。
にすることができるかを例示する。
【図５】四つのＦＥＴをどのように接続して一つの差動
増幅器にすることができるかを示す（ｂ）と共に、
（ｂ）の装置を簡単化して示す図である（ａ）。
増幅器にすることができるかを示す（ｂ）と共に、
（ｂ）の装置を簡単化して示す図である（ａ）。
【図６】理解を容易にするため図５(ａ)の装置のＦＥＴ
を再配置したものを例示する。
を再配置したものを例示する。
【図７】図５（ｂ）の装置をどのうようにして単一の大
きな差動増幅器にカスケード化することができるかを例
示する（ａ）と共に、（ａ）の装置における二つの異な
るグループのＦＥＴを例示する（ｂ）。その一グループ
は実線で示し、他方は点線で示してある。各グループの
ＦＥＴは単一の複合トランジスタすなわち増幅デバイス
を形成する。
きな差動増幅器にカスケード化することができるかを例
示する（ａ）と共に、（ａ）の装置における二つの異な
るグループのＦＥＴを例示する（ｂ）。その一グループ
は実線で示し、他方は点線で示してある。各グループの
ＦＥＴは単一の複合トランジスタすなわち増幅デバイス
を形成する。
【図８】図７の別の局面を例示する。
【図９】図７の別の局面を例示する。
【図１０】図７の別の局面を例示する。
【図１１】図７の別の局面を例示する。
【図１２】より大きな増幅器にカスケード化することが
できる積立ブロックとして図５の装置をどのように処理
するかを例示する。
できる積立ブロックとして図５の装置をどのように処理
するかを例示する。
【図１３】どのようにしてカスケード化したＦＥＴをセ
ントロイドＰ、Ｐ1、及びＰ2の周囲に配置するかを例示
する。
ントロイドＰ、Ｐ1、及びＰ2の周囲に配置するかを例示
する。
【図１４】対角線上にどのようにセントロイドを配置す
るかを例示する。
るかを例示する。
【図１５】ドーパントの濃度の２次の勾配を例示する。
【図１６】２次の拡散勾配を有する基盤に関し四つの異
なる方向をもつＦＥＴアレイを例示する。
なる方向をもつＦＥＴアレイを例示する。
Ｖss 電圧電源
１Ａ、１Ｂ 各ＦＥＴ対（１Ａ及び１Ｂ）のメンバ
ー Ｐ、Ｐ1、Ｐ2 セントロイド
ー Ｐ、Ｐ1、Ｐ2 セントロイド
─────────────────────────────────────────────────────
フロントページの続き
(73)特許権者 592089054
エヌシーアール インターナショナル
インコーポレイテッド
ＮＣＲ Ｉｎｔｅｒｎａｔｉｏｎａｌ,
Ｉｎｃ.
アメリカ合衆国 45479 オハイオ、デ
イトン サウス パターソン ブールバ
ード 1700
(73)特許権者 595026416
シンバイオス・インコーポレイテッド
アメリカ合衆国 コロラド州 80525
フォート コリンズ ダンフィールド
コート 2001
(72)発明者 ハロルド エス．クラーフツ
アメリカ合衆国 80919 コロラド、コ
ロラド スプリングス、タモーラ ウェ
イ 2575
(56)参考文献 特開 昭59−953（ＪＰ，Ａ)
実開 昭63−16460（ＪＰ，Ｕ)
特公 昭53−675（ＪＰ，Ｂ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/45
Claims (3)
- 【請求項１】 二つのグループに分けられた複数のデジ
タルトランジスタにより構成される集積回路であって、 前記複数のデジタルトランジスタの夫々は、１．５ミク
ロンを越えないチャンネル長を持ち、二つの複合トラン
ジスタを形成するべく一体に接続され、 前記二つのグループを構成する前記複数のデジタルトラ
ンジスタは、当該複数のデジタルトランジスタが形成さ
れる半導体基盤領域における中心点に対して対称となる
ように配置された二つのアナログトランジスタを形成
し、 前記二つの複合トランジスタの少なくとも一つは、一つ
のＦＥＴデバイスのソースが他のＦＥＴデバイスのドレ
インに接続されてなる直列接続された複数のＦＥＴデバ
イスにより構成されたことを特徴とする集積回路。 - 【請求項２】 二つのグループに分けられた複数のデジ
タルトランジスタにより構成される集積回路であって、 前記二つのグループに分けられた複数のデジタルトラン
ジスタは、二つの複合トランジスタを形成するべく一体
に接続され、 前記二つのグループを構成する前記複数のデジタルトラ
ンジスタは、当該複数のデジタルトランジスタが形成さ
れる半導体基盤領域における中心点（以下、「セントロ
イド」という）に対して対称になるように配置された二
つのアナログトランジスタを形成し、 前記二つのアナログトランジスタの組は、前記集積回路
の半導体基盤上に複数組形成され、各組の前記セントロ
イドの中心点に対して対称になるように配置され、 前記二つの複合トランジスタの少なくとも一つは、一つ
のＦＥＴデバイスのソースが他のＦＥＴデバイスのドレ
インに接続されてなる直列接続された複数のＦＥＴデバ
イスにより構成されたことを特徴とする集積回路。 - 【請求項３】 二次元濃度勾配を有するドーパントが分
散された半導体基盤と、 前記基盤上に形成されるデジタルＦＥＴトランジスタの
アレイと、 前記アレイを構成する複数のデジタルＦＥＴトランジス
タは、二つのグループに分かれて二つの複合トランジス
タを構成し、 前記二つの複合トランジスタを構成するデジタルＦＥＴ
トランジスタの夫々は、前記二次元濃度勾配を有するド
ーパントの平均濃度を有するように前記半導体基盤にお
いて物理的に対称となるように接続され、 前記二つの複合トランジスタの少なくとも一は、一つの
ＦＥＴデバイスのソースが他のＦＥＴデバイスのドレイ
ンに接続されてなる直列接続された複数のＦＥＴデバイ
スにより構成された、ことを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US99653492A | 1992-12-24 | 1992-12-24 | |
| US996534 | 1992-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06237129A JPH06237129A (ja) | 1994-08-23 |
| JP3516307B2 true JP3516307B2 (ja) | 2004-04-05 |
Family
ID=25543020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33988693A Expired - Lifetime JP3516307B2 (ja) | 1992-12-24 | 1993-12-07 | デジタルトランジスタで構成される差動アナログトランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5488249A (ja) |
| EP (1) | EP0604170B1 (ja) |
| JP (1) | JP3516307B2 (ja) |
| DE (1) | DE69330594T2 (ja) |
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