JPH0563543A - 入力回路 - Google Patents
入力回路Info
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- JPH0563543A JPH0563543A JP3224132A JP22413291A JPH0563543A JP H0563543 A JPH0563543 A JP H0563543A JP 3224132 A JP3224132 A JP 3224132A JP 22413291 A JP22413291 A JP 22413291A JP H0563543 A JPH0563543 A JP H0563543A
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- input
- voltage
- pmos
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Abstract
(57)【要約】
【目的】 ＴＴＬレベルの入力信号が“Ｈ”レベルのと
きのＣＭＯＳインバータを流れる電源とＧＮＤ間の貫通
電流を減少させ、消費電力の低減化を図る。 【構成】 ダイオード３１ａ，３１ｂの電圧降下によっ
て電源電圧ＶＣＣよりも低レベルの定電圧を、インバー
タ２１中のＰＭＯＳ２１ａのソース電極側ノードＮ１へ
印加する。そのため、入力端子１１に入力されるＴＴＬ
レベルの入力電圧が“Ｈ”レベルの場合、ＮＭＯＳ２１
ｂがオンし、ＰＭＯＳ２１ａが的確にオフ状態となるの
で、該ＰＭＯＳ２１ａに流れる貫通電流を低減できる。
きのＣＭＯＳインバータを流れる電源とＧＮＤ間の貫通
電流を減少させ、消費電力の低減化を図る。 【構成】 ダイオード３１ａ，３１ｂの電圧降下によっ
て電源電圧ＶＣＣよりも低レベルの定電圧を、インバー
タ２１中のＰＭＯＳ２１ａのソース電極側ノードＮ１へ
印加する。そのため、入力端子１１に入力されるＴＴＬ
レベルの入力電圧が“Ｈ”レベルの場合、ＮＭＯＳ２１
ｂがオンし、ＰＭＯＳ２１ａが的確にオフ状態となるの
で、該ＰＭＯＳ２１ａに流れる貫通電流を低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、Ｐチャネル型ＭＯＳト
ランジスタ（以下、ＰＭＯＳという）及びＮチャネル型
ＭＯＳトランジスタ（以下、ＮＭＯＳという）からなる
ＣＭＯＳ（相補型ＭＯＳトランジスタ）、あるいはバイ
ポーラトランジスタとＣＭＯＳで構成されるＢｉ−ＣＭ
ＯＳ技術等で製造される半導体集積回路において、ＴＴ
Ｌ（トランジスタ・トランジスタ・ロジック）レベルの
信号を入力する入力回路に関するものである。
ランジスタ（以下、ＰＭＯＳという）及びＮチャネル型
ＭＯＳトランジスタ（以下、ＮＭＯＳという）からなる
ＣＭＯＳ（相補型ＭＯＳトランジスタ）、あるいはバイ
ポーラトランジスタとＣＭＯＳで構成されるＢｉ−ＣＭ
ＯＳ技術等で製造される半導体集積回路において、ＴＴ
Ｌ（トランジスタ・トランジスタ・ロジック）レベルの
信号を入力する入力回路に関するものである。
【０００２】
【従来の技術】従来、この種の入力回路としては、例え
ば次のような文献に記載されるものがあり、以下その構
成を図を用いて説明する。 文献；「超ＬＳＩデバィスハンドブック」（昭５８−１
１−２８）（株）サイエンスフォーラム、Ｐ．３８７ 図４は、前記文献に記載された従来の入力回路の回路図
である。この入力回路は、ＣＭＯＳあるいはＢｉ−ＣＭ
ＯＳ技術により製造される半導体集積回路内に設けられ
る回路であり、ＴＴＬレベルの信号を入力する入力端子
１を有し、その入力端子１には、ＣＭＯＳ論理回路であ
る２段のＣＭＯＳインバータ２，３が縦続接続され、そ
の出力側に出力端子４が接続されている。
ば次のような文献に記載されるものがあり、以下その構
成を図を用いて説明する。 文献；「超ＬＳＩデバィスハンドブック」（昭５８−１
１−２８）（株）サイエンスフォーラム、Ｐ．３８７ 図４は、前記文献に記載された従来の入力回路の回路図
である。この入力回路は、ＣＭＯＳあるいはＢｉ−ＣＭ
ＯＳ技術により製造される半導体集積回路内に設けられ
る回路であり、ＴＴＬレベルの信号を入力する入力端子
１を有し、その入力端子１には、ＣＭＯＳ論理回路であ
る２段のＣＭＯＳインバータ２，３が縦続接続され、そ
の出力側に出力端子４が接続されている。
【０００３】ＣＭＯＳインバータ２は、ＰＭＯＳ２ａ及
びＮＭＯＳ２ｂが電源電圧ＶＣＣとグランド（以下、Ｇ
ＮＤという）との間に直列接続された構成を成す。同様
に、ＣＭＯＳインバータ３は、電源電圧ＶＣＣとＧＮＤ
との間にＰＭＯＳ３ａ及びＮＭＯＳ３ｂが直列接続され
た構成である。
びＮＭＯＳ２ｂが電源電圧ＶＣＣとグランド（以下、Ｇ
ＮＤという）との間に直列接続された構成を成す。同様
に、ＣＭＯＳインバータ３は、電源電圧ＶＣＣとＧＮＤ
との間にＰＭＯＳ３ａ及びＮＭＯＳ３ｂが直列接続され
た構成である。
【０００４】ＴＴＬレベルの入力信号は、例えば公知の
７４ＬＳ−ＴＴＬでは、“Ｈ”レベルの入力電圧ＶIH＝
２．０Ｖ、“Ｌ”レベルの入力電圧ＶIL＝０．８Ｖであ
るため、ＣＭＯＳインバータ２の入力特性が、入力電圧
ＶIH，ＶILにて論理動作ができるように、論理閾値が調
整して構成されている。
７４ＬＳ−ＴＴＬでは、“Ｈ”レベルの入力電圧ＶIH＝
２．０Ｖ、“Ｌ”レベルの入力電圧ＶIL＝０．８Ｖであ
るため、ＣＭＯＳインバータ２の入力特性が、入力電圧
ＶIH，ＶILにて論理動作ができるように、論理閾値が調
整して構成されている。
【０００５】この種の入力回路では、“Ｈ”レベルの入
力電圧ＶIHが入力端子１に入力されると、それがＣＭＯ
Ｓインバータ２で反転されて“Ｌ”レベルとなり、その
“Ｌ”レベルがＣＭＯＳインバータ３で反転されて
“Ｈ”レベルの出力信号が出力端子４から出力される。
また、“Ｌ”レベルの入力電圧ＶILが入力端子１に入力
されると、それがＣＭＯＳインバータ２で反転されて
“Ｈ”レベルとなり、さらにそれがＣＭＯＳインバータ
３で反転されて“Ｌ”レベルの出力信号が出力端子４か
ら出力される。
力電圧ＶIHが入力端子１に入力されると、それがＣＭＯ
Ｓインバータ２で反転されて“Ｌ”レベルとなり、その
“Ｌ”レベルがＣＭＯＳインバータ３で反転されて
“Ｈ”レベルの出力信号が出力端子４から出力される。
また、“Ｌ”レベルの入力電圧ＶILが入力端子１に入力
されると、それがＣＭＯＳインバータ２で反転されて
“Ｈ”レベルとなり、さらにそれがＣＭＯＳインバータ
３で反転されて“Ｌ”レベルの出力信号が出力端子４か
ら出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の入力回路では、次のような課題があった。
成の入力回路では、次のような課題があった。
【０００７】図４の入力回路では、ＴＴＬ入力レベルが
“Ｈ”レベル入力電圧ＶIH（≒２Ｖ）であるときにＰＭ
ＯＳ２ａがオフ状態とならない。これは、一般にＰＭＯ
Ｓのスレッショルド電圧が約−０．８Ｖ程度であり、電
源電圧ＶＣＣが５Ｖ、ＧＮＤが０Ｖのとき、ＰＭＯＳ２
ａのゲート・ソース間電圧Ｖｇｓが−３Ｖとなり、スレ
ッショルド電圧を負極性で越えているためである。
“Ｈ”レベル入力電圧ＶIH（≒２Ｖ）であるときにＰＭ
ＯＳ２ａがオフ状態とならない。これは、一般にＰＭＯ
Ｓのスレッショルド電圧が約−０．８Ｖ程度であり、電
源電圧ＶＣＣが５Ｖ、ＧＮＤが０Ｖのとき、ＰＭＯＳ２
ａのゲート・ソース間電圧Ｖｇｓが−３Ｖとなり、スレ
ッショルド電圧を負極性で越えているためである。
【０００８】従って、入力レベルが“Ｈ”レベル入力電
圧ＶIHのときには、ＮＭＯＳ２ｂがオン状態になるが、
ＰＭＯＳ２ａがオフ状態とならないため、電源電圧ＶＣ
ＣからＧＮＤへ、ＰＭＯＳ２ａ及びＮＭＯＳ２ｂを通し
て大きな貫通電流が流れ、消費電流が増大するという問
題があり、それを解決することが困難であった。
圧ＶIHのときには、ＮＭＯＳ２ｂがオン状態になるが、
ＰＭＯＳ２ａがオフ状態とならないため、電源電圧ＶＣ
ＣからＧＮＤへ、ＰＭＯＳ２ａ及びＮＭＯＳ２ｂを通し
て大きな貫通電流が流れ、消費電流が増大するという問
題があり、それを解決することが困難であった。
【０００９】本発明は、前記従来技術が持っていた課題
として、ＰＭＯＳ及びＮＭＯＳ間に貫通電流が流れて消
費電流が増大するという点について解決した入力回路を
提供するものである。
として、ＰＭＯＳ及びＮＭＯＳ間に貫通電流が流れて消
費電流が増大するという点について解決した入力回路を
提供するものである。
【００１０】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ＰＭＯＳ及びＮＭＯＳからなる少く
とも１つ以上のＣＭＯＳ論理回路で構成され、ＴＴＬレ
ベルの信号を入力する入力回路において、電源電圧を降
圧して前記ＰＭＯＳに印加する電圧降下手段と、前記電
圧降下手段の出力電流をＧＮＤへ流す電流経路とを、設
けている。
を解決するために、ＰＭＯＳ及びＮＭＯＳからなる少く
とも１つ以上のＣＭＯＳ論理回路で構成され、ＴＴＬレ
ベルの信号を入力する入力回路において、電源電圧を降
圧して前記ＰＭＯＳに印加する電圧降下手段と、前記電
圧降下手段の出力電流をＧＮＤへ流す電流経路とを、設
けている。
【００１１】第２の発明では、第１の発明において、前
記ＰＭＯＳをＰ型半導体基板中のＮウエル領域内に形成
し、前記電圧降下手段を１段または複数段のダイオード
で構成し、さらに前記電流経路を抵抗手段で構成してい
る。
記ＰＭＯＳをＰ型半導体基板中のＮウエル領域内に形成
し、前記電圧降下手段を１段または複数段のダイオード
で構成し、さらに前記電流経路を抵抗手段で構成してい
る。
【００１２】
【作用】第１の発明によれば、以上のように入力回路を
構成したので、ＴＴＬレベルの“Ｈ”レベル電圧が入力
されると、それがＣＭＯＳ論理回路を通して出力され
る。“Ｈ”レベルの入力電圧のときには、入力側のＣＭ
ＯＳ論理回路中のＮＭＯＳがオン状態となるが、そのと
き電圧降下手段によって電源電圧よりも低レベルの電圧
がＰＭＯＳに印加されているので、該ＰＭＯＳをオフ状
態、もしくはオフに近い状態にでき、該ＰＭＯＳに流れ
る電流（貫通電流）を減少させ、消費電力の低減化が図
れる。
構成したので、ＴＴＬレベルの“Ｈ”レベル電圧が入力
されると、それがＣＭＯＳ論理回路を通して出力され
る。“Ｈ”レベルの入力電圧のときには、入力側のＣＭ
ＯＳ論理回路中のＮＭＯＳがオン状態となるが、そのと
き電圧降下手段によって電源電圧よりも低レベルの電圧
がＰＭＯＳに印加されているので、該ＰＭＯＳをオフ状
態、もしくはオフに近い状態にでき、該ＰＭＯＳに流れ
る電流（貫通電流）を減少させ、消費電力の低減化が図
れる。
【００１３】第２の発明によれば、電圧降下手段である
ダイオードは、その電圧降下によって電源電圧よりも低
レベルの定電圧をＣＭＯＳ論理回路中のＰＭＯＳに印加
する。これにより、ＣＭＯＳ論理回路中のＮＭＯＳがオ
ンのときに、ＰＭＯＳがオフ状態、もしくはオフに近い
状態となり、該ＰＭＯＳに流れる貫通電流の低減化が図
れる。従って、前記課題を解決できるのである。
ダイオードは、その電圧降下によって電源電圧よりも低
レベルの定電圧をＣＭＯＳ論理回路中のＰＭＯＳに印加
する。これにより、ＣＭＯＳ論理回路中のＮＭＯＳがオ
ンのときに、ＰＭＯＳがオフ状態、もしくはオフに近い
状態となり、該ＰＭＯＳに流れる貫通電流の低減化が図
れる。従って、前記課題を解決できるのである。
【００１４】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す入力回路の回路図
である。この入力回路は、ＴＴＬレベルの信号を入力す
る入力端子１１と出力端子１２とを有し、その入力端子
１１及び出力端子１２間には、ＣＭＯＳ論理回路である
２段のＣＭＯＳインバータ２１，２２が縦続接続されて
いる。ＣＭＯＳインバータ２１は、入力端子１１にゲー
ト電極が共通接続されたＰＭＯＳ２１ａ及びＮＭＯＳ２
１ｂを有し、そのＰＭＯＳ２１ａ及びＮＭＯＳ２１ｂの
ドレイン電極が相互に接続され、そのＰＭＯＳ２１ａの
バルク電極がソース電極に接続され、さらにそのＮＭＯ
Ｓ２１ｂのソース電極がＧＮＤ（０Ｖ）に接続されてい
る。
である。この入力回路は、ＴＴＬレベルの信号を入力す
る入力端子１１と出力端子１２とを有し、その入力端子
１１及び出力端子１２間には、ＣＭＯＳ論理回路である
２段のＣＭＯＳインバータ２１，２２が縦続接続されて
いる。ＣＭＯＳインバータ２１は、入力端子１１にゲー
ト電極が共通接続されたＰＭＯＳ２１ａ及びＮＭＯＳ２
１ｂを有し、そのＰＭＯＳ２１ａ及びＮＭＯＳ２１ｂの
ドレイン電極が相互に接続され、そのＰＭＯＳ２１ａの
バルク電極がソース電極に接続され、さらにそのＮＭＯ
Ｓ２１ｂのソース電極がＧＮＤ（０Ｖ）に接続されてい
る。
【００１５】同様に、ＣＭＯＳ２２は、ＣＭＯＳ２１の
出力側にゲート電極が共通接続されたＰＭＯＳ２２ａ及
びＮＭＯＳ２２ｂを有し、そのＰＭＯＳ２２ａ及びＮＭ
ＯＳ２２ｂのドレイン電極が出力端子１２に共通接続さ
れ、該ＰＭＯＳ２２ａのバルク電極がソース電極に接続
され、さらに該ＮＭＯＳ２２ｂのソース電極がＧＮＤに
接続されている。
出力側にゲート電極が共通接続されたＰＭＯＳ２２ａ及
びＮＭＯＳ２２ｂを有し、そのＰＭＯＳ２２ａ及びＮＭ
ＯＳ２２ｂのドレイン電極が出力端子１２に共通接続さ
れ、該ＰＭＯＳ２２ａのバルク電極がソース電極に接続
され、さらに該ＮＭＯＳ２２ｂのソース電極がＧＮＤに
接続されている。
【００１６】電源電圧ＶＣＣ（５Ｖ）とＰＭＯＳ２１ａ
のソース電極側ノードＮ１との間には、電圧降下手段を
構成する２段のダイオード３１ａ，３１ｂが順方向に直
列接続されている。同様に、電源電圧ＶＣＣとＰＭＯＳ
２２ａのソース電極側ノードＮ２との間には、電圧降下
手段を構成する１段のダイオード３２ａが順方向に接続
されている。
のソース電極側ノードＮ１との間には、電圧降下手段を
構成する２段のダイオード３１ａ，３１ｂが順方向に直
列接続されている。同様に、電源電圧ＶＣＣとＰＭＯＳ
２２ａのソース電極側ノードＮ２との間には、電圧降下
手段を構成する１段のダイオード３２ａが順方向に接続
されている。
【００１７】さらに、ダイオード３１ｂのカソード側ノ
ードＮ１とＧＮＤとの間には、電流経路を構成する抵抗
４１が接続されている。同様に、ダイオード３２ａのカ
ソード側ノードＮ２とＧＮＤとの間には、電流経路を構
成する抵抗４２が接続されている。
ードＮ１とＧＮＤとの間には、電流経路を構成する抵抗
４１が接続されている。同様に、ダイオード３２ａのカ
ソード側ノードＮ２とＧＮＤとの間には、電流経路を構
成する抵抗４２が接続されている。
【００１８】この入力回路は、例えばＮウエル領域を有
するＰ型半導体基板上にＣＭＯＳあるいはＢｉ−ＣＭＯ
Ｓ半導体集積回路で形成され、ＰＭＯＳ２１ａとＰＭＯ
Ｓ２２ａはそれぞれ独立したＮウエル領域内に形成さ
れ、ダイオード３１ａ，３１ｂ及びダイオード３２ａに
よる電圧降下により、それぞれ異なるバルク電位を持っ
ている。
するＰ型半導体基板上にＣＭＯＳあるいはＢｉ−ＣＭＯ
Ｓ半導体集積回路で形成され、ＰＭＯＳ２１ａとＰＭＯ
Ｓ２２ａはそれぞれ独立したＮウエル領域内に形成さ
れ、ダイオード３１ａ，３１ｂ及びダイオード３２ａに
よる電圧降下により、それぞれ異なるバルク電位を持っ
ている。
【００１９】ダイオード３１ａ，３１ｂ，３２ａには、
抵抗４１，４２によって定常的に微少な電流が流れてい
るため、その各ダイオード３１ａ，３１ｂ，３２ａはそ
のアノード電極・カソード電極間にそれぞれ約０．８Ｖ
の電圧降下を発生する。その結果、ダイオード３１ｂの
カソード電極側ノードＮ１は、定常的に、ＶＣＣ（５
Ｖ）−２×０．８Ｖ＝３．４Ｖの電圧となる。ダイオー
ド３２ａのカソード電極側ノードＮ２は、定常的に、Ｖ
ＣＣ（５Ｖ）−０．８Ｖ＝４．２Ｖの電圧となる。
抵抗４１，４２によって定常的に微少な電流が流れてい
るため、その各ダイオード３１ａ，３１ｂ，３２ａはそ
のアノード電極・カソード電極間にそれぞれ約０．８Ｖ
の電圧降下を発生する。その結果、ダイオード３１ｂの
カソード電極側ノードＮ１は、定常的に、ＶＣＣ（５
Ｖ）−２×０．８Ｖ＝３．４Ｖの電圧となる。ダイオー
ド３２ａのカソード電極側ノードＮ２は、定常的に、Ｖ
ＣＣ（５Ｖ）−０．８Ｖ＝４．２Ｖの電圧となる。
【００２０】ＰＭＯＳ２１ａのソース電極側ノードＮ１
は３．４Ｖ、ＰＭＯＳ２２ａのソース電極側ノードＮ２
は４．２Ｖであるので、インバータ２１，２２はそれぞ
れ電源電圧が３．４Ｖ，４．２Ｖで動作するインバータ
と等価である。インバータ２１の論理閾値は、ＴＴＬレ
ベルの“Ｈ”レベル入力電圧ＶIHと“Ｌ”レベル入力電
圧ＶILとの間となるように設定されている。
は３．４Ｖ、ＰＭＯＳ２２ａのソース電極側ノードＮ２
は４．２Ｖであるので、インバータ２１，２２はそれぞ
れ電源電圧が３．４Ｖ，４．２Ｖで動作するインバータ
と等価である。インバータ２１の論理閾値は、ＴＴＬレ
ベルの“Ｈ”レベル入力電圧ＶIHと“Ｌ”レベル入力電
圧ＶILとの間となるように設定されている。
【００２１】次に、この入力回路の論理動作を説明す
る。入力端子１１に入力されるＴＴＬレベルの“Ｌ”レ
ベル入力電圧ＶILが０．８Ｖであるとき、インバータ２
１の出力は“Ｈ”レベルの３．４Ｖとなり、それがイン
バータ２２で反転されて“Ｌ”レベルの０Ｖとなり、そ
れが出力端子１２から出力される。
る。入力端子１１に入力されるＴＴＬレベルの“Ｌ”レ
ベル入力電圧ＶILが０．８Ｖであるとき、インバータ２
１の出力は“Ｈ”レベルの３．４Ｖとなり、それがイン
バータ２２で反転されて“Ｌ”レベルの０Ｖとなり、そ
れが出力端子１２から出力される。
【００２２】入力端子１１に入力されるＴＴＬ“Ｈ”レ
ベルの入力電圧ＶIHが２．０Ｖであるとき、それがイン
バータ２１で反転されて“Ｌ”レベルのほぼ０Ｖとな
り、さらにそれがインバータ２２で反転されて“Ｈ”レ
ベルの４．２Ｖとなり、それが出力端子１２から出力さ
れる。
ベルの入力電圧ＶIHが２．０Ｖであるとき、それがイン
バータ２１で反転されて“Ｌ”レベルのほぼ０Ｖとな
り、さらにそれがインバータ２２で反転されて“Ｈ”レ
ベルの４．２Ｖとなり、それが出力端子１２から出力さ
れる。
【００２３】次に、図１の入力回路が従来の図４の入力
回路に比べて貫通電流が小さくなる理由について説明す
る。図１の入力回路において、入力端子１１にＴＴＬ
“Ｈ”レベルの入力電圧ＶIH（＝２Ｖ）が入力されてい
るとき、ＮＭＯＳ２１ｂがオン状態となるため、インバ
ータ２１の出力が“Ｌ”レベルとなる。このとき、ＰＭ
ＯＳ２１ａのゲート・ソース間電圧Ｖｇｓが該ＰＭＯＳ
２１ａの閾値電圧（約−０．８Ｖ）を負極性で越えてい
れば、該ＰＭＯＳ２１ａは完全にオフ状態とはならず、
ＮＭＯＳ２１ｂを介して貫通電流が流れることになる。
この貫通電流は、ＴＴＬ“Ｈ”レベル電圧入力時のＰＭ
ＯＳ２１ａのゲート・ソース間電圧Ｖｇｓが負極性で大
きければ、それに依存して貫通電流も大きくなる。
回路に比べて貫通電流が小さくなる理由について説明す
る。図１の入力回路において、入力端子１１にＴＴＬ
“Ｈ”レベルの入力電圧ＶIH（＝２Ｖ）が入力されてい
るとき、ＮＭＯＳ２１ｂがオン状態となるため、インバ
ータ２１の出力が“Ｌ”レベルとなる。このとき、ＰＭ
ＯＳ２１ａのゲート・ソース間電圧Ｖｇｓが該ＰＭＯＳ
２１ａの閾値電圧（約−０．８Ｖ）を負極性で越えてい
れば、該ＰＭＯＳ２１ａは完全にオフ状態とはならず、
ＮＭＯＳ２１ｂを介して貫通電流が流れることになる。
この貫通電流は、ＴＴＬ“Ｈ”レベル電圧入力時のＰＭ
ＯＳ２１ａのゲート・ソース間電圧Ｖｇｓが負極性で大
きければ、それに依存して貫通電流も大きくなる。
【００２４】図１の入力回路の場合、ＴＴＬ“Ｈ”レベ
ルの入力電圧ＶIH（＝２．０Ｖ）が入力されるとき、Ｐ
ＭＯＳ２１ａのゲート・ソース間電圧Ｖｇｓが−１．４
Ｖである。これと同じ条件での図４の従来の入力回路の
場合、ＰＭＯＳ２ａのゲート・ソース間電圧Ｖｇｓは−
３．０Ｖである。そのため、図１の入力回路では、ゲー
ト・ソース間電圧Ｖｇｓが負極性で１．６Ｖ小さくなっ
ているため、従来の入力回路に比べて貫通電流が小さく
なる。
ルの入力電圧ＶIH（＝２．０Ｖ）が入力されるとき、Ｐ
ＭＯＳ２１ａのゲート・ソース間電圧Ｖｇｓが−１．４
Ｖである。これと同じ条件での図４の従来の入力回路の
場合、ＰＭＯＳ２ａのゲート・ソース間電圧Ｖｇｓは−
３．０Ｖである。そのため、図１の入力回路では、ゲー
ト・ソース間電圧Ｖｇｓが負極性で１．６Ｖ小さくなっ
ているため、従来の入力回路に比べて貫通電流が小さく
なる。
【００２５】また、図１の入力回路において、入力端子
１１のＴＴＬ“Ｌ”レベルの入力電圧ＶIL（＝０．８
Ｖ）のとき、インバータ２１の出力が“Ｈ”レベル（＝
３．４Ｖ）となる。このとき、インバータ２２のＮＭＯ
Ｓ２２ｂはオン状態となり、該インバータ２２の出力が
“Ｌ”レベル（＝０Ｖ）となる。ところが、このときの
ＰＭＯＳ２２ａのゲート・ソース間電圧Ｖｇｓが−０．
８Ｖであり、該ＰＭＯＳ２２ａの閾値電圧と同一の電圧
であるため、該ＰＭＯＳ２２ａがオフ状態であり、イン
バータ２２には貫通電流が流れない。
１１のＴＴＬ“Ｌ”レベルの入力電圧ＶIL（＝０．８
Ｖ）のとき、インバータ２１の出力が“Ｈ”レベル（＝
３．４Ｖ）となる。このとき、インバータ２２のＮＭＯ
Ｓ２２ｂはオン状態となり、該インバータ２２の出力が
“Ｌ”レベル（＝０Ｖ）となる。ところが、このときの
ＰＭＯＳ２２ａのゲート・ソース間電圧Ｖｇｓが−０．
８Ｖであり、該ＰＭＯＳ２２ａの閾値電圧と同一の電圧
であるため、該ＰＭＯＳ２２ａがオフ状態であり、イン
バータ２２には貫通電流が流れない。
【００２６】なお、図１の入力回路は、従来の図４の入
力回路に対して抵抗４１，４２による電流経路が付加さ
れている。しかし、この電流経路に流される電流は、各
ダイオード３１ａ，３１ｂ，３２ａが約０．８Ｖの電圧
降下を発生させるだけの電流量を流しておけばよい。そ
のため、従来の図４の入力回路におけるインバータ２に
流れる貫通電流量に対して充分に小さい電流量でよい。
力回路に対して抵抗４１，４２による電流経路が付加さ
れている。しかし、この電流経路に流される電流は、各
ダイオード３１ａ，３１ｂ，３２ａが約０．８Ｖの電圧
降下を発生させるだけの電流量を流しておけばよい。そ
のため、従来の図４の入力回路におけるインバータ２に
流れる貫通電流量に対して充分に小さい電流量でよい。
【００２７】以上のように、この第１の実施例によれ
ば、電圧降下手段であるダイオード３１ａ，３１ｂをノ
ードＮ１側に接続すると共に、ダイオード３２ａをノー
ドＮ２側に接続し、それらのノードＮ１，Ｎ２とＧＮＤ
間に抵抗４１，４２からなる電流経路を設けたので、電
源電圧ＶＣＣよりも低いレベルの定電圧をノードＮ１に
加えることができる。そのため、ＴＴＬレベルの“Ｈ”
レベル入力電圧ＶIHが入力端子１１に入力され、ＮＭＯ
Ｓ２１ｂがオンするときのＰＭＯＳ２１ａに流れる電流
（貫通電流）を低減でき、消費電力を従来よりも減少さ
せることが可能となる。
ば、電圧降下手段であるダイオード３１ａ，３１ｂをノ
ードＮ１側に接続すると共に、ダイオード３２ａをノー
ドＮ２側に接続し、それらのノードＮ１，Ｎ２とＧＮＤ
間に抵抗４１，４２からなる電流経路を設けたので、電
源電圧ＶＣＣよりも低いレベルの定電圧をノードＮ１に
加えることができる。そのため、ＴＴＬレベルの“Ｈ”
レベル入力電圧ＶIHが入力端子１１に入力され、ＮＭＯ
Ｓ２１ｂがオンするときのＰＭＯＳ２１ａに流れる電流
（貫通電流）を低減でき、消費電力を従来よりも減少さ
せることが可能となる。
【００２８】第２の実施例 図２は、本発明の第２の実施例を示す入力回路の回路図
であり、第１の実施例を示す図１中の要素と共通の要素
には共通の符号が付されている。
であり、第１の実施例を示す図１中の要素と共通の要素
には共通の符号が付されている。
【００２９】この入力回路は、インバートタイプ（反転
形）の回路であり、入力端子１１と出力端子１２との間
に、図１に示す２段のＣＭＯＳインバータ２１，２２に
代えて、３段のＣＭＯＳインバータ２１，２２，２３が
縦続接続されている。これらの各ＣＭＯＳインバータ２
１，２２，２３は、図１と同様に、ＰＭＯＳ２１ａ，２
２ａ，２３ａとＮＭＯＳ２１ｂ，２２ｂ，２３ｂとの直
列接続でそれぞれ構成されている。
形）の回路であり、入力端子１１と出力端子１２との間
に、図１に示す２段のＣＭＯＳインバータ２１，２２に
代えて、３段のＣＭＯＳインバータ２１，２２，２３が
縦続接続されている。これらの各ＣＭＯＳインバータ２
１，２２，２３は、図１と同様に、ＰＭＯＳ２１ａ，２
２ａ，２３ａとＮＭＯＳ２１ｂ，２２ｂ，２３ｂとの直
列接続でそれぞれ構成されている。
【００３０】電源電圧ＶＣＣ（５Ｖ）とＰＭＯＳ２１ａ
のソース電極側ノードＮ１との間には、電圧降圧手段で
ある３段のダイオード３１ａ，３１ｂ，３１ｃが順方向
に接続されている。同様に、電源電圧ＶＣＣとＰＭＯＳ
２２ａのソース電極側ノードＮ２との間には、２段のダ
イオード３２ａ，３２ｂが順方向に接続され、さらに電
源電圧ＶＣＣとＰＭＯＳ２３ａのソース電極側ノードＮ
３との間には、１段のダイオード３３ａが順方向に接続
されている。各ノードＮ１，Ｎ２，Ｎ３とＧＮＤ（０
Ｖ）との間には、電流経路を構成する抵抗４１，４２，
４３がそれぞれ接続されている。
のソース電極側ノードＮ１との間には、電圧降圧手段で
ある３段のダイオード３１ａ，３１ｂ，３１ｃが順方向
に接続されている。同様に、電源電圧ＶＣＣとＰＭＯＳ
２２ａのソース電極側ノードＮ２との間には、２段のダ
イオード３２ａ，３２ｂが順方向に接続され、さらに電
源電圧ＶＣＣとＰＭＯＳ２３ａのソース電極側ノードＮ
３との間には、１段のダイオード３３ａが順方向に接続
されている。各ノードＮ１，Ｎ２，Ｎ３とＧＮＤ（０
Ｖ）との間には、電流経路を構成する抵抗４１，４２，
４３がそれぞれ接続されている。
【００３１】この入力回路では、ＴＴＬレベルの“Ｈ”
レベル入力電圧ＶIHが入力端子１１に入力されると、そ
れがインバータ２１で反転されて“Ｌ”レベルとなり、
その“Ｌ”レベルがインバータ２２で反転されて“Ｈ”
レベルとなり、さらにインバータ２３で反転されて
“Ｈ”レベルの出力電圧が出力端子１２から出力され
る。同様に、ＴＴＬレベルの“Ｌ”レベル入力電圧ＶIL
が入力端子１１に入力されると、それがインバータ２
１，２２，２３で順次反転されて“Ｌ”レベルの出力電
圧が出力端子１２から出力される。
レベル入力電圧ＶIHが入力端子１１に入力されると、そ
れがインバータ２１で反転されて“Ｌ”レベルとなり、
その“Ｌ”レベルがインバータ２２で反転されて“Ｈ”
レベルとなり、さらにインバータ２３で反転されて
“Ｈ”レベルの出力電圧が出力端子１２から出力され
る。同様に、ＴＴＬレベルの“Ｌ”レベル入力電圧ＶIL
が入力端子１１に入力されると、それがインバータ２
１，２２，２３で順次反転されて“Ｌ”レベルの出力電
圧が出力端子１２から出力される。
【００３２】この入力回路では、電源電圧ＶＣＣ（５
Ｖ）とノードＮ１との間に３段のダイオード３１ａ，３
１ｂ，３３ｃが接続されているので、電源電圧ＶＣＣ
（５Ｖ）よりも低い約２．６Ｖの定電圧がノードＮ１に
印加されるため、ＮＭＯＳ２１ｂのオン状態時のＰＭＯ
Ｓ２１ａに流れる電流（貫通電流）をさらに小さくする
ことができ、それによって消費電力をより低減できる。
Ｖ）とノードＮ１との間に３段のダイオード３１ａ，３
１ｂ，３３ｃが接続されているので、電源電圧ＶＣＣ
（５Ｖ）よりも低い約２．６Ｖの定電圧がノードＮ１に
印加されるため、ＮＭＯＳ２１ｂのオン状態時のＰＭＯ
Ｓ２１ａに流れる電流（貫通電流）をさらに小さくする
ことができ、それによって消費電力をより低減できる。
【００３３】第３の実施例 図３は、本発明の第３の実施例を示す入力回路の回路図
であり、第１の実施例を示す図１中の要素と共通の要素
には共通の符号が付されている。この入力回路は、２つ
のＴＴＬレベルの入力端子１１−１，１１−２を有し、
論理ＡＮＤ処理機能を有する回路であり、図２のインバ
ータ２１に代えて、２個のインバータ２１−１，２１−
２が設けられている。
であり、第１の実施例を示す図１中の要素と共通の要素
には共通の符号が付されている。この入力回路は、２つ
のＴＴＬレベルの入力端子１１−１，１１−２を有し、
論理ＡＮＤ処理機能を有する回路であり、図２のインバ
ータ２１に代えて、２個のインバータ２１−１，２１−
２が設けられている。
【００３４】インバータ２１−１は入力端子１１−２に
ゲート電極が共通接続されたＰＭＯＳ２１ａ−１及びＮ
ＭＯＳ２１ｂ−２で構成され、またインバータ２１−２
は入力端子１１−１にゲート電極が共通接続されたＰＭ
ＯＳ２１ａ−２及びＮＭＯＳ２１ｂ−１で構成されてい
る。ノードＮ１にはＰＭＯＳ２１ａ−１，２１ａ−２の
ソース電極が並列接続され、それらのドレイン電極側
が、直列接続されたＮＭＯＳ２１ｂ−１，２１ｂ−２を
介してＧＮＤ（０Ｖ）に接続されている。
ゲート電極が共通接続されたＰＭＯＳ２１ａ−１及びＮ
ＭＯＳ２１ｂ−２で構成され、またインバータ２１−２
は入力端子１１−１にゲート電極が共通接続されたＰＭ
ＯＳ２１ａ−２及びＮＭＯＳ２１ｂ−１で構成されてい
る。ノードＮ１にはＰＭＯＳ２１ａ−１，２１ａ−２の
ソース電極が並列接続され、それらのドレイン電極側
が、直列接続されたＮＭＯＳ２１ｂ−１，２１ｂ−２を
介してＧＮＤ（０Ｖ）に接続されている。
【００３５】この入力回路では、入力端子１１−１，１
１−２に入力されるＴＴＬレベルの信号が共に“Ｈ”レ
ベルのとき、ＰＭＯＳ２１ａ−１，２１ａ−２がオフ状
態となり、ＮＭＯＳ２１ｂ−１，２１ｂ−２がオン状態
となって該インバータ２１−１，２１−２の出力が
“Ｌ”レベルとなり、それがインバータ２２で反転され
て“Ｈ”レベルの出力電圧が出力端子１２から出力され
る。
１−２に入力されるＴＴＬレベルの信号が共に“Ｈ”レ
ベルのとき、ＰＭＯＳ２１ａ−１，２１ａ−２がオフ状
態となり、ＮＭＯＳ２１ｂ−１，２１ｂ−２がオン状態
となって該インバータ２１−１，２１−２の出力が
“Ｌ”レベルとなり、それがインバータ２２で反転され
て“Ｈ”レベルの出力電圧が出力端子１２から出力され
る。
【００３６】ＴＴＬレベルの入力信号のいずれか一方が
“Ｈ”レベルで、他方が“Ｌ”レベルのときには、イン
バータ２１−１，２１−２の出力が“Ｈ”レベルとな
り、それがインバータ２２で反転されて“Ｌ”レベルの
出力電圧が出力端子１２から出力される。
“Ｈ”レベルで、他方が“Ｌ”レベルのときには、イン
バータ２１−１，２１−２の出力が“Ｈ”レベルとな
り、それがインバータ２２で反転されて“Ｌ”レベルの
出力電圧が出力端子１２から出力される。
【００３７】このように、論理ＡＮＤ処理機能を有する
入力回路において、電源電圧ＶＣＣ（５Ｖ）とノードＮ
１との間に、電圧降下手段である２段のダイオード３１
ａ，３１ｂを設けたので、電源電圧ＶＣＣよりも低いレ
ベルの定電圧をノードＮ１に加えることができる。その
ため、ＮＭＯＳ２１ｂ−１，２１ｂ−２のオン時のＰＭ
ＯＳ２１ａ−１，２１ａ−２に流れる電流（貫通電流）
を低減でき、それによって低消費電力化が図れる。
入力回路において、電源電圧ＶＣＣ（５Ｖ）とノードＮ
１との間に、電圧降下手段である２段のダイオード３１
ａ，３１ｂを設けたので、電源電圧ＶＣＣよりも低いレ
ベルの定電圧をノードＮ１に加えることができる。その
ため、ＮＭＯＳ２１ｂ−１，２１ｂ−２のオン時のＰＭ
ＯＳ２１ａ−１，２１ａ−２に流れる電流（貫通電流）
を低減でき、それによって低消費電力化が図れる。
【００３８】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。例えば、ＣＭＯＳ論理回路を
構成するＣＭＯＳインバータは、図示以外の任意の段数
に設定してもよい。さらに、電圧降下手段はダイオード
で構成したが、それらのダイオードの段数を任意の段数
に設定したり、あるいはそのダイオードに代えてＭＯＳ
トランジスタ等を用いて構成することも可能である。さ
らに、電圧降下手段の出力電流をＧＮＤへ流す電流経路
は、抵抗で構成したが、それらを負荷ＭＯＳ等の他の手
段で構成してもよい。
種々の変形が可能である。例えば、ＣＭＯＳ論理回路を
構成するＣＭＯＳインバータは、図示以外の任意の段数
に設定してもよい。さらに、電圧降下手段はダイオード
で構成したが、それらのダイオードの段数を任意の段数
に設定したり、あるいはそのダイオードに代えてＭＯＳ
トランジスタ等を用いて構成することも可能である。さ
らに、電圧降下手段の出力電流をＧＮＤへ流す電流経路
は、抵抗で構成したが、それらを負荷ＭＯＳ等の他の手
段で構成してもよい。
【００３９】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、電圧降下手段により、電源電圧を降圧してＣ
ＭＯＳ論理回路を構成するＰＭＯＳに印加し、さらにそ
の電圧降下手段の出力電流を電流経路を介してＧＮＤへ
流すようにしたので、電源電圧よりも低いレベルの定電
圧をＰＭＯＳ側に印加できる。そのため、ＣＭＯＳ論理
回路を構成するＮＭＯＳのオン時のＰＭＯＳに流れる電
流（貫通電流）を低減でき、それによって消費電力量を
低減させることが可能となる。
によれば、電圧降下手段により、電源電圧を降圧してＣ
ＭＯＳ論理回路を構成するＰＭＯＳに印加し、さらにそ
の電圧降下手段の出力電流を電流経路を介してＧＮＤへ
流すようにしたので、電源電圧よりも低いレベルの定電
圧をＰＭＯＳ側に印加できる。そのため、ＣＭＯＳ論理
回路を構成するＮＭＯＳのオン時のＰＭＯＳに流れる電
流（貫通電流）を低減でき、それによって消費電力量を
低減させることが可能となる。
【００４０】第２の発明によれば、ＣＭＯＳ論理回路を
構成するＰＭＯＳをＰ型半導体基板中のＮウエル領域内
に形成したので、該Ｎウエル領域内に形成されるＰＭＯ
Ｓはそれぞれ異なるバルク電位に持つことが可能とな
り、それらのＰＭＯＳに接続されるダイオードによって
電源電圧よりも低いレベルの定電圧をその各ＰＭＯＳの
ソースまたはドレインに印加することができる。従っ
て、簡単な回路構成で的確に、ＰＭＯＳに流れる貫通電
流を低減できる。
構成するＰＭＯＳをＰ型半導体基板中のＮウエル領域内
に形成したので、該Ｎウエル領域内に形成されるＰＭＯ
Ｓはそれぞれ異なるバルク電位に持つことが可能とな
り、それらのＰＭＯＳに接続されるダイオードによって
電源電圧よりも低いレベルの定電圧をその各ＰＭＯＳの
ソースまたはドレインに印加することができる。従っ
て、簡単な回路構成で的確に、ＰＭＯＳに流れる貫通電
流を低減できる。
【図１】本発明の第１の実施例を示す入力回路の回路図
である。
である。
【図２】本発明の第２の実施例を示す入力回路の回路図
である。
である。
【図３】本発明の第３の実施例を示す入力回路の回路図
である。
である。
【図４】従来の入力回路の回路図である。
１，１１，１１−１，１１−２
入力端子 ４，１２
出力端子 ２，３，２１，２１−１，２１−２，２２，２３
ＣＭＯＳインバータ ２ａ，３ａ，２１ａ，２１ａ−１，２１ａ−２，２２
ａ，２３ａ ＰＭＯＳ ２ｂ，３ｂ，２１ｂ，２１ｂ−１，２１ｂ−２，２２
ｂ，２３ｂ ＮＭＯＳ ３１ａ〜３１ｃ，３２ａ，３２ｂ，３３ａ
ダイオード ４１，４２，４３
抵抗
入力端子 ４，１２
出力端子 ２，３，２１，２１−１，２１−２，２２，２３
ＣＭＯＳインバータ ２ａ，３ａ，２１ａ，２１ａ−１，２１ａ−２，２２
ａ，２３ａ ＰＭＯＳ ２ｂ，３ｂ，２１ｂ，２１ｂ−１，２１ｂ−２，２２
ｂ，２３ｂ ＮＭＯＳ ３１ａ〜３１ｃ，３２ａ，３２ｂ，３３ａ
ダイオード ４１，４２，４３
抵抗
Claims (2)
- 【請求項１】 Ｐチャネル型ＭＯＳトランジスタ及びＮ
チャネル型ＭＯＳトランジスタからなる少なくとも１つ
以上のＣＭＯＳ論理回路で構成され、ＴＴＬレベルの信
号を入力する入力回路において、 電源電圧を降圧して前記Ｐチャネル型ＭＯＳトランジス
タに印加する電圧降下手段と、 前記電圧降下手段の出力電流をグランドへ流す電流経路
とを、 設けたことを特徴とする入力回路。 - 【請求項２】 請求項１記載の入力回路において、 前記Ｐチャネル型ＭＯＳトランジスタはＰ型半導体基板
中のＮウエル領域内に形成され、 前記電圧降下手段は１段または複数段のダイオードで構
成され、 前記電流経路は抵抗手段で構成された入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224132A JPH0563543A (ja) | 1991-09-04 | 1991-09-04 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224132A JPH0563543A (ja) | 1991-09-04 | 1991-09-04 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563543A true JPH0563543A (ja) | 1993-03-12 |
Family
ID=16809048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224132A Pending JPH0563543A (ja) | 1991-09-04 | 1991-09-04 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563543A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19706069C1 (de) * | 1997-02-17 | 1998-07-02 | Siemens Ag | Integrierte Buffer-Schaltung |
| US6069491A (en) * | 1997-02-17 | 2000-05-30 | Siemens Aktiengesellschaft | Integrated buffer circuit |
| US8593178B2 (en) | 2011-08-16 | 2013-11-26 | Kabushiki Kaisha Toshiba | CMOS logic circuit |
-
1991
- 1991-09-04 JP JP3224132A patent/JPH0563543A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19706069C1 (de) * | 1997-02-17 | 1998-07-02 | Siemens Ag | Integrierte Buffer-Schaltung |
| US6069491A (en) * | 1997-02-17 | 2000-05-30 | Siemens Aktiengesellschaft | Integrated buffer circuit |
| US8593178B2 (en) | 2011-08-16 | 2013-11-26 | Kabushiki Kaisha Toshiba | CMOS logic circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010619 |