JPH0470003A - Ｒｓフリップフロップ回路 - Google Patents
Ｒｓフリップフロップ回路Info
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- JPH0470003A JPH0470003A JP2180905A JP18090590A JPH0470003A JP H0470003 A JPH0470003 A JP H0470003A JP 2180905 A JP2180905 A JP 2180905A JP 18090590 A JP18090590 A JP 18090590A JP H0470003 A JPH0470003 A JP H0470003A
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- mos transistor
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- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000000694 effects Effects 0.000 abstract description 9
- 230000006378 damage Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲ３７９７１７０７１回路に関し、特に半導体
集積回路で実現されたＲＳフリ１．プフリップ回路に関
する。
集積回路で実現されたＲＳフリ１．プフリップ回路に関
する。
従来の半導体集積回路におけるＲＳフリ、ノブフロップ
回路の回路図を第２図に示す。第２図に示すように、２
人力ＮＡＮＤ回路１４の出力を２人力ＮＡＮＤ回路１５
の入力へ、２人力ＮＡＮＤ回路１５の出力を２人力ＮＡ
ＮＤ回路１４の入力へとたすき掛けにしてＲＳフリップ
フロ・ノブ回路を楕成し、セット端子１に論理値で０”
、リセ・ノド端子２に論理値で“′１゛′が入力される
と、出力端子３は論理値で“１”、出力端子４は論理値
で°゛０”が出力され、セット端子１に論理値で“１”
、リセット端子２に論理値で“０″が入力されると出力
端子３は論理値で“′０′”、出力端子４は論理値で°
“１′′が出力され、セット端子１に論理値で“’１”
、リセット端子２に論理値で”１“が入力されると前の
状態を保持するような回路構成となっていた。
回路の回路図を第２図に示す。第２図に示すように、２
人力ＮＡＮＤ回路１４の出力を２人力ＮＡＮＤ回路１５
の入力へ、２人力ＮＡＮＤ回路１５の出力を２人力ＮＡ
ＮＤ回路１４の入力へとたすき掛けにしてＲＳフリップ
フロ・ノブ回路を楕成し、セット端子１に論理値で０”
、リセ・ノド端子２に論理値で“′１゛′が入力される
と、出力端子３は論理値で“１”、出力端子４は論理値
で°゛０”が出力され、セット端子１に論理値で“１”
、リセット端子２に論理値で“０″が入力されると出力
端子３は論理値で“′０′”、出力端子４は論理値で°
“１′′が出力され、セット端子１に論理値で“’１”
、リセット端子２に論理値で”１“が入力されると前の
状態を保持するような回路構成となっていた。
上述した従来のＲ３７９７１７０７１回路は、セット端
子またはリセット端子にグリッチノイズか入力されると
Ｒ３７９７１７０７１回路に保持されているデータが破
壊されるという欠点がある。
子またはリセット端子にグリッチノイズか入力されると
Ｒ３７９７１７０７１回路に保持されているデータが破
壊されるという欠点がある。
本発明のＲ３７９７１７０７１回路は、第１゜第２．第
３および第４のＰチャネル型ＭＯＳトランジスタのそれ
ぞれのソース電極を正電源に、かつそれぞれのサブスト
レート電極を制御端子に接続し、第１．第２．第３およ
び第４のＮチャネル型Ｍｏ３）ランジスタのうちの第１
および第３のＮチャネル型ＭＯＳトランジスタのそれぞ
れのサブスト−レート電極を負電源に接続し第２および
第４のＮチャネル型Ｍｏ８）ランジスタのそれぞれのサ
ブストレート電極とソース電極を負電源に接続するとと
もに前記第１のＮチャネル型ＭＯＳトランジスタのソー
ス電極と前記第２のＮチャネルｚ７Ｍｏｓ＋−ランジス
タのドレイン電極ならびに前記第３ＯＮチヤネル型ＭＯ
Ｓトランジスタのソース電極と前記第４のＮチャネル型
ＭＯＳトランジスタのドレイン電極をそれぞれ接続し、
前記第１のＰチャネル型ＭＯＳトランジスタのゲート電
極と前記第１のＮチャネル型Ｍｏ３）ランジスタのゲー
ト電極をセット端子に接続し、前記第３のＰチャネル型
ＭＯ８）ランジスタと前記第３のＮチャネル型Ｍｏ５Ｉ
−ランジスタのゲート電極をリセット端子に接続し、前
記第１および第２のＰチャネル型ＭＯ８Ｉ−ランジスタ
のドレイン電極と前記第１のＮチャネル型ＭＯＳトラン
ジスタのドレイン電極と前記第４のＰチャネル型ＭＯＳ
トランジスタおよび前記第４のＮチャネル型Ｍｏ５）ラ
ンジスタのゲート電極とを第１の出力端子に接続し、前
記第２のＰチャネル型ＭＯＳトランジスタおよび前記第
２のＮチャネル型ＭＯＳトランジスタののゲート電極な
らびに前記第３．前記第４のＰチャネル型ＭＯ５）−ラ
ンジスタおよび前記第３のＮチャネル型Ｍｏ８）ランジ
スタのドレイン電極を第２の出力端子に接続した構成を
有する。
３および第４のＰチャネル型ＭＯＳトランジスタのそれ
ぞれのソース電極を正電源に、かつそれぞれのサブスト
レート電極を制御端子に接続し、第１．第２．第３およ
び第４のＮチャネル型Ｍｏ３）ランジスタのうちの第１
および第３のＮチャネル型ＭＯＳトランジスタのそれぞ
れのサブスト−レート電極を負電源に接続し第２および
第４のＮチャネル型Ｍｏ８）ランジスタのそれぞれのサ
ブストレート電極とソース電極を負電源に接続するとと
もに前記第１のＮチャネル型ＭＯＳトランジスタのソー
ス電極と前記第２のＮチャネルｚ７Ｍｏｓ＋−ランジス
タのドレイン電極ならびに前記第３ＯＮチヤネル型ＭＯ
Ｓトランジスタのソース電極と前記第４のＮチャネル型
ＭＯＳトランジスタのドレイン電極をそれぞれ接続し、
前記第１のＰチャネル型ＭＯＳトランジスタのゲート電
極と前記第１のＮチャネル型Ｍｏ３）ランジスタのゲー
ト電極をセット端子に接続し、前記第３のＰチャネル型
ＭＯ８）ランジスタと前記第３のＮチャネル型Ｍｏ５Ｉ
−ランジスタのゲート電極をリセット端子に接続し、前
記第１および第２のＰチャネル型ＭＯ８Ｉ−ランジスタ
のドレイン電極と前記第１のＮチャネル型ＭＯＳトラン
ジスタのドレイン電極と前記第４のＰチャネル型ＭＯＳ
トランジスタおよび前記第４のＮチャネル型Ｍｏ５）ラ
ンジスタのゲート電極とを第１の出力端子に接続し、前
記第２のＰチャネル型ＭＯＳトランジスタおよび前記第
２のＮチャネル型ＭＯＳトランジスタののゲート電極な
らびに前記第３．前記第４のＰチャネル型ＭＯ５）−ラ
ンジスタおよび前記第３のＮチャネル型Ｍｏ８）ランジ
スタのドレイン電極を第２の出力端子に接続した構成を
有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、セット端子
１と、リセット端子２と、第１の出力端子３と、第２の
出力端子４と、制御入力を受ける制御端子５と、第１の
Ｐチャネル型ＭＯＳ）−ランジスタロと、第２のＰチャ
ネル型ＭＯＳトランジスタ７と、第３のＰチャネル型Ｍ
ＯＳトランジスタ１０と、第４のＰチャネル型ＭＯＳト
ランジスタ１１と、第１のＮチャネル型ＭＯＳ）ランジ
スタ８と、第２のＮチャネル型ＭＯＳトランジスタつと
、第３のＮチャネル型ＭＯＳトランジスタ１２および第
４のＮチャネル型Ｍｏ３）−ランジスタ１３とを備えて
構成される。
１と、リセット端子２と、第１の出力端子３と、第２の
出力端子４と、制御入力を受ける制御端子５と、第１の
Ｐチャネル型ＭＯＳ）−ランジスタロと、第２のＰチャ
ネル型ＭＯＳトランジスタ７と、第３のＰチャネル型Ｍ
ＯＳトランジスタ１０と、第４のＰチャネル型ＭＯＳト
ランジスタ１１と、第１のＮチャネル型ＭＯＳ）ランジ
スタ８と、第２のＮチャネル型ＭＯＳトランジスタつと
、第３のＮチャネル型ＭＯＳトランジスタ１２および第
４のＮチャネル型Ｍｏ３）−ランジスタ１３とを備えて
構成される。
次に、第１図の実施例の動作について説明する。
Ｍｏ３）ランジスタは、サブストレート中に拡散によっ
てソース電極、ドレイン電極を形成し、このサブストレ
ート中に絶縁物を介して金属を蒸着してゲート電極が形
成される。Ｍｏ５）ランジスタは、ゲート電極とソース
電極間の電位によりゲート電極下のチャネルを通る電流
を制御してトランジスタ動作をする。サブストレートに
逆バイアス方向に電圧を印加することによりＭｏ５）ラ
ンジスタのチャネルコンダクタンスが変調される。
てソース電極、ドレイン電極を形成し、このサブストレ
ート中に絶縁物を介して金属を蒸着してゲート電極が形
成される。Ｍｏ５）ランジスタは、ゲート電極とソース
電極間の電位によりゲート電極下のチャネルを通る電流
を制御してトランジスタ動作をする。サブストレートに
逆バイアス方向に電圧を印加することによりＭｏ５）ラ
ンジスタのチャネルコンダクタンスが変調される。
この効果はバックゲート効果として知られている。
通常サブストレートは、ＭＯＳトランジスタのソース電
極あるいは電源電圧に接続して逆バイアスを印加してお
く０本発明はこのＭＯＳトランジスタのバックゲート効
果に着目し、Ｐチャネル型ＭＯＳトランジスタのサブス
トレートの電圧を制御することによりグリッチノイズに
よるＲ３７９１７０７１回路に保持されているデータの
破壊を防ぐことをその基本的特徴としている。
極あるいは電源電圧に接続して逆バイアスを印加してお
く０本発明はこのＭＯＳトランジスタのバックゲート効
果に着目し、Ｐチャネル型ＭＯＳトランジスタのサブス
トレートの電圧を制御することによりグリッチノイズに
よるＲ３７９１７０７１回路に保持されているデータの
破壊を防ぐことをその基本的特徴としている。
いまＭｏ３）ランジスタのドレイン電流を■。、ゲート
電圧をＶ。、ドレイン電圧をＶＤ、Ｌきい値電圧をＶ７
とすると、ＩＤはＶａ 、ＶＴ 、 ＶＤの間数であり
５ 工。は（１）式で与えられる。
電圧をＶ。、ドレイン電圧をＶＤ、Ｌきい値電圧をＶ７
とすると、ＩＤはＶａ 、ＶＴ 、 ＶＤの間数であり
５ 工。は（１）式で与えられる。
Ｉｏ＝＝β（（Ｖｏ ＶＴ＞ＶＤ ＶＤ２／２）・
・・・・・・・・・・・・・・・（１）ここでβは定数
である６ バックゲートバイアス電圧をＶＢＧとすると、ＶＴとＶ
ＢＧの関係は（２）式のようになる。
・・・・・・・・・・・・・・・（１）ここでβは定数
である６ バックゲートバイアス電圧をＶＢＧとすると、ＶＴとＶ
ＢＧの関係は（２）式のようになる。
Ｖ ｔ −Ｋ、 ０ ＋ Ｋ １（２φＦ 十Ｖ Ｂ
ｅ ） １ ／２・・・・・・・・・・・・・・・・・
・（２）ここでＫ。、に１は定数、φはフェルミ電位で
ある。
ｅ ） １ ／２・・・・・・・・・・・・・・・・・
・（２）ここでＫ。、に１は定数、φはフェルミ電位で
ある。
（２）式よりＶＢＧの絶対値が増加するとＭＯＳオラン
ジスタのしきい値電圧ＶＴは増加する。ｒ。
ジスタのしきい値電圧ＶＴは増加する。ｒ。
は（２）式を（１）式に代入して（３）式で表される。
ＩＤ＝β（（ｖｏ −＜ＫＯ＋に１ （２φ、＋ＶＢ
Ｇ） ”２） ｌ ＶＤ Ｖｏ２／ ２ ） ・””
’−（３）（３）式は、ＭＯＳトランジスタのバックゲ
ートバイアスＶＢ□を制御することによりＩＤを変化さ
せることができることを示している。Ｍｏ３）−ランジ
スタのスイッチング速度は電流駆動能力に比例する。Ｖ
ＢＧが増加するとＩＤは減少しスイッチング速度は遅く
なる。逆にＶＢ（３が減少すると■。
Ｇ） ”２） ｌ ＶＤ Ｖｏ２／ ２ ） ・””
’−（３）（３）式は、ＭＯＳトランジスタのバックゲ
ートバイアスＶＢ□を制御することによりＩＤを変化さ
せることができることを示している。Ｍｏ３）−ランジ
スタのスイッチング速度は電流駆動能力に比例する。Ｖ
ＢＧが増加するとＩＤは減少しスイッチング速度は遅く
なる。逆にＶＢ（３が減少すると■。
は増加しスイッチング速度は速くなる。
制御端子５を介してＰチャネル型ＭＯＳトランジスタ６
．７．１０．１１のサブストレートを一定の正電位にバ
イアスすればバックゲート効果が生じ、Ｐチャネル型Ｍ
ＯＳトランジスタ６．７．１０．１１のドレイン電流が
減少し、これに伴い正電源ＶＤＤから第１の出力端子３
、第２の出力端子４に流れる充ｔｔ流も減少する。した
がって、セット端子１まなはリセット端子２が論理値で
０”となる時間がＰチャネル型ＭＯＳトランジスタ６．
７．１０．１１のスイッチング速度に比べて短い場合は
、第１の出力端子３、第２の出力端子４の電位は十分に
低下せず前の状態の電位を維持しデータが破壊されない
。
．７．１０．１１のサブストレートを一定の正電位にバ
イアスすればバックゲート効果が生じ、Ｐチャネル型Ｍ
ＯＳトランジスタ６．７．１０．１１のドレイン電流が
減少し、これに伴い正電源ＶＤＤから第１の出力端子３
、第２の出力端子４に流れる充ｔｔ流も減少する。した
がって、セット端子１まなはリセット端子２が論理値で
０”となる時間がＰチャネル型ＭＯＳトランジスタ６．
７．１０．１１のスイッチング速度に比べて短い場合は
、第１の出力端子３、第２の出力端子４の電位は十分に
低下せず前の状態の電位を維持しデータが破壊されない
。
以上説明したように本発明は、ＭＯＳ）ランジスタのバ
ックゲート効果を応用してＰチャネル型ＭＯＳトランジ
スタのバックゲートバイアス電圧を制御することにより
、グリッチノイズによる８８７９７１７０１１回路に保
持されているデータの破壊を防ぐことができるという効
果がある。
ックゲート効果を応用してＰチャネル型ＭＯＳトランジ
スタのバックゲートバイアス電圧を制御することにより
、グリッチノイズによる８８７９７１７０１１回路に保
持されているデータの破壊を防ぐことができるという効
果がある。
第１図は本発明の８８７９７１７０１１回路の一実施例
を示す回路図、第２図は従来のＲ３７９７１７０７１回
路の回路図である。 １・・・セット端子、２・・リセット端子、３・・・第
１の出力端子、４・・・第２の出力端子、５・・・制御
端子、６．７．１０．１１・・・Ｐチャネル型ＭＯＳト
ランジスタ、８．９．１２．１３・・・Ｎチャネル型Ｍ
ＯＳトランジスタ、１４．１５・・・２人力ＮＡＮＤ回
路。
を示す回路図、第２図は従来のＲ３７９７１７０７１回
路の回路図である。 １・・・セット端子、２・・リセット端子、３・・・第
１の出力端子、４・・・第２の出力端子、５・・・制御
端子、６．７．１０．１１・・・Ｐチャネル型ＭＯＳト
ランジスタ、８．９．１２．１３・・・Ｎチャネル型Ｍ
ＯＳトランジスタ、１４．１５・・・２人力ＮＡＮＤ回
路。
Claims (1)
- 第１、第２、第３および第４のＰチャネル型ＭＯＳトラ
ンジスタのそれぞれのソース電極を正電源に、かつそれ
ぞれのサブストレート電極を制御端子に接続し、第１、
第２、第３および第４のＮチャネル型ＭＯＳトランジス
タのうちの第１および第３のＮチャネル型ＭＯＳトラン
ジスタのそれぞれのサブストーレート電極を負電源に接
続し第２および第４のＮチャネル型ＭＯＳトランジスタ
のそれぞれのサブストレート電極とソース電極を負電源
に接続するとともに前記第１のＮチャネル型ＭＯＳトラ
ンジスタのソース電極と前記第２のＮチャネル型ＭＯＳ
トランジスタのドレイン電極ならびに前記第３のＮチャ
ネル型ＭＯＳトランジスタのソース電極と前記第４のＮ
チャネル型ＭＯＳトランジスタのドレイン電極をそれぞ
れ接続し、前記第１のＰチャネル型ＭＯＳトランジスタ
のゲート電極と前記第１のＮチャネル型ＭＯＳトランジ
スタのゲート電極をセット端子に接続し、前記第３のＰ
チャネル型ＭＯＳトランジスタと前記第３のＮチャネル
型ＭＯＳトランジスタのゲート電極をリセット端子に接
続し、前記第１および第２のＰチャネル型ＭＯＳトラン
ジスタのドレイン電極と前記第１のＮチャネル型ＭＯＳ
トランジスタのドレイン電極と前記第４のＰチャネル型
ＭＯＳトランジスタおよび前記第４のＮチャネル型ＭＯ
Ｓトランジスタのゲート電極とを第１の出力端子に接続
し、前記第２のＰチャネル型ＭＯＳトランジスタおよび
前記第２のＮチャネル型ＭＯＳトランジスタののゲート
電極ならびに前記第３、前記第４のＰチャネル型ＭＯＳ
トランジスタおよび前記第３のＮチャネル型ＭＯＳトラ
ンジスタのドレイン電極を第２の出力端子に接続して成
ることを特徴とするＲＳフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180905A JPH0470003A (ja) | 1990-07-09 | 1990-07-09 | Ｒｓフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180905A JPH0470003A (ja) | 1990-07-09 | 1990-07-09 | Ｒｓフリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0470003A true JPH0470003A (ja) | 1992-03-05 |
Family
ID=16091357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2180905A Pending JPH0470003A (ja) | 1990-07-09 | 1990-07-09 | Ｒｓフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0470003A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7656195B2 (en) | 2006-12-28 | 2010-02-02 | Fujitsu Microelectronics Limited | Latch circuit, flip-flop circuit including the same, and logic circuit |
| US8289053B2 (en) | 2008-07-30 | 2012-10-16 | Sharp Kabushiki Kaisha | Comparator circuit and display device provided with the same |
| US8873825B2 (en) | 2012-02-22 | 2014-10-28 | Impul's Zakrytoe Akcionernoe Obshchestvo | Method of noise reduction in digital X-rayograms |
-
1990
- 1990-07-09 JP JP2180905A patent/JPH0470003A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7656195B2 (en) | 2006-12-28 | 2010-02-02 | Fujitsu Microelectronics Limited | Latch circuit, flip-flop circuit including the same, and logic circuit |
| US8289053B2 (en) | 2008-07-30 | 2012-10-16 | Sharp Kabushiki Kaisha | Comparator circuit and display device provided with the same |
| US8873825B2 (en) | 2012-02-22 | 2014-10-28 | Impul's Zakrytoe Akcionernoe Obshchestvo | Method of noise reduction in digital X-rayograms |
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