JPH07191065A - 集積コンパレータ回路 - Google Patents
集積コンパレータ回路Info
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- JPH07191065A JPH07191065A JP6284489A JP28448994A JPH07191065A JP H07191065 A JPH07191065 A JP H07191065A JP 6284489 A JP6284489 A JP 6284489A JP 28448994 A JP28448994 A JP 28448994A JP H07191065 A JPH07191065 A JP H07191065A
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- Japan
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- mosfet
- terminal
- mosfets
- comparator circuit
- integrated comparator
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 Ｃ‐ＭＯＳ技術より簡単なＮ‐ＭＯＳまたは
Ｐ‐ＭＯＳ技術で製造できる集積コンパレータ回路を提
供する。 【構成】 作動電圧に対する第１の端子５と第１の入力
端子８との間に接続されている第１および第２のＭＯＳ
ＦＥＴ１、２から成る直列回路と、作動電圧に対する第
３の端子３と第４の端子４との間に接続されている第３
および第４のＭＯＳＦＥＴ３、４を有するインバータ段
と、一方では第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴ
との間の節点１０と他方では第４のＭＯＳＦＥＴのゲー
ト端子との間の接続とを有し、第２のＭＯＳＦＥＴ２の
伝達特性曲線が第４のＭＯＳＦＥＴ４の伝達特性曲線よ
りも急峻であり、また第２および第４のＭＯＳＦＥＴが
エンハンスメント形ＭＯＳＦＥＴである集積コンパレー
タ回路において、第１および第３のＭＯＳＦＥＴ１、３
がディプレッション形ＭＯＳＦＥＴであり、またすべて
のＭＯＳＦＥＴが等しいチャネル形式である。
Ｐ‐ＭＯＳ技術で製造できる集積コンパレータ回路を提
供する。 【構成】 作動電圧に対する第１の端子５と第１の入力
端子８との間に接続されている第１および第２のＭＯＳ
ＦＥＴ１、２から成る直列回路と、作動電圧に対する第
３の端子３と第４の端子４との間に接続されている第３
および第４のＭＯＳＦＥＴ３、４を有するインバータ段
と、一方では第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴ
との間の節点１０と他方では第４のＭＯＳＦＥＴのゲー
ト端子との間の接続とを有し、第２のＭＯＳＦＥＴ２の
伝達特性曲線が第４のＭＯＳＦＥＴ４の伝達特性曲線よ
りも急峻であり、また第２および第４のＭＯＳＦＥＴが
エンハンスメント形ＭＯＳＦＥＴである集積コンパレー
タ回路において、第１および第３のＭＯＳＦＥＴ１、３
がディプレッション形ＭＯＳＦＥＴであり、またすべて
のＭＯＳＦＥＴが等しいチャネル形式である。
Description
【０００１】
【産業上の利用分野】本発明は、作動電圧に対する第１
の端子と第１の入力端子との間に接続されている第１お
よび第２のＭＯＳＦＥＴから成る直列回路と、作動電圧
に対する第３の端子と第４の端子との間に接続されてい
る第３および第４のＭＯＳＦＥＴを有するインバータ段
と、一方では第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴ
との間の節点と他方では第４のＭＯＳＦＥＴのゲート端
子との間の接続とを有し、第２のＭＯＳＦＥＴの伝達特
性曲線が第４のＭＯＳＦＥＴの伝達特性曲線よりも急峻
であり、また第２および第４のＭＯＳＦＥＴがエンハン
スメント形ＭＯＳＦＥＴである集積コンパレータ回路に
関する。
の端子と第１の入力端子との間に接続されている第１お
よび第２のＭＯＳＦＥＴから成る直列回路と、作動電圧
に対する第３の端子と第４の端子との間に接続されてい
る第３および第４のＭＯＳＦＥＴを有するインバータ段
と、一方では第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴ
との間の節点と他方では第４のＭＯＳＦＥＴのゲート端
子との間の接続とを有し、第２のＭＯＳＦＥＴの伝達特
性曲線が第４のＭＯＳＦＥＴの伝達特性曲線よりも急峻
であり、また第２および第４のＭＯＳＦＥＴがエンハン
スメント形ＭＯＳＦＥＴである集積コンパレータ回路に
関する。
【０００２】
【従来の技術】このような回路装置はたとえばドイツ特
許第 4138860号の対象である。そこに記載されているコ
ンパレータ回路はインバータ段にも直列回路にも両チャ
ネル形式のＭＯＳＦＥＴを有する。このことはＮ‐ＭＯ
ＳまたはＰ‐ＭＯＳテクノロジーよりも複雑なＣ‐ＭＯ
Ｓテクノロジーの使用を必要とする。
許第 4138860号の対象である。そこに記載されているコ
ンパレータ回路はインバータ段にも直列回路にも両チャ
ネル形式のＭＯＳＦＥＴを有する。このことはＮ‐ＭＯ
ＳまたはＰ‐ＭＯＳテクノロジーよりも複雑なＣ‐ＭＯ
Ｓテクノロジーの使用を必要とする。
【０００３】
【発明が解決しようとする課題】本発明の課題は、上記
形式の集積コンパレータ回路であって、上記のより簡単
なテクノロジーの１つで製造され得る集積コンパレータ
回路を提供することにある。
形式の集積コンパレータ回路であって、上記のより簡単
なテクノロジーの１つで製造され得る集積コンパレータ
回路を提供することにある。
【０００４】
【課題を解決するための手段】この課題は、 ａ）第１および第３のＭＯＳＦＥＴがディプレッション
形ＭＯＳＦＥＴであり、 ｂ）すべてのＭＯＳＦＥＴが等しいチャネル形式である ことにより解決される。
形ＭＯＳＦＥＴであり、 ｂ）すべてのＭＯＳＦＥＴが等しいチャネル形式である ことにより解決される。
【０００５】本発明の実施態様は請求項２以下にあげら
れている。
れている。
【０００６】
【実施例】以下、図１に示されている好ましい実施例に
より本発明を一層詳細に説明する。本発明回路の作用は
図２のグラフにより説明される。
より本発明を一層詳細に説明する。本発明回路の作用は
図２のグラフにより説明される。
【０００７】図１による集積コンパレータ回路はｎチャ
ネル‐ディプレッション形ＭＯＳＦＥＴ３およびｎチャ
ネル‐エンハンスメント形ＭＯＳＦＥＴ４を有するイン
バータ段を含んでいる。ＭＯＳＦＥＴ３のソース端子Ｓ
はＭＯＳＦＥＴ４のドレイン端子Ｄと接続されている。
ＭＯＳＦＥＴ３のドレイン端子Ｄは供給電圧＋ＶDDに対
する第１の端子５と接続されており、またＭＯＳＦＥＴ
４のソース端子ｓは接地電位に対する第２の端子６と接
続されている。ＭＯＳＦＥＴ３のソース端子ＳおよびＭ
ＯＳＦＥＴ４のドレイン端子Ｄは出力端子７と接続され
ている。集積コンパレータ回路はさらに、ｎチャネル‐
ディプレッション形ＭＯＳＦＥＴ１およびｎチャネル‐
エンハンスメント形ＭＯＳＦＥＴ２から成る直列回路を
含んでいる。ＭＯＳＦＥＴ１のソース端子ＳはＭＯＳＦ
ＥＴ２のドレイン端子Ｄと接続されている。ＭＯＳＦＥ
Ｔ１のドレイン端子Ｄは第１の端子５と接続されてお
り、またＭＯＳＦＥＴ２のソース端子は第１の入力端子
８と接続されている。他方の入力端子９は端子６と等し
い電位、たとえば接地電位にある。ＭＯＳＦＥＴ１と２
との間の節点１０はインバータ段のＭＯＳＦＥＴ４のゲ
ート端子Ｇと接続されている。
ネル‐ディプレッション形ＭＯＳＦＥＴ３およびｎチャ
ネル‐エンハンスメント形ＭＯＳＦＥＴ４を有するイン
バータ段を含んでいる。ＭＯＳＦＥＴ３のソース端子Ｓ
はＭＯＳＦＥＴ４のドレイン端子Ｄと接続されている。
ＭＯＳＦＥＴ３のドレイン端子Ｄは供給電圧＋ＶDDに対
する第１の端子５と接続されており、またＭＯＳＦＥＴ
４のソース端子ｓは接地電位に対する第２の端子６と接
続されている。ＭＯＳＦＥＴ３のソース端子ＳおよびＭ
ＯＳＦＥＴ４のドレイン端子Ｄは出力端子７と接続され
ている。集積コンパレータ回路はさらに、ｎチャネル‐
ディプレッション形ＭＯＳＦＥＴ１およびｎチャネル‐
エンハンスメント形ＭＯＳＦＥＴ２から成る直列回路を
含んでいる。ＭＯＳＦＥＴ１のソース端子ＳはＭＯＳＦ
ＥＴ２のドレイン端子Ｄと接続されている。ＭＯＳＦＥ
Ｔ１のドレイン端子Ｄは第１の端子５と接続されてお
り、またＭＯＳＦＥＴ２のソース端子は第１の入力端子
８と接続されている。他方の入力端子９は端子６と等し
い電位、たとえば接地電位にある。ＭＯＳＦＥＴ１と２
との間の節点１０はインバータ段のＭＯＳＦＥＴ４のゲ
ート端子Ｇと接続されている。
【０００８】ＭＯＳＦＥＴ１および３のゲート端子Ｇは
それぞれそれらのソース端子Ｓと接続されていてよく、
または固定電位にある。すべてのＭＯＳＦＥＴは、その
つどのＭＯＳＦＥＴのソース端子Ｓもしくは図示されて
いるように接地電位と接続されている基板端子Ｂを有す
る。最後にあげた実施例は、図２と結び付けて以下に説
明するように、ＭＯＳＦＥＴ１および３の伝達特性曲線
に関して区別される。
それぞれそれらのソース端子Ｓと接続されていてよく、
または固定電位にある。すべてのＭＯＳＦＥＴは、その
つどのＭＯＳＦＥＴのソース端子Ｓもしくは図示されて
いるように接地電位と接続されている基板端子Ｂを有す
る。最後にあげた実施例は、図２と結び付けて以下に説
明するように、ＭＯＳＦＥＴ１および３の伝達特性曲線
に関して区別される。
【０００９】集積コンパレータ回路の作用を説明するた
め、最初に比較すべき電圧がＵe ＝０であることを前提
とする。その場合、入力端子８は電圧Ｕe を供給する制
御段を介して接地電位にある。基板端子Ｂがソース端子
Ｓと、またゲート端子Ｇがソース端子Ｓと接続されてい
る第１の実施例の場合には、ＭＯＳＦＥＴ１および３は
電流源としてより高い値ＵDSにおいて作用する。ＭＯＳ
ＦＥＴ１、２および３、４はいま、Ｕe ＝０ボルトにお
いて節点１０にＭＯＳＦＥＴ４を遮断状態に保つ電圧が
生ずるようにディメンジョニングされている。それによ
ってＭＯＳＦＥＴ３は低い抵抗を有する。なぜならば、
その動作点がそのＩD ／ＵDS特性の急峻な部分に位置す
るからである。従って出力端７に、ほぼ電圧ＵDDに相当
する高い出力電圧が現れる。入力端子８、９に電圧Ｕe
＞０が与えられると、節点１０における電圧はＭＯＳＦ
ＥＴ１と２との間の分圧比に相応して上昇する。
め、最初に比較すべき電圧がＵe ＝０であることを前提
とする。その場合、入力端子８は電圧Ｕe を供給する制
御段を介して接地電位にある。基板端子Ｂがソース端子
Ｓと、またゲート端子Ｇがソース端子Ｓと接続されてい
る第１の実施例の場合には、ＭＯＳＦＥＴ１および３は
電流源としてより高い値ＵDSにおいて作用する。ＭＯＳ
ＦＥＴ１、２および３、４はいま、Ｕe ＝０ボルトにお
いて節点１０にＭＯＳＦＥＴ４を遮断状態に保つ電圧が
生ずるようにディメンジョニングされている。それによ
ってＭＯＳＦＥＴ３は低い抵抗を有する。なぜならば、
その動作点がそのＩD ／ＵDS特性の急峻な部分に位置す
るからである。従って出力端７に、ほぼ電圧ＵDDに相当
する高い出力電圧が現れる。入力端子８、９に電圧Ｕe
＞０が与えられると、節点１０における電圧はＭＯＳＦ
ＥＴ１と２との間の分圧比に相応して上昇する。
【００１０】ＭＯＳＦＥＴ４のカットオフ電圧を超過る
と、ＭＯＳＦＥＴ４これは導通状態に制御され、また出
力端７における電圧が低下する。いまＭＯＳＦＥＴ３は
電流源として作用し、その動作点はいまそのＩD ／ＵDS
特性の飽和範囲内にある。こうして出力端７における電
圧降下は、入力端子８、９に電圧Ｕe ＞０が与えられて
いることを信号化する。端子７と６との間の電圧Ｕa は
シュミットトリガーに供給され、その出力信号レベル
は、それらが論理“０”または論理“１”に相当するよ
うに選ばれている。
と、ＭＯＳＦＥＴ４これは導通状態に制御され、また出
力端７における電圧が低下する。いまＭＯＳＦＥＴ３は
電流源として作用し、その動作点はいまそのＩD ／ＵDS
特性の飽和範囲内にある。こうして出力端７における電
圧降下は、入力端子８、９に電圧Ｕe ＞０が与えられて
いることを信号化する。端子７と６との間の電圧Ｕa は
シュミットトリガーに供給され、その出力信号レベル
は、それらが論理“０”または論理“１”に相当するよ
うに選ばれている。
【００１１】コンパレータ回路の定められた応答しきい
を設定するため、ＭＯＳＦＥＴ４の伝達特性曲線ＩD ／
ＵGSはＭＯＳＦＥＴ２のそれよりも平らに設定される。
このことはたとえばチャネル長とチャネル幅との種々の
比により達成され得る。ＭＯＳＦＥＴ１および３の伝達
特性曲線は、図２に示されているように等しいが、場合
によっては等しくなくてもよい。
を設定するため、ＭＯＳＦＥＴ４の伝達特性曲線ＩD ／
ＵGSはＭＯＳＦＥＴ２のそれよりも平らに設定される。
このことはたとえばチャネル長とチャネル幅との種々の
比により達成され得る。ＭＯＳＦＥＴ１および３の伝達
特性曲線は、図２に示されているように等しいが、場合
によっては等しくなくてもよい。
【００１２】図２には４つのＭＯＳＦＥＴの伝達特性曲
線が示されている。入力電圧Ｕe が０に等しいならば、
節点１０には伝達特性曲線１および２の交点により与え
られている電流ＩD が生ずる。ＭＯＳＦＥＴ４の相応の
電圧ＵGSは、ＭＯＳＦＥＴ４を導通状態に制御するのに
十分でない。節点１０における電圧が入力電圧Ｕe の印
加により上昇すると、伝達特性曲線２は与えられた入力
電圧Ｕe の大きさに相応して右方にずれる。符号２´の
破線で示されているずらされた特性曲線がＭＯＳＦＥＴ
４の伝達特性曲線と交叉すると、ＭＯＳＦＥＴ４が作動
し、また端子７、６における出力電圧Ｕa が低下する。
作動点は符号ｓを付して示されている。
線が示されている。入力電圧Ｕe が０に等しいならば、
節点１０には伝達特性曲線１および２の交点により与え
られている電流ＩD が生ずる。ＭＯＳＦＥＴ４の相応の
電圧ＵGSは、ＭＯＳＦＥＴ４を導通状態に制御するのに
十分でない。節点１０における電圧が入力電圧Ｕe の印
加により上昇すると、伝達特性曲線２は与えられた入力
電圧Ｕe の大きさに相応して右方にずれる。符号２´の
破線で示されているずらされた特性曲線がＭＯＳＦＥＴ
４の伝達特性曲線と交叉すると、ＭＯＳＦＥＴ４が作動
し、また端子７、６における出力電圧Ｕa が低下する。
作動点は符号ｓを付して示されている。
【００１３】基板端子Ｂが接地電位と接続されている第
２の実施例によれば、ディプレッション形ＭＯＳＦＥＴ
１および３は電流源として作動せずに、ダイオードとし
て作動する。両ＭＯＳＦＥＴが等しいデータを有するな
らば、符号１´および３´を付されている破線の伝達特
性曲線が生ずる。コンパレータ装置の作動点は第１の実
施例に相応して電圧Ｕe だけずらされた電圧特性曲線２
´と特性曲線１´、３´との交点により生ずる。それは
符号ｓ´を付して示されている。
２の実施例によれば、ディプレッション形ＭＯＳＦＥＴ
１および３は電流源として作動せずに、ダイオードとし
て作動する。両ＭＯＳＦＥＴが等しいデータを有するな
らば、符号１´および３´を付されている破線の伝達特
性曲線が生ずる。コンパレータ装置の作動点は第１の実
施例に相応して電圧Ｕe だけずらされた電圧特性曲線２
´と特性曲線１´、３´との交点により生ずる。それは
符号ｓ´を付して示されている。
【００１４】以上説明したコンパレータ回路は冒頭に記
載した特徴とならんで、その構成要素が専らＭＯＳＦＥ
Ｔにより形成されているという特徴を有する。これらの
構成要素はすべて単一のチップの上に配置されているの
で、製造パラメータの変化は等しい仕方ですべてのＭＯ
ＳＦＥＴの特性に入る。それによってスイッチングしき
いが主として製造上のばらつきとは無関係になる。
載した特徴とならんで、その構成要素が専らＭＯＳＦＥ
Ｔにより形成されているという特徴を有する。これらの
構成要素はすべて単一のチップの上に配置されているの
で、製造パラメータの変化は等しい仕方ですべてのＭＯ
ＳＦＥＴの特性に入る。それによってスイッチングしき
いが主として製造上のばらつきとは無関係になる。
【００１５】特に簡単な解決策は、ＭＯＳＦＥＴ２がダ
イオードとして接続されていることによって得られる。
この場合、そのゲート端子Ｇはそのドレイン端子Ｄと接
続されている。
イオードとして接続されていることによって得られる。
この場合、そのゲート端子Ｇはそのドレイン端子Ｄと接
続されている。
【図１】本発明回路の好ましい実施例の結線図。
【図２】本発明の作用を説明するためのダイヤグラム。
１、３ ディプレッション形ＭＯＳＦＥＴ ２、４ エンハンスメント形ＭＯＳＦＥＴ ５ 作動電圧に対する第１の端子 ６ 作動電圧に対する第２の端子 ７ 出力端 ８ 第１の入力端子 ９ 第２の入力端子 １０ 節点 Ｂ 基板端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ライナルト ザンダー ドイツ連邦共和国 81379 ミユンヘン マチアス‐マイヤー‐シユトラーセ ３
Claims (4)
- 【請求項１】 作動電圧に対する第１の端子（５）と第
１の入力端子（８）との間に接続されている第１および
第２のＭＯＳＦＥＴ（１、２）から成る直列回路と、作
動電圧に対する第３の端子（３）と第４の端子（４）と
の間に接続されている第３および第４のＭＯＳＦＥＴ
（３、４）を有するインバータ段と、一方では第１のＭ
ＯＳＦＥＴ（１）と第２のＭＯＳＦＥＴ（２）との間の
節点（１０）と他方では第４のＭＯＳＦＥＴ（４）のゲ
ート端子（Ｇ）との間の接続とを有し、第２のＭＯＳＦ
ＥＴ（２）の伝達特性曲線が第４のＭＯＳＦＥＴ（４）
の伝達特性曲線よりも急峻であり、また第２および第４
のＭＯＳＦＥＴ（２、４）がエンハンスメント形ＭＯＳ
ＦＥＴである集積コンパレータ回路において、 ａ）第１および第３のＭＯＳＦＥＴ（１、３）がディプ
レッション形ＭＯＳＦＥＴであり、 ｂ）すべてのＭＯＳＦＥＴが等しいチャネル形式である ことを特徴とする集積コンパレータ回路。 - 【請求項２】 第２のＭＯＳＦＥＴ（２）がダイオード
として接続されていることを特徴とする請求項１記載の
集積コンパレータ回路。 - 【請求項３】 すべてのＭＯＳＦＥＴの基板端子（Ｂ）
が第２の端子（６）と接続されていることを特徴とする
請求項１または２記載の集積コンパレータ回路。 - 【請求項４】 各ディプレッション形ＭＯＳＦＥＴ
（１、３）のゲート端子（Ｇ）がそのソース端子（Ｓ）
と接続されていることを特徴とする請求項１ないし３の
１つに記載の集積コンパレータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4337086.1 | 1993-10-29 | ||
| DE4337086 | 1993-10-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07191065A true JPH07191065A (ja) | 1995-07-28 |
Family
ID=6501419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6284489A Pending JPH07191065A (ja) | 1993-10-29 | 1994-10-24 | 集積コンパレータ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6057712A (ja) |
| EP (1) | EP0651506B1 (ja) |
| JP (1) | JPH07191065A (ja) |
| KR (1) | KR950012079A (ja) |
| DE (1) | DE59409022D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021082861A (ja) * | 2019-11-14 | 2021-05-27 | 富士電機株式会社 | コンパレータ |
Families Citing this family (6)
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- 1994-10-27 US US08/330,341 patent/US6057712A/en not_active Expired - Lifetime
- 1994-10-28 EP EP94117172A patent/EP0651506B1/de not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6057712A (en) | 2000-05-02 |
| EP0651506B1 (de) | 1999-12-22 |
| DE59409022D1 (de) | 2000-01-27 |
| EP0651506A3 (de) | 1996-12-18 |
| KR950012079A (ko) | 1995-05-16 |
| EP0651506A2 (de) | 1995-05-03 |
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