JPH05218872A - コンパレータ回路とその駆動方法 - Google Patents
コンパレータ回路とその駆動方法Info
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- JPH05218872A JPH05218872A JP4007024A JP702492A JPH05218872A JP H05218872 A JPH05218872 A JP H05218872A JP 4007024 A JP4007024 A JP 4007024A JP 702492 A JP702492 A JP 702492A JP H05218872 A JPH05218872 A JP H05218872A
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- JP
- Japan
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- circuit
- output terminal
- turned
- terminal
- drive signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/021—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of more than one type of element or means, e.g. BIMOS, composite devices such as IGBT
-
- H—ELECTRICITY
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
Landscapes
- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【目的】入力電流と参照電流とを比較してその大小関係
を判定した結果を出力するコンパレータ回路を、少ない
回路素子で構成する。又、回路の電流を減らし消費電力
を小さくする。 【構成】従来プリアンプ部と比較・ラッチ回路部とが分
けられて２段構成であったものを、１段にまとめる。回
路駆動信号φ1 ，φ2 のタイミングをずらすことによっ
て、ＭＯＳトランジスタＭ5 ，Ｍ6 をオン・オフさせ、
バイポーラトランジスタＱ1 ，Ｑ2 のコレクタ電流を周
期的に切断して消費電流を減らす。
を判定した結果を出力するコンパレータ回路を、少ない
回路素子で構成する。又、回路の電流を減らし消費電力
を小さくする。 【構成】従来プリアンプ部と比較・ラッチ回路部とが分
けられて２段構成であったものを、１段にまとめる。回
路駆動信号φ1 ，φ2 のタイミングをずらすことによっ
て、ＭＯＳトランジスタＭ5 ，Ｍ6 をオン・オフさせ、
バイポーラトランジスタＱ1 ，Ｑ2 のコレクタ電流を周
期的に切断して消費電流を減らす。
Description
【０００１】
【産業上の利用分野】本発明はコンパレータ回路とその
駆動方法に関する。
駆動方法に関する。
【０００２】
【従来の技術】コンパレータ回路は、Ａ／Ｄ変換回路な
どの電子回路に広く用いられている。現在、高品位テレ
ビの発達により、高精度Ａ／Ｄ変換回路の要求が高まる
中、その精度の向上がますます望まれている。
どの電子回路に広く用いられている。現在、高品位テレ
ビの発達により、高精度Ａ／Ｄ変換回路の要求が高まる
中、その精度の向上がますます望まれている。
【０００３】図３に、従来のコンパレータ回路の一例を
示す。この回路はアイイーイーイー・ジャーナル・オブ
・ソリッドステート・サーキッツ（ＩＥＥＥ ＪＯＵＲ
ＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩ
ＴＳ），第２３巻，第６号，１９８８年１２月，第１３
４６頁に記載されているものである。図３を参照する
と、このコンパレータ回路は、前段が差動型プリアン
プ、後段が比較・ラッチ回路の２段構成となっている。
前段の差動型プリアンプでは、入力電圧ＶINと基準電圧
（Ｖref ）とが入力バッファを介して差動対を構成する
第１，第２ＮＰＮトランジスタＱ1 ，Ｑ2 のベースに入
力され、電位差（ＶIN−Ｖref ）が増幅される。増幅さ
れた信号は後段の比較・ラッチ回路に入力される。入力
された信号は入力バッファを介して、差動対を構成する
第３，第４ＮＰＮトランジスタＱ3 ，Ｑ4 のベースに入
力される。コンパレータ駆動信号φが“Ｈ”のときに入
力電圧と基準電圧が比較される。もしＶIN＞Ｖref なら
ば出力ＱN は“Ｈ”にＱR は“Ｌ”になる。次にコンパ
レータ駆動信号φが“Ｌ”になりラッチ信号（反転φ信
号）が“Ｌ”から“Ｈ”になり、その間出力は一定に保
たれる。
示す。この回路はアイイーイーイー・ジャーナル・オブ
・ソリッドステート・サーキッツ（ＩＥＥＥ ＪＯＵＲ
ＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩ
ＴＳ），第２３巻，第６号，１９８８年１２月，第１３
４６頁に記載されているものである。図３を参照する
と、このコンパレータ回路は、前段が差動型プリアン
プ、後段が比較・ラッチ回路の２段構成となっている。
前段の差動型プリアンプでは、入力電圧ＶINと基準電圧
（Ｖref ）とが入力バッファを介して差動対を構成する
第１，第２ＮＰＮトランジスタＱ1 ，Ｑ2 のベースに入
力され、電位差（ＶIN−Ｖref ）が増幅される。増幅さ
れた信号は後段の比較・ラッチ回路に入力される。入力
された信号は入力バッファを介して、差動対を構成する
第３，第４ＮＰＮトランジスタＱ3 ，Ｑ4 のベースに入
力される。コンパレータ駆動信号φが“Ｈ”のときに入
力電圧と基準電圧が比較される。もしＶIN＞Ｖref なら
ば出力ＱN は“Ｈ”にＱR は“Ｌ”になる。次にコンパ
レータ駆動信号φが“Ｌ”になりラッチ信号（反転φ信
号）が“Ｌ”から“Ｈ”になり、その間出力は一定に保
たれる。
【０００４】
【発明が解決しようとする課題】以上説明したコンパレ
ータ回路は、２２個のＮＰＮトランジスタと１２個の抵
抗で構成されている。Ｎビットの並列型Ａ／Ｄ変換器に
必要なコンパレータ回路の数は２N −１個である。例え
ばＮ＝１０ビットの場合、必要なコンパレータ回路の数
は１０２３個である。したがって分解能が上がれば、そ
の分チップサイズや消費電流の増加が問題となる。した
がって、本発明の目的はチップサイズや消費電流の軽減
を実現する、構成素子数の少ないコンパレータを提供す
ることである。
ータ回路は、２２個のＮＰＮトランジスタと１２個の抵
抗で構成されている。Ｎビットの並列型Ａ／Ｄ変換器に
必要なコンパレータ回路の数は２N −１個である。例え
ばＮ＝１０ビットの場合、必要なコンパレータ回路の数
は１０２３個である。したがって分解能が上がれば、そ
の分チップサイズや消費電流の増加が問題となる。した
がって、本発明の目的はチップサイズや消費電流の軽減
を実現する、構成素子数の少ないコンパレータを提供す
ることである。
【０００５】
【課題を解決するための手段】本発明のコンパレータ
は、ゲートが第１の回路駆動信号端子に、ソースが第１
の電源に、ドレインが反転出力端子に接続された第１Ｍ
ＯＳトランジスタと、ゲートが正転出力端子に、ソース
が前記第１の電源に、ドレインが前記反転出力端子に接
続された第２ＭＯＳトランジスタと、ゲートが前記反転
出力端子に、ソースが前記第１の電源に、ドレインが前
記正転出力端子に接続された第３ＭＯＳトランジスタ
と、ゲートが前記第１の回路駆動信号端子に、ソースが
前記第１の電源に、ドレインが前記正転出力端子に接続
された第４ＭＯＳトランジスタと、ゲートが第２の回路
駆動信号端子に、ソースが前記反転出力端子に、ドレイ
ンが第１バイポーラトランジスタのコレクタに接続され
た第５ＭＯＳトランジスタと、ゲートが前記第２の回路
駆動信号端子に、ドレインが第２バイポーラトランジス
タのコレクタに、ソースが前記正転出力端子に接続され
た第６ＭＯＳトランジスタと、コレクタが前記第５ＭＯ
Ｓトランジスタのドレインに、ベースが入力電圧端子
に、エミッタが第１の電流源に接続された第１バイポー
ラトランジスタと、コレクタが前記第６ＭＯＳトランジ
スタのドレインに、ベースが比較電圧入力端子に、エミ
ッタが前記第１の電流源に接続された第２バイポーラト
ランジスタと、一端が前記第１，第２バイポーラトラン
ジスタのエミッタに、他端が第２の電源に接続されてい
る第１の電流源からなっている。そしてこのコンパレー
タ回路は、前記第１の回路駆動信号端子に入力される第
１のクロック信号と前記第２の回路駆動信号端子に入力
される第２のクロック信号とを、両クロック信号間に遅
延時間を置いて前記回路駆動信号端子のそれぞれに入力
して駆動することを特徴とする請求項１記載のコンパレ
ータ回路の駆動方法によって駆動される。
は、ゲートが第１の回路駆動信号端子に、ソースが第１
の電源に、ドレインが反転出力端子に接続された第１Ｍ
ＯＳトランジスタと、ゲートが正転出力端子に、ソース
が前記第１の電源に、ドレインが前記反転出力端子に接
続された第２ＭＯＳトランジスタと、ゲートが前記反転
出力端子に、ソースが前記第１の電源に、ドレインが前
記正転出力端子に接続された第３ＭＯＳトランジスタ
と、ゲートが前記第１の回路駆動信号端子に、ソースが
前記第１の電源に、ドレインが前記正転出力端子に接続
された第４ＭＯＳトランジスタと、ゲートが第２の回路
駆動信号端子に、ソースが前記反転出力端子に、ドレイ
ンが第１バイポーラトランジスタのコレクタに接続され
た第５ＭＯＳトランジスタと、ゲートが前記第２の回路
駆動信号端子に、ドレインが第２バイポーラトランジス
タのコレクタに、ソースが前記正転出力端子に接続され
た第６ＭＯＳトランジスタと、コレクタが前記第５ＭＯ
Ｓトランジスタのドレインに、ベースが入力電圧端子
に、エミッタが第１の電流源に接続された第１バイポー
ラトランジスタと、コレクタが前記第６ＭＯＳトランジ
スタのドレインに、ベースが比較電圧入力端子に、エミ
ッタが前記第１の電流源に接続された第２バイポーラト
ランジスタと、一端が前記第１，第２バイポーラトラン
ジスタのエミッタに、他端が第２の電源に接続されてい
る第１の電流源からなっている。そしてこのコンパレー
タ回路は、前記第１の回路駆動信号端子に入力される第
１のクロック信号と前記第２の回路駆動信号端子に入力
される第２のクロック信号とを、両クロック信号間に遅
延時間を置いて前記回路駆動信号端子のそれぞれに入力
して駆動することを特徴とする請求項１記載のコンパレ
ータ回路の駆動方法によって駆動される。
【０００６】
【実施例】次に本発明の最適な実施例について図を用い
て説明する。図１（ａ）は、本発明の一実施例の回路図
を示す。図１（ｂ）は図１（ａ）に示した回路におい
て、定電流源Ｉを具体化して表わした回路図である。図
１（ａ），図１（ｂ）を参照すると、定電流源Ｉはバイ
ポーラトランジスタＱ3 で構成されており、そのベース
が第２の電源に接続されている。本発明の構成と図３に
示した従来例との構成の差異は、従来プリアンプ回路と
比較・ラッチ回路が分けられて２段構成になっていたも
のを１段にまとめる構成にしたことであり、それにより
バイポーラトランジスタの数が２２個から３個に減り、
さらにラッチ回路がＭＯＳトランジスタ６個で実現され
ているところにある。
て説明する。図１（ａ）は、本発明の一実施例の回路図
を示す。図１（ｂ）は図１（ａ）に示した回路におい
て、定電流源Ｉを具体化して表わした回路図である。図
１（ａ），図１（ｂ）を参照すると、定電流源Ｉはバイ
ポーラトランジスタＱ3 で構成されており、そのベース
が第２の電源に接続されている。本発明の構成と図３に
示した従来例との構成の差異は、従来プリアンプ回路と
比較・ラッチ回路が分けられて２段構成になっていたも
のを１段にまとめる構成にしたことであり、それにより
バイポーラトランジスタの数が２２個から３個に減り、
さらにラッチ回路がＭＯＳトランジスタ６個で実現され
ているところにある。
【０００７】次に動作について説明する。第２バイポー
ラトランジスタＱ2 のベースには比較電圧Ｖref が印加
されている。２つの回路駆動信号φ1 ，φ2 が図２の領
域ａの時は、第１，第４ＭＯＳトランジスタＭ1 ，Ｍ4
のゲートに加わる回路駆動信号φ1 が“Ｌ”だからＭＯ
ＳトランジスタＭ1 とＭ4 はオン状態に、第５，第６Ｍ
ＯＳトランジスタのゲートに加わる回路駆動信号φ2 が
“Ｈ”だからＭＯＳトランジスタＭ5 とＭ6 はオフ状態
である。したがって図１（ｂ）の節点Ｎ1 ，Ｎ2 は
“Ｈ”で、出力ＱN ，ＱR は共に“Ｌ”であり、第２，
第３ＭＯＳトランジスタＭ2 ，Ｍ3 はゲート電圧が共に
“Ｈ”だからオフ状態である。クロック信号φ1 ，φ2
が図３の領域ｂの状態に移ると、φ1 ＝φ2 ＝“Ｌ”で
ＭＯＳトランジスタＭ1 ，Ｍ4 ，Ｍ5 ，Ｍ6 はすべてオ
ン状態になり回路を活性化する。クロック信号が図３の
領域ｃの状態に移るとφ1 ＝“Ｈ”，φ2 ＝“Ｌ”であ
るのでＭＯＳトランジスタＭ1 ，Ｍ4 はオフになり、Ｍ
ＯＳトランジスタＭ5 ，Ｍ6 はオンになり、回路は比較
・ラッチモードになる。第１バイポーラトランジスタＱ
1 に入力電圧ＶINが印加されて電圧比較が行われる。Ｖ
IN＞Ｖref の場合について考える。この場合第１バイポ
ーラトランジスタＱ1 に流れ込むコレクタ電流は第２バ
イポーラトランジスタＱ2 に比較して大きくなる。バイ
ポーラトランジスタＱ1 とＱ2 に流れ込む電流値の差と
ラッチ回路構成により、ＭＯＳトランジスタＭ2 のゲー
ト電位は上がりＭＯＳトランジスタＭ3 のゲート電位は
下がる。出力はインバータで反転するから、したがって
出力ＱN が“Ｈ”に出力ＱR が“Ｌ”になる。またＭＯ
ＳトランジスタＭ5 ，Ｍ6 がオン・オフを繰り返すこと
でバイポーラトランジスタＱ1 ，Ｑ2 のコレクタ電流が
周期的にカットされるため消費電流が低下できる。Ａ／
Ｄ変換器は、そのアーキテクチァによって数種類あげら
れ、その差別化は主にサンプル・ホールド回路やＤＡ減
算回路の回路構成，並列型Ａ／Ｄ変換回路の段数や配置
構成によって行なわれるが、どのＡ／Ｄ変換器でもその
構成は、信号がコンパレータ回路，エンコーダ回路およ
びＤ／Ａ減算回路を経て処理されるフローチャートで表
される構成になっている。そして、上記のエンコーダ回
路の内部では、エンコーダ・マトリクスと出力段ラッチ
回路を駆動するために、互いの間に数ナノ秒程度以下の
遅延時間をもった２つの駆動信号が用いられている。従
って、これら２つの駆動信号を本実施例における回路駆
動信号φ1 ，φ2 として用いれば、駆動信号発生のため
の回路を新たに設ける必要はない。
ラトランジスタＱ2 のベースには比較電圧Ｖref が印加
されている。２つの回路駆動信号φ1 ，φ2 が図２の領
域ａの時は、第１，第４ＭＯＳトランジスタＭ1 ，Ｍ4
のゲートに加わる回路駆動信号φ1 が“Ｌ”だからＭＯ
ＳトランジスタＭ1 とＭ4 はオン状態に、第５，第６Ｍ
ＯＳトランジスタのゲートに加わる回路駆動信号φ2 が
“Ｈ”だからＭＯＳトランジスタＭ5 とＭ6 はオフ状態
である。したがって図１（ｂ）の節点Ｎ1 ，Ｎ2 は
“Ｈ”で、出力ＱN ，ＱR は共に“Ｌ”であり、第２，
第３ＭＯＳトランジスタＭ2 ，Ｍ3 はゲート電圧が共に
“Ｈ”だからオフ状態である。クロック信号φ1 ，φ2
が図３の領域ｂの状態に移ると、φ1 ＝φ2 ＝“Ｌ”で
ＭＯＳトランジスタＭ1 ，Ｍ4 ，Ｍ5 ，Ｍ6 はすべてオ
ン状態になり回路を活性化する。クロック信号が図３の
領域ｃの状態に移るとφ1 ＝“Ｈ”，φ2 ＝“Ｌ”であ
るのでＭＯＳトランジスタＭ1 ，Ｍ4 はオフになり、Ｍ
ＯＳトランジスタＭ5 ，Ｍ6 はオンになり、回路は比較
・ラッチモードになる。第１バイポーラトランジスタＱ
1 に入力電圧ＶINが印加されて電圧比較が行われる。Ｖ
IN＞Ｖref の場合について考える。この場合第１バイポ
ーラトランジスタＱ1 に流れ込むコレクタ電流は第２バ
イポーラトランジスタＱ2 に比較して大きくなる。バイ
ポーラトランジスタＱ1 とＱ2 に流れ込む電流値の差と
ラッチ回路構成により、ＭＯＳトランジスタＭ2 のゲー
ト電位は上がりＭＯＳトランジスタＭ3 のゲート電位は
下がる。出力はインバータで反転するから、したがって
出力ＱN が“Ｈ”に出力ＱR が“Ｌ”になる。またＭＯ
ＳトランジスタＭ5 ，Ｍ6 がオン・オフを繰り返すこと
でバイポーラトランジスタＱ1 ，Ｑ2 のコレクタ電流が
周期的にカットされるため消費電流が低下できる。Ａ／
Ｄ変換器は、そのアーキテクチァによって数種類あげら
れ、その差別化は主にサンプル・ホールド回路やＤＡ減
算回路の回路構成，並列型Ａ／Ｄ変換回路の段数や配置
構成によって行なわれるが、どのＡ／Ｄ変換器でもその
構成は、信号がコンパレータ回路，エンコーダ回路およ
びＤ／Ａ減算回路を経て処理されるフローチャートで表
される構成になっている。そして、上記のエンコーダ回
路の内部では、エンコーダ・マトリクスと出力段ラッチ
回路を駆動するために、互いの間に数ナノ秒程度以下の
遅延時間をもった２つの駆動信号が用いられている。従
って、これら２つの駆動信号を本実施例における回路駆
動信号φ1 ，φ2 として用いれば、駆動信号発生のため
の回路を新たに設ける必要はない。
【０００８】以上から、本実施例ではバイポーラトラン
ジスタ３個とＭＯＳトランジスタ６個でコンパレータ回
路が構成でき、基本的動作に必要な素子数で比較する
と、従来技術によるコンパレータ回路の構成には、１０
個のバイポーラトランジスタと２個の抵抗とを必要とす
るのに対して、本実施例では、少ない素子数でコンパレ
ータ回路を提供できることが分る。
ジスタ３個とＭＯＳトランジスタ６個でコンパレータ回
路が構成でき、基本的動作に必要な素子数で比較する
と、従来技術によるコンパレータ回路の構成には、１０
個のバイポーラトランジスタと２個の抵抗とを必要とす
るのに対して、本実施例では、少ない素子数でコンパレ
ータ回路を提供できることが分る。
【０００９】
【発明の効果】以上説明したように本発明によれば、従
来技術に比べて少ない素子数でコンパレータ回路を実現
でき、消費電流を低下させることができる。
来技術に比べて少ない素子数でコンパレータ回路を実現
でき、消費電流を低下させることができる。
【図１】分図（ａ）は、本発明の一実施例の回路構成を
示す回路図である。分図（ｂ）は分図（ａ）に示す回路
中の定電流源を具体化して表した回路図である。
示す回路図である。分図（ｂ）は分図（ａ）に示す回路
中の定電流源を具体化して表した回路図である。
【図２】本発明の駆動方法を説明するためのクロック信
号タイミング図である。
号タイミング図である。
【図３】従来のコンパレータ回路の一例の回路図であ
る。
る。
Ｍ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 ，Ｍ5 ，Ｍ6 ＰＭＯＳトラ
ンジスタ Ｑ1 ，Ｑ2 ，Ｑ3 ＮＰＮバイポーラトランジスタ Ｉ 定電流源
ンジスタ Ｑ1 ，Ｑ2 ，Ｑ3 ＮＰＮバイポーラトランジスタ Ｉ 定電流源
Claims (2)
- 【請求項１】 ゲートが第１の回路駆動信号端子に、ソ
ースが第１の電源に、ドレインが反転出力端子に接続さ
れた第１ＭＯＳトランジスタと、 ゲートが正転出力端子に、ソースが前記第１の電源に、
ドレインが前記反転出力端子に接続された第２ＭＯＳト
ランジスタと、 ゲートが前記反転出力端子に、ソースが前記第１の電源
に、ドレインが前記正転出力端子に接続された第３ＭＯ
Ｓトランジスタと、 ゲートが前記第１の回路駆動信号端子に、ソースが前記
第１の電源に、ドレインが前記正転出力端子に接続され
た第４ＭＯＳトランジスタと、 ゲートが第２の回路駆動信号端子に、ソースが前記反転
出力端子に、ドレインが第１バイポーラトランジスタの
コレクタに接続された第５ＭＯＳトランジスタと、 ゲートが前記第２の回路駆動信号端子に、ドレインが第
２バイポーラトランジスタのコレクタに、ソースが前記
正転出力端子に接続された第６ＭＯＳトランジスタと、 コレクタが前記第５ＭＯＳトランジスタのドレインに、
ベースが入力電圧端子に、エミッタが第１の電流源に接
続された第１バイポーラトランジスタと、 コレクタが前記第６ＭＯＳトランジスタのドレインに、
ベースが比較電圧入力端子に、エミッタが前記第１の電
流源に接続された第２バイポーラトランジスタと、 一端が前記第１，第２バイポーラトランジスタのエミッ
タに、他端が第２の電源に接続されている第１の電流源
からなるコンパレータ回路。 - 【請求項２】 前記第１の回路駆動信号端子に入力され
る第１のクロック信号と前記第２の回路駆動信号端子に
入力される第２のクロック信号とを、両クロック信号間
に遅延時間を置いて前記回路駆動信号端子のそれぞれに
入力して駆動することを特徴とする請求項１記載のコン
パレータ回路の駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007024A JPH05218872A (ja) | 1992-01-20 | 1992-01-20 | コンパレータ回路とその駆動方法 |
| US08/004,909 US5296753A (en) | 1992-01-20 | 1993-01-19 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007024A JPH05218872A (ja) | 1992-01-20 | 1992-01-20 | コンパレータ回路とその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218872A true JPH05218872A (ja) | 1993-08-27 |
Family
ID=11654476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4007024A Pending JPH05218872A (ja) | 1992-01-20 | 1992-01-20 | コンパレータ回路とその駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5296753A (ja) |
| JP (1) | JPH05218872A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950012079A (ko) * | 1993-10-29 | 1995-05-16 | 발도르프, 옴케 | 집적 비교기 회로 |
| GB9424810D0 (en) * | 1994-12-08 | 1995-02-08 | Philips Electronics Uk Ltd | Current comparator arrangement |
| US5949256A (en) * | 1997-10-31 | 1999-09-07 | Hewlett Packard Company | Asymmetric sense amplifier for single-ended memory arrays |
| GB2539645B (en) * | 2015-06-16 | 2018-09-26 | Nordic Semiconductor Asa | Voltage monitor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56126316A (en) * | 1980-03-10 | 1981-10-03 | Nec Corp | Mos comparing integrated circuit |
| JPS61176207A (ja) * | 1985-01-30 | 1986-08-07 | Nippon Telegr & Teleph Corp <Ntt> | 信号電圧検出回路 |
| JPH03230610A (ja) * | 1990-02-05 | 1991-10-14 | Matsushita Electric Ind Co Ltd | 比較器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
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