JPS63240126A - ＢｉＭＯＳ論理回路 - Google Patents
ＢｉＭＯＳ論理回路Info
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- JPS63240126A JPS63240126A JP62073462A JP7346287A JPS63240126A JP S63240126 A JPS63240126 A JP S63240126A JP 62073462 A JP62073462 A JP 62073462A JP 7346287 A JP7346287 A JP 7346287A JP S63240126 A JPS63240126 A JP S63240126A
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- 238000010586 diagram Methods 0.000 description 7
- 239000000470 constituent Substances 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/80—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using non-linear magnetic devices; using non-linear dielectric devices
- H03K17/82—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using non-linear magnetic devices; using non-linear dielectric devices the devices being transfluxors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はＢｉＭＯＳ論理回路、特に出力段にバイポーラ
トランジスタを用いたＢ１ＭＯＳ論理回路に関する。
トランジスタを用いたＢ１ＭＯＳ論理回路に関する。
（従来の技術）
近年の論理ＬＳＩの大規模容量化および低消費電力化に
対する要求は非常に大きく、この要求に応えるＣＭＯＳ
の地位は益々高まる傾向にある。
対する要求は非常に大きく、この要求に応えるＣＭＯＳ
の地位は益々高まる傾向にある。
このＣＭＯＳの性能も微細化技術を駆使することにより
、近年では著しく向上してきている。第３図にこのＣＭ
ＯＳを用いた典型的な論理回路を示す。この回路はＰＭ
ＯＳＩ、２、およびＮＭＯＳ３．４の４つのＭＯＳトラ
ンジスタから構成され、入力電圧ｖＩＮが“Ｌｏであり
、かつ、制御信号φが“Ｌ″であるときに” ＯＵＴと
して“Ｈ＃が出力され、その他の場合はすべてＶ。ＵＴ
として“Ｌ”が出力される回路である。
、近年では著しく向上してきている。第３図にこのＣＭ
ＯＳを用いた典型的な論理回路を示す。この回路はＰＭ
ＯＳＩ、２、およびＮＭＯＳ３．４の４つのＭＯＳトラ
ンジスタから構成され、入力電圧ｖＩＮが“Ｌｏであり
、かつ、制御信号φが“Ｌ″であるときに” ＯＵＴと
して“Ｈ＃が出力され、その他の場合はすべてＶ。ＵＴ
として“Ｌ”が出力される回路である。
しかしながら、このようなＣＭＯＳトランジスタを用い
た回路は、電流駆動能力が小さいため、バイポーラトラ
ンジスタを用いた回路に比べて動作速度が遅いという大
きな欠点がある。電流駆動能力を向上させるために、各
素子の容量を増やすこともできるが、ゲート容量も増大
するためにさほどの効果はなく、素子の占有面積が大き
くなるために集積化に逆行するという弊害を招くことに
なる。
た回路は、電流駆動能力が小さいため、バイポーラトラ
ンジスタを用いた回路に比べて動作速度が遅いという大
きな欠点がある。電流駆動能力を向上させるために、各
素子の容量を増やすこともできるが、ゲート容量も増大
するためにさほどの効果はなく、素子の占有面積が大き
くなるために集積化に逆行するという弊害を招くことに
なる。
このため、出力段にバイポーラトランジスタを用いたＢ
ｉＭＯＳ論理回路が用いられている。第４図はこのよう
なり１ＭＯ３論理回路の一例である。この回路は、ＰＭ
ＯＳ５．６、およびＮＭＯＳ７〜１１という７つのＭＯ
Ｓトランジスタと、バイポーラトランジスタ１２．１３
から構成されている。バイポーラトランジスタ１２．１
３のベース電流はＭＯＳトランジスタによって制御され
、バイポーラトランジスタが出力段として用いられてい
る。このため電流駆動能力が向上し、出力波形が急峻に
なる速い動作速度を得ることができる。
ｉＭＯＳ論理回路が用いられている。第４図はこのよう
なり１ＭＯ３論理回路の一例である。この回路は、ＰＭ
ＯＳ５．６、およびＮＭＯＳ７〜１１という７つのＭＯ
Ｓトランジスタと、バイポーラトランジスタ１２．１３
から構成されている。バイポーラトランジスタ１２．１
３のベース電流はＭＯＳトランジスタによって制御され
、バイポーラトランジスタが出力段として用いられてい
る。このため電流駆動能力が向上し、出力波形が急峻に
なる速い動作速度を得ることができる。
第５図はＢ１ＭＯＳ論理回路の別な例である。
この回路は、ＰＭＯＳＩ４．１５、ＮＭＯ３１６〜１８
、バイポーラトランジスタ１９．２０、そしてダイオー
ド２１から構成されている。ダイオード２１によってＭ
Ｏ８回路側が出力側と分離される。
、バイポーラトランジスタ１９．２０、そしてダイオー
ド２１から構成されている。ダイオード２１によってＭ
Ｏ８回路側が出力側と分離される。
（発明が解決しようとする問題点）
上述した従来のＢｉＭＯ３論理回路の１つの問題点は、
構成素子数が多くなるという点である。
構成素子数が多くなるという点である。
たとえば、同じ論理を実現するのに、０ＭＯ８のみで構
成した回路を用いると、第３図に示すように４６の素子
を用いればよい。ところが、第４図に示すＢ１ＭＯＳ論
理回路では、７つのＭＯＳトランジスタと２つのバイポ
ーラトランジスタが必要になり、第５図に示すＢｉＭＯ
Ｓ論理回路では、５つのＭＯ８Ｉ−ランジスタと２つの
バイポーラトランジスタと１つのダイオードが必要にな
る。
成した回路を用いると、第３図に示すように４６の素子
を用いればよい。ところが、第４図に示すＢ１ＭＯＳ論
理回路では、７つのＭＯＳトランジスタと２つのバイポ
ーラトランジスタが必要になり、第５図に示すＢｉＭＯ
Ｓ論理回路では、５つのＭＯ８Ｉ−ランジスタと２つの
バイポーラトランジスタと１つのダイオードが必要にな
る。
もう１つの問題点は、理想的な出力レベルを得ることが
できないという点である。たとえば、第４図に示す回路
では、出力ＶｏＵＴの“Ｌ＃レベルの電圧値は、理想的
な接地レベルにはならない。
できないという点である。たとえば、第４図に示す回路
では、出力ＶｏＵＴの“Ｌ＃レベルの電圧値は、理想的
な接地レベルにはならない。
これはトランジスタ１３のベース・エミッタ間にバイポ
ーラトランジスタ固有の電位差Ｖｐが生じるためである
。したがって、出力ＶｏＵＴの“Ｌ”レベルは０ではな
く Ｖ ｐとなる。第５図に示す回路では、この問題は
より一層重要である。すなわち、この回路では出力端子
からの電流がダイオード２１を経てトランジスタ２０の
ベースに流れるため、出力ｖｏＵＴの″Ｌ２レベルは、
トランジスタ２０のベース・エミッタ間電圧Ｖｐにダイ
オード２１の順方向電圧降下Ｖ、を加えた値になる。
ーラトランジスタ固有の電位差Ｖｐが生じるためである
。したがって、出力ＶｏＵＴの“Ｌ”レベルは０ではな
く Ｖ ｐとなる。第５図に示す回路では、この問題は
より一層重要である。すなわち、この回路では出力端子
からの電流がダイオード２１を経てトランジスタ２０の
ベースに流れるため、出力ｖｏＵＴの″Ｌ２レベルは、
トランジスタ２０のベース・エミッタ間電圧Ｖｐにダイ
オード２１の順方向電圧降下Ｖ、を加えた値になる。
したがって、出力ｖｏＵＴの“Ｌ＃レベルの電圧値は、
理想的な接地レベルからかなり離れた値となってしまう
。
理想的な接地レベルからかなり離れた値となってしまう
。
そこで本発明は、構成素子数を少なくでき、かつ、理想
的な出力レベルを得ることができるＢ１ＭＯＳ論理回路
を提供することを目的とする。
的な出力レベルを得ることができるＢ１ＭＯＳ論理回路
を提供することを目的とする。
（問題点を解決するための手段）
本発明はＢｉＭＯ３論理回路において、ＰＭＯ８からな
る第１のトランジスタと、ＮＭＯ３からなる第２のトラ
ンジスタと、バイポーラトランジスタからなる第３のト
ランジスタと、ＮＭＯ３からなる第４のトランジスタと
、ＮＭＯＳからなる第５のトランジスタと、を設け、 第１のトランジスタの一端と第２のトランジス夕の一端
とを互いに中間節点において直列接続し、第１のトラン
ジスタのゲートと第２のトランジスタのゲートとを入力
端子に接続し、第１のトランジスタおよび第２のトラン
ジスタのうちのどちらか一方の他端に第１の電源電圧を
、他方の他端に制御信号を、それぞれ与え、 第３のトランジスタのベースを中間節点に接続し、第３
のトランジスタのコレクタまたはエミッタのうちの一方
に第２の電源電圧を与え、他方には出力端子を接続し、 第４のトランジスタおよび第５のトランジスタのそれぞ
れ一端を出力端子に接続し、他端に第１の電源電圧を与
え、第４のトランジスタのゲートを入力端子に接続し、
第５のトランジスタのゲートに前述の制御信号に対して
相補的な信号を与えるようにしたものである。
る第１のトランジスタと、ＮＭＯ３からなる第２のトラ
ンジスタと、バイポーラトランジスタからなる第３のト
ランジスタと、ＮＭＯ３からなる第４のトランジスタと
、ＮＭＯＳからなる第５のトランジスタと、を設け、 第１のトランジスタの一端と第２のトランジス夕の一端
とを互いに中間節点において直列接続し、第１のトラン
ジスタのゲートと第２のトランジスタのゲートとを入力
端子に接続し、第１のトランジスタおよび第２のトラン
ジスタのうちのどちらか一方の他端に第１の電源電圧を
、他方の他端に制御信号を、それぞれ与え、 第３のトランジスタのベースを中間節点に接続し、第３
のトランジスタのコレクタまたはエミッタのうちの一方
に第２の電源電圧を与え、他方には出力端子を接続し、 第４のトランジスタおよび第５のトランジスタのそれぞ
れ一端を出力端子に接続し、他端に第１の電源電圧を与
え、第４のトランジスタのゲートを入力端子に接続し、
第５のトランジスタのゲートに前述の制御信号に対して
相補的な信号を与えるようにしたものである。
（作 用）
本発明に係るＢ１ＭＯＳ論理回路によれば、ＰＭＯＳと
ＮＭＯ６との中間節点をバイポーラトランジスタのベー
スに接続して制御するようにしたため、構成素子数の低
減を図ることができる。また、出力端子と電源との間に
はＮＭＯＳが接続されているため、出力端子にはほぼ電
源電圧に等しい出力電圧が得られ、理想的な出力レベル
を得ることができる。
ＮＭＯ６との中間節点をバイポーラトランジスタのベー
スに接続して制御するようにしたため、構成素子数の低
減を図ることができる。また、出力端子と電源との間に
はＮＭＯＳが接続されているため、出力端子にはほぼ電
源電圧に等しい出力電圧が得られ、理想的な出力レベル
を得ることができる。
（実施例）
以下、本発明を図示する実施例に基づいて説明する。第
１図は、本発明の一実施例に係るＢｉＭＯＳ論理回路の
回路図である。この回路は、ＰＭＯＳＩＯＩ、ＮＭＯＳ
１０２、バイポーラトランジスタ１０３、ＮＭＯＳ１０
４、およびＮＭＯ５１０５から構成されている。ここで
、ＰＭＯＳＩＯＩと８ＭＯ８１０２とは互いに中間節点
Ｎにおいて直列接続され、ＰＭＯＳＩＯＩのゲートとＮ
ＭＯＳ１０２のゲートとは入力端子Ｉに共通接続されて
いる。また、８ＭＯ８１０２の一方の端子は接地され、
ＰＭＯＳ １０１の一方の端子には制御信号φが与えら
れる。
１図は、本発明の一実施例に係るＢｉＭＯＳ論理回路の
回路図である。この回路は、ＰＭＯＳＩＯＩ、ＮＭＯＳ
１０２、バイポーラトランジスタ１０３、ＮＭＯＳ１０
４、およびＮＭＯ５１０５から構成されている。ここで
、ＰＭＯＳＩＯＩと８ＭＯ８１０２とは互いに中間節点
Ｎにおいて直列接続され、ＰＭＯＳＩＯＩのゲートとＮ
ＭＯＳ１０２のゲートとは入力端子Ｉに共通接続されて
いる。また、８ＭＯ８１０２の一方の端子は接地され、
ＰＭＯＳ １０１の一方の端子には制御信号φが与えら
れる。
また、バイポーラトランジスタ１０３のベースは中間節
点Ｎに接続され、コレクタは電源Ｖｃｃに、エミッタは
出力端子Ｏにそれぞれ接続されている。
点Ｎに接続され、コレクタは電源Ｖｃｃに、エミッタは
出力端子Ｏにそれぞれ接続されている。
ＮＭＯＳ１０４およびＮＭＯＳ１０５（７）一方の端子
は接地され、他方の端子は出力端子０に接続されている
。ＮＭＯＳ １０４のゲートは入力端子Ｉに接続され、
ＮＭＯＳ１０５のゲートには、制御信号φに対して相補
的な信号φが与えられる。
は接地され、他方の端子は出力端子０に接続されている
。ＮＭＯＳ １０４のゲートは入力端子Ｉに接続され、
ＮＭＯＳ１０５のゲートには、制御信号φに対して相補
的な信号φが与えられる。
この回路の動作は次のとおりである。まず、入力端子１
に与えられる入力電圧ＶＩＮが“Ｌ＃の場合、ＰＭＯＳ
ＩＯＩがＯＮとなる。このとき、制御信号φが“Ｈ＃で
あれば、トランジスタ１０３のベースに電流が流れる。
に与えられる入力電圧ＶＩＮが“Ｌ＃の場合、ＰＭＯＳ
ＩＯＩがＯＮとなる。このとき、制御信号φが“Ｈ＃で
あれば、トランジスタ１０３のベースに電流が流れる。
これによってトランジスタ１０３はＯＮとなり、出力端
子Ｏに供給される出力電圧Ｖ。ＵＴが°Ｈ＃となる。こ
のとき、ＮＭＯＳ１０２．１０４．１０５はいずれもＯ
ＦＦとなり、中間節点Ｎおよび出力端子Ｏは接地点から
分離される。一方、制御信号φが“Ｌ”であると、ＮＭ
ＯＳ１０５がＯＮとなるため、出力端子０は接地され出
力電圧Ｖ。ＵＴは０となる。したがって、入力電圧ｖＩ
Ｎが“Ｌ”の場合、出力電圧ｖｏＵＴは制御信号φによ
って制御される。
子Ｏに供給される出力電圧Ｖ。ＵＴが°Ｈ＃となる。こ
のとき、ＮＭＯＳ１０２．１０４．１０５はいずれもＯ
ＦＦとなり、中間節点Ｎおよび出力端子Ｏは接地点から
分離される。一方、制御信号φが“Ｌ”であると、ＮＭ
ＯＳ１０５がＯＮとなるため、出力端子０は接地され出
力電圧Ｖ。ＵＴは０となる。したがって、入力電圧ｖＩ
Ｎが“Ｌ”の場合、出力電圧ｖｏＵＴは制御信号φによ
って制御される。
逆に、入力端子Ｉに与えられる入力電圧ｖＩＮが“Ｈ”
の場合、ＮＭＯＳ１０２がＯＮとなり、トランジスタ１
０３はベースが接地されるためＯＦＦとなる。また、Ｎ
ＭＯＳ１０４がＯＮとなるため、出力端子Ｏは接地され
出力電圧Ｖ。、１は０となる。
の場合、ＮＭＯＳ１０２がＯＮとなり、トランジスタ１
０３はベースが接地されるためＯＦＦとなる。また、Ｎ
ＭＯＳ１０４がＯＮとなるため、出力端子Ｏは接地され
出力電圧Ｖ。、１は０となる。
この第１図に示す回路はＭＯＳトランジスタを５素子、
バイポーラトランジスタを１素子という比較的少ない素
子数で構成することができる。しかもＰＭＯＳＩＯＩと
８ＭＯ８１０２はバイポーラトランジスタ１０３のベー
スに電流を供給するのに必要な能力さえ有していればよ
いので小規模の素子で構成できる。バイポーラトランジ
スタ１０３の増幅率をβとし、ここを流れる電流をｉと
すれば、ＰＭＯＳＩＯＩに流す電流はｉ／βで十分であ
る。したがって、制御信号φに対する付加容量も小さく
抑えることができる。また、出力電圧ＶｏυＴの“Ｖレ
ベルはＮＭＯＳ１０４または１０５によって出力端子Ｏ
を接地することによって得られるので、理想的な出力レ
ベルを得ることができる。
バイポーラトランジスタを１素子という比較的少ない素
子数で構成することができる。しかもＰＭＯＳＩＯＩと
８ＭＯ８１０２はバイポーラトランジスタ１０３のベー
スに電流を供給するのに必要な能力さえ有していればよ
いので小規模の素子で構成できる。バイポーラトランジ
スタ１０３の増幅率をβとし、ここを流れる電流をｉと
すれば、ＰＭＯＳＩＯＩに流す電流はｉ／βで十分であ
る。したがって、制御信号φに対する付加容量も小さく
抑えることができる。また、出力電圧ＶｏυＴの“Ｖレ
ベルはＮＭＯＳ１０４または１０５によって出力端子Ｏ
を接地することによって得られるので、理想的な出力レ
ベルを得ることができる。
第２図に、本発明の原理を利用した別な回路図を示す。
この回路は、ＰＭＯ６１０６，１０７およびＮＭＯＳ１
０８〜１１１、そしてバイポーラトランジスタ１１２か
ら構成されている。この回路を第１図の回路と比較して
説明すると、ＰＭＯ５１０７がＰＭＯＳＩＯＩに、ＮＭ
ＯＳ１０９がＮＭＯＳ１０２に、それぞれ対応し、入力
電圧ｖＩＮを受けるトランジスタとな９ている。また、
ＮＭＯ３ＩＩＯ１１１１はそれぞれＮＭＯ５１０４，１
０５に対応し、出力電圧Ｖ。ＬＩＴを０にする働きをす
る。ｉｔ図の回路との違いは、制御信号の与え方で、こ
の回路では制御信号φによってＰＭＯＳ１０６およびＮ
ＭＯＳ１０８のゲートを制御することによりバイポーラ
トランジスタ１１２のベース電流を制御している。
０８〜１１１、そしてバイポーラトランジスタ１１２か
ら構成されている。この回路を第１図の回路と比較して
説明すると、ＰＭＯ５１０７がＰＭＯＳＩＯＩに、ＮＭ
ＯＳ１０９がＮＭＯＳ１０２に、それぞれ対応し、入力
電圧ｖＩＮを受けるトランジスタとな９ている。また、
ＮＭＯ３ＩＩＯ１１１１はそれぞれＮＭＯ５１０４，１
０５に対応し、出力電圧Ｖ。ＬＩＴを０にする働きをす
る。ｉｔ図の回路との違いは、制御信号の与え方で、こ
の回路では制御信号φによってＰＭＯＳ１０６およびＮ
ＭＯＳ１０８のゲートを制御することによりバイポーラ
トランジスタ１１２のベース電流を制御している。
以上のとおり本発明に係るＢ１ＭＯＳ論理回路によれば
、ＰＭＯＳとＮＭＯＳとの中間節点をバイポーラトラン
ジスタのベースに接続して制御するようにしたため、構
成素子数の低減を図ることができる。また、出力端子と
電源との間にはＮＭＯＳが接続されているため、出力端
子にはほぼ電源電圧に等しい出力電圧が得られ、理想的
な出力レベルを得ることができる。
、ＰＭＯＳとＮＭＯＳとの中間節点をバイポーラトラン
ジスタのベースに接続して制御するようにしたため、構
成素子数の低減を図ることができる。また、出力端子と
電源との間にはＮＭＯＳが接続されているため、出力端
子にはほぼ電源電圧に等しい出力電圧が得られ、理想的
な出力レベルを得ることができる。
第１図は本発明の一実施例に係るＢｉＭＯ３論理回路の
回路図、第２図は本発明の原理を利用した別な回路の回
路図、第３図は従来のＣＭＯ８論理回路の回路図、第４
図および第５図は従来のＢｉＭＯｓ論理囲路の回路図で
ある。 １〜１１・・・ＭＯＳトランジスタ、１２．１３・・・
バイポーラトランジスタ、１４〜１８・・・ＭＯＳトラ
ンジスタ、１９．２０・・・バイポーラトランジスタ、
２１・・・ダイオード、１０１．１０２・・・ＭＯＳト
ランジスタ、１０３・・・バイポーラトランジスタ、１
０４〜１１１・・・ＭＯＳトランジスタ、１１２・・・
バイポーラトランジスタ。 出願人代理人 佐 藤 −雄 ＶＣＣ も １ 図 躬２図
回路図、第２図は本発明の原理を利用した別な回路の回
路図、第３図は従来のＣＭＯ８論理回路の回路図、第４
図および第５図は従来のＢｉＭＯｓ論理囲路の回路図で
ある。 １〜１１・・・ＭＯＳトランジスタ、１２．１３・・・
バイポーラトランジスタ、１４〜１８・・・ＭＯＳトラ
ンジスタ、１９．２０・・・バイポーラトランジスタ、
２１・・・ダイオード、１０１．１０２・・・ＭＯＳト
ランジスタ、１０３・・・バイポーラトランジスタ、１
０４〜１１１・・・ＭＯＳトランジスタ、１１２・・・
バイポーラトランジスタ。 出願人代理人 佐 藤 −雄 ＶＣＣ も １ 図 躬２図
Claims (1)
- 【特許請求の範囲】 １、ＰＭＯＳからなる第１のトランジスタと、ＮＭＯＳ
からなる第２のトランジスタと、バイポーラトランジス
タからなる第３のトランジスタと、ＮＭＯＳからなる第
４のトランジスタと、ＮＭＯＳからなる第５のトランジ
スタと、を備え、前記第１のトランジスタの一端と前記
第２のトランジスタの一端とは互いに中間節点において
直列接続され、前記第１のトランジスタのゲートと前記
第２のトランジスタのゲートとは入力端子に接続され、
前記第１のトランジスタおよび前記第２のトランジスタ
のうちのどちらか一方の他端には第１の電源電圧が、他
方の他端には制御信号が、それぞれ与えられ、 前記第３のトランジスタのベースは前記中間節点に接続
され、前記第３のトランジスタのコレクタまたはエミッ
タのうちの一方には第２の電源電圧が与えられ、他方に
は出力端子が接続され、前記第４のトランジスタおよび
前記第５のトランジスタのそれぞれ一端は前記出力端子
に接続され、他端には前記第１の電源電圧が与えられ、
前記第４のトランジスタのゲートは前記入力端子に接続
され、前記第５のトランジスタのゲートには前記制御信
号に対して相補的な信号が与えられることを特徴とする
ＢｉＭＯＳ論理回路。 ２、第３のトランジスタがＮＰＮ型トランジスタである
ことを特徴とする特許請求の範囲第１項記載のＢｉＭＯ
Ｓ論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073462A JPH07120727B2 (ja) | 1987-03-27 | 1987-03-27 | ＢｉＭＯＳ論理回路 |
| US07/106,362 US4804868A (en) | 1987-03-27 | 1987-10-09 | BiMOS logical circuit |
| KR1019880003258A KR900008799B1 (ko) | 1987-03-27 | 1988-03-25 | BiMOS 논리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073462A JPH07120727B2 (ja) | 1987-03-27 | 1987-03-27 | ＢｉＭＯＳ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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