JPH1155087A - コンパレータ及びａｄ変換回路 - Google Patents
コンパレータ及びａｄ変換回路Info
- Publication number
- JPH1155087A JPH1155087A JP20297397A JP20297397A JPH1155087A JP H1155087 A JPH1155087 A JP H1155087A JP 20297397 A JP20297397 A JP 20297397A JP 20297397 A JP20297397 A JP 20297397A JP H1155087 A JPH1155087 A JP H1155087A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- turned
- comparator
- input
- switches
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 インバータに貫通電流が流れないコンパレー
タ及びＡＤ変換回路を提供する。 【解決手段】 コンパレータは、入力電圧Ｖｉｎを基準
電圧ＶREFと比較するために、同時にオン／オフされる
スイッチ１、２と、入力電圧Ｖｉｎがスイッチ１を介し
て一端に印加され、かつ他端が接地されるコンデンサ１
と、基準電圧ＶREFがスイッチ２を介して一端に印加さ
れ、かつ他端が接地されるコンデンサ２とを備える。ま
た、クロックドインバータ３、４が設けられ、互いに相
手の出力が入力されるとともに、それらの入力側がそれ
ぞれコンデンサ１、２の前記一端に接続される。また、
クロックドインバータ３、４はスイッチ１、２がオンの
ときオフし、逆にスイッチ１、２がオフのときオンす
る。
タ及びＡＤ変換回路を提供する。 【解決手段】 コンパレータは、入力電圧Ｖｉｎを基準
電圧ＶREFと比較するために、同時にオン／オフされる
スイッチ１、２と、入力電圧Ｖｉｎがスイッチ１を介し
て一端に印加され、かつ他端が接地されるコンデンサ１
と、基準電圧ＶREFがスイッチ２を介して一端に印加さ
れ、かつ他端が接地されるコンデンサ２とを備える。ま
た、クロックドインバータ３、４が設けられ、互いに相
手の出力が入力されるとともに、それらの入力側がそれ
ぞれコンデンサ１、２の前記一端に接続される。また、
クロックドインバータ３、４はスイッチ１、２がオンの
ときオフし、逆にスイッチ１、２がオフのときオンす
る。
Description
【０００１】
【発明の属する技術分野】本発明は入力電圧を基準電圧
と比較するコンパレータに関する。また、デジタルカメ
ラ、デジタルＶＴＲ、デジタルオシロスコープ等に用い
られるＡＤ変換回路にも関する。
と比較するコンパレータに関する。また、デジタルカメ
ラ、デジタルＶＴＲ、デジタルオシロスコープ等に用い
られるＡＤ変換回路にも関する。
【０００２】
【従来の技術】従来のＡＤ変換回路では、入出力のオフ
セット特性に優れている図５に示すようなチョッパ型コ
ンパレータがよく使用されている。このコンパレータを
用いて入力電圧Ｖｉｎを基準電圧ＶREFと比較するに
は、まず最初にスイッチ３０、３４、３７をオンし、ス
イッチ３１をオフする。
セット特性に優れている図５に示すようなチョッパ型コ
ンパレータがよく使用されている。このコンパレータを
用いて入力電圧Ｖｉｎを基準電圧ＶREFと比較するに
は、まず最初にスイッチ３０、３４、３７をオンし、ス
イッチ３１をオフする。
【０００３】これにより、ＣＭＯＳ（complementary me
tal oxide semiconductor）インバータ３３、３６がセ
ルフバイアスされるので、いずれも出力はハイレベルと
ロウレベルの中間にあるスレッショルド電圧となる。コ
ンデンサ３２では入力電圧Ｖｉｎと前記スレッショルド
電圧の差で充電が行われる。
tal oxide semiconductor）インバータ３３、３６がセ
ルフバイアスされるので、いずれも出力はハイレベルと
ロウレベルの中間にあるスレッショルド電圧となる。コ
ンデンサ３２では入力電圧Ｖｉｎと前記スレッショルド
電圧の差で充電が行われる。
【０００４】次に、スイッチ３０、３４、３７をオフ
し、スイッチ３１をオンする。これにより、コンデンサ
３２の入力側では、入力電圧Ｖｉｎから基準電圧ＶREF
となり、インバータ３３には基準電圧ＶREFにコンデン
サ３２の電圧を加えた電圧が入力される。
し、スイッチ３１をオンする。これにより、コンデンサ
３２の入力側では、入力電圧Ｖｉｎから基準電圧ＶREF
となり、インバータ３３には基準電圧ＶREFにコンデン
サ３２の電圧を加えた電圧が入力される。
【０００５】基準電圧ＶREFが入力電圧Ｖｉｎより低い
場合には、コンデンサ３２の電荷保存則によりインバー
タ３３には前記スレッショルド電圧よりもその差分低い
電圧が入力されるのでインバータ３３の出力はハイレベ
ル側の出力となる。そして、この出力はインバータ３３
の出力側にコンデンサ３５を介して接続されているイン
バータ３６によって反転増幅されてロウレベルの信号と
なる。図５に示すコンパレータでは、さらにインバータ
３８で反転をとってハイレベルの信号が得られるように
している。
場合には、コンデンサ３２の電荷保存則によりインバー
タ３３には前記スレッショルド電圧よりもその差分低い
電圧が入力されるのでインバータ３３の出力はハイレベ
ル側の出力となる。そして、この出力はインバータ３３
の出力側にコンデンサ３５を介して接続されているイン
バータ３６によって反転増幅されてロウレベルの信号と
なる。図５に示すコンパレータでは、さらにインバータ
３８で反転をとってハイレベルの信号が得られるように
している。
【０００６】一方、基準電圧ＶREFが入力電圧Ｖｉｎよ
り高い場合には、インバータ３３には前記スレッショル
ド電圧よりもその差分高い電圧が入力されるのでインバ
ータ３３の出力はロウレベル側の出力となる。これがイ
ンバータ３６で反転増幅されてハイレベルの信号とな
る。したがって、インバータ３８よりロウレベルの信号
が出力される。このように、入力電圧Ｖｉｎと基準電圧
ＶREFの比較が行われる。
り高い場合には、インバータ３３には前記スレッショル
ド電圧よりもその差分高い電圧が入力されるのでインバ
ータ３３の出力はロウレベル側の出力となる。これがイ
ンバータ３６で反転増幅されてハイレベルの信号とな
る。したがって、インバータ３８よりロウレベルの信号
が出力される。このように、入力電圧Ｖｉｎと基準電圧
ＶREFの比較が行われる。
【０００７】ところで、ＡＤ変換回路では多数のコンパ
レータが使用され、通常、クロックを用いて一定の周期
でＡＤ変換を行うようにしている。クロックによって動
作するコンパレータの１つの動作状態を図６に示す。図
６（ａ）には、ＡＤ変換回路によりそのコンパレータに
与えられるクロックを示す。図６（ｂ）には、そのクロ
ックによるスイッチ３０、３４、３７のオン／オフ状態
を示す。図６（ｃ）には、スイッチ３１のオン／オフ状
態を示す。図６から分かるように、スイッチ３０と３１
は交互にオンし、同時にオンすることがない。また、ク
ロックに同期して一定の周期で電圧の比較が行われてい
る。
レータが使用され、通常、クロックを用いて一定の周期
でＡＤ変換を行うようにしている。クロックによって動
作するコンパレータの１つの動作状態を図６に示す。図
６（ａ）には、ＡＤ変換回路によりそのコンパレータに
与えられるクロックを示す。図６（ｂ）には、そのクロ
ックによるスイッチ３０、３４、３７のオン／オフ状態
を示す。図６（ｃ）には、スイッチ３１のオン／オフ状
態を示す。図６から分かるように、スイッチ３０と３１
は交互にオンし、同時にオンすることがない。また、ク
ロックに同期して一定の周期で電圧の比較が行われてい
る。
【０００８】
【発明が解決しようとする課題】しかしながら、そのク
ロックがハイレベルであるときスイッチ３４、３７がオ
ンすることとなり、ＣＭＯＳインバータ３３、３６はセ
ルフバイアスされるため、インバータ３３、３６にその
間定常的な貫通電流が流れる。尚、貫通電流とは、ＣＭ
ＯＳインバータを構成するＰチャネルＭＯＳＦＥＴ（Ｍ
ＯＳ電界効果トランジスタ）とＮチャネルＭＯＳＦＥＴ
が同時にオンした状態となるためにそのインバータに流
れる電流のことである。
ロックがハイレベルであるときスイッチ３４、３７がオ
ンすることとなり、ＣＭＯＳインバータ３３、３６はセ
ルフバイアスされるため、インバータ３３、３６にその
間定常的な貫通電流が流れる。尚、貫通電流とは、ＣＭ
ＯＳインバータを構成するＰチャネルＭＯＳＦＥＴ（Ｍ
ＯＳ電界効果トランジスタ）とＮチャネルＭＯＳＦＥＴ
が同時にオンした状態となるためにそのインバータに流
れる電流のことである。
【０００９】例えば２ステップＡＤ変換回路では、コン
パレータが５０個程度使用されているので、１００個程
度のインバータに上記貫通電流が流れてしまうことにな
る。このように、ＡＤ変換回路等のように多数のコンパ
レータが使用されるところに上記従来のチョッパ型コン
パレータ（図５）を用いると、回路電流が大きくなると
いう欠点があった。
パレータが５０個程度使用されているので、１００個程
度のインバータに上記貫通電流が流れてしまうことにな
る。このように、ＡＤ変換回路等のように多数のコンパ
レータが使用されるところに上記従来のチョッパ型コン
パレータ（図５）を用いると、回路電流が大きくなると
いう欠点があった。
【００１０】本発明は上記課題を解決するもので、電流
の大幅な削減が可能なコンパレータを提供することを第
１の目的とし、また、そのようなコンパレータを用いた
ＡＤ変換回路を提供することを第２の目的とする。
の大幅な削減が可能なコンパレータを提供することを第
１の目的とし、また、そのようなコンパレータを用いた
ＡＤ変換回路を提供することを第２の目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明では、入力電圧を基準電圧と比較するコンパレ
ータにおいて、略同時にオン／オフされる第１及び第２
のスイッチと、前記入力電圧が前記第１のスイッチを介
して一端に印加され、かつ他端には一定の電圧が印加さ
れる第１のコンデンサと、前記基準電圧が前記第２のス
イッチを介して一端に印加され、かつ他端には一定の電
圧が印加される第２のコンデンサと、互いに相手の出力
が入力されるとともに、それらの入力側がそれぞれ前記
第１及び第２のコンデンサの前記一端に接続され、かつ
前記第１及び第２のスイッチがオンのときオフし、逆に
前記第１及び第２のコンデンサがオフのときオンする第
１及び第２のクロックドインバータとを有するようにし
ている。
に本発明では、入力電圧を基準電圧と比較するコンパレ
ータにおいて、略同時にオン／オフされる第１及び第２
のスイッチと、前記入力電圧が前記第１のスイッチを介
して一端に印加され、かつ他端には一定の電圧が印加さ
れる第１のコンデンサと、前記基準電圧が前記第２のス
イッチを介して一端に印加され、かつ他端には一定の電
圧が印加される第２のコンデンサと、互いに相手の出力
が入力されるとともに、それらの入力側がそれぞれ前記
第１及び第２のコンデンサの前記一端に接続され、かつ
前記第１及び第２のスイッチがオンのときオフし、逆に
前記第１及び第２のコンデンサがオフのときオンする第
１及び第２のクロックドインバータとを有するようにし
ている。
【００１２】このような構成によると、コンパレータは
クロックドインバータをオフし、第１及び第２のスイッ
チをオン状態とする。第１及び第２のコンデンサの上記
他端に印加される一定の電圧は例えばグランド電圧であ
る。これにより、第１のコンデンサには入力電圧で、一
方、第２のコンデンサには基準電圧で充電が行われる。
それから、第１及び第２のスイッチをともにオフし、ク
ロックドインバータをオンする。クロックドインバータ
の作用によりコンデンサに充電されている電圧の高い方
がハイレベルとなり、低い方がロウレベルとなる。そし
て、コンパレータはバッファ等を用いて比較結果を表す
信号を出力する。このようにコンパレータは入力電圧を
基準電圧と比較することができる。
クロックドインバータをオフし、第１及び第２のスイッ
チをオン状態とする。第１及び第２のコンデンサの上記
他端に印加される一定の電圧は例えばグランド電圧であ
る。これにより、第１のコンデンサには入力電圧で、一
方、第２のコンデンサには基準電圧で充電が行われる。
それから、第１及び第２のスイッチをともにオフし、ク
ロックドインバータをオンする。クロックドインバータ
の作用によりコンデンサに充電されている電圧の高い方
がハイレベルとなり、低い方がロウレベルとなる。そし
て、コンパレータはバッファ等を用いて比較結果を表す
信号を出力する。このようにコンパレータは入力電圧を
基準電圧と比較することができる。
【００１３】また、本発明では上記構成において、さら
に前記第１及び第２のコンデンサは回路上の配線容量で
あるようにしている。集積回路等では回路上にできる配
線容量によっても入力電圧を基準電圧と比較することが
可能であるので、コンデンサを直接的に設ける必要がな
い。
に前記第１及び第２のコンデンサは回路上の配線容量で
あるようにしている。集積回路等では回路上にできる配
線容量によっても入力電圧を基準電圧と比較することが
可能であるので、コンデンサを直接的に設ける必要がな
い。
【００１４】
【発明の実施の形態】本発明の一実施形態について説明
する。図１に本実施形態のコンパレータの回路図を示
す。入力電圧Ｖｉｎがスイッチ１を介してコンデンサ７
の一端に印加される。コンデンサ７のもう一端は接地さ
れている。基準電圧ＶREFがスイッチ２を介してコンデ
ンサ８の一端に印加される。コンデンサ８のもう一端は
接地されている。スイッチ１、２にはＭＯＳＦＥＴによ
るアナログスイッチ等が使用され、ともにクロックφに
よって同時にオン／オフ動作をする。
する。図１に本実施形態のコンパレータの回路図を示
す。入力電圧Ｖｉｎがスイッチ１を介してコンデンサ７
の一端に印加される。コンデンサ７のもう一端は接地さ
れている。基準電圧ＶREFがスイッチ２を介してコンデ
ンサ８の一端に印加される。コンデンサ８のもう一端は
接地されている。スイッチ１、２にはＭＯＳＦＥＴによ
るアナログスイッチ等が使用され、ともにクロックφに
よって同時にオン／オフ動作をする。
【００１５】また、２つのクロックドインバータ３、４
が互いに相手の出力を入力するように接続されており、
クロックドインバータ３、４の各入力側にそれぞれにコ
ンデンサ７、８の電圧が与えられるようになっている。
スイッチ１、２がオンするときクロックドインバータ
３、４はオフして、コンデンサ７、８ではそれぞれ電圧
Ｖｉｎ、ＶREFで充電が行われる。
が互いに相手の出力を入力するように接続されており、
クロックドインバータ３、４の各入力側にそれぞれにコ
ンデンサ７、８の電圧が与えられるようになっている。
スイッチ１、２がオンするときクロックドインバータ
３、４はオフして、コンデンサ７、８ではそれぞれ電圧
Ｖｉｎ、ＶREFで充電が行われる。
【００１６】スイッチ１、２がオフであるときクロック
ドインバータ３、４はオンするので、コンデンサ７、８
では放電又は充電が行われる。そして、コンデンサ７、
８は電圧Ｖｉｎ、ＶREFの高低に応じてハイレベル又は
ロウレベルのいずれかの状態となる。その結果、クロッ
クドインバータ３、４の出力側にそれぞれ入力が接続さ
れたインバータ５、６より比較結果の信号が取り出され
る。
ドインバータ３、４はオンするので、コンデンサ７、８
では放電又は充電が行われる。そして、コンデンサ７、
８は電圧Ｖｉｎ、ＶREFの高低に応じてハイレベル又は
ロウレベルのいずれかの状態となる。その結果、クロッ
クドインバータ３、４の出力側にそれぞれ入力が接続さ
れたインバータ５、６より比較結果の信号が取り出され
る。
【００１７】クロックドインバータの構成の一例を図２
に示す。クロックドインバータは、ＰチャネルＭＯＳＦ
ＥＴ１０、１１とＮチャネルＭＯＳＦＥＴ１２、１３を
電源とグランド間に直列接続したものであり、入力信号
はＭＯＳＦＥＴ１０、１３のゲートに入力される。ま
た、ＭＯＳＦＥＴ１１、１２のゲートには互いに反転し
たクロックが入力され、このクロックによりクロックド
インバータはオン／オフ動作をする。ＭＯＳＦＥＴ１
１、１２の接続中点から入力信号を反転した信号が出力
される。
に示す。クロックドインバータは、ＰチャネルＭＯＳＦ
ＥＴ１０、１１とＮチャネルＭＯＳＦＥＴ１２、１３を
電源とグランド間に直列接続したものであり、入力信号
はＭＯＳＦＥＴ１０、１３のゲートに入力される。ま
た、ＭＯＳＦＥＴ１１、１２のゲートには互いに反転し
たクロックが入力され、このクロックによりクロックド
インバータはオン／オフ動作をする。ＭＯＳＦＥＴ１
１、１２の接続中点から入力信号を反転した信号が出力
される。
【００１８】すなわち、ＭＯＳＦＥＴ１１のゲートにロ
ウレベル、ＭＯＳＦＥＴ１２のゲートにハイレベルの信
号が入力される場合には、ＭＯＳＦＥＴ１１、１２がオ
ンして、クロックドインバータはオンする。一方、ＭＯ
ＳＦＥＴ１１のゲートにハイレベル、ＭＯＳＦＥＴ１２
のゲートにロウレベルの信号が入力される場合には、Ｍ
ＯＳＦＥＴ１１、１２がオフして、クロックドインバー
タはオフし、ＦＥＴ１１、１２の接続中点は高インピー
ダンス状態になる。
ウレベル、ＭＯＳＦＥＴ１２のゲートにハイレベルの信
号が入力される場合には、ＭＯＳＦＥＴ１１、１２がオ
ンして、クロックドインバータはオンする。一方、ＭＯ
ＳＦＥＴ１１のゲートにハイレベル、ＭＯＳＦＥＴ１２
のゲートにロウレベルの信号が入力される場合には、Ｍ
ＯＳＦＥＴ１１、１２がオフして、クロックドインバー
タはオフし、ＦＥＴ１１、１２の接続中点は高インピー
ダンス状態になる。
【００１９】図３にはクロックによるスイッチ１、２
（図１参照）とクロックドインバータ３、４（図１参
照）の動作状態を示す。図３（ａ）に、スイッチ１、２
等にオン／オフのタイミングを与えるクロックを示す。
図３（ｂ）に、スイッチ１、２のオン／オフ状態を示
す。図３（ｃ）に、クロックドインバータ３、４のオン
／オフ状態を示す。
（図１参照）とクロックドインバータ３、４（図１参
照）の動作状態を示す。図３（ａ）に、スイッチ１、２
等にオン／オフのタイミングを与えるクロックを示す。
図３（ｂ）に、スイッチ１、２のオン／オフ状態を示
す。図３（ｃ）に、クロックドインバータ３、４のオン
／オフ状態を示す。
【００２０】クロックがハイレベルのとき、スイッチ
１、２がオンし、クロックドインバータ３、４はオフす
る。このとき、コンデンサ７、８はそれぞれ電圧Ｖｉ
ｎ、ＶREFでそれぞれ充電される。それから、クロック
がロウレベルとなるとスイッチ１、２がオフし、インバ
ータ３、４がオンする。これにより、電圧Ｖｉｎ、Ｖ
REFの高低に応じてインバータ３、４の出力がハイレベ
ル又はロウレベルのいずれかの状態に定まる。
１、２がオンし、クロックドインバータ３、４はオフす
る。このとき、コンデンサ７、８はそれぞれ電圧Ｖｉ
ｎ、ＶREFでそれぞれ充電される。それから、クロック
がロウレベルとなるとスイッチ１、２がオフし、インバ
ータ３、４がオンする。これにより、電圧Ｖｉｎ、Ｖ
REFの高低に応じてインバータ３、４の出力がハイレベ
ル又はロウレベルのいずれかの状態に定まる。
【００２１】尚、電圧Ｖｉｎ、ＶREFがともにクロック
ドインバータ３、４のスレッショルド電圧より低電圧側
又は高電圧側のいずれか一方にある場合でも、コンデン
サ７、８の容量が等しいときにはコンデンサ７、８の充
電又は放電によりコンデンサ７、８の電圧が推移し、電
圧の高い側をハイレベルとし、低い側をロウレベルとす
る。これにより、正しく電圧の比較を行うことができ
る。そのためには、コンデンサ７と８の容量値が等しく
なっていることが必要である。
ドインバータ３、４のスレッショルド電圧より低電圧側
又は高電圧側のいずれか一方にある場合でも、コンデン
サ７、８の容量が等しいときにはコンデンサ７、８の充
電又は放電によりコンデンサ７、８の電圧が推移し、電
圧の高い側をハイレベルとし、低い側をロウレベルとす
る。これにより、正しく電圧の比較を行うことができ
る。そのためには、コンデンサ７と８の容量値が等しく
なっていることが必要である。
【００２２】また、集積回路等で生じる配線容量がコン
デンサ７、８に該当する部分で一致する場合には、コン
デンサ７、８を直接的に設けなくてもよい。また、バッ
ファとしての役割をもつインバータ５、６はいずれか一
方だけに設けられていても信号を取り出すことができる
が、本実施形態では配線容量の対称性を維持するために
コンデンサ７、８の両方にそれぞれ設けられている。当
然、インバータ５、６をクロックドインバータ３、４と
略同時にオン／オフ動作するクロックドインバータとす
ることも可能であり、この構成ではさらに消費電流を低
減できる。
デンサ７、８に該当する部分で一致する場合には、コン
デンサ７、８を直接的に設けなくてもよい。また、バッ
ファとしての役割をもつインバータ５、６はいずれか一
方だけに設けられていても信号を取り出すことができる
が、本実施形態では配線容量の対称性を維持するために
コンデンサ７、８の両方にそれぞれ設けられている。当
然、インバータ５、６をクロックドインバータ３、４と
略同時にオン／オフ動作するクロックドインバータとす
ることも可能であり、この構成ではさらに消費電流を低
減できる。
【００２３】以上説明したように本実施形態によれば、
クロックドインバータ３、４がセルフバイアスされるこ
とがないので貫通電流が流れず、クロックドインバータ
３、４での信号レベルが変化するときに流れる過渡電流
のみが発生するようになる。この過渡電流の流れる時間
と上述の貫通電流の流れる時間では、圧倒的に貫通電流
の流れる時間の方が長いため、本実施形態のコンパレー
タでは回路電流を大幅に削減することができる。また、
電流が削減されていてもコンデンサ７、８への充電過程
等に変わるところがないので、コンパレータの精度及び
スピードの性能は上記従来のコンパレータ（図５）と変
わらず、オフセット特性にも優れている。
クロックドインバータ３、４がセルフバイアスされるこ
とがないので貫通電流が流れず、クロックドインバータ
３、４での信号レベルが変化するときに流れる過渡電流
のみが発生するようになる。この過渡電流の流れる時間
と上述の貫通電流の流れる時間では、圧倒的に貫通電流
の流れる時間の方が長いため、本実施形態のコンパレー
タでは回路電流を大幅に削減することができる。また、
電流が削減されていてもコンデンサ７、８への充電過程
等に変わるところがないので、コンパレータの精度及び
スピードの性能は上記従来のコンパレータ（図５）と変
わらず、オフセット特性にも優れている。
【００２４】次に、本実施形態のコンパレータ（図１）
を用いた回路一例として２ステップＡＤ変換回路につい
て説明する。図４はその２ステップＡＤ変換回路の一例
を示す回路図である。入力電圧ＶｉｎはＡＤ変換回路内
の全てのコンパレータ２０・・・２１及び２２・・・２
３に入力され、それぞれの基準電圧で比較される。
を用いた回路一例として２ステップＡＤ変換回路につい
て説明する。図４はその２ステップＡＤ変換回路の一例
を示す回路図である。入力電圧ＶｉｎはＡＤ変換回路内
の全てのコンパレータ２０・・・２１及び２２・・・２
３に入力され、それぞれの基準電圧で比較される。
【００２５】ＡＤ変換回路には、電源電圧ＶDDとグラン
ドレベル間に複数の抵抗を直列に接続した抵抗群２８が
設けられており、抵抗分圧により各抵抗の接続中点の電
圧がそれぞれ基準電圧としてコンパレータ２０・・・２
１に送られる。そして、コンパレータ２０・・・２１で
入力電圧Ｖｉｎを上記各基準電圧と比較し、その比較結
果をロジック回路２５でエンコードすることにより上位
側のデータが得られる。
ドレベル間に複数の抵抗を直列に接続した抵抗群２８が
設けられており、抵抗分圧により各抵抗の接続中点の電
圧がそれぞれ基準電圧としてコンパレータ２０・・・２
１に送られる。そして、コンパレータ２０・・・２１で
入力電圧Ｖｉｎを上記各基準電圧と比較し、その比較結
果をロジック回路２５でエンコードすることにより上位
側のデータが得られる。
【００２６】この上位側のデータに基づいてＡＤ変換回
路はさらに下位側のデータを得るために電圧ＶＨ、ＶＬ
を抵抗群２９の両端に与える。抵抗群２９は抵抗群２８
と同じく電圧ＶＨ、ＶＬ間を抵抗分圧により各基準電圧
を生成し、コンパレータ２２・・・２３で入力電圧Ｖｉ
ｎと比較する。そして、これらの比較結果をロジック回
路２６でエンコードすることにより下位側のデータが得
られる。ロジック回路２７で上位側及び下位側のデータ
を合成することによりＡＤ変換したデジタルデータが得
られる。
路はさらに下位側のデータを得るために電圧ＶＨ、ＶＬ
を抵抗群２９の両端に与える。抵抗群２９は抵抗群２８
と同じく電圧ＶＨ、ＶＬ間を抵抗分圧により各基準電圧
を生成し、コンパレータ２２・・・２３で入力電圧Ｖｉ
ｎと比較する。そして、これらの比較結果をロジック回
路２６でエンコードすることにより下位側のデータが得
られる。ロジック回路２７で上位側及び下位側のデータ
を合成することによりＡＤ変換したデジタルデータが得
られる。
【００２７】尚、図４は簡略化のために一部を省略した
図となっているが、例えば上位側、下位側でそれぞれ４
ビットの変換を行って８ビットのＡＤ変換を行う場合に
は、上位側、下位側でおのおの少なくとも２4−１＝１
５個のコンパレータが必要で、合計すると最低でも３０
個のコンパレータが必要である。
図となっているが、例えば上位側、下位側でそれぞれ４
ビットの変換を行って８ビットのＡＤ変換を行う場合に
は、上位側、下位側でおのおの少なくとも２4−１＝１
５個のコンパレータが必要で、合計すると最低でも３０
個のコンパレータが必要である。
【００２８】また、実際にはＡＤ変換の精度の向上等の
ために、下位側では比較する電圧範囲を広げている場合
があり、その場合にはさらに多数のコンパレータが必要
となる。８ビットＡＤ変換回路では、例えば５０個近く
のコンパレータが設けられている。また、デジタルデー
タのビット数が増加すれば必要となるコンパレータ数が
飛躍的に増大する。
ために、下位側では比較する電圧範囲を広げている場合
があり、その場合にはさらに多数のコンパレータが必要
となる。８ビットＡＤ変換回路では、例えば５０個近く
のコンパレータが設けられている。また、デジタルデー
タのビット数が増加すれば必要となるコンパレータ数が
飛躍的に増大する。
【００２９】このように、多数のコンパレータが使用さ
れるＡＤ変換回路（図４）では、図１に示すコンパレー
タを使用することにより消費電流が大幅に低減され、電
流削減の効果が大きくなる。尚、ＡＤ変換回路に与えら
れる電源電圧ＶDDを可変することによりＡＤ変換回路で
のＡＤ変換のスケールを調整することができる。
れるＡＤ変換回路（図４）では、図１に示すコンパレー
タを使用することにより消費電流が大幅に低減され、電
流削減の効果が大きくなる。尚、ＡＤ変換回路に与えら
れる電源電圧ＶDDを可変することによりＡＤ変換回路で
のＡＤ変換のスケールを調整することができる。
【００３０】
＜請求項１の効果＞以上説明したように本発明によれ
ば、２個のコンデンサにそれぞれ入力電圧と基準電圧で
充電を行い、両者の差をクロックドインバータで増幅す
ることにより、入力電圧を基準電圧と比較することがで
きる。その際にクロックドインバータに貫通電流が定常
的に流れることがないので回路電流の削減が可能とな
る。
ば、２個のコンデンサにそれぞれ入力電圧と基準電圧で
充電を行い、両者の差をクロックドインバータで増幅す
ることにより、入力電圧を基準電圧と比較することがで
きる。その際にクロックドインバータに貫通電流が定常
的に流れることがないので回路電流の削減が可能とな
る。
【００３１】＜請求項２の効果＞集積回路等で生じる配
線容量が入力電圧側と基準電圧側で等しくなっている場
合には、直接コンデンサを回路に設けなくても正しく入
力電圧を基準電圧と比較することができ、回路規模を縮
小することができる。
線容量が入力電圧側と基準電圧側で等しくなっている場
合には、直接コンデンサを回路に設けなくても正しく入
力電圧を基準電圧と比較することができ、回路規模を縮
小することができる。
【００３２】＜請求項３の効果＞ＡＤ変換回路では多数
のコンパレータが必要となるので、上記構成のコンパレ
ータを用いることにより、大幅な回路電流の削減が可能
となる。
のコンパレータが必要となるので、上記構成のコンパレ
ータを用いることにより、大幅な回路電流の削減が可能
となる。
【図１】 本発明の一実施形態のコンパレータの回路
図。
図。
【図２】 そのクロックドインバータの一例の回路図。
【図３】 そのコンパレータの動作を説明する図。
【図４】 そのコンパレータを用いたＡＤ変換回路の回
路図。
路図。
【図５】 従来のチョップ型コンパレータの回路図。
【図６】 その動作を説明する図。
１、２ スイッチ ３、４ クロックドインバータ ５、６ インバータ ７、８ コンデンサ １０、１１ ＰチャネルＭＯＳＦＥＴ １２、１３ ＮチャネルＭＯＳＦＥＴ
Claims (3)
- 【請求項１】 入力電圧を基準電圧と比較するコンパレ
ータにおいて、 略同時にオン／オフされる第１及び第２のスイッチと、 前記入力電圧が前記第１のスイッチを介して一端に印加
され、かつ他端には一定の電圧が印加される第１のコン
デンサと、 前記基準電圧が前記第２のスイッチを介して一端に印加
され、かつ他端には一定の電圧が印加される第２のコン
デンサと、 互いに相手の出力が入力されるとともに、それらの入力
側がそれぞれ前記第１及び第２のコンデンサの前記一端
に接続され、かつ前記第１及び第２のスイッチがオンの
ときオフし、逆に前記第１及び第２のコンデンサがオフ
のときオンする第１及び第２のクロックドインバータ
と、を備えたことを特徴とするコンパレータ。 - 【請求項２】 前記第１及び第２のコンデンサは回路上
の配線容量として設けられていることを特徴とする請求
項１に記載のコンパレータ。 - 【請求項３】 請求項１又は請求項２に記載のコンパレ
ータを有することを特徴とするＡＤ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20297397A JPH1155087A (ja) | 1997-07-29 | 1997-07-29 | コンパレータ及びａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20297397A JPH1155087A (ja) | 1997-07-29 | 1997-07-29 | コンパレータ及びａｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1155087A true JPH1155087A (ja) | 1999-02-26 |
Family
ID=16466231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20297397A Pending JPH1155087A (ja) | 1997-07-29 | 1997-07-29 | コンパレータ及びａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1155087A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004051852A1 (ja) * | 2002-12-03 | 2006-04-06 | 株式会社半導体エネルギー研究所 | データラッチ回路及び電子機器 |
| JP2010045579A (ja) * | 2008-08-12 | 2010-02-25 | Fujitsu Ltd | コンパレータ回路及びそれを有するアナログデジタルコンバータ |
| JP2012199769A (ja) * | 2011-03-22 | 2012-10-18 | Canon Inc | Ａｄ変換回路、光電変換装置、撮像システム、およびａｄ変換回路の駆動方法 |
-
1997
- 1997-07-29 JP JP20297397A patent/JPH1155087A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004051852A1 (ja) * | 2002-12-03 | 2006-04-06 | 株式会社半導体エネルギー研究所 | データラッチ回路及び電子機器 |
| US8004334B2 (en) | 2002-12-03 | 2011-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| KR101062241B1 (ko) * | 2002-12-03 | 2011-09-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 데이터 래치회로 및 전자기기 |
| JP2011239411A (ja) * | 2002-12-03 | 2011-11-24 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型表示装置 |
| JP4841839B2 (ja) * | 2002-12-03 | 2011-12-21 | 株式会社半導体エネルギー研究所 | データラッチ回路及び電子機器 |
| US8212600B2 (en) | 2002-12-03 | 2012-07-03 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| US8710887B2 (en) | 2002-12-03 | 2014-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit and electronic device |
| JP2010045579A (ja) * | 2008-08-12 | 2010-02-25 | Fujitsu Ltd | コンパレータ回路及びそれを有するアナログデジタルコンバータ |
| JP2012199769A (ja) * | 2011-03-22 | 2012-10-18 | Canon Inc | Ａｄ変換回路、光電変換装置、撮像システム、およびａｄ変換回路の駆動方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11095300B2 (en) | Reduced noise dynamic comparator for a successive approximation register analog-to-digital converter | |
| JP2952786B2 (ja) | Ａｄ変換器 | |
| US8456343B2 (en) | Switched capacitor type D/A converter | |
| US7679428B2 (en) | Comparator and analog-to-digital converter using the same | |
| CN110235372B (zh) | 一种具有降低回扫噪声的双倍数据速率时间内插量化器 | |
| US6239733B1 (en) | Current interpolation circuit for use in an A/D converter | |
| JP7142341B2 (ja) | Ａｄ変換器 | |
| JPH1155087A (ja) | コンパレータ及びａｄ変換回路 | |
| JP3067903B2 (ja) | アナログ／ディジタル変換器 | |
| US11545992B2 (en) | Dynamic comparator | |
| JPH09186594A (ja) | コンパレータ、アナログ−デジタルコンバータ、半導体装置及び電圧比較方法 | |
| US20230163777A1 (en) | Comparator and analog to digital converter | |
| JP4074023B2 (ja) | 半導体集積回路 | |
| US7403148B2 (en) | Methods and apparatus to balance reference settling in switched-capacitor pipelined digital to analog converter | |
| JP3109706B2 (ja) | チョッパ型コンパレータ | |
| JPH10290149A (ja) | マルチプレクサ | |
| JP2000114970A (ja) | 比較回路およびアナログデジタル変換回路 | |
| JP3090099B2 (ja) | Ｄ／ａ変換装置 | |
| JPH0773214B2 (ja) | アナログデイジタル変換回路 | |
| JP3896717B2 (ja) | 逐次比較ａ／ｄ変換器 | |
| JPH08316801A (ja) | チョッパインバータ比較器及びａ／ｄコンバータ | |
| JPH05218872A (ja) | コンパレータ回路とその駆動方法 | |
| KR950003441Y1 (ko) | 아날로그/디지탈 변환기 | |
| JP2013058972A (ja) | 逐次比較型ａｄ変換器及びその制御方法 | |
| JP3360740B2 (ja) | アナログ−デジタル変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050316 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050405 |
|
| A521 | Written amendment |
Effective date: 20050527 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Effective date: 20050705 Free format text: JAPANESE INTERMEDIATE CODE: A02 |