JPH10290149A - マルチプレクサ - Google Patents
マルチプレクサInfo
- Publication number
- JPH10290149A JPH10290149A JP9110326A JP11032697A JPH10290149A JP H10290149 A JPH10290149 A JP H10290149A JP 9110326 A JP9110326 A JP 9110326A JP 11032697 A JP11032697 A JP 11032697A JP H10290149 A JPH10290149 A JP H10290149A
- Authority
- JP
- Japan
- Prior art keywords
- node
- terminal
- mos transistor
- type mos
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/002—Switching arrangements with several input- or output terminals
- H03K17/005—Switching arrangements with several input- or output terminals with several inputs only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】マルチプレクサの制御信号の駆動するトランジ
スタの数を減らし、消費電力を低減する。 【解決手段】互いに逆位相で出力がダイナミック保持状
態になる２つのラッチ回路Ｌ１とＬ３の出力Ｑ１、Ｑ３
をワイヤード接続することによりマルチプレクサを構成
する。
スタの数を減らし、消費電力を低減する。 【解決手段】互いに逆位相で出力がダイナミック保持状
態になる２つのラッチ回路Ｌ１とＬ３の出力Ｑ１、Ｑ３
をワイヤード接続することによりマルチプレクサを構成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチプレクサに
関し、特にダイナミック型ラッチ回路を用いたマルチプ
レクサに関する。
関し、特にダイナミック型ラッチ回路を用いたマルチプ
レクサに関する。
【０００２】
【従来の技術】従来のマルチプレクサについて、２ビッ
トのマルチプレクサの場合を例にとって説明する。多ビ
ットのマルチプレクサは、２ビットマルチプレクサの組
み合わせで構成することができることは、例えば文献
（１）（アイ・イー・イー・イー・ジャーナル・オブ・
ソリッド−ステート・サーキッツ、第２６巻、第１２号
（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２６，Ｎｏ．１
２，Ｄｅｃｅｍｂｅｒ，１９９１）の第１９３６頁〜第
１９４３頁）や、文献（２）（アイ・イー・イー・イー
・ジャーナル・オブ・ソリッド−ステート・サーキッ
ツ、第２８巻、第３号（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏ
ｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏ
ｌ．２８，Ｎｏ．３，Ｍａｒｃｈ，１９９３）の第３３
９頁〜第３４３頁）等で既に示されている公知の技術で
ある。
トのマルチプレクサの場合を例にとって説明する。多ビ
ットのマルチプレクサは、２ビットマルチプレクサの組
み合わせで構成することができることは、例えば文献
（１）（アイ・イー・イー・イー・ジャーナル・オブ・
ソリッド−ステート・サーキッツ、第２６巻、第１２号
（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２６，Ｎｏ．１
２，Ｄｅｃｅｍｂｅｒ，１９９１）の第１９３６頁〜第
１９４３頁）や、文献（２）（アイ・イー・イー・イー
・ジャーナル・オブ・ソリッド−ステート・サーキッ
ツ、第２８巻、第３号（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏ
ｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏ
ｌ．２８，Ｎｏ．３，Ｍａｒｃｈ，１９９３）の第３３
９頁〜第３４３頁）等で既に示されている公知の技術で
ある。
【０００３】図２３に、従来の２ビットのマルチプレク
サの動作原理を説明するための図を示す。図２３を参照
すると、この２ビットマルチプレクサ回路は、データ入
力端子Ｄ１が第１のデータ入力端子ＩＮ１に接続され、
正相クロック入力端子Ｃ１が正相クロック入力端子ＣＬ
Ｋに接続され、逆相クロック入力端子Ｃ１Ｂが逆相クロ
ック入力端子ＣＬＫＢに接続され、出力端子Ｑ１が節点
０１に接続されたラッチＬ１と、データ入力端子Ｄ２が
第２のデータ入力端子ＩＮ２に接続され、正相クロック
入力端子Ｃ２が正相クロック入力端子ＣＬＫに接続さ
れ、逆相クロック入力端子Ｃ２Ｂが逆相クロック入力端
子ＣＬＫＢに接続され、出力端子Ｑ２が節点０２に接続
されたラッチＬ２と、データ入力端子Ｄ３が節点０２に
接続され、正相クロック入力端子Ｃ３が逆相クロック入
力端子ＣＬＫＢに接続され、逆相クロック入力端子Ｃ３
Ｂが正相クロック入力端子ＣＬＫに接続され、出力端子
Ｑ３が節点０３に接続されたラッチＬ３と、第１の入力
端子Ａが節点０１に接続され、第２の入力端子Ｂが節点
０３に接続され、正相選択信号Ｓが正相クロック入力端
子ＣＬＫに接続され、逆相選択信号ＳＢが逆相クロック
入力端子ＣＬＫＢに接続され、出力を出力端子ＯＵＴに
接続したセレクタＳと、を備えて構成されている。
サの動作原理を説明するための図を示す。図２３を参照
すると、この２ビットマルチプレクサ回路は、データ入
力端子Ｄ１が第１のデータ入力端子ＩＮ１に接続され、
正相クロック入力端子Ｃ１が正相クロック入力端子ＣＬ
Ｋに接続され、逆相クロック入力端子Ｃ１Ｂが逆相クロ
ック入力端子ＣＬＫＢに接続され、出力端子Ｑ１が節点
０１に接続されたラッチＬ１と、データ入力端子Ｄ２が
第２のデータ入力端子ＩＮ２に接続され、正相クロック
入力端子Ｃ２が正相クロック入力端子ＣＬＫに接続さ
れ、逆相クロック入力端子Ｃ２Ｂが逆相クロック入力端
子ＣＬＫＢに接続され、出力端子Ｑ２が節点０２に接続
されたラッチＬ２と、データ入力端子Ｄ３が節点０２に
接続され、正相クロック入力端子Ｃ３が逆相クロック入
力端子ＣＬＫＢに接続され、逆相クロック入力端子Ｃ３
Ｂが正相クロック入力端子ＣＬＫに接続され、出力端子
Ｑ３が節点０３に接続されたラッチＬ３と、第１の入力
端子Ａが節点０１に接続され、第２の入力端子Ｂが節点
０３に接続され、正相選択信号Ｓが正相クロック入力端
子ＣＬＫに接続され、逆相選択信号ＳＢが逆相クロック
入力端子ＣＬＫＢに接続され、出力を出力端子ＯＵＴに
接続したセレクタＳと、を備えて構成されている。
【０００４】次に図２３に示した回路の動作について、
図２４に示したタイミングチャートを参照して説明す
る。逆相クロック入力端子ＣＬＫＢには、正相クロック
入力端子ＣＬＫに加えられる信号と逆相の信号が入力さ
れるので、以後、正相クロック入力端子ＣＬＫについて
のみ説明する。
図２４に示したタイミングチャートを参照して説明す
る。逆相クロック入力端子ＣＬＫＢには、正相クロック
入力端子ＣＬＫに加えられる信号と逆相の信号が入力さ
れるので、以後、正相クロック入力端子ＣＬＫについて
のみ説明する。
【０００５】正相クロック入力端子ＣＬＫにローレベル
が加えられる時、ラッチＬ１及びラッチＬ２はデータの
取り込みを行い、取り込んだデータをそれぞれ出力端子
Ｑ１、Ｑ２に出力し、ラッチＬ３の出力端子Ｑ３には前
のデータが保持されている。正相クロック入力端子ＣＬ
Ｋに加えられる信号がハイレベルになると、第１のラッ
チおよび第２のラッチＬ２のそれぞれの出力端子Ｑ１、
Ｑ２には、前のデータが保持され、第３のラッチＬ３は
ラッチＬ２が出力しているデータを取り込み、出力端子
Ｑ３には新しく取り込んだレベルが出力される。
が加えられる時、ラッチＬ１及びラッチＬ２はデータの
取り込みを行い、取り込んだデータをそれぞれ出力端子
Ｑ１、Ｑ２に出力し、ラッチＬ３の出力端子Ｑ３には前
のデータが保持されている。正相クロック入力端子ＣＬ
Ｋに加えられる信号がハイレベルになると、第１のラッ
チおよび第２のラッチＬ２のそれぞれの出力端子Ｑ１、
Ｑ２には、前のデータが保持され、第３のラッチＬ３は
ラッチＬ２が出力しているデータを取り込み、出力端子
Ｑ３には新しく取り込んだレベルが出力される。
【０００６】図２４に示したように、第１のラッチ回路
Ｌ１の出力端子Ｑ１と第３のラッチ回路Ｌ３の出力端子
Ｑ３には、半周期ずれた出力が行われ、それぞれがセレ
クタの入力端子Ａ、Ｂに入力される。セレクタＳは正相
クロック入力端子ＣＬＫにハイレベルが加えられる時、
入力端子Ａの値を、ローレベルが加えられる時、入力端
子Ｂの値を出力端子ＯＵＴへ出力する。
Ｌ１の出力端子Ｑ１と第３のラッチ回路Ｌ３の出力端子
Ｑ３には、半周期ずれた出力が行われ、それぞれがセレ
クタの入力端子Ａ、Ｂに入力される。セレクタＳは正相
クロック入力端子ＣＬＫにハイレベルが加えられる時、
入力端子Ａの値を、ローレベルが加えられる時、入力端
子Ｂの値を出力端子ＯＵＴへ出力する。
【０００７】図２５に、ＭＯＳトランジスタを使用して
構成した従来のマルチプレクサとしては、最も使用素子
数および制御信号が駆動するトランジスタ数が少ない回
路の一例を示す。図２５に示した回路は、図２３に示し
たマルチプレクサにおいて、ラッチＬ１がトランスファ
ゲートＴＧ１とインバータＩＮＶ１により構成され、ラ
ッチＬ２がトランスファゲートＴＧ２とインバータＩＮ
Ｖ２により構成され、ラッチＬ３がトランスファゲート
ＴＧ３とインバータＩＮＶ３により構成され、セレクタ
ＳがトランスファゲートＴＧ４、ＴＧ５によって構成さ
れたものである。
構成した従来のマルチプレクサとしては、最も使用素子
数および制御信号が駆動するトランジスタ数が少ない回
路の一例を示す。図２５に示した回路は、図２３に示し
たマルチプレクサにおいて、ラッチＬ１がトランスファ
ゲートＴＧ１とインバータＩＮＶ１により構成され、ラ
ッチＬ２がトランスファゲートＴＧ２とインバータＩＮ
Ｖ２により構成され、ラッチＬ３がトランスファゲート
ＴＧ３とインバータＩＮＶ３により構成され、セレクタ
ＳがトランスファゲートＴＧ４、ＴＧ５によって構成さ
れたものである。
【０００８】次に図２５に示した回路の動作を説明す
る。正相クロック入力端子ＣＬＫにローレベルが入力さ
れる時、トランスファゲートＴＧ１、ＴＧ２、ＴＧ５が
開き、ＴＧ４、ＴＧ３が閉じ、データ端子ＩＮ１、ＩＮ
２の値に従い、それぞれ節点１０１、１０３の充放電が
行われ、節点１０２はデータ端子ＩＮ１の否定値が、節
点１０４にはデータ端子ＩＮ２の否定値が出力され、出
力端子ＯＵＴにはダイナミック節点１０５の否定値が出
力される。正相クロック入力端子ＣＬＫの信号がハイレ
ベルに変化すると、トランスファゲートＴＧ１、ＴＧ
２、ＴＧ５が閉じ、ＴＧ４、ＴＧ３が開き、節点１０
１、１０３がダイナミック保持状態となり、出力端子Ｏ
ＵＴには節点１０１の否定値が出力される。
る。正相クロック入力端子ＣＬＫにローレベルが入力さ
れる時、トランスファゲートＴＧ１、ＴＧ２、ＴＧ５が
開き、ＴＧ４、ＴＧ３が閉じ、データ端子ＩＮ１、ＩＮ
２の値に従い、それぞれ節点１０１、１０３の充放電が
行われ、節点１０２はデータ端子ＩＮ１の否定値が、節
点１０４にはデータ端子ＩＮ２の否定値が出力され、出
力端子ＯＵＴにはダイナミック節点１０５の否定値が出
力される。正相クロック入力端子ＣＬＫの信号がハイレ
ベルに変化すると、トランスファゲートＴＧ１、ＴＧ
２、ＴＧ５が閉じ、ＴＧ４、ＴＧ３が開き、節点１０
１、１０３がダイナミック保持状態となり、出力端子Ｏ
ＵＴには節点１０１の否定値が出力される。
【０００９】
【発明が解決しようとする課題】図２５に示した回路
は、電源間で振幅がフルスイングするＭＯＳトランジス
タ構成のマルチプレクサとしては、素子数および制御信
号が駆動するトランジスタ数が最も少ない回路のひとつ
であるが、ラッチおよびセレクタの制御にクロック信号
を使用しており、それを駆動するのに多くの電力を消費
する。２ビットのマルチプレクサを使用し、多ビットの
マルチプレクサを構成する場合には、更に消費電力は大
きくなる。
は、電源間で振幅がフルスイングするＭＯＳトランジス
タ構成のマルチプレクサとしては、素子数および制御信
号が駆動するトランジスタ数が最も少ない回路のひとつ
であるが、ラッチおよびセレクタの制御にクロック信号
を使用しており、それを駆動するのに多くの電力を消費
する。２ビットのマルチプレクサを使用し、多ビットの
マルチプレクサを構成する場合には、更に消費電力は大
きくなる。
【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、制御信号が駆動
するトランジスタ数が少ないマルチプレクサを提供する
ことにある。
てなされたものであって、その目的は、制御信号が駆動
するトランジスタ数が少ないマルチプレクサを提供する
ことにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明のマルチプレクサは、異なる位相でそれぞれ
ダイナミック保持状態となる複数のラッチ回路をワイヤ
ード接続し、前記複数のラッチ回路からのスタティック
出力を前記ワイヤード接続点から取り出すように構成し
たことを特徴とする。
め、本発明のマルチプレクサは、異なる位相でそれぞれ
ダイナミック保持状態となる複数のラッチ回路をワイヤ
ード接続し、前記複数のラッチ回路からのスタティック
出力を前記ワイヤード接続点から取り出すように構成し
たことを特徴とする。
【００１２】また、本発明のマルチプレクサは、制御信
号がハイレベルの時にデータが出力され、制御信号がロ
ーレベルの時に、出力部がダイナミック節点となり、制
御信号がハイレベルの時の値が保持される第１のラッチ
回路の出力と、制御信号がローレベルの時に、データが
出力され、制御信号がハイレベルの時に、出力部がダイ
ナミック節点となり、制御信号がローレベルの時の値が
保持される第２のラッチ回路の出力をワイヤード接続の
構成にしたものである。
号がハイレベルの時にデータが出力され、制御信号がロ
ーレベルの時に、出力部がダイナミック節点となり、制
御信号がハイレベルの時の値が保持される第１のラッチ
回路の出力と、制御信号がローレベルの時に、データが
出力され、制御信号がハイレベルの時に、出力部がダイ
ナミック節点となり、制御信号がローレベルの時の値が
保持される第２のラッチ回路の出力をワイヤード接続の
構成にしたものである。
【００１３】本発明は、異なる位相でそれぞれダイナミ
ック保持状態となるラッチ出力をワイヤード接続したこ
とにより、セレクタを不要としており、その結果、制御
信号が駆動するトランジスタ数が低減され、消費電力の
低減できる。
ック保持状態となるラッチ出力をワイヤード接続したこ
とにより、セレクタを不要としており、その結果、制御
信号が駆動するトランジスタ数が低減され、消費電力の
低減できる。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の実施の形態
の原理を説明するための図である。図１を参照すると、
本発明の実施の形態において、データ入力端子Ｄ１が第
１のデータ入力端子ＩＮ１に接続され、正相クロック入
力端子Ｃ１が正相クロック入力端子ＣＬＫに接続され、
逆相クロック入力端子Ｃ１Ｂが逆相クロック入力端子Ｃ
ＬＫＢに接続され、出力端子Ｑ１が出力端子ＯＵＴに接
続されたラッチＬ１と、データ入力端子Ｄ２が第２のデ
ータ入力端子ＩＮ２に接続され、正相クロック入力端子
Ｃ２が正相クロック入力端子ＣＬＫに接続され、逆相ク
ロック入力端子Ｃ２Ｂが逆相クロック入力端子ＣＬＫＢ
に接続され、出力端子Ｑ２が節点０２に接続されたラッ
チＬ２と、データ入力端子Ｄ３が節点０２に接続され、
正相クロック入力端子Ｃ３が逆相クロック入力端子ＣＬ
ＫＢに接続され、逆相クロック入力端子Ｃ３Ｂが正相ク
ロック入力端子ＣＬＫに接続され、出力端子Ｑ３が出力
端子ＯＵＴに接続されたラッチＬ３と、を備えて構成さ
れている。
て図面を参照して説明する。図１は本発明の実施の形態
の原理を説明するための図である。図１を参照すると、
本発明の実施の形態において、データ入力端子Ｄ１が第
１のデータ入力端子ＩＮ１に接続され、正相クロック入
力端子Ｃ１が正相クロック入力端子ＣＬＫに接続され、
逆相クロック入力端子Ｃ１Ｂが逆相クロック入力端子Ｃ
ＬＫＢに接続され、出力端子Ｑ１が出力端子ＯＵＴに接
続されたラッチＬ１と、データ入力端子Ｄ２が第２のデ
ータ入力端子ＩＮ２に接続され、正相クロック入力端子
Ｃ２が正相クロック入力端子ＣＬＫに接続され、逆相ク
ロック入力端子Ｃ２Ｂが逆相クロック入力端子ＣＬＫＢ
に接続され、出力端子Ｑ２が節点０２に接続されたラッ
チＬ２と、データ入力端子Ｄ３が節点０２に接続され、
正相クロック入力端子Ｃ３が逆相クロック入力端子ＣＬ
ＫＢに接続され、逆相クロック入力端子Ｃ３Ｂが正相ク
ロック入力端子ＣＬＫに接続され、出力端子Ｑ３が出力
端子ＯＵＴに接続されたラッチＬ３と、を備えて構成さ
れている。
【００１５】図２は、図１に示した本発明の実施の形態
の動作を説明するためのタイミングチャートである。図
１および図２を参照して、本発明の実施の形態の動作に
ついて説明する。
の動作を説明するためのタイミングチャートである。図
１および図２を参照して、本発明の実施の形態の動作に
ついて説明する。
【００１６】ラッチＬ１、Ｌ２、Ｌ３はいずれもダイナ
ミック型ラッチで、正相クロック信号端子Ｃ１、Ｃ２、
Ｃ３にローレベルが加えられると、ラッチ内部の節点の
充放電が予め行われ、出力端子はダイナミック状態で前
の値を保持する。正相クロック入力端子Ｃ１、Ｃ２、Ｃ
３に加えられる信号がハイレベルに変化すると、入力端
子の値に従って、回路内節点の充放電が行われ、入力端
子の値が出力端子に出力される。
ミック型ラッチで、正相クロック信号端子Ｃ１、Ｃ２、
Ｃ３にローレベルが加えられると、ラッチ内部の節点の
充放電が予め行われ、出力端子はダイナミック状態で前
の値を保持する。正相クロック入力端子Ｃ１、Ｃ２、Ｃ
３に加えられる信号がハイレベルに変化すると、入力端
子の値に従って、回路内節点の充放電が行われ、入力端
子の値が出力端子に出力される。
【００１７】ラッチＬ１、Ｌ２の出力部は、正相クロッ
ク端子ＣＬＫにハイレベルが入力される時にスタティッ
ク出力を行い、ローレベルが入力される時にダイナミッ
ク保持状態となる。
ク端子ＣＬＫにハイレベルが入力される時にスタティッ
ク出力を行い、ローレベルが入力される時にダイナミッ
ク保持状態となる。
【００１８】ラッチＬ３は、ラッチＬ２の出力が入力さ
れ、ラッチＬ２とＬ３とは逆位相で動作するので、出力
端子Ｑ３にはラッチＬ２の出力がクロックの半周期分だ
け遅れて出力されるが、正相クロック端子ＣＬＫにロー
レベルが入力される時にスタティック出力が行われ、ハ
イレベルが入力される時にダイナミック保持状態とな
る。
れ、ラッチＬ２とＬ３とは逆位相で動作するので、出力
端子Ｑ３にはラッチＬ２の出力がクロックの半周期分だ
け遅れて出力されるが、正相クロック端子ＣＬＫにロー
レベルが入力される時にスタティック出力が行われ、ハ
イレベルが入力される時にダイナミック保持状態とな
る。
【００１９】ラッチＬ１、Ｌ３の出力は互いに逆位相で
ダイナミック保持状態となるが、その出力をワイヤード
接続されているので、正相クロック入力端子ＣＬＫにハ
イレベルが入力される時、スタティック出力状態のラッ
チＬ１の出力部が、ダイナミック保持状態のラッチＬ３
の出力端子Ｑ３の電荷の充放電も行うので、出力端子Ｏ
ＵＴにはラッチＬ１の出力が出力される。正相クロック
入力端子ＣＬＫにローレベルが入力される時、スタティ
ック出力状態のラッチＬ３の出力部が、ダイナミック保
持状態のラッチＬ１の出力端子Ｑ１の電荷の充放電も行
うので、出力端子ＯＵＴにはラッチＬ３の出力が出力さ
れる。
ダイナミック保持状態となるが、その出力をワイヤード
接続されているので、正相クロック入力端子ＣＬＫにハ
イレベルが入力される時、スタティック出力状態のラッ
チＬ１の出力部が、ダイナミック保持状態のラッチＬ３
の出力端子Ｑ３の電荷の充放電も行うので、出力端子Ｏ
ＵＴにはラッチＬ１の出力が出力される。正相クロック
入力端子ＣＬＫにローレベルが入力される時、スタティ
ック出力状態のラッチＬ３の出力部が、ダイナミック保
持状態のラッチＬ１の出力端子Ｑ１の電荷の充放電も行
うので、出力端子ＯＵＴにはラッチＬ３の出力が出力さ
れる。
【００２０】本発明の実施の形態のマルチプレクサにお
けるラッチＬ１、Ｌ３の構成素子数および制御信号が駆
動するトランジスタ数が、従来のラッチＬ１、Ｌ３およ
びセレクタＳの構成素子数および制御信号が駆動するト
ランジスタ数よりも少なく構成できれば、素子数の削減
により面積が低減でき、その結果、配線容量も減るの
で、制御信号の駆動するトランジスタ数の低減による駆
動する負荷容量の低減と合わせて、低消費電力を実現で
きる。なお、ラッチＬ２はデータをシフトする働きを担
っており、従来の任意のラッチを用いることが可能であ
るため、以下では、省いて説明を行うことにする。
けるラッチＬ１、Ｌ３の構成素子数および制御信号が駆
動するトランジスタ数が、従来のラッチＬ１、Ｌ３およ
びセレクタＳの構成素子数および制御信号が駆動するト
ランジスタ数よりも少なく構成できれば、素子数の削減
により面積が低減でき、その結果、配線容量も減るの
で、制御信号の駆動するトランジスタ数の低減による駆
動する負荷容量の低減と合わせて、低消費電力を実現で
きる。なお、ラッチＬ２はデータをシフトする働きを担
っており、従来の任意のラッチを用いることが可能であ
るため、以下では、省いて説明を行うことにする。
【００２１】出力部でダイナミック保持状態になるラッ
チ回路は、アイ・イー・イー・イー・ジャーナル・オブ
・ソリッド−ステート・サーキッツ、第２４巻、第１号
（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２４，Ｎｏ．１，
Ｆｅｂｒｕａｒｙ，１９８９）の第６２頁〜第７０頁に
記載の、ＪＩＲＥＮ ＹＵＡＮ氏等により「ハイ−スピ
ード・ＣＭＯＳ・サーキット・テクニック」（“Ｈｉｇ
ｈ−Ｓｐｅｅｄ ＣＭＯＳ ＣｉｒｃｕｉｔＴｅｃｈｎ
ｉｑｕｅ”）と題する論文（文献（３）という）が参照
される。図３〜図６に示したラッチ回路は、上記論文か
ら引用したものであり、このラッチ回路は本発明のマル
チプレクサに適用することができる。
チ回路は、アイ・イー・イー・イー・ジャーナル・オブ
・ソリッド−ステート・サーキッツ、第２４巻、第１号
（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２４，Ｎｏ．１，
Ｆｅｂｒｕａｒｙ，１９８９）の第６２頁〜第７０頁に
記載の、ＪＩＲＥＮ ＹＵＡＮ氏等により「ハイ−スピ
ード・ＣＭＯＳ・サーキット・テクニック」（“Ｈｉｇ
ｈ−Ｓｐｅｅｄ ＣＭＯＳ ＣｉｒｃｕｉｔＴｅｃｈｎ
ｉｑｕｅ”）と題する論文（文献（３）という）が参照
される。図３〜図６に示したラッチ回路は、上記論文か
ら引用したものであり、このラッチ回路は本発明のマル
チプレクサに適用することができる。
【００２２】図３を参照して、このラッチ回路は、デー
タ入力端子Ｄと、出力端子Ｑと、クロック入力端子Ｃ
と、高位側電源端子ＶＤＤと、低位側電源端子ＧＮＤの
各端子を備え、以下のように接続されたトランジスタを
備えて構成される。
タ入力端子Ｄと、出力端子Ｑと、クロック入力端子Ｃ
と、高位側電源端子ＶＤＤと、低位側電源端子ＧＮＤの
各端子を備え、以下のように接続されたトランジスタを
備えて構成される。
【００２３】すなわち、（ａ）ソースが高位側電源端子
ＶＤＤに接続され、ドレインが節点０１１に接続され、
ゲートがクロック入力端子Ｃに接続されたＰチャネル型
ＭＯＳトランジスタＰ０１１と、（ｂ）ソースが低位側
電源端子ＧＮＤに接続され、ドレインが節点０１２に接
続され、ゲートがクロック入力端子Ｃに接続されたＮチ
ャネル型ＭＯＳトランジスタＮ０１１と、（ｃ）ソース
が節点０１２に接続され、ドレインが節点０１１に接続
され、ゲートがデータ入力端子Ｄに接続されたＮチャネ
ル型ＭＯＳトランジスタＮ０１２と、（ｄ）ソースが高
位側電源端子ＶＤＤに接続され、ドレインが出力端子Ｑ
に接続され、ゲートが節点０１１に接続されたＰチャネ
ル型ＭＯＳトランジスタＰ０１２と、（ｅ）ソースが低
位側電源ＧＮＤに接続され、ドレインが節点０１３に接
続され、ゲートが節点０１１に接続されたＮチャネル型
ＭＯＳトランジスタＮ０１３と、（ｆ）ソースが節点０
１３に接続され、ドレインが出力端子Ｑに接続され、ゲ
ートがクロック入力端子Ｃに接続されたＮチャネル型Ｍ
ＯＳトランジスタＮ０１４と、を備えて構成される。
ＶＤＤに接続され、ドレインが節点０１１に接続され、
ゲートがクロック入力端子Ｃに接続されたＰチャネル型
ＭＯＳトランジスタＰ０１１と、（ｂ）ソースが低位側
電源端子ＧＮＤに接続され、ドレインが節点０１２に接
続され、ゲートがクロック入力端子Ｃに接続されたＮチ
ャネル型ＭＯＳトランジスタＮ０１１と、（ｃ）ソース
が節点０１２に接続され、ドレインが節点０１１に接続
され、ゲートがデータ入力端子Ｄに接続されたＮチャネ
ル型ＭＯＳトランジスタＮ０１２と、（ｄ）ソースが高
位側電源端子ＶＤＤに接続され、ドレインが出力端子Ｑ
に接続され、ゲートが節点０１１に接続されたＰチャネ
ル型ＭＯＳトランジスタＰ０１２と、（ｅ）ソースが低
位側電源ＧＮＤに接続され、ドレインが節点０１３に接
続され、ゲートが節点０１１に接続されたＮチャネル型
ＭＯＳトランジスタＮ０１３と、（ｆ）ソースが節点０
１３に接続され、ドレインが出力端子Ｑに接続され、ゲ
ートがクロック入力端子Ｃに接続されたＮチャネル型Ｍ
ＯＳトランジスタＮ０１４と、を備えて構成される。
【００２４】次に、図３に示した回路（上記文献では、
ｔｒｕｅ ｓｉｎｇｌｅ−ｐｈａｓｅ ｃｌｏｃｋ １
（ＴＰＳＣ１）と呼んでいる、以下「ＴＳＰＣ１のＮブ
ロック」という）の動作を説明する。
ｔｒｕｅ ｓｉｎｇｌｅ−ｐｈａｓｅ ｃｌｏｃｋ １
（ＴＰＳＣ１）と呼んでいる、以下「ＴＳＰＣ１のＮブ
ロック」という）の動作を説明する。
【００２５】クロック入力端子Ｃにローレベル信号が加
えられる場合、Ｐチャネル型ＭＯＳトランジスタＰ０１
１はオンし、Ｎチャネル型ＭＯＳトランジスタＮ０１
１、Ｎ０１４はオフし、節点０１１はハイレベルに充電
され、このため、Ｐチャネル型ＭＯＳトランジスタＰ０
１２はオフし、出力端子Ｑはダイナミック節点となり、
前の状態が保持される。
えられる場合、Ｐチャネル型ＭＯＳトランジスタＰ０１
１はオンし、Ｎチャネル型ＭＯＳトランジスタＮ０１
１、Ｎ０１４はオフし、節点０１１はハイレベルに充電
され、このため、Ｐチャネル型ＭＯＳトランジスタＰ０
１２はオフし、出力端子Ｑはダイナミック節点となり、
前の状態が保持される。
【００２６】クロック入力端子Ｃの信号がハイレベルに
遷移すると、Ｐチャネル型ＭＯＳトランジスタＰ０１１
はオフし、Ｎチャネル型ＭＯＳトランジスタＮ０１１、
Ｎ０１４はオンする。この時、データ入力端子Ｄにハイ
レベル信号が加えられていると、Ｎチャネル型ＭＯＳト
ランジスタＮ０１２はオンし、節点０１１はローレベル
に放電され、Ｐチャネル型ＭＯＳトランジスタＰ０１２
はオンし、Ｎチャネル型ＭＯＳトランジスタＮ０１３は
オフし、出力端子Ｑにはハイレベルが出力される。一
方、データ入力端子Ｄにローレベルが加えられている
と、ＮチャネルＭＯＳトランジスタＮ０１２はオフする
ので、節点０１１はダイナミック節点となりハイレベル
を保持し、Ｐチャネル型ＭＯＳトランジスタＰ０１２は
オフし、Ｎチャネル型ＭＯＳトランジスタＮ０１３がオ
ンするので、出力端子Ｑにはローレベルが出力される。
遷移すると、Ｐチャネル型ＭＯＳトランジスタＰ０１１
はオフし、Ｎチャネル型ＭＯＳトランジスタＮ０１１、
Ｎ０１４はオンする。この時、データ入力端子Ｄにハイ
レベル信号が加えられていると、Ｎチャネル型ＭＯＳト
ランジスタＮ０１２はオンし、節点０１１はローレベル
に放電され、Ｐチャネル型ＭＯＳトランジスタＰ０１２
はオンし、Ｎチャネル型ＭＯＳトランジスタＮ０１３は
オフし、出力端子Ｑにはハイレベルが出力される。一
方、データ入力端子Ｄにローレベルが加えられている
と、ＮチャネルＭＯＳトランジスタＮ０１２はオフする
ので、節点０１１はダイナミック節点となりハイレベル
を保持し、Ｐチャネル型ＭＯＳトランジスタＰ０１２は
オフし、Ｎチャネル型ＭＯＳトランジスタＮ０１３がオ
ンするので、出力端子Ｑにはローレベルが出力される。
【００２７】次に図４に示したラッチ回路（以下、「Ｔ
ＳＰＣ１のＰブロック」という）は、データ入力端子Ｄ
と、出力端子Ｑと、クロック入力端子Ｃと、高位側電源
端子ＶＤＤと、低位側電源端子ＧＮＤとの、各端子を備
え、以下のように接続されたトランジスタを備えて構成
される。
ＳＰＣ１のＰブロック」という）は、データ入力端子Ｄ
と、出力端子Ｑと、クロック入力端子Ｃと、高位側電源
端子ＶＤＤと、低位側電源端子ＧＮＤとの、各端子を備
え、以下のように接続されたトランジスタを備えて構成
される。
【００２８】（ａ）ソースが高位側電源端子ＶＤＤに接
続され、ドレインが節点０２２に接続され、ゲートがク
ロック入力端子Ｃに接続されたＰチャネル型ＭＯＳトラ
ンジスタＰ０２１と、（ｂ）ソースが節点０２２に接続
され、ドレインが節点０２１に接続され、ゲートがデー
タ入力端子Ｄに接続されたＰチャネル型ＭＯＳトランジ
スタＰ０２２と、（ｃ）ソースが低位側電源端子ＧＮＤ
に接続され、ドレインが節点０２１に接続され、ゲート
がクロック入力端子Ｃに接続されたＮチャネル型ＭＯＳ
トランジスタＮ０２１と、（ｄ）ソースが高位側電源端
子ＶＤＤに接続され、ドレインが節点０２３に接続さ
れ、ゲートが節点０２１に接続されたＰチャネル型ＭＯ
ＳトランジスタＰ０２３と、（ｅ）ソースが節点０２３
に接続され、ドレインが出力端子Ｑに接続され、ゲート
がクロック入力端子Ｃに接続されたＰチャネル型ＭＯＳ
トランジスタＰ０２４と、（ｆ）ソースが低位側電源端
子ＧＮＤに接続され、ドレインが出力端子Ｑに接続さ
れ、ゲートが節点０２１に接続されたＮチャネル型ＭＯ
ＳトランジスタＮ０２２と、を備えて構成されている。
続され、ドレインが節点０２２に接続され、ゲートがク
ロック入力端子Ｃに接続されたＰチャネル型ＭＯＳトラ
ンジスタＰ０２１と、（ｂ）ソースが節点０２２に接続
され、ドレインが節点０２１に接続され、ゲートがデー
タ入力端子Ｄに接続されたＰチャネル型ＭＯＳトランジ
スタＰ０２２と、（ｃ）ソースが低位側電源端子ＧＮＤ
に接続され、ドレインが節点０２１に接続され、ゲート
がクロック入力端子Ｃに接続されたＮチャネル型ＭＯＳ
トランジスタＮ０２１と、（ｄ）ソースが高位側電源端
子ＶＤＤに接続され、ドレインが節点０２３に接続さ
れ、ゲートが節点０２１に接続されたＰチャネル型ＭＯ
ＳトランジスタＰ０２３と、（ｅ）ソースが節点０２３
に接続され、ドレインが出力端子Ｑに接続され、ゲート
がクロック入力端子Ｃに接続されたＰチャネル型ＭＯＳ
トランジスタＰ０２４と、（ｆ）ソースが低位側電源端
子ＧＮＤに接続され、ドレインが出力端子Ｑに接続さ
れ、ゲートが節点０２１に接続されたＮチャネル型ＭＯ
ＳトランジスタＮ０２２と、を備えて構成されている。
【００２９】次に図４に示した回路の動作を説明する。
クロック入力端子Ｃにハイレベル信号が加えられる場
合、Ｎチャネル型ＭＯＳトランジスタＮ０２１はオン
し、Ｐチャネル型ＭＯＳトランジスタＰ０２１、Ｐ０２
４はオフし、節点０２１はローレベルに放電され、Ｎチ
ャネル型ＭＯＳトランジスタＮ０２２はオフし、出力端
子Ｑはダイナミック節点となり、前の状態が保持され
る。
クロック入力端子Ｃにハイレベル信号が加えられる場
合、Ｎチャネル型ＭＯＳトランジスタＮ０２１はオン
し、Ｐチャネル型ＭＯＳトランジスタＰ０２１、Ｐ０２
４はオフし、節点０２１はローレベルに放電され、Ｎチ
ャネル型ＭＯＳトランジスタＮ０２２はオフし、出力端
子Ｑはダイナミック節点となり、前の状態が保持され
る。
【００３０】クロック入力端子Ｃの信号がローレベルに
遷移すると、Ｎチャネル型ＭＯＳトランジスタＮ０２１
はオフし、Ｐチャネル型ＭＯＳトランジスタＰ０２１、
Ｐ０２４はオンする。この時、データ入力端子Ｄにロー
レベル信号が加えられていると、Ｐチャネル型ＭＯＳト
ランジスタＰ０２２はオンし、節点０２１はハイレベル
に充電され、Ｎチャネル型ＭＯＳトランジスタＮ０２２
はオンし、Ｐチャネル型ＭＯＳトランジスタＰ０２３は
オフし、出力端子Ｑにはローレベルが出力される。デー
タ入力端子Ｄにハイレベルが加えられていると、Ｐチャ
ネル型ＭＯＳトランジスタＰ０２２はオフするので、節
点０２１はダイナミック節点となりローレベルを保持
し、Ｎチャネル型ＭＯＳトランジスタＮ０２２はオフ
し、Ｐチャネル型ＭＯＳトランジスタＰ０２３がオンす
るので、出力端子にはハイレベルが出力される。
遷移すると、Ｎチャネル型ＭＯＳトランジスタＮ０２１
はオフし、Ｐチャネル型ＭＯＳトランジスタＰ０２１、
Ｐ０２４はオンする。この時、データ入力端子Ｄにロー
レベル信号が加えられていると、Ｐチャネル型ＭＯＳト
ランジスタＰ０２２はオンし、節点０２１はハイレベル
に充電され、Ｎチャネル型ＭＯＳトランジスタＮ０２２
はオンし、Ｐチャネル型ＭＯＳトランジスタＰ０２３は
オフし、出力端子Ｑにはローレベルが出力される。デー
タ入力端子Ｄにハイレベルが加えられていると、Ｐチャ
ネル型ＭＯＳトランジスタＰ０２２はオフするので、節
点０２１はダイナミック節点となりローレベルを保持
し、Ｎチャネル型ＭＯＳトランジスタＮ０２２はオフ
し、Ｐチャネル型ＭＯＳトランジスタＰ０２３がオンす
るので、出力端子にはハイレベルが出力される。
【００３１】次に図５に示したラッチ回路（以下、「Ｔ
ＳＰＣ２のＮブロック」という）は、データ入力端子Ｄ
と、出力端子Ｑと、クロック入力端子Ｃと、高位側電源
端子ＶＤＤと、低位側電源端子ＧＮＤと、の各端子を備
え、以下のように接続されたトランジスタを備えて構成
される。
ＳＰＣ２のＮブロック」という）は、データ入力端子Ｄ
と、出力端子Ｑと、クロック入力端子Ｃと、高位側電源
端子ＶＤＤと、低位側電源端子ＧＮＤと、の各端子を備
え、以下のように接続されたトランジスタを備えて構成
される。
【００３２】すなわち、（ａ）ソースが高位側電源端子
ＶＤＤに接続され、ドレインが節点０３１に接続され、
ゲートがクロック入力端子Ｃに接続されたＰチャネル型
ＭＯＳトランジスタＰ０３１と、（ｂ）ソースが低位側
電源端子ＧＮＤに接続され、ドレインが節点０３２に接
続され、ゲートがクロック入力端子Ｃに接続されたＮチ
ャネル型ＭＯＳトランジスタＮ０３１と、（ｃ）ソース
が節点０３２に接続され、ドレインが節点０３１に接続
され、ゲートがデータ入力端子Ｄに接続されたＮチャネ
ル型ＭＯＳトランジスタＮ０３２と、（ｄ）ソースが高
位側電源端子ＶＤＤに接続され、ドレインが出力端子Ｑ
に接続され、ゲートが節点０３１に接続されたＰチャネ
ル型ＭＯＳトランジスタＰ０３２と、（ｅ）ソースが節
点０３２に接続され、ドレインが節点０３３に接続さ
れ、ゲートが節点０３１に接続されたＮチャンネル型Ｍ
ＯＳトランジスタＮ０３３と、（ｆ）ソースが節点０３
３に接続され、ドレインが出力端子Ｑに接続され、ゲー
トがクロック入力端子Ｃに接続されたＮチャネル型ＭＯ
ＳトランジスタＮ０３４と、を備えて構成される。
ＶＤＤに接続され、ドレインが節点０３１に接続され、
ゲートがクロック入力端子Ｃに接続されたＰチャネル型
ＭＯＳトランジスタＰ０３１と、（ｂ）ソースが低位側
電源端子ＧＮＤに接続され、ドレインが節点０３２に接
続され、ゲートがクロック入力端子Ｃに接続されたＮチ
ャネル型ＭＯＳトランジスタＮ０３１と、（ｃ）ソース
が節点０３２に接続され、ドレインが節点０３１に接続
され、ゲートがデータ入力端子Ｄに接続されたＮチャネ
ル型ＭＯＳトランジスタＮ０３２と、（ｄ）ソースが高
位側電源端子ＶＤＤに接続され、ドレインが出力端子Ｑ
に接続され、ゲートが節点０３１に接続されたＰチャネ
ル型ＭＯＳトランジスタＰ０３２と、（ｅ）ソースが節
点０３２に接続され、ドレインが節点０３３に接続さ
れ、ゲートが節点０３１に接続されたＮチャンネル型Ｍ
ＯＳトランジスタＮ０３３と、（ｆ）ソースが節点０３
３に接続され、ドレインが出力端子Ｑに接続され、ゲー
トがクロック入力端子Ｃに接続されたＮチャネル型ＭＯ
ＳトランジスタＮ０３４と、を備えて構成される。
【００３３】次に図５に示した回路の動作を説明する。
クロック入力端子Ｃにローレベル信号が加えられる場
合、Ｐチャネル型ＭＯＳトランジスタＰ０３１はオン
し、Ｎチャネル型ＭＯＳトランジスタＮ０３１、Ｎ０３
４はオフし、節点０３１はハイレベルに充電され、Ｐチ
ャネル型ＭＯＳトランジスタＰ０３２はオフし、出力端
子Ｑはダイナミック節点となり、前の状態が保持され
る。
クロック入力端子Ｃにローレベル信号が加えられる場
合、Ｐチャネル型ＭＯＳトランジスタＰ０３１はオン
し、Ｎチャネル型ＭＯＳトランジスタＮ０３１、Ｎ０３
４はオフし、節点０３１はハイレベルに充電され、Ｐチ
ャネル型ＭＯＳトランジスタＰ０３２はオフし、出力端
子Ｑはダイナミック節点となり、前の状態が保持され
る。
【００３４】クロック入力端子Ｃの信号がハイレベルに
遷移すると、Ｐチャネル型ＭＯＳトランジスタＰ０３１
はオフし、Ｎチャネル型ＭＯＳトランジスタＮ０３１、
Ｎ０３４はオンする。この時、データ入力端子Ｄにハイ
レベル信号が加えられていると、Ｎチャネル型ＭＯＳト
ランジスタＮ０３２はオンし、節点０３１はローレベル
に放電され、Ｐチャネル型ＭＯＳトランジスタＰ０３２
はオンし、Ｎチャネル型ＭＯＳトランジスタＮ０３３は
オフし、出力端子Ｑにはハイレベルが出力される。デー
タ入力端子Ｄにローレベルが加えられていると、Ｎチャ
ネル型ＭＯＳトランジスタＮ０３２はオフするので、節
点０３１はダイナミック節点となりハイレベルを保持
し、Ｐチャネル型ＭＯＳトランジスタＰ０３２はオフ
し、Ｎチャネル型ＭＯＳトランジスタＮ０３３がオンす
るので、出力端子Ｑにはローレベルが出力される。
遷移すると、Ｐチャネル型ＭＯＳトランジスタＰ０３１
はオフし、Ｎチャネル型ＭＯＳトランジスタＮ０３１、
Ｎ０３４はオンする。この時、データ入力端子Ｄにハイ
レベル信号が加えられていると、Ｎチャネル型ＭＯＳト
ランジスタＮ０３２はオンし、節点０３１はローレベル
に放電され、Ｐチャネル型ＭＯＳトランジスタＰ０３２
はオンし、Ｎチャネル型ＭＯＳトランジスタＮ０３３は
オフし、出力端子Ｑにはハイレベルが出力される。デー
タ入力端子Ｄにローレベルが加えられていると、Ｎチャ
ネル型ＭＯＳトランジスタＮ０３２はオフするので、節
点０３１はダイナミック節点となりハイレベルを保持
し、Ｐチャネル型ＭＯＳトランジスタＰ０３２はオフ
し、Ｎチャネル型ＭＯＳトランジスタＮ０３３がオンす
るので、出力端子Ｑにはローレベルが出力される。
【００３５】図６に示したラッチ回路（以下、「ＴＳＰ
Ｃ２のＰブロック」という）は、データ入力端子Ｄと、
出力端子Ｑと、クロック入力端子Ｃと、高位側電源端子
ＶＤＤと、低位側電源端子ＧＮＤと、の各端子を備え、
以下のように接続されたトランジスタを備えて構成され
る。
Ｃ２のＰブロック」という）は、データ入力端子Ｄと、
出力端子Ｑと、クロック入力端子Ｃと、高位側電源端子
ＶＤＤと、低位側電源端子ＧＮＤと、の各端子を備え、
以下のように接続されたトランジスタを備えて構成され
る。
【００３６】すなわち、（ａ）ソースが高位側電源端子
ＶＤＤに接続され、ドレインが節点０４２に接続され、
ゲートがクロック入力端子Ｃに接続されたＰチャネル型
ＭＯＳトランジスタＰ０４１と、（ｂ）ソースが節点０
４２に接続され、ドレインが節点０４１に接続され、ゲ
ートがデータ入力端子Ｄに接続されたＰチャネル型ＭＯ
ＳトランジスタＰ０４２と、（ｃ）ソースが低位側電源
端子ＧＮＤに接続され、ドレインが節点０４１に接続さ
れ、ゲートがクロック入力端子Ｃに接続されたＮチャネ
ル型ＭＯＳトランジスタＮ０４１と、（ｄ）ソースが節
点０４２に接続され、ドレインが節点０４３に接続さ
れ、ゲートが節点０４１に接続されたＰチャネル型ＭＯ
ＳトランジスタＰ０４３と、（ｅ）ソースが節点０４３
に接続され、ドレインが出力端子Ｑに接続され、ゲート
がクロック入力端子Ｃに接続されたＰチャンネル型ＭＯ
ＳトランジスタＰ０４４と、（ｆ）ソースが低位側電源
端子ＧＮＤに接続され、ドレインが出力端子Ｑに接続さ
れ、ゲートが節点０４１に接続されたＮチャネル型ＭＯ
ＳトランジスタＮ０４２と、を備えて構成される。
ＶＤＤに接続され、ドレインが節点０４２に接続され、
ゲートがクロック入力端子Ｃに接続されたＰチャネル型
ＭＯＳトランジスタＰ０４１と、（ｂ）ソースが節点０
４２に接続され、ドレインが節点０４１に接続され、ゲ
ートがデータ入力端子Ｄに接続されたＰチャネル型ＭＯ
ＳトランジスタＰ０４２と、（ｃ）ソースが低位側電源
端子ＧＮＤに接続され、ドレインが節点０４１に接続さ
れ、ゲートがクロック入力端子Ｃに接続されたＮチャネ
ル型ＭＯＳトランジスタＮ０４１と、（ｄ）ソースが節
点０４２に接続され、ドレインが節点０４３に接続さ
れ、ゲートが節点０４１に接続されたＰチャネル型ＭＯ
ＳトランジスタＰ０４３と、（ｅ）ソースが節点０４３
に接続され、ドレインが出力端子Ｑに接続され、ゲート
がクロック入力端子Ｃに接続されたＰチャンネル型ＭＯ
ＳトランジスタＰ０４４と、（ｆ）ソースが低位側電源
端子ＧＮＤに接続され、ドレインが出力端子Ｑに接続さ
れ、ゲートが節点０４１に接続されたＮチャネル型ＭＯ
ＳトランジスタＮ０４２と、を備えて構成される。
【００３７】次に図６に示した回路の動作を説明する。
クロック入力端子Ｃにハイレベル信号が加えられる場
合、Ｎチャネル型ＭＯＳトランジスタＮ０４１はオン
し、Ｐチャネル型ＭＯＳトランジスタＰ０４１、Ｐ０４
４はオフし、節点０４１はローレベルに放電され、Ｎチ
ャネル型ＭＯＳトランジスタＮ０４２はオフし、出力端
子Ｑはダイナミック節点となり、前の状態が保持され
る。
クロック入力端子Ｃにハイレベル信号が加えられる場
合、Ｎチャネル型ＭＯＳトランジスタＮ０４１はオン
し、Ｐチャネル型ＭＯＳトランジスタＰ０４１、Ｐ０４
４はオフし、節点０４１はローレベルに放電され、Ｎチ
ャネル型ＭＯＳトランジスタＮ０４２はオフし、出力端
子Ｑはダイナミック節点となり、前の状態が保持され
る。
【００３８】クロック入力端子Ｃの信号がローレベルに
遷移すると、Ｎチャネル型ＭＯＳトランジスタＮ０４１
はオフし、Ｐチャネル型ＭＯＳトランジスタＰ０４１、
Ｐ０４４はオンする。この時、データ入力端子Ｄにロー
レベル信号が加えられていると、Ｐチャネル型ＭＯＳト
ランジスタＰ０４２はオンし、節点０４１はハイレベル
に充電され、Ｎチャネル型ＭＯＳトランジスタＮ０４２
はオンし、Ｐチャネル型ＭＯＳトランジスタＰ０４３は
オフし、出力端子Ｑにはローレベルが出力される。デー
タ入力端子Ｄにハイレベルが加えられていると、Ｐチャ
ネル型ＭＯＳトランジスタＰ０４２はオフするので、節
点０４１はダイナミック節点となりローレベルを保持
し、Ｎチャネル型ＭＯＳトランジスタＮ０４２はオフ
し、Ｐチャネル型ＭＯＳトランジスタＰ０４３がオンす
るので、出力端子Ｑにはハイレベルが出力される。
遷移すると、Ｎチャネル型ＭＯＳトランジスタＮ０４１
はオフし、Ｐチャネル型ＭＯＳトランジスタＰ０４１、
Ｐ０４４はオンする。この時、データ入力端子Ｄにロー
レベル信号が加えられていると、Ｐチャネル型ＭＯＳト
ランジスタＰ０４２はオンし、節点０４１はハイレベル
に充電され、Ｎチャネル型ＭＯＳトランジスタＮ０４２
はオンし、Ｐチャネル型ＭＯＳトランジスタＰ０４３は
オフし、出力端子Ｑにはローレベルが出力される。デー
タ入力端子Ｄにハイレベルが加えられていると、Ｐチャ
ネル型ＭＯＳトランジスタＰ０４２はオフするので、節
点０４１はダイナミック節点となりローレベルを保持
し、Ｎチャネル型ＭＯＳトランジスタＮ０４２はオフ
し、Ｐチャネル型ＭＯＳトランジスタＰ０４３がオンす
るので、出力端子Ｑにはハイレベルが出力される。
【００３９】図７は、本発明の第１の実施例のマルチプ
レクサの回路構成を示す図である。図７を参照して、本
実施例においては、ラッチＬ１、Ｌ３を共に、図３のＴ
ＳＰＣ１のＮブロックで構成し、正相クロック入力端子
ＣＬＫがラッチＬ１のクロック入力端子Ｃ１に接続さ
れ、逆相クロック入力端子ＣＬＫＢがラッチＬ３のクロ
ック入力端子Ｃ３に接続されている。
レクサの回路構成を示す図である。図７を参照して、本
実施例においては、ラッチＬ１、Ｌ３を共に、図３のＴ
ＳＰＣ１のＮブロックで構成し、正相クロック入力端子
ＣＬＫがラッチＬ１のクロック入力端子Ｃ１に接続さ
れ、逆相クロック入力端子ＣＬＫＢがラッチＬ３のクロ
ック入力端子Ｃ３に接続されている。
【００４０】図８は、本発明の第２の実施例のマルチプ
レクサの回路構成を示す図である。図８を参照して、本
実施例においては、ラッチＬ１、Ｌ３を共に、図５のＴ
ＳＰＣ２のＮブロックで構成し、正相クロック入力端子
ＣＬＫがラッチＬ１のクロック入力端子Ｃ１に接続さ
れ、逆相クロック入力端子ＣＬＫＢがラッチＬ３のクロ
ック入力端子Ｃ３に接続されている。
レクサの回路構成を示す図である。図８を参照して、本
実施例においては、ラッチＬ１、Ｌ３を共に、図５のＴ
ＳＰＣ２のＮブロックで構成し、正相クロック入力端子
ＣＬＫがラッチＬ１のクロック入力端子Ｃ１に接続さ
れ、逆相クロック入力端子ＣＬＫＢがラッチＬ３のクロ
ック入力端子Ｃ３に接続されている。
【００４１】図９は、本発明の第３の実施例のマルチプ
レクサの回路構成を示す図である。図９を参照して、本
実施例においては、ラッチＬ１を図３のＴＳＰＣ１のＮ
ブロックで構成し、ラッチＬ３を図５のＴＳＰＣ２のＮ
ブロックで構成し、正相クロック入力端子ＣＬＫがラッ
チＬ１のクロック入力端子Ｃ１に接続され、逆相クロッ
ク入力端子ＣＬＫＢがラッチＬ３のクロック入力端子Ｃ
３に接続されている。
レクサの回路構成を示す図である。図９を参照して、本
実施例においては、ラッチＬ１を図３のＴＳＰＣ１のＮ
ブロックで構成し、ラッチＬ３を図５のＴＳＰＣ２のＮ
ブロックで構成し、正相クロック入力端子ＣＬＫがラッ
チＬ１のクロック入力端子Ｃ１に接続され、逆相クロッ
ク入力端子ＣＬＫＢがラッチＬ３のクロック入力端子Ｃ
３に接続されている。
【００４２】図１０は、本発明の第４の実施例のマルチ
プレクサの回路構成を示す図である。図１０を参照し
て、本実施例においては、ラッチＬ１を図５のＴＳＰＣ
２のＮブロックで構成し、ラッチＬ３を図３のＴＳＰＣ
１のＮブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ１のクロック入力端子Ｃ１に接続され、逆相
クロック入力端子ＣＬＫＢがラッチＬ３のクロック入力
端子Ｃ３に接続されている。
プレクサの回路構成を示す図である。図１０を参照し
て、本実施例においては、ラッチＬ１を図５のＴＳＰＣ
２のＮブロックで構成し、ラッチＬ３を図３のＴＳＰＣ
１のＮブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ１のクロック入力端子Ｃ１に接続され、逆相
クロック入力端子ＣＬＫＢがラッチＬ３のクロック入力
端子Ｃ３に接続されている。
【００４３】図１１は、本発明の第５の実施例のマルチ
プレクサの回路構成を示す図である。図１１を参照し
て、本実施例においては、ラッチＬ１、Ｌ３を共に図４
のＴＳＰＣ１のＰブロックで構成し、正相クロック入力
端子ＣＬＫがラッチＬ３のクロック入力端子Ｃ３に接続
され、逆相クロック入力端子ＣＬＫＢがラッチＬ１のク
ロック入力端子Ｃ１に接続されている。
プレクサの回路構成を示す図である。図１１を参照し
て、本実施例においては、ラッチＬ１、Ｌ３を共に図４
のＴＳＰＣ１のＰブロックで構成し、正相クロック入力
端子ＣＬＫがラッチＬ３のクロック入力端子Ｃ３に接続
され、逆相クロック入力端子ＣＬＫＢがラッチＬ１のク
ロック入力端子Ｃ１に接続されている。
【００４４】図１２は、本発明の第６の実施例のマルチ
プレクサの回路構成を示す図である。図１２を参照し
て、本実施例においては、ラッチＬ１、Ｌ３を共に図６
のＴＳＰＣ２のＰブロックで構成し、正相クロック入力
端子ＣＬＫがラッチＬ３のクロック入力端子Ｃ３に接続
され、逆相クロック入力端子ＣＬＫＢがラッチＬ１のク
ロック入力端子Ｃ１に接続されている。
プレクサの回路構成を示す図である。図１２を参照し
て、本実施例においては、ラッチＬ１、Ｌ３を共に図６
のＴＳＰＣ２のＰブロックで構成し、正相クロック入力
端子ＣＬＫがラッチＬ３のクロック入力端子Ｃ３に接続
され、逆相クロック入力端子ＣＬＫＢがラッチＬ１のク
ロック入力端子Ｃ１に接続されている。
【００４５】図１３は、本発明の第７の実施例のマルチ
プレクサの回路構成を示す図である。図１３を参照し
て、本実施例においては、ラッチＬ１を図４のＴＳＰＣ
１のＰブロックで構成し、ラッチＬ３を図６のＴＳＰＣ
２のＰブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ３のクロック入力端子Ｃ３に接続され、逆相
クロック入力端子ＣＬＫＢがラッチＬ１のクロック入力
端子Ｃ１に接続されている。
プレクサの回路構成を示す図である。図１３を参照し
て、本実施例においては、ラッチＬ１を図４のＴＳＰＣ
１のＰブロックで構成し、ラッチＬ３を図６のＴＳＰＣ
２のＰブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ３のクロック入力端子Ｃ３に接続され、逆相
クロック入力端子ＣＬＫＢがラッチＬ１のクロック入力
端子Ｃ１に接続されている。
【００４６】図１４は、本発明の第８の実施例のマルチ
プレクサの回路構成を示す図である。図１４を参照し
て、本実施例においては、ラッチＬ１を図６のＴＳＰＣ
２のＰブロックで構成し、ラッチＬ３を図４のＴＳＰＣ
１のＰブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ３のクロック入力端子Ｃ３に接続され、逆相
クロック入力端子ＣＬＫＢがラッチＬ１のクロック入力
端子Ｃ１に接続されている。
プレクサの回路構成を示す図である。図１４を参照し
て、本実施例においては、ラッチＬ１を図６のＴＳＰＣ
２のＰブロックで構成し、ラッチＬ３を図４のＴＳＰＣ
１のＰブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ３のクロック入力端子Ｃ３に接続され、逆相
クロック入力端子ＣＬＫＢがラッチＬ１のクロック入力
端子Ｃ１に接続されている。
【００４７】図１５は、本発明の第９の実施例のマルチ
プレクサの回路構成を示す図である。図１５を参照し
て、本実施例においては、ラッチＬ１を図３のＴＳＰＣ
１のＮブロックで構成し、ラッチＬ３を図４のＴＳＰＣ
１のＰブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に接
続されている。
プレクサの回路構成を示す図である。図１５を参照し
て、本実施例においては、ラッチＬ１を図３のＴＳＰＣ
１のＮブロックで構成し、ラッチＬ３を図４のＴＳＰＣ
１のＰブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に接
続されている。
【００４８】図１６は、本発明の第１０の実施例のマル
チプレクサの回路構成を示す図である。図１６を参照し
て、本実施例においては、ラッチＬ１を図４のＴＳＰＣ
１のＰブロックで構成し、ラッチＬ３を図３のＴＳＰＣ
１のＮブロックで構成し、逆相クロック入力端子ＣＬＫ
ＢがラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に
接続されている。
チプレクサの回路構成を示す図である。図１６を参照し
て、本実施例においては、ラッチＬ１を図４のＴＳＰＣ
１のＰブロックで構成し、ラッチＬ３を図３のＴＳＰＣ
１のＮブロックで構成し、逆相クロック入力端子ＣＬＫ
ＢがラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に
接続されている。
【００４９】図１７は、本発明の第１１の実施例のマル
チプレクサの回路構成を示す図である。図１７を参照し
て、本実施例においては、ラッチＬ１を図５のＴＳＰＣ
２のＮブロックで構成し、ラッチＬ３を図６のＴＳＰＣ
２のＰブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に接
続されている。
チプレクサの回路構成を示す図である。図１７を参照し
て、本実施例においては、ラッチＬ１を図５のＴＳＰＣ
２のＮブロックで構成し、ラッチＬ３を図６のＴＳＰＣ
２のＰブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に接
続されている。
【００５０】図１８は、本発明の第１２の実施例のマル
チプレクサの回路構成を示す図である。図１８を参照し
て、本実施例においては、ラッチＬ１を図６のＴＳＰＣ
２のＰブロックで構成し、ラッチＬ３を図５のＴＳＰＣ
２のＮブロックで構成し、逆相クロック入力端子ＣＬＫ
ＢがラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に
接続されている。
チプレクサの回路構成を示す図である。図１８を参照し
て、本実施例においては、ラッチＬ１を図６のＴＳＰＣ
２のＰブロックで構成し、ラッチＬ３を図５のＴＳＰＣ
２のＮブロックで構成し、逆相クロック入力端子ＣＬＫ
ＢがラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に
接続されている。
【００５１】図１９は、本発明の第１３の実施例のマル
チプレクサの回路構成を示す図である。図１９を参照し
て、本実施例においては、ラッチＬ１を図３のＴＳＰＣ
１のＮブロックで構成し、ラッチＬ３を図６のＴＳＰＣ
２のＰブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に接
続されている。
チプレクサの回路構成を示す図である。図１９を参照し
て、本実施例においては、ラッチＬ１を図３のＴＳＰＣ
１のＮブロックで構成し、ラッチＬ３を図６のＴＳＰＣ
２のＰブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に接
続されている。
【００５２】図２０は、本発明の第１４の実施例のマル
チプレクサの回路構成を示す図である。図２０を参照し
て、本実施例においては、ラッチＬ１を図６のＴＳＰＣ
２のＰブロックで構成し、ラッチＬ３を図４のＴＳＰＣ
１のＮブロックで構成し、逆相クロック入力端子ＣＬＫ
ＢがラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に
接続されている。
チプレクサの回路構成を示す図である。図２０を参照し
て、本実施例においては、ラッチＬ１を図６のＴＳＰＣ
２のＰブロックで構成し、ラッチＬ３を図４のＴＳＰＣ
１のＮブロックで構成し、逆相クロック入力端子ＣＬＫ
ＢがラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に
接続されている。
【００５３】図２１は、本発明の第１５の実施例のマル
チプレクサの回路構成を示す図である。図２１を参照し
て、本実施例においては、ラッチＬ１を図５のＴＳＰＣ
２のＮブロックで構成し、ラッチＬ３を図４のＴＳＰＣ
１のＰブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に接
続されている。
チプレクサの回路構成を示す図である。図２１を参照し
て、本実施例においては、ラッチＬ１を図５のＴＳＰＣ
２のＮブロックで構成し、ラッチＬ３を図４のＴＳＰＣ
１のＰブロックで構成し、正相クロック入力端子ＣＬＫ
がラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に接
続されている。
【００５４】図２２は、本発明の第１６の実施例のマル
チプレクサの回路構成を示す図である。図２２を参照し
て、本実施例においては、ラッチＬ１を図４のＴＳＰＣ
１のＰブロックで構成し、ラッチＬ３を図５のＴＳＰＣ
２のＮブロックで構成し、逆相クロック入力端子ＣＬＫ
ＢがラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に
接続されている。
チプレクサの回路構成を示す図である。図２２を参照し
て、本実施例においては、ラッチＬ１を図４のＴＳＰＣ
１のＰブロックで構成し、ラッチＬ３を図５のＴＳＰＣ
２のＮブロックで構成し、逆相クロック入力端子ＣＬＫ
ＢがラッチＬ１、Ｌ３のクロック入力端子Ｃ１、Ｃ３に
接続されている。
【００５５】次に図７乃至図２２に示した回路は、いず
れも図１の原理構成図と同様の動作を行う。
れも図１の原理構成図と同様の動作を行う。
【００５６】図７乃至図２２の回路のいずれにおいて
も、ラッチＬ１、Ｌ３を構成するトランジスタ数は１２
個、クロックが入力されるトランジスタは６個である。
図２５に示した回路においては、ラッチＬ１、Ｌ２およ
びセレクタＳを構成するトランジスタ数は１２個、クロ
ックが入力されるトランジスタの数は８個である。上記
実施例において、ＭＯＳ構成の従来のマルチプレクサの
最も構成素子数、制御信号の駆動するトランジスタ数の
少ない回路に比べて、構成素子数は同じであるが、クロ
ックが駆動するトランジスタ数、即ち、負荷容量が減る
ため、消費電力を小さくできる。
も、ラッチＬ１、Ｌ３を構成するトランジスタ数は１２
個、クロックが入力されるトランジスタは６個である。
図２５に示した回路においては、ラッチＬ１、Ｌ２およ
びセレクタＳを構成するトランジスタ数は１２個、クロ
ックが入力されるトランジスタの数は８個である。上記
実施例において、ＭＯＳ構成の従来のマルチプレクサの
最も構成素子数、制御信号の駆動するトランジスタ数の
少ない回路に比べて、構成素子数は同じであるが、クロ
ックが駆動するトランジスタ数、即ち、負荷容量が減る
ため、消費電力を小さくできる。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
マルチプレクサにおいて、制御信号がハイレベルの時に
データが出力され、制御信号がローレベル時に、出力部
がダイナミック節点となり、制御信号がハイレベルの時
の値が保持される第１のラッチ回路の出力と、制御信号
がローレベルの時に、データが出力され、制御信号がハ
イレベルの時に、出力部がダイナミック節点となり、制
御信号がローレベルの時の値が保持される第２のラッチ
回路の出力をワイヤード接続することにより、従来回路
で必要であったセレクタが不要になり、制御信号が駆動
するトランジスタ数が低減され、消費電力を低減でき
る。
マルチプレクサにおいて、制御信号がハイレベルの時に
データが出力され、制御信号がローレベル時に、出力部
がダイナミック節点となり、制御信号がハイレベルの時
の値が保持される第１のラッチ回路の出力と、制御信号
がローレベルの時に、データが出力され、制御信号がハ
イレベルの時に、出力部がダイナミック節点となり、制
御信号がローレベルの時の値が保持される第２のラッチ
回路の出力をワイヤード接続することにより、従来回路
で必要であったセレクタが不要になり、制御信号が駆動
するトランジスタ数が低減され、消費電力を低減でき
る。
【図１】本発明のマルチプレクサの実施の形態の原理を
説明するための図である。
説明するための図である。
【図２】本発明のマルチプレクサの実施の形態の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図３】出力部でダイナミック保持状態になるラッチ回
路を示す図である。
路を示す図である。
【図４】出力部でダイナミック保持状態になるラッチ回
路を示す図である。
路を示す図である。
【図５】出力部でダイナミック保持状態になるラッチ回
路を示す図である。
路を示す図である。
【図６】出力部でダイナミック保持状態になるラッチ回
路を示す図である。
路を示す図である。
【図７】本発明の第１の実施例のマルチプレクサの回路
構成を示す図である。
構成を示す図である。
【図８】本発明の第２の実施例のマルチプレクサの回路
構成を示す図である。
構成を示す図である。
【図９】本発明の第３の実施例のマルチプレクサの回路
構成を示す図である。
構成を示す図である。
【図１０】本発明の第４の実施例のマルチプレクサの回
路構成を示す図である。
路構成を示す図である。
【図１１】本発明の第５の実施例のマルチプレクサの回
路構成を示す図である。
路構成を示す図である。
【図１２】本発明の第６の実施例のマルチプレクサの回
路構成を示す図である。
路構成を示す図である。
【図１３】本発明の第７の実施例のマルチプレクサの回
路構成を示す図である。
路構成を示す図である。
【図１４】本発明の第８の実施例のマルチプレクサの回
路構成を示す図である。
路構成を示す図である。
【図１５】本発明の第９の実施例のマルチプレクサの回
路構成を示す図である。
路構成を示す図である。
【図１６】本発明の第１０の実施例のマルチプレクサの
回路構成を示す図である。
回路構成を示す図である。
【図１７】本発明の第１１の実施例のマルチプレクサの
回路構成を示す図である。
回路構成を示す図である。
【図１８】本発明の第１２の実施例のマルチプレクサの
回路構成を示す図である。
回路構成を示す図である。
【図１９】本発明の第１３の実施例のマルチプレクサの
回路構成を示す図である。
回路構成を示す図である。
【図２０】本発明の第１４の実施例のマルチプレクサの
回路構成を示す図である。
回路構成を示す図である。
【図２１】本発明の第１５の実施例のマルチプレクサの
回路構成を示す図である。
回路構成を示す図である。
【図２２】本発明の第１６の実施例のマルチプレクサの
回路構成を示す図である。
回路構成を示す図である。
【図２３】従来のマルチプレクサの原理を説明するため
の図である。
の図である。
【図２４】従来のマルチプレクサのタイミングチャート
である。
である。
【図２５】従来のマルチプレクサの回路構成を示す図で
ある。
ある。
ＣＬＫ、Ｃ１、Ｃ２、Ｃ３ 正相クロック入力端子 ＣＬＫＢ、Ｃ１Ｂ、Ｃ２Ｂ、Ｃ３Ｂ 逆相クロック入力
端子 Ｃ クロック入力端子 Ｓ 正相選択信号端子 ＳＢ 逆相選択信号端子 Ｄ１、Ｄ２、Ｄ３、Ｄ、Ａ、Ｂ データ入力端子 ＩＮ１ 第１のデータ入力端子 ＩＮ２ 第２のデータ入力端子 Ｑ１、Ｑ２、Ｑ３、ＯＵＴ 出力端子 Ｐ０１１、Ｐ０１２、Ｐ０２１、Ｐ０２２、Ｐ０２３、
Ｐ０２４、Ｐ０３１、Ｐ０３２、Ｐ０４１、Ｐ０４２、
Ｐ０４３、Ｐ０４４ Ｐチャネル型ＭＯＳトランジスタ Ｎ０１１、Ｎ０１２、Ｎ０１３、Ｎ０１４、Ｎ０２１、
Ｎ０２２、Ｎ０３１、Ｎ０３２、Ｎ０３３、Ｎ０３４、
Ｎ０４１、Ｎ０４２ Ｎチャネル型ＭＯＳトランジスタ ０１、０２、０３、０１１、０１２、０１３、０２１、
０２２、０２３、０３１、０３２、０３３、０４１、０
４２、０４３、１０１、１０２、１０３、１０４、１０
５、１０６ 節点 Ｌ１、Ｌ２、Ｌ３ ラッチ Ｓ セレクタ ＶＤＤ 高位側電源端子 ＧＮＤ 低位側電源端子 ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータ ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５ トランスフ
ァゲート
端子 Ｃ クロック入力端子 Ｓ 正相選択信号端子 ＳＢ 逆相選択信号端子 Ｄ１、Ｄ２、Ｄ３、Ｄ、Ａ、Ｂ データ入力端子 ＩＮ１ 第１のデータ入力端子 ＩＮ２ 第２のデータ入力端子 Ｑ１、Ｑ２、Ｑ３、ＯＵＴ 出力端子 Ｐ０１１、Ｐ０１２、Ｐ０２１、Ｐ０２２、Ｐ０２３、
Ｐ０２４、Ｐ０３１、Ｐ０３２、Ｐ０４１、Ｐ０４２、
Ｐ０４３、Ｐ０４４ Ｐチャネル型ＭＯＳトランジスタ Ｎ０１１、Ｎ０１２、Ｎ０１３、Ｎ０１４、Ｎ０２１、
Ｎ０２２、Ｎ０３１、Ｎ０３２、Ｎ０３３、Ｎ０３４、
Ｎ０４１、Ｎ０４２ Ｎチャネル型ＭＯＳトランジスタ ０１、０２、０３、０１１、０１２、０１３、０２１、
０２２、０２３、０３１、０３２、０３３、０４１、０
４２、０４３、１０１、１０２、１０３、１０４、１０
５、１０６ 節点 Ｌ１、Ｌ２、Ｌ３ ラッチ Ｓ セレクタ ＶＤＤ 高位側電源端子 ＧＮＤ 低位側電源端子 ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータ ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５ トランスフ
ァゲート
Claims (13)
- 【請求項１】異なる位相でそれぞれダイナミック保持状
態となる複数のラッチ回路をワイヤード接続し、前記複
数のラッチ回路からのスタティック出力を前記ワイヤー
ド接続点から取り出すように構成したことを特徴とする
マルチプレクサ。 - 【請求項２】制御信号の論理レベルにより、入力端から
の入力データの出力端へのスタティック出力と、前記出
力端がダイナミック状態で前の値を保持するダイナミッ
ク保持状態と、を切替える第１、第２のラッチ回路を少
なくとも含み、 前記第１、第２のラッチ回路には互いに逆相の制御信号
が印加され、前記第１、第２のラッチ回路の出力端をワ
イヤード接続して出力を取り出すようにしたことを特徴
とするマルチプレクサ。 - 【請求項３】制御信号がハイレベルの時にデータが出力
され、前記制御信号がローレベル時に出力部がダイナミ
ック節点となり、前記制御信号がハイレベルの時の値が
保持される第１のラッチ回路の出力と、 前記制御信号がローレベルの時にデータが出力され、前
記制御信号がハイレベルの時に出力部がダイナミック節
点となり、前記制御信号がローレベルの時の値が保持さ
れる第２のラッチ回路の出力をワイヤード接続構成とし
たことを特徴とするマルチプレクサ。 - 【請求項４】第１のデータ端子と、 第２のデータ端子と、 第１の制御端子と、 前記第１の制御端子とは逆相の信号が入力される第２の
制御端子と、 第１の電源端子と、 第２の電源端子と、 出力端子と、 を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
１の節点に接続され、ゲートが前記第１の制御端子に接
続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが前記第１の制御端子に接
続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第２の節点に接続され、ドレインが前記第
１の節点に接続され、ゲートが前記第１のデータ端子に
接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第１の節点に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
３の節点に接続され、ゲートが前記第１の節点に接続さ
れた第２の導電型ＭＯＳトランジスタと、 ソースが前記第３の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記第１の制御端子に接続
された第２の導電型ＭＯＳトランジスタと、 を備える第１のラッチ回路を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
４の節点に接続され、ゲートが前記第２の制御端子に接
続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
５の節点に接続され、ゲートが前記第２の制御端子に接
続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが前記第
４の節点に接続され、ゲートが前記第２のデータ端子に
接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第４の節点に接続
された前記第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
６の節点に接続され、ゲートが前記第４の節点に接続さ
れた第２の導電型ＭＯＳトランジスタと、 ソースが前記第６の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記第２の制御端子に接続
された第２の導電型ＭＯＳトランジスタと、を備える第
２のラッチ回路を有することを特徴とするマルチプレク
サ。 - 【請求項５】第１のデータ端子と、 第２のデータ端子と、 第１の制御端子と、 前記第１の制御端子とは逆相の信号が入力される第２の
制御端子と、 第１の電源端子と、 第２の電源端子と、 出力端子と、 を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
１の節点に接続され、ゲートが前記第１の制御端子に接
続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが前記第１の制御端子に接
続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第２の節点に接続され、ドレインが前記第
１の節点に接続され、ゲートが前記第１のデータ端子に
接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第１の節点に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の節点に接続され、ドレインが第３の
節点に接続され、ゲートが前記第１の節点に接続された
第２の導電型ＭＯＳトランジスタと、 ソースが第３の節点に接続され、ドレインが前記出力端
子に接続され、ゲートが前記第１の制御端子に接続され
た第２の導電型ＭＯＳトランジスタと、を備えた第１の
ラッチ回路と、 ソースが前記第１の電源端子に接続され、ドレインが第
４の節点に接続され、ゲートが前記第２の制御端子に接
続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
５の節点に接続され、ゲートが前記第２の制御端子に接
続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが前記第
４の節点に接続され、ゲートが前記第２のデータ端子に
接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第４の節点に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが第６の
節点に接続され、ゲートが前記第４の節点に接続された
第２の導電型ＭＯＳトランジスタと、 ソースが前記第６の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記第２の制御端子に接続
された第２の導電型ＭＯＳトランジスタと、を備えた第
２のラッチ回路と、 を有することを特徴とするマルチプレクサ。 - 【請求項６】第１のデータ端子と、 第２のデータ端子と、 第１の制御端子と、 前記第１の制御端子とは逆相の信号が入力される第２の
制御端子と、 第１の電源端子と、 第２の電源端子と、 出力端子と、 を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
１の節点に接続され、ゲートが前記第１の制御端子に接
続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが第１の制御端子に接続さ
れた第２の導電型ＭＯＳトランジスタと、 ソースが第２の節点に接続され、ドレインが前記第１の
節点に接続され、ゲートが前記第１のデータ端子に接続
された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが第１の節点に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
３の節点に接続され、ゲートが前記第１の節点に接続さ
れた第２の導電型ＭＯＳトランジスタと、 ソースが前記第３の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記第１の制御端子に接続
された第２の導電型ＭＯＳトランジスタと、を備える第
１のラッチ回路を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
４の節点に接続され、ゲートが前記第２の制御端子に接
続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
５の節点に接続され、ゲートが前記第２の制御端子に接
続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが前記第
４の節点に接続され、ゲートが前記第２のデータ端子に
接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが第４の節点に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが第６の
節点に接続され、ゲートが前記第４の節点に接続された
第２の導電型ＭＯＳトランジスタと、 ソースが前記第６の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記第２の制御端子に接続
された第２の導電型ＭＯＳトランジスタと、を備える第
２のラッチ回路と、 を有することを特徴とするマルチプレクサ。 - 【請求項７】第１のデータ端子と、 第２のデータ端子と、 第１の制御端子と、 前記第１の制御端子とは逆相の信号が入力される第２の
制御端子と、 第１の電源端子と、 第２の電源端子と、 出力端子と、を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが前記第１の制御端子に接
続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の節点に接続され、ドレインが第１の
節点に接続され、ゲートが第１のデータ端子に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
１の節点に接続され、ゲートが前記第１の制御端子に接
続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが第
３の節点に接続され、ゲートが前記第１の節点に接続さ
れた第１の導電型ＭＯＳトランジスタと、 ソースが前記第３の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記第１の制御端子に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが出
力端子に接続され、ゲートが前記第１の節点に接続され
た第２の導電型ＭＯＳトランジスタから構成される第１
のラッチ回路を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
５の節点に接続され、ゲートが前記第２の制御端子に接
続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが第４の
節点に接続され、ゲートが第２のデータ端子に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第４の節点に接続され、ゲートが前記第２の制御端子
に接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが第
６の節点に接続され、ゲートが前記第４の節点に接続さ
れた第１の導電型ＭＯＳトランジスタと、 ソースが前記第６の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記第２の制御端子に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第４の節点に接続
された第２の導電型ＭＯＳトランジスタから構成される
第２のラッチ回路と、 を有することを特徴とするマルチプレクサ。 - 【請求項８】第１のデータ端子と、 第２のデータ端子と、 第１の制御端子と、第１の制御端子とは逆相の信号が入
力される第２の制御端子と、 第１の電源端子と、 第２の電源端子と、 出力端子を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが前記第１の制御端子に接
続された第１の導電型ＭＯＳトランジスタと、 ソースが第２の節点に接続され、ドレインが第１の節点
に接続され、ゲートが前記第１のデータ端子に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第１の節点に接続され、ゲートが前記第１の制御端子
に接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第２の節点に接続され、ドレインが第３の
節点に接続され、ゲートが前記第１の節点に接続された
第１の導電型ＭＯＳトランジスタと、 ソースが前記第３の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記第１の制御端子に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第１の節点に接続
された第２の導電型ＭＯＳトランジスタから構成される
第１のラッチ回路を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
５の節点に接続され、ゲートが前記第２の制御端子に接
続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが前記第
４の節点に接続され、ゲートが前記第２のデータ端子に
接続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第４の節点に接続され、ゲートが前記第２の制御端子
に接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが第６の
節点に接続され、ゲートが前記第４の節点に接続された
第１の導電型ＭＯＳトランジスタと、 ソースが前記第６の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記第２の制御端子に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第４の節点に接続
された第２の導電型ＭＯＳトランジスタから構成される
第２のラッチ回路を有することを特徴とするマルチプレ
クサ。 - 【請求項９】第１のデータ端子と、 第２のデータ端子と、 第１の制御端子と、 第１の制御端子とは逆相の信号が入力される第２の制御
端子と、 第１の電源端子と、 第２の電源端子と、 出力端子と、 を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが前記第１の制御端子に接
続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の節点に接続され、ドレインが第１の
節点に接続され、ゲートが前記第１のデータ端子に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第１の節点に接続され、ゲートが前記第１の制御端子
に接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが第
３の節点に接続され、ゲートが前記第１の節点に接続さ
れた第１の導電型ＭＯＳトランジスタと、 ソースが前記第３の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記第１の制御端子に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第１の節点に接続
された第２の導電型ＭＯＳトランジスタから構成される
第１のラッチ回路と、 ソースが前記第１の電源端子に接続され、ドレインが第
５の節点に接続され、ゲートが前記第２の制御端子に接
続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが第４の
節点に接続され、ゲートが前記第２のデータ端子に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第４の節点に接続され、ゲートが前記第２の制御端子
に接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが第６の
節点に接続され、ゲートが前記第４の節点に接続された
第１の導電型ＭＯＳトランジスタと、 ソースが前記第６の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記第２の制御端子に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第４の節点に接続
された第２の導電型ＭＯＳトランジスタから構成される
第２のラッチ回路と、 を有することを特徴とするマルチプレクサ。 - 【請求項１０】第１のデータ端子と、 第２のデータ端子と、 制御端子と、 第１の電源端子と、 第２の電源端子と、 出力端子と、 を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
１の節点に接続され、ゲートが前記制御端子に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが前記制御端子に接続され
た第２の導電型ＭＯＳトランジスタと、 ソースが前記第２の節点に接続され、ドレインが前記第
１の節点に接続され、ゲートが前記第１のデータ端子に
接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第１の節点に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
３の節点に接続され、ゲートが前記第１の節点に接続さ
れた第２の導電型ＭＯＳトランジスタと、 ソースが前記第３の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記制御端子に接続された
第２の導電型ＭＯＳトランジスタと、 から構成される第１のラッチ回路を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
５の節点に接続され、ゲートが前記制御端子に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが第４の
節点に接続され、ゲートが前記第２のデータ端子に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
４の節点に接続され、ゲートが前記制御端子に接続され
た第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが第
６の節点に接続され、ゲートが前記第４の節点に接続さ
れた第１の導電型ＭＯＳトランジスタと、 ソースが前記第６の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記制御端子に接続された
第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第４の節点に接続
された第２の導電型ＭＯＳトランジスタと、 から構成される第２のラッチ回路を有することを特徴と
するマルチプレクサ。 - 【請求項１１】第１のデータ端子と、 第２のデータ端子と、 制御端子と、 第１の電源端子と、 第２の電源端子と、 出力端子と、 を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
１の節点に接続され、ゲートが前記制御端子に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが前記制御端子に接続され
た第２の導電型ＭＯＳトランジスタと、 ソースが前記第２の節点に接続され、ドレインが前記第
１の節点に接続され、ゲートが前記第１のデータ端子に
接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第１の節点に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の節点に接続され、ドレインが第３の
節点に接続され、ゲートが前記第１の節点に接続された
第２の導電型ＭＯＳトランジスタと、 ソースが前記第３の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記制御端子に接続された
第２の導電型ＭＯＳトランジスタと、 から構成される第１のラッチ回路を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
５の節点に接続され、ゲートが前記制御端子に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが第５の節点に接続され、ドレインが第４の節点
に接続され、ゲートが前記第２のデータ端子に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第４の節点に接続され、ゲートが前記制御端子に接続
された第２の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが第６の
節点に接続され、ゲートが第４の節点に接続された第１
の導電型ＭＯＳトランジスタと、 ソースが第６の節点に接続され、ドレインが前記出力端
子に接続され、ゲートが前記制御端子に接続された第１
の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが出
力端子に接続され、ゲートが前記第４の節点に接続され
た第２の導電型ＭＯＳトランジスタと、 から構成される第２のラッチ回路を有することを特徴と
するマルチプレクサ。 - 【請求項１２】第１のデータ端子と、 第２のデータ端子と、 制御端子と、 第１の電源端子と、 第２の電源端子と、 出力端子を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
１の節点に接続され、ゲートが前記制御端子に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが前記制御端子に接続され
た第２の導電型ＭＯＳトランジスタと、 ソースが前記第２の節点に接続され、ドレインが前記第
１の節点に接続され、ゲートが前記第１のデータ端子に
接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第１の節点に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
３の節点に接続され、ゲートが前記第１の節点に接続さ
れた第２の導電型ＭＯＳトランジスタと、 ソースが前記第３の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記制御端子に接続された
第２の導電型ＭＯＳトランジスタと、 から構成される第１のラッチ回路を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
５の節点に接続され、ゲートが前記制御端子に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが第４の
節点に接続され、ゲートが前記第２のデータ端子に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第４の節点に接続され、ゲートが前記制御端子に接続
された第２の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが第６の
節点に接続され、ゲートが前記第４の節点に接続された
第１の導電型ＭＯＳトランジスタと、 ソースが前記第６の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記制御端子に接続された
第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第４の節点に接続
された第２の導電型ＭＯＳトランジスタと、から構成さ
れる第２のラッチ回路を有することを特徴とするマルチ
プレクサ。 - 【請求項１３】第１のデータ端子と、 第２のデータ端子と、 制御端子と、 第１の電源端子と、 第２の電源端子と、 出力端子と、を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
１の節点に接続され、ゲートが前記制御端子に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが第
２の節点に接続され、ゲートが前記制御端子に接続され
た第２の導電型ＭＯＳトランジスタと、 ソースが前記第２の節点に接続され、ドレインが前記第
１の節点に接続され、ゲートが前記第１のデータ端子に
接続された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第１の節点に接続
された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の節点に接続され、ドレインが第３の
節点に接続され、ゲートが前記第１の節点に接続された
第２の導電型ＭＯＳトランジスタと、 ソースが前記第３の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記制御端子に接続された
第２の導電型ＭＯＳトランジスタと、 から構成される第１のラッチ回路を有し、 ソースが前記第１の電源端子に接続され、ドレインが第
５の節点に接続され、ゲートが前記制御端子に接続され
た第１の導電型ＭＯＳトランジスタと、 ソースが前記第５の節点に接続され、ドレインが前記第
４の節点に接続され、ゲートが前記第２のデータ端子に
接続された第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第４の節点に接続され、ゲートが前記制御端子に接続
された第２の導電型ＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが第
６の節点に接続され、ゲートが前記第４の節点に接続さ
れた第１の導電型ＭＯＳトランジスタと、 ソースが前記第６の節点に接続され、ドレインが前記出
力端子に接続され、ゲートが前記制御端子に接続された
第１の導電型ＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記出力端子に接続され、ゲートが前記第４の節点に接続
された第２の導電型ＭＯＳトランジスタと、 から構成される第２のラッチ回路を有することを特徴と
するマルチプレクサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032697A JP3191720B2 (ja) | 1997-04-11 | 1997-04-11 | マルチプレクサ |
| KR1019980012845A KR19980081308A (ko) | 1997-04-11 | 1998-04-10 | 멀티플렉서 |
| US09/058,964 US6031410A (en) | 1997-04-11 | 1998-04-13 | Multiplexor composed of dynamic latches |
| EP98106751A EP0871296A3 (en) | 1997-04-11 | 1998-04-14 | Multiplexor composed of dynamic latches |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032697A JP3191720B2 (ja) | 1997-04-11 | 1997-04-11 | マルチプレクサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10290149A true JPH10290149A (ja) | 1998-10-27 |
| JP3191720B2 JP3191720B2 (ja) | 2001-07-23 |
Family
ID=14532903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11032697A Expired - Fee Related JP3191720B2 (ja) | 1997-04-11 | 1997-04-11 | マルチプレクサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6031410A (ja) |
| EP (1) | EP0871296A3 (ja) |
| JP (1) | JP3191720B2 (ja) |
| KR (1) | KR19980081308A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4145984B2 (ja) * | 1998-03-17 | 2008-09-03 | 株式会社東芝 | 半導体記憶装置 |
| US6300809B1 (en) * | 2000-07-14 | 2001-10-09 | International Business Machines Corporation | Double-edge-triggered flip-flop providing two data transitions per clock cycle |
| US6614371B2 (en) * | 2001-07-19 | 2003-09-02 | Broadcom Corporation | Synchronous data serialization circuit |
| JP6127807B2 (ja) * | 2013-07-26 | 2017-05-17 | 富士通株式会社 | 送信回路、通信システム及び通信方法 |
| US9531570B2 (en) * | 2014-05-27 | 2016-12-27 | Samsung Display Co., Ltd | CML quarter-rate predictive feedback equalizer architecture |
| CN114124052A (zh) * | 2020-08-28 | 2022-03-01 | 深圳市中兴微电子技术有限公司 | 开关驱动器和包括开关驱动器的dac系统 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4439690A (en) * | 1982-04-26 | 1984-03-27 | International Business Machines Corporation | Three-gate hazard-free polarity hold latch |
| US4629909A (en) * | 1984-10-19 | 1986-12-16 | American Microsystems, Inc. | Flip-flop for storing data on both leading and trailing edges of clock signal |
| JPS61263313A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electric Ind Co Ltd | セレクタ付ラツチ回路 |
| US5179295A (en) * | 1992-03-20 | 1993-01-12 | Vlsi Technology, Inc. | Dual edge-triggered digital storage element and method therefor |
| US5254888A (en) * | 1992-03-27 | 1993-10-19 | Picopower Technology Inc. | Switchable clock circuit for microprocessors to thereby save power |
| JPH0645879A (ja) * | 1992-07-23 | 1994-02-18 | Toshiba Corp | フリップフロップ |
| JP3557640B2 (ja) * | 1993-12-14 | 2004-08-25 | ソニー株式会社 | 同期回路 |
| GB9417591D0 (en) * | 1994-09-01 | 1994-10-19 | Inmos Ltd | Scan testable double edge triggered scan cell |
| US5426380A (en) * | 1994-09-30 | 1995-06-20 | Sun Microsystems, Inc. | High speed processing flip-flop |
| JPH08147143A (ja) * | 1994-11-21 | 1996-06-07 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5576651A (en) * | 1995-05-22 | 1996-11-19 | International Business Machines Corporation | Static/dynamic flip-flop |
-
1997
- 1997-04-11 JP JP11032697A patent/JP3191720B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-10 KR KR1019980012845A patent/KR19980081308A/ko not_active Application Discontinuation
- 1998-04-13 US US09/058,964 patent/US6031410A/en not_active Expired - Fee Related
- 1998-04-14 EP EP98106751A patent/EP0871296A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980081308A (ko) | 1998-11-25 |
| EP0871296A3 (en) | 1999-12-22 |
| US6031410A (en) | 2000-02-29 |
| JP3191720B2 (ja) | 2001-07-23 |
| EP0871296A2 (en) | 1998-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5576645A (en) | Sample and hold flip-flop for CMOS logic | |
| Vetuli et al. | Positive feedback in adiabatic logic | |
| US4845675A (en) | High-speed data latch with zero data hold time | |
| JPS6055458A (ja) | Ｃｍｏｓトランジスタ回路 | |
| JP3653170B2 (ja) | ラッチ回路およびフリップフロップ回路 | |
| US5525916A (en) | All-N-logic high-speed single-phase dynamic CMOS logic | |
| US20020024368A1 (en) | Flip-flop circuits having digital-to-time conversion latches therein | |
| US4506167A (en) | High speed logic flip-flop latching arrangements including input and feedback pairs of transmission gates | |
| JP3230655B2 (ja) | ダイナミック型ラッチ回路およびフリップフロップ回路 | |
| JPH0440894B2 (ja) | ||
| US6100730A (en) | Prescaler system circuits | |
| JP3987262B2 (ja) | レベルコンバータ回路 | |
| US6970116B2 (en) | Multiplexer circuit for converting parallel data into serial data at high speed and synchronizing the serial data with a clock signal | |
| JP3191720B2 (ja) | マルチプレクサ | |
| JP2583521B2 (ja) | 半導体集積回路 | |
| JPH0795013A (ja) | エッジトリガ型フリップフロップ | |
| US6313673B1 (en) | Frequency-dividing circuit capable of generating frequency-divided signal having duty ratio of 50% | |
| JP2004064557A (ja) | フリップフロップ回路およびシフトレジスタ | |
| US3928773A (en) | Logical circuit with field effect transistors | |
| JPH0575401A (ja) | スキヤンセル用フリツプフロツプ回路 | |
| KR101203605B1 (ko) | 고속 동작을 위한 플립플롭 | |
| JPS63304494A (ja) | 半導体集積回路 | |
| US6639429B2 (en) | Method for clock control of half-rail differential logic | |
| JPH09232919A (ja) | ラッチ回路およびフリップフロップ回路 | |
| Gqncalves et al. | NP-CMOS: A racefree-dynamic CMOS technique for pipelined logic structures |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010424 |
|
| LAPS | Cancellation because of no payment of annual fees |