JPH0575401A - スキヤンセル用フリツプフロツプ回路 - Google Patents

スキヤンセル用フリツプフロツプ回路

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JPH0575401A
JPH0575401A JP3231519A JP23151991A JPH0575401A JP H0575401 A JPH0575401 A JP H0575401A JP 3231519 A JP3231519 A JP 3231519A JP 23151991 A JP23151991 A JP 23151991A JP H0575401 A JPH0575401 A JP H0575401A
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JP
Japan
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scan
circuit
flip
flop
control signal
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JP3231519A
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Inventor
Yoshinori Okada
義則 岡田
Masanori Haraguchi
政則 原口
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
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Abstract

(57)【要約】 【目的】スキャンアウト用制御信号がオフになった後に
スキャンアウト回路および次段に接続されるスキャンセ
ル用FF回路のスキャンイン回路に貫通電流が流れるこ
とを防止でき、消費電流を低減し得るスキャンセル用F
F回路を提供する。 【構成】マスター・スレーブ方式のD型FF回路10
と、スキャンイン端子SIとD型FF回路のマスター側
のデータ保持回路との間に接続されたスキャンイン回路
21と、D型FF回路のスレーブ側のデータ保持回路と
スキャンアウト端子SOとの間に接続されたスキャンア
ウト回路22とを具備するスキャンセル用フリップフロ
ップ回路において、スキャンイン回路の入力段としてス
キャンイン用制御信号により制御されるクロックド・イ
ンバータ回路23を有し、スキャンアウト回路の出力段
としてスキャンアウト用制御信号により制御されるクロ
ックド・インバータ回路25を有することを特徴とす
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、特定用途分野で使用さ
れるスタンダードセル等の半導体集積回路に係り、特に
内部論理回路の自己診断を効率的に行うためにテスト容
易化設計を採用した集積回路におけるスキャンセル用フ
リップフロップ回路(FF回路)に関する。
【0002】
【従来の技術】近年、半導体集積回路技術の進歩によ
り、論理回路の高集積化が著しくなっている。論理回路
の大規模高集積化は、この論理回路を使用した各種装置
の機能向上、軽量化等の利点をもたらしているが、反
面、論理回路自身のテストおよびそのためのテストデー
タの作成を非常に困難なものにしている。そこで、論理
回路の設計段階において、テストを考慮した設計を採用
した、いわゆるテスト容易化設計が次第に使われてきて
いる。
【0003】従来のテスト容易化設計においては、スキ
ャンデザインシステムと呼ばれる手法や、コンパクトテ
ストシステムと呼ばれる自己テスト用回路を付加する手
法が一般的となりつつあり、以下、これらの手法につい
て説明する。
【0004】スキャンデザインシステムとは、集積回路
内部の論理回路のうちのFF回路の状態を集積回路外部
からスキャンインにより直接に設定し、この設定データ
を組合せ回路に入力して動作させ、動作後の組合せ回路
の状態を上記FF回路に出力してスキャンアウトするこ
とにより観測できるようにし、故障検査を容易にしたも
のである。換言すれば、スキャンセル用FF回路の入出
力を集積回路外部端子と見なすことにより、順序回路の
テストを組合せ回路のテストに置き換えてしまうもので
ある。従って、スキャンデザインシステムを採用すれ
ば、論理回路の接続関係から自動的にテストパターンを
接続することが可能になる。図6は、従来のスキャンセ
ル用FF回路を示している。
【0005】このスキャンセル用FF回路は、マスター
・スレーブ方式のD型FF回路10と、スキャンイン端
子SIと上記D型FF回路10のマスター側のデータ保
持回路との間に接続されたスキャンイン回路61と、上
記D型FF回路10のスレーブ側のデータ保持回路とス
キャンアウト端子SOとの間に接続されたスキャンアウ
ト回路62とからなる。
【0006】上記D型FF回路10は、データ入力端子
Dと、相補的な一対の出力端子Q、および/Qと、反転
クロック信号/φにより制御されるクロックド・インバ
ータ11および12と、クロック信号φにより制御され
るクロックド・インバータ13と、スキャンイン用制御
信号Aにより制御されるクロックド・インバータ14
と、クロック信号φにより制御されるトランスミッショ
ン・ゲート15と、インバータ16、18、19及び2
0とからなる。上記クロック信号φおよび反転クロック
信号/φは、システムクロック信号から生成される。
【0007】前記スキャンイン回路61は、インバータ
63、スキャンイン用反転制御信号/Aにより制御され
るトランスミッション・ゲート64の順にカスケード接
続されている。前記スキャンアウト回路62は、インバ
ータ65、スキャンアウト用制御信号Bにより制御され
るトランスミッション・ゲート66およびインバータ6
7の順にカスケード接続されている。
【0008】図8は、複数個のスキャンセル用FF回路
80a〜80nがカスケード接続され、それぞれのスキ
ャンイン端子SIからスキャンアウト端子SOの方向に
直列に接続されてシフトレジスタを構成した回路を示し
ている。初段のFF回路80aに外部からのテスト入力
データがスキャンインし、最終段のFF回路80nから
テスト出力データが外部にスキャンアウトする。図7
は、図6に示したスキャンセル用FF回路の動作例を示
すタイミング波形図である。
【0009】即ち、スキャンセル用FF回路のスキャン
モード時には、スキャンイン用制御信号Aが“L”レベ
ルになることによりトランスミッション・ゲート64が
オン、クロックド・インバータ14がオフになり、クロ
ック信号φが“H”レベルになることにより、クロック
ド・インバータ11および12がオフになり、トランス
ミッション・ゲート15およびクロックド・インバータ
13がオンになり、スキャンイン端子SIからスキャン
インデータが取り込まれる。次に、スキャンイン用制御
信号Aが“H”レベルになることによりトランスミッシ
ョン・ゲート64がオフ、クロックド・インバータ14
がオンになり、D型FF回路10のマスター側でデータ
が保持される。この状態で、スキャンアウト用制御信号
Bが“H”レベルになることによりトランスミッション
・ゲート66がオンになり、スキャンアウト端子SOか
らスキャンアウトデータが出力する。そして、スキャン
アウト用制御信号Bが“L”レベルになることによりト
ランスミッション・ゲート66がオフになるが、このト
ランスミッション・ゲート66の出力ノードの電位はダ
イナミックに保持され、スキャンアウトデータ出力はダ
イナミック保持状態になる。ある時間を経て、トランス
ミッション・ゲート66の出力ノードはフローティング
状態になり、インバータ67の出力ノード(スキャンア
ウト端子SO)および次段のスキャンセル用FF回路の
スキャンイン端子SIに接続されているインバータ63
の出力ノードもフローティング状態になる。次に、上記
した従来のスキャンセル用FF回路の問題点について、
図9および図10を参照して説明する。
【0010】図9は、図8に示したようにカスケード接
続されたスキャンセル用FF回路80a〜80n群にお
けるある段80aのスキャンアウト回路62と次段80
bのスキャンイン回路61とを取り出して示す。
【0011】いま、スキャンアウト用制御信号Bが
“L”レベルになることによりトランスミッション・ゲ
ート66がオフになると、トランスミッション・ゲート
66の出力信号αおよびインバータ67の出力信号βは
ある時間を経てフローティング状態になる。そして、上
記出力信号αの電圧がインバータ67の回路閾値付近に
なった時、このインバータ67に貫通電流が流れる。ま
た、前記出力信号βの電圧が次段のスキャンセル用FF
回路80bのインバータ63の回路閾値付近になると、
スキャンイン用制御信号Aが“H”レベル状態であって
トランスミッション・ゲート64がオフ状態である場合
でも、上記インバータ63に貫通電流が流れてしまう。
【0012】図10は、上記したように、スキャンアウ
ト用トランスミッション・ゲート66がオフになった
後、出力信号αおよびβがフローティング状態になる過
程と、スキャンアウト用インバータ67およびスキャン
イン用インバータ63に貫通電流が流れる過程を示して
いる。
【0013】
【発明が解決しようとする課題】上記したように従来の
スキャンセル用FF回路は、スキャンアウト用トランス
ミッション・ゲートがオフになった後、スキャンアウト
用インバータおよび次段に接続されるスキャンセル用F
F回路のスキャンイン用インバータに貫通電流が流れ、
消費電流が大きくなるという問題があった。
【0014】本発明は上記の問題点を解決すべくなされ
たもので、スキャンアウト用制御信号がオフになった後
にスキャンアウト回路および次段に接続されるスキャン
セル用FF回路のスキャンイン回路に貫通電流が流れる
ことを防止でき、消費電流を低減し得るスキャンセル用
フリップフロップ回路を提供することを目的とする。
【0015】
【課題を解決するための手段】本発明は、マスター・ス
レーブ方式のD型FF回路と、スキャンイン端子と上記
D型FF回路のマスター側のデータ保持回路との間に接
続されたスキャンイン回路と、上記D型FF回路のスレ
ーブ側のデータ保持回路とスキャンアウト端子との間に
接続されたスキャンアウト回路とを具備するスキャンセ
ル用フリップフロップ回路において、上記スキャンイン
回路の入力段としてスキャンイン用制御信号により制御
されるクロックド・インバータあるいはトランスミッシ
ョン・ゲートを有し、上記スキャンアウト回路の出力段
としてスキャンアウト用制御信号により制御されるクロ
ックド・インバータあるいはトランスミッション・ゲー
トを有することを特徴とする。
【0016】
【作用】スキャンイン回路の入力段およびスキャンアウ
ト回路の出力段としてそれぞれクロックド・インバータ
あるいはトランスミッション・ゲートを有するので、ス
キャンアウト回路出力段のクロックド・インバータある
いはトランスミッション・ゲートがオフになった後にス
キャンアウト回路および次段に接続されるスキャンセル
用FF回路のスキャンイン回路に貫通電流が流れること
を防止でき、消費電流を低減することが可能になる。
【0017】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の第1実施例に係るスキャ
ンセル用FF回路を示している。
【0018】このスキャンセル用FF回路は、マスター
・スレーブ方式のD型FF回路10と、スキャンイン端
子SIと上記D型FF回路10のマスター側のデータ保
持回路との間に接続されたスキャンイン回路21と、上
記D型FF回路10のスレーブ側のデータ保持回路とス
キャンアウト端子SOとの間に接続されたスキャンアウ
ト回路22とからなる。
【0019】上記D型FF回路10は、図6を参照して
前述した従来のD型FF回路と同様に、データ入力端子
SIと、相補的な一対の出力端子Qおよび/Qと、反転
クロック信号/φにより制御されるクロックド・インバ
ータ11および12と、クロック信号φにより制御され
るクロックド・インバータ13と、スキャンイン用制御
信号Aにより制御されるクロックド・インバータ14
と、クロック信号φにより制御されるトランスミッショ
ン・ゲート15と、インバータ16、18、19及び2
0とからなる。上記クロック信号φおよび反転クロック
信号/φは、システムクロック信号から生成される。前
記スキャンイン回路21は、スキャンイン用反転制御信
号/Aにより制御されるクロックド・インバータ23か
らなる。
【0020】前記スキャンアウト回路22は、インバー
タ24と、このインバータ24の後段に接続され、スキ
ャンアウト用制御信号Bにより制御されるクロックド・
インバータ25とからなる。
【0021】なお、上記各クロックド・インバータは、
図3に示すように、CMOSインバータのPチャネルト
ランジスタP1およびNチャネルトランジスタN1にそ
れぞれ直列に、ゲートに相補的なクロック信号/φ、φ
が与えられるPチャネルトランジスタP2およびNチャ
ネルトランジスタN2が接続されている。
【0022】また、上記各トランスミッション・ゲート
は、図4に示すように、PチャネルMOSトランジスタ
P3とNチャネルMOSトランジスタN3とが並列に接
続され、各ゲートに相補的なスイッチ制御信号が与えら
れる。
【0023】上記スキャンセル用FF回路は、図8に示
したように、複数個がカスケード接続され、それぞれの
スキャンイン端子SIからスキャンアウト端子SOの方
向に直列に接続されてシフトレジスタを構成し、初段の
FF回路に外部データがスキャンインし、最終段のFF
回路から外部にデータがスキャンアウトする。図2は、
図1に示したスキャンセル用FF回路の動作例を示すタ
イミング波形図である。
【0024】即ち、スキャンセル用FF回路のスキャン
モード時には、スキャンイン用制御信号Aが“L”レベ
ルになることによりクロックド・インバータ23がオ
ン、クロックド・インバータ14がオフになり、クロッ
ク信号φが“H”レベルになることにより、クロックド
・インバータ11および12がオフになり、トランスミ
ッション・ゲート15およびクロックド・インバータ1
3がオンになり、スキャンイン端子SIからスキャンイ
ンデータが取り込まれる。次に、スキャンイン用制御信
号Aが“H”レベルになることにより、クロックド・イ
ンバータ23がオフ、クロックド・インバータ14がオ
ンになり、D型FF回路10のマスター側でデータが保
持される。この状態で、スキャンアウト用制御信号Bが
“H”レベルになることにより、クロックド・インバー
タ25がオンになり、スキャンアウト端子SOからスキ
ャンアウトデータが出力する。そして、スキャンアウト
用制御信号Bが“L”レベルになることにより、クロッ
クド・インバータ25がオフになるが、このクロックド
・インバータ25の出力ノードの電位(スキャンアウト
データ出力)はダイナミック保持状態になる。この時、
上記クロックド・インバータ25に貫通電流が流れるこ
とはない。
【0025】ある時間を経て、スキャンアウト端子SO
はフローティング状態になるが、それ以前に次段のスキ
ャンイン用制御信号Aを“L”レベルにすることによ
り、次段のスキャンセル用FF回路のスキャンイン端子
SIに接続されているクロックド・インバータ23がオ
ンになってスキャンインデータを取り込む。そして、こ
のスキャンインデータの取り込みの終了後に次段のスキ
ャンイン用制御信号Aを“H”レベルにすることによ
り、上記クロックド・インバータ23がオフになり、こ
のクロックド・インバータ23に貫通電流が流れること
はない。
【0026】上述したように、本実施例のスキャンセル
用FF回路は、スキャンイン回路21の入力段およびス
キャンアウト回路22の出力段としてそれぞれクロック
ド・インバータ23あるいは25を有するので、スキャ
ンアウト回路出力段のクロックド・インバータ25がオ
フになった後にスキャンアウト回路22および次段に接
続されるスキャンセル用FF回路のスキャンイン回路2
1に貫通電流が流れることはなく、消費電流を低減する
ことが可能になる。図5は、本発明の第2実施例に係る
スキャンセル用FF回路を示している。
【0027】このスキャンセル用FF回路は、第1実施
例のスキャンセル用FF回路と比べて、スキャンイン回
路51およびスキャンアウト回路52が異なり、その他
は同じである。
【0028】即ち、スキャンイン回路51は、スキャン
イン用反転制御信号/Aにより制御されるトランスミッ
ション・ゲート53と、このトランスミッション・ゲー
ト53の後段に接続されたインバータ54とからなる。
【0029】スキャンアウト回路52は、インバータ5
5および56と、この後段に接続され、スキャンアウト
用制御信号Bにより制御されるクロックド・インバータ
57とからなる。上記第2実施例のスキャンセル用FF
回路は、第1実施例のスキャンセル用FF回路の動作と
ほぼ同様に動作し、第1実施例と同様の効果が得られ
る。
【0030】
【発明の効果】上述したように本発明によれば、スキャ
ンアウト用制御信号がオフになった後にスキャンアウト
回路および次段に接続されるスキャンセル用FF回路の
スキャンイン回路に貫通電流が流れることを防止でき、
消費電流を低減し得るスキャンセル用FF回路を実現す
ることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例に係るスキャンセル用FF
回路を示す回路図。
【図2】図1の回路の動作例を示すタイミング波形図。
【図3】図1中のクロックド・インバータを示す回路
図。
【図4】図1中のトランスミッション・ゲートを示す回
路図。
【図5】本発明の第2実施例に係るスキャンセル用FF
回路を示す回路図。
【図6】従来のスキャンセル用FF回路を示す回路図。
【図7】図6の回路の動作例を示すタイミング波形図。
【図8】複数個のスキャンセル用FF回路がカスケード
接続されてシフトレジスタを構成した回路を示すブロッ
ク図。
【図9】図8のカスケード接続されたスキャンセル用F
F回路群におけるある段のスキャンアウト回路と次段の
スキャンイン回路とを取り出して示すブロック図。
【図10】図9の回路のスキャンアウト用トランスミッ
ション・ゲートがオフになった後における出力信号がフ
ローティング状態になる過程およびインバータに貫通電
流が流れる過程を示す特性図。
【符号の説明】
10…D型FF回路、21、51…スキャンイン回路、
22、52…スキャンアウト回路、23、53…スキャ
ンイン用クロックド・インバータ、24、54、〜56
…インバータ、25、57…スキャンアウト用クロック
ド・インバータ、D…データ入力端子、SI…スキャン
イン端子、SO…スキャンアウト端子、80a〜80n
…カスケード接続されたスキャンセル用FF回路。

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 マスター・スレーブ方式のD型フリップ
    フロップ回路と、スキャンイン端子と上記D型フリップ
    フロップ回路のマスター側のデータ保持回路との間に接
    続されたスキャンイン回路と、上記D型フリップフロッ
    プ回路のスレーブ側のデータ保持回路とスキャンアウト
    端子との間に接続されたスキャンアウト回路とを具備す
    るスキャンセル用フリップフロップ回路において、 前記スキャンイン回路の入力段としてスキャンイン用制
    御信号により制御されるクロックド・インバータ回路を
    有し、 前記スキャンアウト回路の出力段としてスキャンアウト
    用制御信号により制御されるクロックド・インバータ回
    路を有することを特徴とするスキャンセル用フリップフ
    ロップ回路。
  2. 【請求項2】 マスター・スレーブ方式のD型フリップ
    フロップ回路と、スキャンイン端子と上記D型フリップ
    フロップ回路のマスター側のデータ保持回路との間に接
    続されたスキャンイン回路と、上記D型フリップフロッ
    プ回路のスレーブ側のデータ保持回路とスキャンアウト
    端子との間に接続されたスキャンアウト回路とを具備す
    るスキャンセル用フリップフロップ回路において、 前記スキャンイン回路の入力段としてスキャンイン用制
    御信号により制御されるスキャンイン用トランスミッシ
    ョン・ゲートを有し、 前記スキャンアウト回路の出力段としてスキャンアウト
    用制御信号により制御されるスキャンアウト用トランス
    ミッション・ゲートを有することを特徴とするスキャン
    セル用フリップフロップ回路。
  3. 【請求項3】 請求項2記載のスキャンセル用フリップ
    フロップ回路において、 前記スキャンイン回路は、前記スキャンイン用トランス
    ミッション・ゲートと、このトランスミッション・ゲー
    トの後段に接続されたインバータ回路とからなり、 前記スキャンアウト回路は、インバータ回路と、このイ
    ンバータ回路の後段に接続された前記スキャンアウト用
    トランスミッション・ゲートとからなることを特徴とす
    るスキャンセル用フリップフロップ回路。
  4. 【請求項4】 請求項1乃至3のいずれか1項に記載の
    スキャンセル用フリップフロップ回路は、複数個がカス
    ケード接続され、それぞれのスキャンイン端子からスキ
    ャンアウト端子の方向に直列に接続されてシフトレジス
    タを構成することを特徴とするスキャンセル用フリップ
    フロップ回路。
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