JPH085710A

JPH085710A - スキャンパステスト用フリップフロップ回路

Info

Publication number: JPH085710A
Application number: JP6141653A
Authority: JP
Inventors: Yoshihiro Tahira; 由弘田平
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-06-23
Filing date: 1994-06-23
Publication date: 1996-01-12
Anticipated expiration: 2018-11-10
Also published as: JP3465351B2

Abstract

(57)【要約】【目的】遅延シミュレーションの誤差を軽減しつつ
も、回路面積の増大を最小限にとどめる、スキャンパス
テスト用フリップフロップ回路を提供する。【構成】インバータ回路等の論理回路５４を介して反
転させたデータ入力端子５１からのデータ信号とスキャ
ン信号入力端子５２からのスキャン信号をスキャンモー
ド切り替え入力端子５３からのスキャンテストモードの
切り替え信号で選択するセレクタ回路５５と、セレクタ
回路５５の出力をクロック信号により、ラッチし、出力
するＤフリップフロップ回路５６とから構成される。論
理回路５４を設けることにより、データ入力端子５１に
おける入力インピーダンスを高くすることができ、遅延
シミュレーション時の遅延計算の誤差を軽減することが
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スキャンパステストを
採用して、テストの容易化を実現するスキャンパステス
ト用フリップフロップ回路に関する。

【０００２】

【従来の技術】スキャンパステストに使用される従来の
スキャンパステスト用フリップフロップ回路について、
図面を参照しながら説明する。

【０００３】図４はスキャンパステストを使用した回路
ブロックを示す図である。図４において、回路ブロック
は、２個のスキャンパステスト用フリップフロップ回路
（以下、スキャンフリップフロップ回路という）１，２
と、２個の組合せ論理回路３，４とからなる簡単なもの
で、さらに組合せ論理回路３へ信号を入力する入力端子
５，６と、組合せ論理回路４へ信号を入力する入力端子
７と、スキャンフリップフロップ回路１へスキャン信号
を入力するスキャン信号入力端子８と、スキャンフリッ
プフロップ回路１，２のテストモードを切り替えるスキ
ャンテストモードの切り替え端子９と、スキャンフリッ
プフロップ回路１，２へクロック信号を供給するクロッ
ク入力端子１０と、スキャンフリップフロップ回路２の
出力端子１１とから構成される。

【０００４】構成の詳細について、さらに説明する。組
合せ論理回路３は入力端子５，６からのデータを入力と
し、その出力信号はスキャンフリップフロップ回路１の
データ入力となる。ここでは、組合せ論理回路３とし
て、アンド回路を用いている。スキャンフリップフロッ
プ回路１は、スキャン信号入力端子８からのスキャン入
力１２と、入力端子５，６から組合せ論理回路３を経由
して入力されるデータ入力１３と、切り替え端子９から
のスキャンモード切り替え入力１４と、スキャン入力１
２またはデータ入力１３をスキャンモード切り替え入力
１４により選択するセレクタ回路１５と、このセレクタ
回路１５の出力信号をデータ入力とするＤフリップフロ
ップ回路１６とから構成される。

【０００５】同様に、組合せ論理回路４は入力端子７か
らのデータおよびスキャンフリップフロップ回路１の出
力１７を入力とし、その出力信号はスキャンフリップフ
ロップ回路２のデータ入力となる。ここでは、組合せ論
理回路４として、アンド回路を用いている。スキャンフ
リップフロップ回路２は、スキャンフリップフロップ回
路１の出力１７を入力とするスキャン入力１８と、入力
端子７からの入力およびスキャンフリップフロップ回路
１の出力１７を入力とする組合せ論理回路４の出力を入
力とするデータ入力１９と、切り替え端子９からのスキ
ャンモード切り替え入力２０と、スキャン入力１８また
はデータ入力１９をスキャンモード切り替え入力２０に
より選択するセレクタ回路２１と、セレクタ回路２１の
出力信号をデータ入力とするＤフリップフロップ回路２
２とから構成される。

【０００６】以下、その動作について説明する。スキャ
ンフリップフロップ回路１，２において、切り替え端子
９から供給された信号は、スキャンモード切り替え入力
１４，２０を経て、それぞれセレクタ回路１５，２１に
供給される。セレクタ回路１５，２１は、セレクタ・ス
イッチであり、切り替え端子９から供給されるスキャン
モード切り替え入力１４，２０により、それぞれデータ
入力１３とスキャン入力１２のいずれか、データ入力１
９とスキャン入力１８のいずれかから入力された信号を
選択して、スキャンフリップフロップ回路１，２内部の
Ｄフリップフロップ回路１６，２２へ転送する。

【０００７】以上のごとく、スキャンフリップフロップ
回路は、セレクタ回路とＤフリップフロップ回路から構
成されている。

【０００８】図５は、従来のダイナミックタイプのスキ
ャンフリップフロップ回路の構成を示す図である。図５
において、スキャンフリップフロップ回路は、セレクタ
回路３１と、Ｄフリップフロップ回路３２と、スキャン
モード切り替え入力端子３３と、スキャン入力端子３４
と、データ入力端子３５と、クロック入力端子３６と、
出力端子３７とから構成される。

【０００９】また、セレクタ回路３１は、スキャン入力
端子３４とデータ入力端子３５にそれぞれ接続されたＣ
ＭＯＳ型トランスファゲート３８，３９と、インバータ
回路を２段縦続接続し、スキャンモード切り替え入力端
子３３からのスキャンモード切り替え信号の反転、正転
信号を出力する論理回路４０とで構成される。

【００１０】Ｄフリップフロップ回路３２は、クロック
入力端子３６からのクロック信号により、セレクタ出力
４１をデータ入力として伝達するＣＭＯＳ型トランスフ
ァゲート４２，４３と、インバータ回路４４，４５と、
インバータ回路の２段縦続接続し、クロック入力端子３
６からのクロック信号の反転、正転信号を出力する論理
回路４６とで構成される。

【００１１】以下に、その動作を説明する。スキャンモ
ード切り替え入力端子３３に信号‘１’が入力されたと
き、トランスファゲート３８はオン状態、トランスファ
ゲート３９はオフ状態となり、セレクタ回路３１のセレ
クタ出力４１には、スキャン入力端子３４から入力され
たスキャン信号が出力される。

【００１２】一方、スキャンモード切り替え入力端子３
３に信号‘０’が入力されたとき、トランスファゲート
３８はオフ状態、トランスファゲート３９はオン状態に
なり、セレクタ回路３１のセレクタ出力４１としては、
データ入力端子３５から入力されたデータ信号が出力さ
れる。

【００１３】セレクタ回路３１のセレクタ出力４１はＤ
フリップフロップ回路３２に接続され、トランスファゲ
ート４２，４３、インバータ回路４４，４５を経て、ク
ロック入力端子３６に同期した信号として、出力端子３
７から出力される。

【００１４】

【発明が解決しようとする課題】図５に示す従来のフリ
ップフロップ回路は、データ入力端子３５に入力される
データ入力信号がトランスファゲート３９を経て、直接
Ｄフリップフロップ回路３２へ伝送されるため、配線の
容量・抵抗により、レイアウト後の配線長をもとに算出
した遅延を含んだ論理シミュレーション（以下、遅延シ
ミュレーションという）時に、伝搬遅延時間の計算誤差
が大きくなるという問題点がある。

【００１５】本発明は、上記従来の課題を解決するもの
であり、遅延シミュレーションの誤差を軽減しつつも、
回路面積の増大を最小限にとどめるスキャンフリップフ
ロップ回路を提供することを目的としている。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、本発明のフリップフロップ回路は、通常動作モード
時のデータ信号を入力する第１の入力端子と、スキャン
テストのシフトモード時のスキャン信号を入力する第２
の入力端子と、前記第１の入力端子を入力に接続した第
１の論理回路と、前記第１の論理回路の出力と前記第２
の入力端子を２つの入力に接続し、２つの信号入力の一
方を選択し、出力するセレクタ回路と、前記セレクタ回
路のモード選択を行う信号を入力するモード切り替え端
子と、クロック信号により、前記セレクタ回路の出力信
号を保持、出力する第２の論理回路とを備えたことを特
徴としている。

【００１７】

【作用】本発明の構成によれば、通常動作モード時のデ
ータ信号を入力する第１の入力端子を第１の論理回路に
接続することにより、前記データ入力端子における入力
インピーダンスが大きくなり、配線の容量・抵抗による
遅延計算の不確定要素がなくなり、通常動作時に行う遅
延シミュレーションでの遅延計算の誤差を軽減すること
ができる。

【００１８】

【実施例】図１は本発明の第１の実施例におけるダイナ
ミックタイプのスキャンパステスト用フリップフロップ
回路（以下、スキャンフリップフロップ回路という）の
構成を示す図である。図１において、スキャンフリップ
フロップ回路は、通常動作モード時に、内部回路である
組合せ論理回路の出力信号が入力となるデータ入力端子
５１と、スキャンテストのシフトモード時のスキャン信
号が入力されるスキャン信号入力端子５２と、スキャン
テストモードの切り替え信号が入力されるスキャンモー
ド切り替え入力端子５３と、データ入力端子５１からの
データ信号を反転させるインバータ回路等の論理回路５
４と、論理回路５４の出力信号またはスキャン信号入力
端子５２からの信号をスキャンモード切り替え入力端子
５３からのスキャンテストモードの切り替え信号で選択
するセレクタ回路５５と、Ｄフリップフロップ回路５６
と、Ｄフリップフロップ回路５６のクロック入力端子５
７と、出力端子５８とにより構成される。

【００１９】また、セレクタ回路５５は、論理回路５４
の出力信号またはスキャン信号入力端子５２からの信号
をそれぞれスキャンモード切り替え入力端子５３の信号
により通過させるＣＭＯＳ型トランスファゲート５９，
６０と、スキャンモード切り替え入力端子５３からの信
号を反転させるインバータ回路等の論理回路６１とから
構成される。

【００２０】Ｄフリップフロップ回路５６は、ＣＭＯＳ
型トランスファゲート６２，６３と、インバータ回路を
２段縦続接続し、クロック入力端子５７からの信号の反
転、正転信号を出力する論理回路６４と、インバータ回
路６５と、インバータ回路を２段縦続接続した論理回路
６６とで構成される。

【００２１】以下、その動作について説明する。スキャ
ンモード切り替え入力端子５３から信号‘０’が入力さ
れると、トランスファゲート５９がオン状態、トランス
ファゲート６０がオフ状態となり、データ入力端子５１
からの入力データが、論理回路５４およびトランスファ
ゲート５９を経て、Ｄフリップフロップ回路５６に入力
される。このとき、論理回路５４に、例えば、ＣＭＯＳ
インバータ回路を使用すると、データ入力端子５１にお
ける入力インピーダンスを高くすることができる。これ
により、遅延シミュレーション時の遅延計算の誤差を軽
減することができる。

【００２２】一方、スキャンモード切り替え入力端子５
３から信号‘１’が入力されると、トランスファゲート
５９がオフ状態、トランスファゲート６０がオン状態と
なり、スキャン信号入力端子５２から入力されたスキャ
ン入力信号が、トランスファゲート６０を経て、Ｄフリ
ップフロップ回路５６に入力される。

【００２３】スキャンパステストは縮退故障を検出する
テスト手法であり、クリティカルパスのテストには不適
当である。逆に考えると、縮退故障を検出するテストで
あれば、遅延シミュレーションにおいて、遅延時間を問
題にする必要はない。図１のスキャンフリップフロップ
回路において、スキャン信号入力端子５２は、スキャン
テストにおけるシフトモードでしか使用されないため、
通常動作における遅延時間には、影響を及ぼさない。

【００２４】データ入力端子５１からの通常のデータ入
力が出力端子５８から正転で出力される位相関係であ
る。これは、データ入力端子５１における入力インピー
ダンスを高くし、遅延シミュレーション時の遅延計算の
誤差を軽減するために、反転信号を作る論理回路５４を
データ入力端子５１に接続したが、Ｄフリップフロップ
回路５６において、入力に対し、出力で信号が反転する
ように、インバータ回路６５とインバータ回路を２段縦
続接続した論理回路６６を設けることにより実現され
る。通常の動作においては、入出力の関係が正転である
ため、問題は発生しない。

【００２５】それに対し、スキャンテストのシフト時の
スキャン信号入力端子５２から入力されたスキャンデー
タは出力端子５８から反転して出力される位相関係であ
る。スキャンテストのシフト動作での反転動作も、スキ
ャンテストパターンを発生するソフトウェアで簡単に対
応しうるため、問題は発生しない。

【００２６】図２は本発明の第２の実施例におけるダイ
ナミックタイプのスキャンフリップフロップ回路の構成
を示す図である。図２において、スキャンフリップフロ
ップ回路は、通常動作モード時に、内部回路である組合
せ論理回路の出力信号が入力となるデータ入力端子７１
と、スキャンテストのシフトモード時のスキャン信号が
入力されるスキャン信号入力端子７２と、スキャンテス
トモードの切り替え信号が入力されるスキャンモード切
り替え入力端子７３と、データ入力端子７１からの信号
またはスキャン信号入力端子７２からの信号をスキャン
モード切り替え入力端子７３からのスキャンテストモー
ドの切り替え信号で選択するセレクタ回路７４と、Ｄフ
リップフロップ回路７５と、Ｄフリップフロップ回路７
５のクロック入力端子７６〜７９と、出力端子８０とに
より構成される。

【００２７】また、セレクタ回路７４は、スキャンモー
ド切り替え入力端子７３からのスキャンテストモードの
切り替え信号をクロック信号とするクロックドインバー
タ８１およびＣＭＯＳ型トランスファゲート８２と、ス
キャンテストモードの切り替え信号を反転するインバー
タ回路等の論理回路８３とで構成される。Ｄフリップフ
ロップ回路７５は、クロック入力端子７６〜７９からの
クロック信号で動作するＣＭＯＳ型トランスファゲート
８４，８５と、信号を反転するインバータ回路等の論理
回路８６〜８８とで構成される。

【００２８】以下にその動作について説明する。スキャ
ンモード切り替え入力端子７３から信号‘０’が入力さ
れると、トランスファゲート８２がオフ状態、クロック
ドインバータ８１がオン状態となるため、データ入力端
子７１から入力されたデータ信号が、クロックドインバ
ータ８１を経て、Ｄフリップフロップ回路７５に入力さ
れる。このとき、クロックドインバータ８１を使用して
いるため、データ入力端子７１の入力インピーダンスを
高くすることができる。よって、遅延シミュレーション
時の遅延計算の誤差を軽減することができる。

【００２９】図２の実施例において、Ｄフリップフロッ
プ回路７５は４相クロックにより制御される。これは、
大規模集積回路において、数千個のスキャンフリップフ
ロップ回路が使用された場合でも、クロックスキューに
よる誤動作が発生しないように、クロック発生回路にお
いて、デッドバンドをもったクロックを発生する必要が
あるからである。Ｄフリップフロップ回路７５におい
て、トランスファゲート８４，８５間に論理回路８６，
８７が配置してあるのも、クロックスキューによる誤動
作の軽減に役だっている。

【００３０】図３は本発明の第３の実施例におけるダイ
ナミックタイプのスキャンフリップフロップ回路の構成
を示す図である。図３において、スキャンフリップフロ
ップ回路は、内部回路である組合せ論理回路の出力信号
が入力となるデータ入力端子９１と、スキャンテストの
シフトモード時のスキャン信号が入力されるスキャン信
号入力端子９２と、スキャンテストモードの切り替え信
号またはマスタークロック信号が入力されるマスターク
ロック端子９３，９４と、データ入力端子９１からのデ
ータ信号を反転させるインバータ回路等の論理回路９５
と、論理回路９５の出力信号またはスキャン信号入力端
子９２からの信号をスキャンモード切り替え入力端子９
３，９４からのスキャンテストモードの切り替え信号で
選択するセレクタ回路９６と、Ｄフリップフロップ回路
９７と、Ｄフリップフロップ回路９７のスレーブクロッ
ク信号を供給するスレーブクロック入力端子９８と、出
力端子９９とにより構成される。

【００３１】また、セレクタ回路９６は、論理回路９５
の出力信号またはスキャン信号入力端子９２からの信号
をそれぞれスキャンモード切り替え入力端子９３，９４
の信号により通過させるトランスファゲート１００，１
０１から構成される。

【００３２】Ｄフリップフロップ回路９７は、帰還回路
１０２，１０３と、トランスファゲート１０４と、トラ
ンスファゲート１０４にスレーブクロック信号を供給す
るスレーブクロック入力端子９８と、信号を反転させる
インバータ回路等の論理回路１０５〜１０７とから構成
される。

【００３３】以下、その動作を説明する。通常動作時、
データ入力端子９１から入力されたデータは、マスター
クロック端子９４から入力されたスキャンテストモード
の切り替え信号により、トランスファゲート１０１がオ
フ状態であるため、論理回路９５、トランスファゲート
１００、論理回路１０５、トランスファゲート１０４、
および論理回路１０６，１０７を経由して、マスターク
ロック端子９３、スレーブクロック入力端子９８から入
力された２相クロックに同期したデータとして出力端子
９９から出力される。このとき、データ入力端子９１か
ら入力されたデータと出力端子９９から出力されるデー
タとは正転位相の関係になる。

【００３４】一方、スキャンテストのシフトモードにお
いては、スキャン信号入力端子９２から入力されたスキ
ャンデータは、マスタークロック端子９３から入力され
たスキャンテストモードの切り替え信号により、トラン
スファゲート１００がオフ状態であるため、トランスフ
ァゲート１０１、論理回路１０５、トランスファゲート
１０４、および論理回路１０６，１０７を経由して、マ
スタークロック端子９４、スレーブクロック端子９８か
ら入力された２相クロックに同期したデータとして出力
端子９９から出力される。このとき、スキャン信号入力
端子９２から入力されたデータと出力端子９９から出力
されるデータとは反転位相の関係になる。

【００３５】通常、Ｎチャンネル型ＭＯＳトランジスタ
１個で構成されるトランスファゲートは、トランスファ
ゲートの出力電圧をＶ_o、トランスファゲートのゲート
電極の電圧をＶ_gとしたとき、Ｖ_o＝Ｖ_g−Ｖ_t ただし、Ｖ_t：トランジスタのスレッシュホールド電圧なる関係がある。このため、Ｖ_gが電源電圧Ｖ_DDと等し
かった場合でも、トランスファゲートの次段に接続され
る論理ゲートの入力電圧がＶ_DDよりＶ_t分低くなってし
まう。このため、ノイズに対して弱くなり、電源電圧の
低電圧化に対応できないなどの問題点が発生する。

【００３６】しかし、第３の実施例においては、Ｐチャ
ンネルＭＯＳトランジスタによる帰還回路１０２，１０
３を使用することにより、論理回路１０５，１０６の入
力電圧をＶ_DDまで上昇することができる。これにより、
ノイズマージンのアップ、電源電圧の低電圧化に対応す
ることができる。

【００３７】本発明の第３の実施例である図３のスキャ
ンフリップフロップ回路は、従来例である図４のスキャ
ンフリップフロップ回路に比して、トランジスタ数が少
なく、回路面積の面で非常に有効である。また、通常時
のデータ入力端子の入力インピーダンスも高く、遅延シ
ミュレーションにおける誤差の軽減に対しても非常に有
効である。

【００３８】

【発明の効果】本発明によれば、通常動作モード時のデ
ータ信号を入力する第１の入力端子を第１の論理回路に
接続することにより、前記データ入力端子における入力
インピーダンスが大きくなり、レイアウト後の配線長を
もとに算出する遅延シミュレーション時において、配線
の容量・抵抗による影響をなくし、通常動作時に行う伝
搬遅延時間の計算誤差を軽減することができる。

【００３９】また、トランスファゲート回路からなるセ
レクタ回路と、インバータ回路と前記インバータ回路の
出力信号を１個のトランジスタを介して入力側に戻す帰
還回路とからなる第２の論理回路を用いることにより、
使用するトランジスタ数が少なく、かつ入力インピーダ
ンスの高いスキャンテスト用フリップフロップ回路が実
現できる。使用トランジスタ数の削減は、すなわち回路
面積の削減ができることを示している。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるスキャンパステ
スト用フリップフロップ回路の構成図

【図２】本発明の第２の実施例におけるスキャンパステ
スト用フリップフロップ回路の構成図

【図３】本発明の第３の実施例におけるスキャンパステ
スト用フリップフロップ回路の構成図

【図４】スキャンパステストを採用した回路ブロックの
構成図

【図５】従来のスキャンパステスト用フリップフロップ
回路の構成図

【符号の説明】

１，２スキャンフリップフロップ回路３，４組合せ論理回路５，６，７入力端子８スキャン信号入力端子９切り替え端子１０クロック入力端子１１出力端子１２スキャン入力１３データ入力１４スキャンモード切り替え入力１５セレクタ回路１６Ｄフリップフロップ回路１７出力１８スキャン入力１９データ入力２０スキャンモード切り替え入力２１セレクタ回路２２Ｄフリップフロップ回路３１セレクタ回路３２Ｄフリップフロップ回路３３スキャンモード切り替え入力端子３４スキャン信号入力端子３５データ入力端子３６クロック入力端子３７出力端子３８，３９トランスファゲート４０論理回路４１セレクタ出力４２，４３トランスファゲート４４，４５インバータ回路４６論理回路５１データ入力端子５２スキャン信号入力端子５３スキャンモード切り替え入力端子５４論理回路５５セレクタ回路５６Ｄフリップフロップ回路５７クロック入力端子５８出力端子５９，６０トランスファゲート６１論理回路６２，６３トランスファゲート６４論理回路６５インバータ回路６６論理回路７１データ入力端子７２スキャン信号入力端子７３スキャンモード切り替え入力端子７４セレクタ回路７５Ｄフリップフロップ回路７６〜７９クロック入力端子８１クロックドインバータ８２トランスファゲート８３論理回路８４，８５トランスファゲート８６〜８８論理回路９１データ入力端子９２スキャン信号入力端子９３，９４スキャンモード切り替え入力端子９５論理回路９６セレクタ回路９７Ｄフリップフロップ回路９８スレーブクロック入力端子１００，１０１トランスファゲート１０２，１０３帰還回路１０４トランスファゲート１０５〜１０７論理回路

Claims

【特許請求の範囲】

【請求項１】通常動作モード時のデータ信号を入力す
る第１の入力端子と、スキャンテストのシフトモード時
のスキャン信号を入力する第２の入力端子と、前記第１
の入力端子を入力に接続した第１の論理回路と、前記第
１の論理回路の出力と前記第２の入力端子を２つの入力
に接続し、２つの信号入力の一方を選択し、出力するセ
レクタ回路と、前記セレクタ回路のモード選択を行う信
号を入力するモード切り替え端子と、クロック信号によ
り、前記セレクタ回路の出力信号を保持、出力する第２
の論理回路とを備えたことを特徴とするスキャンパステ
スト用フリップフロップ回路。
【請求項２】データ信号が第２の論理回路の出力端子
から正転の関係で出力され、スキャン信号が前記第２の
論理回路の前記出力端子から反転の関係で出力されるこ
とを特徴とする請求項１記載のスキャンパステスト用フ
リップフロップ回路。
【請求項３】第１の論理回路がインバータ回路である
請求項１または２記載のスキャンパステスト用フリップ
フロップ回路。
【請求項４】セレクタ回路がトランスファーゲート回
路からなる請求項１ないし３記載のスキャンパステスト
用フリップフロップ回路。
【請求項５】第１の論理回路およびセレクタ回路がク
ロックドインバータ回路およびトランスファーゲート回
路の組み合せからなる請求項１ないし４記載のスキャン
パステスト用フリップフロップ回路。
【請求項６】第２の論理回路がＤフリップフロップ回
路からなる請求項１ないし５記載のスキャンパステスト
用フリップフロップ回路。
【請求項７】第２の論理回路がインバータ回路と、前
記インバータ回路の出力信号を１個のトランジスタを介
して入力側に戻す帰還回路とからなる請求項１ないし５
記載のスキャンパステスト用フリップフロップ回路。