JP2699355B2 - 集積回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スキャンパス試験法により回路試験を行
える集積回路に関する。 〔発明の概要〕 この出願の第１発明は、少なくとも１つの論理ゲート
回路と、少なくとも２つのフリップフロップとを有する
集積回路であって、フリップフロップは、ノーマルモー
ドにおいて入力が供給される第１のデータ入力端子と、
テストモードにおいて入力が供給される第２のデータ入
力端子と、ノーマルモードにおいてデータが出力される
第１のデータ出力端子と、テストモードにおいて反転デ
ータが出力される第２のデータ出力端子とを有し、１つ
のフリップフロップの第１のデータ出力端子と、他の１
つのフリップフロップの第１のデータ入力端子との間
に、１つの論理ゲート回路を配設してディジタル回路を
構成すると共に、１つのフリップフロップの第２のデー
タ出力端子と他の１つのフリップフロップの第２のデー
タ入力端子とを接続してスキャンパス経路を構成するよ
うにした集積回路において、フリップフロップを、第１
のデータ入力端子に第１のMOSトランジスタの一端を接
続すると共に、第２のデータ入力端子に第２のMOSトラ
ンジスタの一端を接続し、第１のMOSトランジスタ及び
第２のMOSトランジスタの他端を、第１のインバータの
入力端子に接続し、第１のインバータの出力端子を、第
３のMOSトランジスタ及び第４のMOSトランジスタの一端
に接続すると共に、第２のインバータ、第５のMOSトラ
ンジスタ、及び第６のMOSトランジスタの直列回路を介
して、第１のインバータの入力端子に帰還し、第３のMO
Sトランジスタの他端を、第３のインバータの入力端子
に接続し、第３のインバータの出力端子を第１のデータ
出力端子に接続すると共に、第４のインバータ及び第７
のMOSトランジスタの直列接続を介して第３のインバー
タの入力端子に帰還し、第４のMOSトランジスタの他端
を、第２のデータ出力端子に接続し、ノーマルモードで
は、第５及び第３のMOSトランジスタにノーマルモード
でのクロックを供給し、第１及び第７のMOSトランジス
タに反転されたノーマルモードでのクロックを供給し、
テストモードでは、第４及び第６のMOSトランジスタに
テストモードでのクロックを供給し、第２のMOSトラン
ジスタに反転されたテストモードでのクロックを供給す
るように構成したことにより、テストモードで動作させ
るときには、スレーブ側のラッチがダイナミック形の形
成となるようにして、チップ面積の縮小をはかるように
したものである。 また、この出願の第２発明は、このような集積回路に
おいて、フリップフロップを、第１のデータ入力端子に
第１のMOSトランジスタの一端を接続すると共に、第２
のデータ入力端子に第２のMOSトランジスタの一端を接
続し、第１のMOSトランジスタ及び第２のMOSトランジス
タの他端を、第１のインバータの入力端子に接続し、第
１のインバータの出力端子を、第３のMOSトランジスタ
及び第４のMOSトランジスタの一端に接続し、第３のMOS
トランジスタの他端を、第２のインバータの入力端子に
接続し、第２のインバータの出力端子を第１のデータ出
力端子に接続し、第４のMOSトランジスタの他端を、第
２のデータ出力端子に接続し、ノーマルモードでは、第
３のMOSトランジスタにノーマルモードでのクロックを
供給し、第１のMOSトランジスタにノーマルモードでの
反転クロックを供給し、テストモードでは、第４のMOS
トランジスタにテストモードでのクロックを供給し、第
２のMOSトランジスタにテストモードでの反転クロック
を供給するように構成することにより、テストモードで
動作させるときには、スレーブ側のラッチがダイナミッ
ク形の構成となるようにして、チップ面積の縮小をはか
るようにしたものである。 〔従来の技術〕 ディジタル回路は、基本的にフリップフロップと組合
わせゲート回路とにより構成されている。LSI（大規模
集積回路）では、回路規模が非常に大きくなると、同一
チップ上に配置されるフリップフロップ及び組合わせゲ
ート回路の数が非常に多くなり、そのため、その良否を
判定するための試験が難しくなる。 LSIの試験は、従来、試験パターンをLSIに与え、LSI
の内部状態を設定し、LSIの出力パターンと期待値と比
較してその良否を判定するようになされている。LSIの
中で試験パターンが入力される入力端子と信号的に近接
する内部論理は、任意に状態を設定することは容易であ
るが、その結果を出力することが難しい。即ち、コント
ロールアビリティ（制御容易性）は良好であるが、オブ
ザーブアビリティ（観測容易性）が良くない。一方、出
力端子と信号的に近接する部分は、その出力を観測する
ことは容易であるが、内部論理を任意に設定することが
難しい。即ち、オブザーブアビリティは良好であるが、
コントロールアビリティが良くない。 そこで、LSIの試験を効率的に行う方法として、スキ
ャンパス試験法が提案されている。スキャンパス試験法
では、LSIの動作モードとしてノーマルモードとは別個
にテストモードが設けられている。テストモードでは、
LSIの中のフリップフロップがシストレジスタとして機
能される。これにより、各フリップフロップにゲート回
路をパスしてシリアルにデータが転送され、各フリップ
フロップが任意の状態に設定可能となる。また、各フリ
ップフロップの出力は、テストモードでゲート回路をパ
スして転送され、出力端子から取り出せる。即ち、スキ
ャンパス試験法では、コントロールアビリティが向上さ
れると共に、オブザーブアビリティが向上される。 このスキャンパス試験法は、試験ステップが確立でき
るので、自動化が容易である。また、コントロールアビ
リティとオブザーブアビリティが共に向上されるので、
LSIの良否を判定するフォールトディテクション検査の
みならず、LSIのどの部分に故障が生じているかを判断
するフォールトロケーションの検査も行える。 LSIの試験をスキャンパス試験法で行わせるために
は、LSIのフリップフロップを、ノーマルの場合とテス
トモードの場合とで独立して動作し、モードに応じて２
つの入力を受けいれることができる２ポートフリップフ
ロップの構成とする必要がある。 第５図は従来の２ポートフリップフロップの一例であ
る。この２ポートフリップフロップは、入力信号及びク
ロックを設定モードに応じて選択するセレクタ101と、
Ｄフリップフロップ102とから構成されている。セレク
タ101は、ANDゲート103〜106,ORゲート107,108により構
成されている。 ANDゲート104及び106の一方の入力端子には、モード
設定信号入力端子109からモード設定信号が供給され、A
NDゲート103及び105の一方の入力端子には、モード設定
信号入力端子109からモード設定信号が反転されて供給
される。ANDゲート103の他方の入力端子には、入力端子
110からノーマルモードでのデータNDが供給される。AND
ゲート104の他方の入力端子には、入力端子111からテス
トモードでのデータTDが供給される。ANDゲート105の他
方の入力端子には、クロック入力端子112からノーマル
モードでのクロックNCKが供給される。ANDゲート106の
他方の入力端子には、クロック入力端子113からテスト
モードでのクロックTCKが供給される。 ANDゲート103及び104の出力がORゲート107に供給され
る。ANDゲート105及び106の出力がORゲート108に供給さ
れる。ORゲート107の出力がＤフリップフロップ102のデ
ータ入力端子に供給される。ORゲート108の出力がＤフ
リップフロップ102のクロック入力端子に供給される。
Ｄフリップフロップ102の出力が出力端子114から出力さ
れる。 モード設定信号入力端子109には、ノーマルモードで
はローレベルが供給される。モード設定信号入力端子10
9にローレベルが供給されると、入力端子110からのデー
タNDがANDゲート103,ORゲート107を介してＤフリップフ
ロップ102に供給されると共に、クロック入力端子112か
らのクロックNCKがANDゲート105,ORゲート108を介して
Ｄフリップフロップ102に供給される。 テストモードでは、モード設定信号入力端子109にハ
イレベルが供給される。モード設定信号入力端子109に
ハイレベルが供給されると、入力端子111からのテスト
用のデータTDがANDゲート104,ORゲート107を介してＤフ
リップフロップ102に供給されると共に、クロック入力
端子113からのテスト用のクロックTCKがANDゲート106,O
Rゲート108を介してＤフリップフロップ102に供給され
る。 このように、従来の２ポートフリップフロップは、Ｄ
フリップフロップ102の他にANDゲート103〜106,ORゲー
ト107,108からなるセレクタ101が必要である。このた
め、LSIの試験をスキャンパス試験法で行えるようにす
るために、この２ポートフリップフロップを用いて集積
回路を構成すると、チップ面積が増大してしまうという
問題がある。 そこで、第６図及び第７図に示す２ポートフリップフ
ロップが提案されている（特願昭61−58931号）。この
２ポートフリップフロップは、入力データ及び入力クロ
ックを選択するセレクタを用いる必要がなく、回路規模
の縮小をはかることができる。 第６図はスタティク形の２ポートフリップフロップの
例である。ノーマルモードで組合わせゲート回路に対す
るフリップフロップとして動作させる際、データを比較
的長く保持する必要が生じる場合には、このスタティク
形の２ポートフリップフロップが用いられる。第７図
は、ダイナミック形の２ポートフリップフロップの例で
ある。ノーマルモードで組合わせゲート回路に対するフ
リップフロップとして動作させる際、データを長時間保
持する必要がない場合には、ダイナミック形の２ポート
フリップフロップを用いることができる。ダイナミック
形の２ポートフリップフロップは、スタティク形の２ポ
ートフリップフロップに比べて構成が簡単である。 第６図はスタティク形の例である。第６図において12
1は、ノーマルモードでのデータNDが供給される入力端
子、122はテストモードでのテスト用データTDが供給さ
れる入力端子である。入力端子121とインバータ127の入
力端子との間に、MOSトランジスタ123が接続され、入力
端子122とインバータ127の入力端子との間に、MOSトラ
ンジスタ124が接続される。MOSトランジスタ123のゲー
トがノーマルモードでの反転クロック▲▼の入力
端子125に接続される。MOSトランジスタ124のゲートが
テストモードでの反転クロック▲▼の入力端子12
6に接続される。 インバータ127の出力端子がインバータ128の入力端子
に接続される。インバータ128の出力端子がMOSトランジ
スタ129及び130の直列接続を介してMOSトランジスタ12
3,124の一端とインバータ127の入力端子の接続点に接続
される。MOSトランジスタ129のゲートがノーマルモード
でのクロックNCKの入力端子131に接続される。MOSトラ
ンジスタ130のゲートがテストモードでのクロックTCKの
入力端子132に接続される。 インバータ127の出力端子とインバータ128の入力端子
との接続点がMOSトランジスタ133及び134の直列接続を
介してインバータ135の入力端子に接続される。MOSトラ
ンジスタ133のゲートがテストモードでのクロックTCKの
入力端子136に接続される。MOSトランジスタ134のゲー
トがノーマルモードでのクロックNCKの入力端子137に接
続される。 インバータ135の出力端子が出力端子139に接続される
と共に、インバータ138の入力端子に接続される。イン
バータ138の出力端子とインバータ135の入力端子との間
に、MOSトランジスタ140及び141が並列接続される。MOS
トランジスタ140のゲートがテストモードでの反転クロ
ック▲▼の入力端子142に接続される。MOSトラン
ジスタ141のゲートがノーマルモードでの反転クロック
▲▼の入力端子143に接続される。 ノーマルモードでは、クロック入力端子132,136に供
給されるテストモードでのクロックTCKがハイレベルで
一定とされ、クロック入力端子126,142に供給されるテ
ストモードでの反転クロック▲▼がローレベルで
一定とされる。このため、MOSトランジスタ130,133がオ
ン状態に維持され、MOSトランジスタ124,140がオフ状態
に維持される。 この状態で、ノーマルモードでのクロックNCK及び▲
▼がクロック入力端子131,137及び125,143に供給
される。ノーマルモードでの反転クロック▲▼が
ハイレベルになると、MOSトランジスタ123がオンし、入
力端子121からのデータNDがMOSトランジスタ123を介し
てインバータ127に供給される。そして、ノーマルモー
ドでの反転クロック▲▼がローレベルになり、ク
ロックNCKがハイレベルになると、MOSトランジスタ129
がオンする。ノーマルモードでは、MOSトランジスタ130
はオン状態に維持されているので、MOSトランジスタ129
がオンすると、インバータ127の出力がインバータ128,M
OSトランジスタ129,130を介してインバータ127の入力端
子に帰還される。したがって、ノーマルモードでのクロ
ックNCKがハイレベルの間、インバータ127の出力端子と
インバータ128の入力端子との接続点にデータが保持さ
れる。 また、ノーマルモードでのクロックNCKがハイレベル
になると、MOSトランジスタ134がオンする。ノーマルモ
ードではMOSトランジスタ133がオン状態に維持されてい
るので、MOSトランジスタ134がオンすると、インバータ
127の出力端子とインバータ128の入力端子との接続点の
データがMOSトランジスタ133,134を介してインバータ13
5の入力端子に供給される。 ノーマルモードでの反転クロック▲▼がハイレ
ベルになると、MOSトランジスタ141がオンする。このた
め、インバータ135の出力がインバータ138,MOSトランジ
スタ141を介してインバータ135の入力端子に帰還され
る。したがって、ノーマルモードでの反転クロック▲
▼がハイレベルの間、インバータ135の出力端子と
インバータ138の入力端子との接続点にデータが保持さ
れる。インバータ135の出力が出力端子139から取り出さ
れる。 テストモードでは、クロック入力端子131及び137に供
給されるノーマルモードでのクロックNCKがハイレベル
で一定とされ、クロック入力端子125及び143に供給され
るノーマルモードでの反転クロック▲▼がローレ
ベルで一定とされる。このため、MOSトランジスタ129,1
34がオン状態に維持され、MOSトランジスタ123,141がオ
フ状態に維持される。 この状態で、テストモードでのクロックTCK及び▲
▼がクロック入力端子132,136及び126,142に供給さ
れる。テストモードでの反転クロック▲▼がハイ
レベルレベルになると、MOSトランジスタ124がオンし、
入力端子122からのデータTDがMOSトランジスタ124を介
してインバータ127に供給される。そして、ノーマルモ
ードでの反転クロック▲▼がローレベルになり、
クロックTCKがハイレベルになると、MOSトランジスタ13
0がオンする。テストモードでは、MOSトランジスタ129
がオン状態に維持されているので、MOSトランジスタ130
がオンすると、インバータ127の出力がインバータ128,M
OSトランジスタ129,130を介してインバータ127の入力端
子に帰還される。したがって、テストモードでのクロッ
クTCKがハイレベルの間、インバータ127の出力端子とイ
ンバータ128の入力端子との接続点にデータが保持され
る。 また、テストモードでのクロックTCKがハイレベルに
なると、MOSトランジスタ133がオンする。テストモード
ではMOSトランジスタ134がオン状態に維持されているの
で、MOSトランジスタ133がオンすると、インバータ127
の出力端子とインバータ128の入力端子との接続点のデ
ータがMOSトランジスタ133,134を介してインバータ135
の入力端子に供給される。 テストモードでの反転クロック▲▼がハイレベ
ルになると、MOSトランジスタ140がオンする。このた
め、インバータ135の出力がインバータ138,MOSトランジ
スタ140を介してインバータ135の入力端子に帰還され
る。したがって、テストモードでの反転クロック▲
▼がハイレベルの間、インバータ135の入力端子とイ
ンバータ138の入力端子との接続点のデータが保持され
る。インバータ135の出力が出力端子139から取り出され
る。 したがって、このフリップフロップは、クロック入力
端子132,136に供給されるテストモードでのクロックTCK
がハイレベルで一定とされ、クロック入力端子126,142
に供給されるテストモードでのクロック▲▼がロ
ーレベルで一定とされた状態でもって、ノーマルモード
でのクロックNCK及び▲▼がクロック入力端子13
1,137及び125,143に供給されるとノーマルモードに設定
される。ノーマルモードでは、ノーマルモードでのクロ
ックNCKにより、入力端子121からのデータNDが１クロッ
ク遅延されて出力端子139から取り出される。 クロック入力端子131,137に供給されるノーマルモー
ドでのクロックNCKがハイレベルで一定とされ、クロッ
ク入力端子125,143に供給されるノーマルモードでのク
ロック▲▼がローレベルで一定とされた状態でも
って、テストモードでのクロックTCK及び▲▼が
クロック入力端子132,136及び126,142に供給されるとテ
ストモードに設定される。テストモードでは、テストモ
ードでのクロックTCKにより、入力端子122からのテスト
データTDが１クロック遅延されて出力端子139から取り
出される。 第７図はダイナミック形の例である。第７図におい
て、151はノーマルモードでのデータNDが供給される入
力端子、152はテストモードでのテスト用データTDが供
給される入力端子である。入力端子151とインバータ157
の入力端子との間にMOSトランジスタ153が接続される。
入力端子152とインバータ157の入力端子との間にMOSト
ランジスタ154が接続される。MOSトランジスタ153のゲ
ートがノーマルモードでの反転クロック▲▼の入
力端子155に接続される。MOSトランジスタ154のゲート
がテストモードでの反転クロック▲▼の入力端子
156に接続される。 インバータ157の出力端子とインバータ162の入力端子
との間に、MOSトランジスタ158及びMOSトランジスタ159
の直列接続が接続される。MOSトランジスタ158のゲート
がノーマルモードでのクロックNCKの入力端子160に接続
される。MOSトランジスタ159のゲートがテストモードで
のクロックTCKの入力端子161に接続される。インバータ
162の出力端子が出力端子163に接続される。 ノーマルモードでは、テストモードでのクロックTCK
がハイレベルで一定とされ、その反転クロック▲
▼がローレベルで一定とされる。このため、ノーマルモ
ードでは、クロック入力端子156にローレベルが供給さ
れ、クロック入力端子161にハイレベルが供給され、MOS
トランジスタ154がオフ状態に維持され、MOSトランジス
タ159がオン状態に維持される。 この状態で、クロック入力端子160にノーマルモード
でのクロックNCKが供給され、クロック入力端子155にそ
の反転クロック▲▼が供給される。ノーマルモー
ドでの反転クロック▲▼がハイレベルになると、
MOSトランジスタ153がオンし、入力端子151からのデー
タNDがMOSトランジスタ153を介してインバータ157に供
給され、インバータ157の出力がMOSトランジスタ158に
供給される。ノーマルモードでのクロックNCKがハイレ
ベルになると、MOSトランジスタ158がオンする。ノーマ
ルモードでは、MOSトランジスタ159はオン状態に維持さ
れているので、ノーマルモードでのクロックNCKの立上
がりでMOSトランジスタ158を介された出力がMOSトラン
ジスタ159を介してインバータ162に供給される。インバ
ータ162の出力が出力端子163から取り出される。ノーマ
ルモードでのクロックNCKがローレベルになり、MOSトラ
ンジスタ158がオフの間、このデータはMOSトランジスタ
158の容量に保持される。 テストモードでは、ノーマルモードでのクロックNCK
がハイレベルで一定とされ、その反転クロック▲
▼がローレベルで一定とされる。このため、テストモー
ドでは、クロック入力端子155にローレベルが供給さ
れ、クロック入力端子160にハイレベルが供給され、MOS
トランジスタ153がオフ状態に維持され、MOSトランジス
タ158がオン状態に維持される。 この状態で、クロック入力端子161にテストモードで
のクロックTCKが供給され、クロック入力端子156にその
反転クロック▲▼が供給される。ノーマルモード
での反転クロック▲▼がハイレベルになると、MO
Sトランジスタ154がオンし、入力端子152からのテスト
用のデータTDがMOSトランジスタ154を介してインバータ
157に供給される。テストモードでは、MOSトランジスタ
158がオン状態に維持されているので、インバータ157の
出力がMOSトランジスタ158を介してMOSトランジスタ159
に供給される。テストモードでのクロックTCKがハイレ
ベルになると、MOSトランジスタ159がオンし、MOSトラ
ンジスタ159を介された出力がインバータ162を介して出
力端子163から取り出される。テストモードでのクロッ
クTCKがローレベルになり、MOSトランジスタ159がオフ
の間、このデータがMOSトランジスタ159の容量に保持さ
れる。 したがって、このフリップフロップは、クロック入力
端子161に供給されるテストモードでのクロックTCKがハ
イレベルで一定とされ、クロック入力端子156に供給さ
れるテストモードでのクロック▲▼がローレベル
で一定とされた状態でもって、ノーマルモードでのクロ
ックNCK及び▲▼がクロック入力端子160及び155
に供給されるとノーマルモードに設定される。ノーマル
モードでは、ノーマルモードのクロックNCKにより、入
力端子151からのデータNDが１クロック遅延されて出力
端子163から取り出される。 クロック入力端子160に供給されるノーマルモードで
のクロックNCKがハイレベルで一定とされ、クロック入
力端子155に供給されるノーマルモードでのクロック▲
▼がローレベルで一定とされた状態でもって、テ
ストモードでのクロックTCK及び▲▼がクロック
入力端子161及び156に供給されるとテストモードに設定
される。テストモードでは、入力端子152からのテスト
データTDが１クロック遅延されて出力端子163から取り
出される。 〔発明が解決しようとする問題点〕 このように、集積回路はフリップフロップと組合わせ
ゲート回路とにより構成され、ノーマルモードとテスト
モードが設定できる２ポートフリップフロップを用いる
ことにより、スキャンパス試験法により動作試験を行う
ことができる。この２ポートフリップフロップとして
は、第６図及び第７図に示す構成ものが提案されてい
る。 ところで、第７図に示す従来のスタティク形のフリッ
プフロップは、ノーマルモードで動作させるときばかり
でなく、テストモードで動作させるときにもスタティク
形のフリップフロップとして動作する。スタティク形の
フリップフロップは、ノーマルモードで使用するときに
は、データを長時間保持しなければならない場合に必要
である。これに対して、テストモードで使用するときに
は、所定のクロックでデータを転送できれば良いので、
ダイナミック形のもので十分である。テストモードで動
作させるときには、簡単な構成のダイナミック形のフリ
ップフロップとして動作させるようにすれば、その分回
路構成を簡単化できる。 したがってこの発明の目的は、２ポートフリップフロ
ップの構成がより簡単化され、チップ面積が縮小できる
集積回路を提供することにある。 また、上述の第６図及び第７図に示す従来の２ポート
フリップフロップは、ノーマルモードのときの出力とテ
ストモードのときの出力とを同様の出力端子から取り出
す構成とされている。スキャンパス用の配線は、通常動
作時の配線とは独立した配線となるので、ノーマルモー
ドのときの出力とテストモードのときの出力とを夫々別
々の出力端子から取り出すようにした方が配線が容易と
なる。 したがって、この発明の他の目的は、スキャンパス用
の配線接続が容易となる集積回路を提供することにあ
る。 〔問題点を解決するための手段〕 この出願の第１発明は、少なくとも１つの論理ゲート
回路と、少なくとも２つのフリップフロップとを有する
集積回路であって、フリップフロップは、ノーマルモー
ドにおいて入力が供給される第１のデータ入力端子と、
テストモードにおいて入力が供給される第２のデータ入
力端子と、ノーマルモードにおいてデータが出力される
第１のデータ出力端子と、テストモードにおいて反転デ
ータが出力される第２のデータ出力端子とを有し、１つ
のフリップフロップの第１のデータ出力端子と、他の１
つのフリップフロップの第１のデータ入力端子との間
に、１つの論理ゲート回路を配設してディジタル回路を
構成すると共に、１つのフリップフロップの第２のデー
タ出力端子と他の１つのフリップフロップの第２のデー
タ入力端子とを接続してスキャンパス経路を構成するよ
うにした集積回路において、フリップフロップは、第１
のデータ入力端子に第１のMOSトランジスタの一端を接
続すると共に、第２のデータ入力端子に第２のMOSトラ
ンジスタの一端を接続し、第１のMOSトランジスタ及び
第２のMOSトランジスタの他端を、第１のインバータの
入力端子に接続し、第１のインバータの出力端子を、第
３のMOSトランジスタ及び第４のMOSトランジスタの一端
に接続すると共に、第２のインバータ、第５のMOSトラ
ンジスタ、及び第６のMOSトランジスタの直列回路を介
して、第１のインバータの入力端子に帰還し、第３のMO
Sトランジスタの他端を、第３のインバータの入力端子
に接続し、第３のインバータの出力端子を第１のデータ
出力端子に接続すると共に、第４のインバータ及び第７
のMOSトランジスタの直列接続を介して第３のインバー
タの入力端子に帰還し、第４のMOSトランジスタの他端
を、第２のデータ出力端子に接続し、ノーマルモードで
は、第５及び第３のMOSトランジスタにノーマルモード
でのクロックを供給し、第１及び第７のMOSトランジス
タに反転されたノーマルモードでのクロックを供給し、
テストモードでは、第４及び第６のMOSトランジスタに
テストモードでのクロックを供給し、第２のMOSトラン
ジスタに反転されたテストモードでのクロックを供給す
るようにしたことを特徴とする集積回路である。 この出願の第２発明は、少なくとも１つの論理ゲート
回路と、少なくとも２つのフリップフロップとを有する
集積回路であって、フリップフロップは、ノーマルモー
ドにおいて入力が供給される第１のデータ入力端子と、
テストモードにおいて入力が供給される第２のデータ力
端子と、ノーマルモードにおいてデータが出力される第
１のデータ出力端子と、テストモードおいて反転データ
が出力される第２のデータ出力端子とを有し、１つのフ
リップフロップの第１のデータ出力端子と、他の１つの
フリップフロップの第１のデータ入力端子との間に、１
つの論理ゲート回路を配設してディジタル回路を構成す
ると共に、１つのフリップフロップの第２のデータ出力
端子と他の１つのフリップフロップの第２のデータ入力
端子とを接続してスキャンパス経路を構成するようにし
た集積回路において、フリップフロップは、第１のデー
タ入力端子に第１のMOSトランジスタの一端を接続する
と共に、第２のデータ入力端子に第２のMOSトランジス
タの一端を接続し、第１のMOSトランジスタ及び第２のM
OSトランジスタの他端を、第１のインバータの入力端子
に接続し、第１のインバータの出力端子を、第３のMOS
トランジスタ及び第４のMOSトランジスタの一端に接続
し、第３のMOSトランジスタの他端を、第２のインバー
タの入力端子に接続し、第２のインバータの出力端子を
第１のデータ出力端子に接続し、第４のMOSトランジス
タの他端を、第２のデータ出力端子に接続し、ノーマル
モードでは、第３のMOSトランジスタにノーマルモード
でのクロックを供給し、第１のMOSトランジスタにノー
マルモードでの反転クロックを供給し、テストモードで
は、第４のMOSトランジスタにテストモードでのクロッ
クを供給し、第２のMOSトランジスタにテストモードで
の反転クロックを供給するようにしたことを特徴とする
集積回路である。 〔作用〕 この集積回路には、２ポートフリップフロップが配さ
れる。２ポートフリップフロップは、ノーマルモードと
テストモードが設定できる。この発明が適用された集積
回路における２ポートフリップフロップには、ノーマル
モードでのデータNDが入力される入力端子と、テストモ
ードでのデータTDが入力される入力端子とがある。ま
た、ノーマルモードでのデータNDが出力される出力端子
とテストモードでのデータTDが出力される出力端子とが
ある。 ノーマルモードでは、テストモードでのクロックTCK
がハイレベル、その反転クロック▲▼がローレベ
ルとされる。そして、ノーマルモードでのクロックNCK
及びその反転クロック▲▼が供給される。これに
より、クロックNCKにより駆動されるフリップフロップ
として動作される。 テストモードでは、ノーマルモードでのクロックNCK
がハイレベル、その反転クロック▲▼がローレベ
ルとされる。そして、テストモードでのクロックTCK及
びその反転クロック▲▼が供給される。これによ
り、クロックTCKにより駆動されるフリップフロップと
して動作される。 テストモードで動作するときには、２ポートフリップ
フロップの少なくともスレーブ側のラッチがダイナミッ
ク形の構成となる。これにより、チップ面積の縮小がは
かられる。 〔実施例〕 この発明の実施例について以下の順序に従って説明す
る。 a.2ポートフリップフロップの一例 b.2ポートフリップフロップの他の例 c.テスト機能を有する集積回路 a.2ポートフリップフロップの一例 第１図はこの発明の一実施例における２ポートフリッ
プフロップの一例である。 この２ポートフリップフロップは、通常動作時には、
スタティク形の構成となるものである。第１図において
１は、ノーマルモードでのデータNDが供給される入力端
子、２はテストモードでのテスト用データTDが供給され
る入力端子である。入力端子１とインバータ７の入力端
子との間に、MOSトランジスタ３が接続され、入力端子
２とインバータ７の入力端子との間に、MOSトランジス
タ４が接続される。MOSトランジスタ３のゲートがノー
マルモードでの反転クロック▲▼の入力端子５に
接続される。MOSトランジスタ４のゲートがテストモー
ドでの反転クロック▲▼の入力端子６に接続され
る。 インバータ７の出力端子がインバータ８の入力端子に
接続される。インバータ８の出力端子がMOSトランジス
タ９及び10の直列接続を介してMOSトランジスタ3,4の一
端とインバータ７の入力端子の接続点に接続される。MO
Sトランジスタ９のゲートがノーマルモードでのクロッ
クNCKの入力端子11に接続される。MOSトランジスタ10の
ゲートがテストモードでのクロックTCKの入力端子12に
接続される。 インバータ７の出力端子とインバータ８の入力端子と
の接続点がMOSトランジスタ13の一端に接続されると共
に、MOSトランジスタ14の一端に接続される。MOSトラン
ジスタ13のゲートがノーマルモードでのクロックNCKの
入力端子15に接続される。MOSトランジスタ14のゲート
がテストモードでのクロックTCKの入力端子16に接続さ
れる。 MOSトランジスタ13の他端がインバータ17の入力端子
に接続される。インバータ17の出力端子がインバータ19
の入力端子に接続されると共に、インバータ17の出力端
子から出力端子18が導出される。インバータ19の出力端
子がMOSトランジスタ20を介してMOSトランジスタ13とイ
ンバータ17の出力端子との接続点に接続される。MOSト
ランジスタ20のゲートがノーマルモードでのクロック▲
▼の入力端子21に接続される。また、MOSトラン
ジスタ14の他端が出力端子22に接続される。 ノーマルモードでは、クロック入力端子12,16に供給
されるテストモードでのクロックTCKがハイレベルで一
定とされ、クロック入力端子６に供給されるテストモー
ドでの反転クロック▲▼がローレベルで一定とさ
れる。このため、MOSトランジスタ10,14がオン状態に維
持され、MOSトランジスタ４がオフ状態に維持される。 この状態で、ノーマルモードでのクロックNCK及び▲
▼がクロック入力端子11,15及び5,21に供給され
る。ノーマルモードでの反転クロック▲▼がハイ
レベルになると、MOSトランジスタ３がオンし、入力端
子１からのデータNDがMOSトランジスタ３を介してイン
バータ７に供給される。そして、ノーマルモードでの反
転クロック▲▼がローレベルになり、クロックNC
Kがハイレベルになると、MOSトランジスタ９がオンす
る。ノーマルモードでは、MOSトランジスタ10はオン状
態に維持されているので、MOSトランジスタ９がオンす
ると、インバータ７の出力がインバータ8,MOSトランジ
スタ9,10を介してインバータ７の入力端子に帰還され
る。したがって、ノーマルモードでのクロックNCKがハ
イレベルの間、インバータ７の出力端子とインバータ８
の入力端子との接続点にデータが保持される。 また、ノーマルモードでのクロックNCKがハイレベル
になると、MOSトランジスタ13がオンする。MOSトランジ
スタ13がオンすると、インバータ７の出力端子とインバ
ータ８の入力端子との接続点のデータがMOSトランジス
タ13を介してインバータ17の入力端子に供給される。 ノーマルモードでの反転クロック▲▼がハイレ
ベルになると、MOSトランジスタ20がオンする。このた
め、インバータ17の出力がインバータ19,MOSトランジス
タ20を介してインバータ17の入力端子に帰還される。し
たがって、ノーマルモードでの反転クロック▲▼
がハイレベルの間、インバータ17の出力端子とインバー
タ19の入力端子との接続点にデータが保持される。イン
バータ17の出力が出力端子18から取り出される。 テストモードでは、クロック入力端子11及び15に供給
されるノーマルモードでのクロックNCKがハイレベルで
一定とされ、クロック入力端子５及び21に供給されるノ
ーマルモードでの反転クロック▲▼がローレベル
で一定とされる。このため、MOSトランジスタ9,13がオ
ン状態に維持され、MOSトランジスタ3,20がオフ状態に
維持される。 この状態で、テストモードでのクロックTCK及び▲
▼がクロック入力端子12,16及び６に供給される。
テストモードでの反転クロック▲▼Ｋがハイレベル
になると、MOSトランジスタ４がオンし、入力端子２か
らのデータTDがMOSトランジスタ４を介してインバータ
７に供給される。そして、テストモードでの反転クロッ
ク▲▼がローレベルになり、クロックTCKがハイ
レベルになると、MOSトランジスタ10がオンする。テス
トモードでは、MOSトランジスタ９がオン状態に維持さ
れているので、MOSトランジスタ10がオンすると、イン
バータ７の出力がインバータ8,MOSトランジスタ9,10を
介してインバータ７の入力端子に帰還される。したがっ
て、テストモードでのクロックTCKがハイレベルの間、
インバータ７の出力端子とインバータ８の入力端子との
接続点にデータが保持される。 また、インバータ７の出力端子とインバータ８の入力
端子との接続点の出力がMOSトランジスタ14に供給され
る。テストモードでのクロックTCKがハイレベルになる
と、MOSトランジスタ14がオンし、インバータ７の出力
端子とインバータ８の入力端子との接続点のデータが出
力端子22から取り出される。テストモードでのクロック
TCKがローレベル間では、MOSトランジスタ14がオフし、
MOSトランジスタ14の容量にデータが保持される。 第２図において、T₁で示す期間では、第２図Ｆ及び第
２図Ｇに夫々示すように、クロック入力端子12,16に供
給されるテストモードでのクロックTCKがハイレベルで
一定とされ、クロック入力端子４に供給されるテストモ
ードでの反転クロック▲▼がローレベルで一定と
されている。そして、第２図Ａ及び第２図Ｂに夫々示す
ように、ノーマルモードでのクロックNCK及びその反転
クロック▲▼がクロック入力端子11,15及びクロ
ック入力端子5,15に供給されている。 この状態では、MOSトランジスタ４がオフしているの
で、入力端子２からのデータTD（第２図Ｈ）は入力され
ない。第２図Ｃに示すように、入力端子１にデータND_n
（ND₀,ND₁,ND₂,…）が供給されると、ノーマルモードで
の反転クロック▲▼がハイレベルの間、このデー
タがインバータ７に供給される。 ノーマルモードでのクロックNCKがハイレベルにな
り、その反転クロック▲▼がローレベルになる
と、MOSトランジスタ９がオンする。このため、クロッ
クNCKがハイレベルで、MOSトランジスタ９がオンしてい
る間、インバータ７の出力がインバータ8,MOSトランジ
スタ9,10を介して帰還され、第２図Ｄに示すように、イ
ンバータ７の出力端子とインバータ８の入力端子との接
続点のデータが保持される。また、クロックNCKがハイ
レベルの間、MOSトランジスタ13がオンするので、イン
バータ７の出力端子とインバータ８の入力端子との接続
点の出力がMOSトランジスタ13を介してインバータ17に
供給される。 ノーマルモードでのクロックNCKがローレベルにな
り、その反転クロック▲▼がハイレベルになる
と、MOSトランジスタ20がオンする。このため、インバ
ータ17の出力がインバータ19,MOSトランジスタ20を介し
てインバータ17に帰還され、反転クロック▲▼が
ハイレベルの間、インバータ17の出力端子とインバータ
19の入力端子との接続点のデータが保持される。したが
って、出力端子18からは、第２図Ｅに示すように、入力
データND_n（ND₀,ND₁,ND₂,…）が１クロック遅延された
データが出力される。 第２図において、T₂で示す期間では、第２図Ａ及び第
２図Ｂに夫々示すように、クロック入力端子11,15に供
給されるノーマルモードでのクロックNCKがハイレベル
で一定とされ、クロック入力端子5,21に供給されるノー
マルモードでの反転クロック▲▼がローレベルで
一定とされている。そして、第２図Ｆ及び第２図Ｇに夫
々示すように、テストモードでのクロックTCK及びその
反転クロック▲▼がクロック入力端子12,16及び
クロック入力端子６に供給されている。 この状態では、MOSトランジスタ３がオフしているの
で、入力端子１からのデータND（第２図Ｃ）は入力され
ない。第２図Ｈに示すように入力端子２にデータTD_n（T
D₀,TD₁,TD₂,…）が供給されると、テストモードでの反
転クロック▲▼がハイレベルの間、このデータが
インバータ７に供給される。 テストモードでのクロックTCKがハイレベルになり、
その反転クロック▲▼がローレベルになると、MO
Sトランジスタ10がオンする。このため、クロックTCKが
ハイレベルで、MOSトランジスタ10がオンしている間、
インバータ７の出力がインバータ8,MOSトランジスタ9,1
0を介して帰還され、第２図Ｄに示すように、インバー
タ７の出力端子とインバータ８の入力端子との接続点の
データが保持される。インバータ７の出力端子とインバ
ータ８の入力端子との接続点の出力がMOSトランジスタ1
4に供給される。クロックTCKがハイレベルの間、MOSト
ランジスタ14がオンし、MOSトランジスタ14の出力が出
力端子22から取り出される。 テストモードでのクロックTCKがローレベルになり、
その反転クロック▲▼がハイレベルになると、MO
Sトランジスタ14がオフする。MOSトランジスタ14がオフ
している間、MOSトランジスタ14の容量にデータが保持
される。従って、出力端子22からは、第２図Ｉに示すよ
うに、入力データTD_n（TD₀,TD₁,TD₂,…）が反転された
データ（▲▼₀,▲▼₁,▲▼₂,…）が１クロ
ック遅延されて出力される。 この２ポートフリップフロップは、ノーマルモードで
用いるときには、マスター側のラッチ、スレーブ側のラ
ッチが共にスタティク形となる。すなわち、マスター側
のラッチがインバータ7,インバータ8,MOSトランジスタ
９とで構成され、スレーブ側のラッチがインバータ17,
インバータ19,MOSトランジスタ20とで構成される。これ
に対して、テストモードで用いるときには、マスター側
のラッチは、インバータ7,インバータ8,MOSトランジス
タ10とで構成されるスタティク形のものとなるが、スレ
ーブ側のラッチがMOSトランジスタ14からなるダイナミ
ック形のものとなる。テストモードでは、データを転送
できれば良いので、このようにスレーブ側のラッチをダ
イナミック形にできる。このようにスレーブ側のラッチ
をダイナミック形にすると、従来のスタティク形の２ポ
ートフリップフロップ（第６図）に比べてMOSトランジ
スタ１個分回路規模を縮小できる。 b.2ポートフリップフロップの他の例 第３図はこの発明の一実施例における２ポートフリッ
プフロップの他の例である。この２ポートフリップフロ
ップは、ダイナミック形の構成とされている。 第３図において、31はノーマルモードでのデータNDが
供給される入力端子、32はテストモードでのテスト用デ
ータTDが供給される入力端子である。入力端子31とイン
バータ37の入力端子との間にMOSトランジスタ33が接続
される。入力端子32とインバータ37の入力端子との間に
MOSトランジスタ34が接続される。MOSトランジスタ33の
ゲートがノーマルモードでの反転クロック▲▼の
入力端子35に接続される。MOSトランジスタ34のゲート
がテストモードでの反転クロック▲▼の入力端子
36に接続される。 インバータ37の出力端子がMOSトランジスタ38の一端
に接続されると共に、MOSトランジスタ39の一端に接続
される。MOSトランジスタ38のゲートがノーマルモード
でのクロックNCKの入力端子40に接続される。MOSトラン
ジスタ39のゲートがテストモードでのクロックTCKの入
力端子41が接続される。MOSトランジスタ38の他端がイ
ンバータ42を介して出力端子43に接続される。MOSトラ
ンジスタ39の他端が出力端子44に接続される。 ノーマルモードでは、テストモードでのクロック▲
▼がハイレベルで一定とされ、その反転クロックTC
Kがローレベルで一定とされる。このため、ノーマルモ
ードでは、クロック入力端子36にローレベルが供給さ
れ、クロック入力端子41にハイレベルが供給され、MOS
トランジスタ34がオフ状態に維持される。 この状態で、クロック入力端子40にノーマルモードで
のクロックNCKが供給され、クロック入力端子35にその
反転クロック▲▼が供給される。ノーマルモード
での反転クロック▲▼がハイレベルになると、MO
Sトランジスタ33がオンし、入力端子31からのデータND
がMOSトランジスタ33を介してインバータ37に供給さ
れ、インバータ37の出力がMOSトランジスタ38に供給さ
れる。ノーマルモードでのクロックNCKがハイレベルに
なると、MOSトランジスタ33がオフし、MOSトランジスタ
38がオンする。MOSトランジスタ33がオフの間、MOSトラ
ンジスタ33の容量にデータが保持される。MOSトランジ
スタ38がオンすると、インバータ37の出力がMOSトラン
ジスタ38を介してインバータ42に供給される。インバー
タ42の出力が出力端子43から取り出される。ノーマルモ
ードでのクロックNCKがローレベルになり、MOSトランジ
スタ38がオフの間、このデータがMOSトランジスタ38の
容量に保持される。 テストモードでは、ノーマルモードでのクロックNCK
がハイレベルで一定とされ、その反転クロック▲
▼がローレベルで一定とされる。このため、テストモー
ドでは、クロック入力端子35にローレベルが供給され、
クロック入力端子40にハイレベルが供給され、MOSトラ
ンジスタ33がオフ状態に維持され、MOSトランジスタ38
がオン状態に維持される。 この状態で、クロック入力端子41にテストモードでの
クロックTCKが供給され、クロック入力端子36にその反
転クロック▲▼が供給される。ノーマルモードで
の反転クロック▲▼がハイレベルになると、MOS
トランジスタ34がオンし、入力端子32からのテスト用の
データTDがMOSトランジスタ34を介してインバータ37に
供給される。テストモードでのクロックTCKがハイレベ
ルになると、MOSトランジスタ34がオフし、MOSトランジ
スタ39がオンする。MOSトランジスタ34がオフの間、MOS
トランジスタ34の容量にデータが保持される。MOSトラ
ンジスタ39がオンすると、インバータ37の出力がMOSト
ランジスタ39を介して出力端子44から取り出される。テ
ストモードでのクロックTCKがローレベルになり、MOSト
ランジスタ39がオフの間、このデータがMOSトランジス
タ39の容量に保持される。 したがって、テストモードでのクロックTCK及びその
反転クロック▲▼をハイレベル及びローレベルに
一定にしておき、ノーマルモードでのクロックNCK及び
その反転クロック▲▼を供給すると、出力端子43
からは入力データNDが１クロック遅延されて出力され
る。ノーマルモードでのクロックNCK及びその反転クロ
ック▲▼をハイレベル及びローレベルで一定にし
ておき、テストモードでのクロックTCK及びその反転ク
ロック▲▼を供給すると、出力端子44からは入力
データTDが反転されたデータが１クロック遅延されて出
力される。 c.テスト機能を有する集積回路 以上のように構成された２ポートフリップフロップを
用いて第４図に示すようなテスト機能を有する集積回路
を実現できる。 ディジタル回路は、基本的にフリップフロップと組合
わせゲート回路とにより構成される。第４図において、
F1,F2,F3が夫々２ポートフリップフロップを示し、G1,G
2,G3が夫々組合わせゲート回路を示すものである。２ポ
ートフリップフロップとしては、前述の第１図又は第３
図に示す構成のものが用いられる。組合わせゲート回路
G1,G2,G3には、他の論理ゲートの出力が供給されてい
る。 ２ポートフリップフロップF1のデータ入力端子には、
組合わせゲート回路G1の出力が供給され、２ポートフリ
ップフロップF2のデータ入力端子には、組合わせゲート
回路G2の出力が供給され、２ポートフリップフロップF3
の入力端子には、組合わせゲート回路G3の出力が供給さ
れる。また、２ポートフリップフロップF1のテスト用の
データ入力端子には、入力端子51からテストデータTDが
供給され、２ポートフリップフロップF2のテスト用デー
タ入力端子には、２ポートフリップフロップF1のテスト
用の出力端子からの出力が供給され、２ポートフリップ
フロップF3のテスト用データ入力端子には、２ポートフ
リップフロップF2のテスト用の出力端子からの出力が供
給される。２ポートフリップフロップF1,F2,F3のクロッ
ク入力端子には、クロック入力端子52からクロックNCK
が供給される。２ポートフリップフロップF1,F2,F3のテ
スト用のクロック入力端子には、テスト用のクロックTC
Kが供給される。 通常の使用状態では、クロック入力端子53にハイレベ
ルが供給され、ノーマルモードに設定される。クロック
入力端子52にクロックが供給されると、２ポートフリッ
プフロップF1,F2,F3が夫々組合わせゲート回路G1,G2,G3
に対するＤフリップフロップとして動作する。 動作試験を行う場合には、クロック入力端子52にハイ
レベルが供給され、テストモードに設定される。クロッ
ク入力端子53にテスト用のクロックTCKが供給される
と、２ポートフリップフロップF1の出力が組合わせゲー
ト回路を介さずに２ポートフリップフロップF2に転送さ
れ、２ポートフリップフロップF2の出力が組合わせゲー
ト回路を介さずに２ポートフリップフロップF3に転送さ
れ、２ポートフリップフロップF1〜F3がシフトレジスタ
として機能される。このように、２ポートフリップフロ
ップF1〜F3がシフトレジスタとして機能するので、入力
端子51からのテスト用のデータTDにより、２ポートフリ
ップフロップF1〜F3を任意の状態に設定できる。 このように、テストモードでは２ポートフリップフロ
ップF1〜F3がシストレジスタとして機能されるので、ス
キャンパス試験法を用いて集積回路の試験を行える。 スキャンパス試験法では、以下のステップが繰り返さ
れてLSIの試験がなされる。 先ず、集積回路の動作モードがテストモードに設定さ
れ、入力端子51からデータが与えられる。このデータが
内部のフリップフロップF1〜F3に転送され、各フリップ
フロップF1〜F3の状態が設定される。次に、集積回路の
動作モードがノーマルモードに設定され、内部のゲート
回路G1〜G3の出力がフリップフロップF1〜F3に取り込ま
れる。そして、集積回路の動作モードがテストモードに
設定され、各フリップフロップF1〜F3の出力が出力端子
54から取り出される。出力端子54から取り出される出力
データと期待値とが比較され、その良否が判定される。 〔発明の効果〕 この発明に依れば、テストモードで動作するときに
は、少なくともスレーブ側のラッチがダイナミック形の
構成となる２ポートフリップフロップが用いられる。こ
のため、集積回路に配される２ポートフリップフロップ
が簡単化され、チップ面積の縮小がはかれる。 また、この発明に依れば、ノーマルモードで動作する
ときの出力端子と、テストモードで動作するときの出力
端子とが夫々独立している構成の２ポートフリップフロ
ップが用いられる。このため、スキャンパス用の配線接
続が容易となる。

【図面の簡単な説明】 第１図はこの発明の一実施例における２ポートフリップ
フロップの一例の接続図、第２図はこの発明の一実施例
における２ポートフリップフロップの説明に用いるタイ
ミングチャート、第３図はこの発明の一実施例における
２ポートフリップフロップの他の例の接続図、第４図は
この発明の一実施例の説明に用いるブロック図、第５図
は従来の２ポートフリップフロップの一例のブロック
図、第６図は従来の２ポートフリップフロップの他の例
の接続図、第７図は従来の２ポートフリップフロップの
更に他の例の接続図である。 図面における主要な符号の説明 1,31:ノーマルモードでのデータ入力端子、 2,32:テストモードでのデータ入力端子、 5,21,35:ノーマルモードでの反転クロック入力端子、6,
36:テストモードでの反転クロック入力端子、11,15,40:
ノーマルモードでのクロック入力端子、12,16,41:テス
トモードでのクロック入力端子、 18,43:ノーマルモードでの出力端子、 22,44:テストモードでの出力端子。

Claims (1)

1. (57)【特許請求の範囲】 １．少なくとも１つの論理ゲート回路と、少なくとも２
   つのフリップフロップとを有する集積回路であって、 上記フリップフロップは、ノーマルモードにおいて入力
   が供給される第１のデータ入力端子と、テストモードに
   おいて入力が供給される第２のデータ入力端子と、ノー
   マルモードにおいてデータが出力される第１のデータ出
   力端子と、テストモードにおいて反転データが出力され
   る第２のデータ出力端子とを有し、 １つの上記フリップフロップの上記第１のデータ出力端
   子と、他の１つの上記フリップフロップの第１のデータ
   入力端子との間に、１つの上記論理ゲート回路を配設し
   てディジタル回路を構成すると共に、 １つの上記フリップフロップの上記第２のデータ出力端
   子と他の１つの上記フリップフロップの第２のデータ入
   力端子とを接続してスキャンパス経路を構成するように
   した集積回路において、 上記フリップフロップは、 第１のデータ入力端子に第１のMOSトランジスタの一端
   を接続すると共に、第２のデータ入力端子に第２のMOS
   トランジスタの一端を接続し、 上記第１のMOSトランジスタ及び上記第２のMOSトランジ
   スタの他端を、第１のインバータの入力端子に接続し、 上記第１のインバータの出力端子を、第３のMOSトラン
   ジスタ及び第４のMOSトランジスタの一端に接続すると
   共に、第２のインバータ、第５のMOSトランジスタ、及
   び第６のMOSトランジスタの直列回路を介して、上記第
   １のインバータの入力端子に帰還し、 上記第３のMOSトランジスタの他端を、第３のインバー
   タの入力端子に接続し、上記第３のインバータの出力端
   子を上記第１のデータ出力端子に接続すると共に、第４
   のインバータ及び第７のMOSトランジスタの直列接続を
   介して上記第３のインバータの入力端子に帰還し、 上記第４のMOSトランジスタの他端を、上記第２のデー
   タ出力端子に接続し、 ノーマルモードでは、上記第５及び上記第３のMOSトラ
   ンジスタにノーマルモードでのクロックを供給し、上記
   第１及び上記第７のMOSトランジスタに反転された上記
   ノーマルモードでのクロックを供給し、 テストモードでは、上記第４及び上記第６のMOSトラン
   ジスタにテストモードでのクロックを供給し、上記第２
   のMOSトランジスタに反転された上記テストモードでの
   クロックを供給する ようにしたことを特徴とする集積回路。 ２．少なくとも１つの論理ゲート回路と、少なくとも２
   つのフリップフロップとを有する集積回路であって、 上記フリップフロップは、ノーマルモードにおいて入力
   が供給される第１のデータ入力端子と、テストモードに
   おいて入力が供給される第２のデータ入力端子と、ノー
   マルモードにおいてデータが出力される第１のデータ出
   力端子と、テストモードにおいて反転データが出力され
   る第２のデータ出力端子とを有し、 １つの上記フリップフロップの上記第１のデータ出力端
   子と、他の１つの上記フリップフロップの第１のデータ
   入力端子との間に、１つの上記論理ゲート回路を配設し
   てディジタル回路を構成すると共に、 １つの上記フリップフロップの上記第２のデータ出力端
   子と他の１つの上記フリップフロップの第２のデータ入
   力端子とを接続してスキャンパス経路を構成するように
   した集積回路において、 上記フリップフロップは、 第１のデータ入力端子に第１のMOSトランジスタの一端
   を接続すると共に、第２のデータ入力端子に第２のMOS
   トランジスタの一端を接続し、 上記第１のMOSトランジスタ及び上記第２のMOSトランジ
   スタの他端を、第１のインバータの入力端子に接続し、 上記第１のインバータの出力端子を、第３のMOSトラン
   ジスタ及び第４のMOSトランジスタの一端に接続し、 上記第３のMOSトランジスタの他端を、第２のインバー
   タの入力端子に接続し、上記第２のインバータの出力端
   子を上記第１のデータ出力端子に接続し、 上記第４のMOSトランジスタの他端を、上記第２のデー
   タ出力端子に接続し、 ノーマルモードでは、上記第３のMOSトランジスタにノ
   ーマルモードでのクロックを供給し、上記第１のMOSト
   ランジスタにノーマルモードでの反転クロックを供給
   し、 テストモードでは、上記第４のMOSトランジスタにテス
   トモードでのクロックを供給し、上記第２のMOSトラン
   ジスタにテストモードでの反転クロックを供給する ようにしたことを特徴とする集積回路。