JPS63243890A

JPS63243890A - 半導体集積回路装置

Info

Publication number: JPS63243890A
Application number: JP62078551A
Authority: JP
Inventors: Akimitsu Tateishi; 立石　昭光
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-31
Filing date: 1987-03-31
Publication date: 1988-10-11
Also published as: US4897838A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は、内部論理回路の診断を効率的に行える半導体
集積回路装置に係わり、特に論理回路の状態記憶回路の
一部にスキャンイン／アウトを行うことができるように
構成した半導体集積回路装置に関する。

（従来の技術）半導体集積回路技術の発展に伴い、人出力ビン数の制限
から、内部論理装置の良否の判定及び故障部分の解析に
要するテストデータの作成が極めて困難となる。スキャ
ン方式は、少ない入出力ピン数で論理試験を行う方法と
して有力な手段であることが知られている。これは、半
導体集積回路装置が故障して異常動作を起こしている場
合に、その原因を知る手段として、外部から直接内部論
理回路の状態を設定して動作させ、動作後の内部論理回
路の状態を知ることにより故障の原因を判定するもので
ある。

従来のスキャン方式は、第５図に示すような構成であり
、スキャン信号線３の入力側から入力されたスキャンデ
ータは状態記憶回路１０１−１０９に順次セットされ、
内部入出力２０７を通して内部論理回路２を動作させる
。そして、内部論理回路２の動作後、状態記憶回路１０
１〜１０９にセットされた出力データをスキャン信号線
３の出力線より順次出力し、出力結果を期待値と比較す
るものである。

しかしながらこの方法では、内部論理回路２が第５図の
ようにブロック化されていて、ブロック毎にテストを行
いたい場合でも、全ての状態記憶回路についてデータの
シフト動作を行わなければならない。このため、状態記
憶回路の数が多い場合、スキャンイン／アウトに多大な
時間を費す欠点がある。

そこで、これを防ぐために考えられている方法として、
第６図に示すようにスキャンイン／アウトを行うスキャ
ンパスを複数設け、スキャンパス毎にテストを行う方法
がある。これは、予め内部論理回路２のブロック毎にス
キャンパス３〜５を＋Ｍ成しておき、テストするブロッ
クのスキャンパス上の状態記憶回路１０１〜１０３．　
１０４〜１０６゜１０７〜１０９にのみデータをセット
しておくと云うものである。しかしながらこの方法では
、ブロックの数だけスキャンパスが必要であり、入出力
ピン数が増加してしまう問題がある。

また、第７図に示すように、各スキャンパス３〜５の入
出力側にデマルチプレクサ１１．０．マルチプレクサ１
１１を配置し、スキャンパス選択信号線１１２を使用し
てスキャンパスを選択的に使用する回路構成も考えられ
る。ところが、この場合スキャンパスの数によって異な
るデマルチプレクサ１１０及びマルチプレクサ１１１を
用意する必要があり、回路構成が煩雑になると云う問題
がある。

（発明が解決しようとする問題点）このように従来、論理回路ブロックの試験を短時間で行
うために、スキャンパスを多数設けてスキャンパス毎に
テストを行うと入出力ピン数が増加してしまい、またデ
マルチプレクサやマルチプレクサ等を用いると回路構成
が煩雑化する等の問題があった。

本発明は上記事情を考慮してなされたもので、その目的
とするところは、任意の論理回路ブロックに対応する状
態記憶回路群に対し、短い時間。

少ない人出力ビン数の追加、簡単な回路構成でスキャン
イン／アウトを行うことができ、論理回路ブロックの試
験の容易化をはかり得る半導体集積回路装置を提供する
ことにある。

［発明の構成］（問題点を解決するための手段）本発明の骨子は、ブロック分けした内部論理回路毎にテ
ストを行うために、スキャンパスの方向を、スキャンイ
ン端子からスキャンアウト端子の方向と、これとは別の
方向に切換え可能とすることにある。

即ち本発明は、内部論理回路の動作状態を記憶する状態
記憶回路を複数個接続して、テストデ−夕のスキャンイ
ン／アウトを可能にした半導体集積回路装置において、
複数の状態記憶回路をスキャンイン端子からスキャンア
ウト端子の方向に直列に接続すると共に、これらの状態
記憶回路から上記方向とは異なる方向にそれぞれ分岐し
た複数の状態記憶回路を直列に接続するようにしたもの
である。

（作用）本発明によれば、スキャンインからスキャンアウト方向
と直交する方向のスキャンにより、テストするブロック
のスキャンパス上の状態記憶回路にデータをセットする
ことができ、このときの出力データを分岐した点の状態
記憶回路を介して出力することができる。従って、入出
力ピン数を増加することなく、ブロック毎に試験を行う
ことができ、効率良い内部論理回路の試験操作を行うこ
とが可能となる。

（実施例）以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる半導体装置を示す概
略構成図である。スキャンバス１」−の状態記憶回路１
１〜１ｎは、スキャンイン端子をＳ１１．ＳＩ２の２つ
、スキャンアウト端子をＳＱ、、ＳＯ２の２つずつをし
ており、選択信号ｌＮＨ２Ｏ１によってＳｌ、←Ｓ１２
．ＳＯ１←ＳＯ２の切換を行うことが可能なスキャン用
フリップ・フロップである。他の状態記憶回路２１゜３
１〜ｍ１．２２．３２〜ｍ２、更に２ｎ、３ｎ〜ｉｎ　
ｎ等は通常のスキャン用フリップ・フロップである。

状態記憶回路１１〜１ｎは、スキャンインからスキャン
アウトの方向にＳｌ、、Ｓｏ□を介して直列に接続され
ている。状態記憶回路１１．２１〜ｍｌは、スキャンバ
ス２０６により　Ｓ１２゜ＳＯ２を介して上記方向とは
直交する方向に直１列接続され、且つ状態記憶回路ｍ１
のスキャンアウト端子ＳＯが状態記憶回路１１のスキャ
ンイン端子Ｓｌ２に接続されている。つまり、状態記憶
回路１１．２１〜ｍｌはループ状に接続されている。

また、状態記憶回路１２．２２〜ｍ２、更に１　ｎ　＋
２ｎ−ｍｎも同様に、それぞれループ状に接続されてい
る。

内部論理回路２は複数にブロック分けされており、各ブ
ロックに状態記憶回路１１．１２〜ｉ　ｎ　ｓ２１．２
２〜２ｎ及びＩｎ、２ｎ−ｍｎが対応するものとなって
いる。また、状態記憶回路のデータは入力線２０４を介
して内部論理回路に入力され、内部論理回路の出力デー
タは出力信号線２０５を介して状態記憶回路に人力され
るものとなっている。

なお、２０２はシステムクロック、２０３はスキャンク
ロックの信号線を示している。

このような構成において、スキャンパス１上のシフト動
作（Ｘ方向）を行う際には、選択信号ｌＮＨ２Ｏ１を“
０＃にし、スキャン端子Ｓ１１→Ｓ０１を使用して、ス
キャンバス１によってシフト動作を行う。別方向のシフ
ト動作（Ｙ方向）を行う際には、選択信号ｌＮＨ２Ｏ１
を“１″にしてスキャン端子ＳＩ２→ＳＯ２及び通常の
スキャン用フリップ・フロップのスキャン端子Ｓｌ→Ｓ
Ｏを使用してスキャンバス２０６によってンフト動作を
行う。

スキャンバス１」二のテスト方法は、従来と同Ｆ１２で
あるので省略する。スキャンバス１上以外のテストガ法
は、次の通りである。まず、ＩＮＨ信号２０＋を“０”
にしてスキャンバス１方向（Ｘ方向）にデータをシフト
させた後、ＩＮＨ信号２０１を”１“にして別のスキャ
ンバス２０Ｇの方向（Ｙ方向）にスキャンクロックＳ　
Ｃ２０３を使用してデータをシフトさせ、テストの対象
となる内部論理回路２の１つのブロックに対応する状態
記憶回路にデータをセットする。次いで、通常の回路動
作を内部論理回路２の人力線２０４と出力線２０５及び
システムクロックＣＫ２Ｏ２によって行った後、状態記
憶回路にセットされたデータを、スキャンバス１にの状
態記憶回路１１〜１ｎにスキャンバス２０６を使用して
シフトさせる。その後、Ｉ　Ｎ　Ｈ信号２（１１を“０
“に戻してスキャンバス１の方向にシフトさせ、スキャ
ンアウトを行い、出力結果を期待値と比較してテストを
行う。

次に、従来との比較のためにｍ−ｎ−３として、本実施
例による効果を簡ｌｉｔに説明する。

スキャン用フリップ拳フロップである状態記憶回路は１
１〜１３．２１〜２Ｂ、３１〜３３の部分で、スキャン
パス１の方向（Ｘ方向）にＳｌ、。

ＳＯｌを通して１１−１２−１３とシフトでき、また別
のスキャンパス２０６のノｊ向（Ｙ方向）にＳｌ、Ｓ１
２．Ｓｏ、Ｓｏ２を通して１１→２１−３１→Ｉ＋、　
　１２→２２→３２→１２或いは１３→２３→３３→１
３のようにシフトできるようにシフトレジスタが構成さ
れている。このシフト方向の選択には選択信号Ｉ　Ｎ　
Ｈ２０１が使用され、状態記憶回路１１．１２゜１３に
ついて、スキャン信号Ｓｌ、←ＳＩ２或いはｓｏ、−５
ｏ２の切換か行われる。

第３図はスキャンパス１」二の状態記憶回路１１〜１′
３の具体的回路構成図である。スキャンインＳｌ、（２
０１１）と５Ｉ２（２０９）は選択信号Ｉ　ＮＨ（２０
１）によって選択され、通常のスキャン用フリップ・フ
ロップ２１０に人力される。また、フリップ・フロップ
２１０の出力は同じく選択信号Ｉ　ＮＨ（２０１）によ
って選択され、スキャンアラ）ＳＯ＋　　（２１１）或
いはｓｏ２　（２１２）に出力されるものとなっている
。なお、他の状態記憶回路２１〜２３．３１〜３３は上
記フリップ・フロップ２１０のみて構成されている。

このような構成を、前記第５図乃至第７図の従来例と比
較すると、次のような効果が得られる。

第５図の従来例に対しては、例えば内部論理回路２の第
２ブロツクのみのテストを行う場合、スキャンインに６
サイクル、回路動作に１サイクル。

スキャンアウトに６サイクルの合計１３サイクル必要で
あるが、本実施例ではＸ方向のスキャンインに゛３サイ
クル、Ｙ方向のスキャンインに１サイクル、回路動作に
１サイクル、Ｙｊｊ向のスキャンアウトに２サイクル、
Ｘ方向のスキャンアウトに３→ノ゛イクルの合計１０サ
イクルで済み、テスト時間か短縮される。そして、この
短縮は内部論理回路のブロック数が多くなる程顕著とな
る。

また、第６図の従来例に対しては、例えばスキャンイン
端子３本、スキャンアウト端子３本の合計６本に対し、
本実施例ではスキャンイン端子１本、スキャンアウト端
子１本、ＩＮＨ信号線１本の合計３本がスキャンパス用
の端子数となり、ピン数の増加も最小限に抑えられる。

第７図の従来例に対しては、端子数の増加分は略同じで
あるが、スキャンパスの増加に伴い信号選択端子１１２
のビット数の増加、デマルチプレクサ、マルチプレクサ
の複雑化に対し、本実施例では１度状態記憶回路を作成
しておけば、その数に回路設計が影響されることはない
。

このように本実施例によれば、段数のブロックに分けた
内部論理回路の任意のブロックに対し、短時間にテスト
を行うことができ、１つ入出力端子数の増加を最小限に
抑えることができる。しかも、デマルチプレマサやマル
チプレクサ等を用いる必要もなく、回路構成の簡略化を
はかり得る。

従って、内部論理回路の動作テストを効果的に行うこと
ができ、そのｑ用件は絶大である。

第４図は本発明の他の実施例を示す概略構成図である。

なお、第１図及び第２図と同一部分には同一符号を付し
て、その詳しい説明は省略する。

この実施例は、スキャンパスの分岐を１方向のみでなく
２方向にしたものである。スキャン用フリップ・フロッ
プからなる状態記憶回路は、１１〜１５．２１〜２５．
３１〜３５．４１〜４５゜５１〜５５の部分であり、１
１〜１５が前記第３図に示す如く構成され、他のフリッ
プ・フロップのみから構成されている。スキャンパス１
の方向にＳ１１．Ｓｏｌを通して１１−１２−１３−＋
４→１５とシフトでき、また別のスキャンパス２０６の
方向にＳｒ、ＳＩ２．Ｓｏ、Ｓｏ２を通して１１→２１
→３１→４１→Ｉ＋、　＋２→２２→３２→４２→１２
．　＋３→２３→３３→４３→１３．１４→２４→３４
→４４→１４．１５→２５→３５→４５→１５のように
シフトできるようにシフトレジスタが構成されている。

そして、各々内部論理回路２の入力／出力を入出力線２
０７によって行っている。シフト方向の選択には選択信
号ｌＮＨ２Ｏ１が使用され、状態記憶回路１１〜１５に
ついて、スキャンイン信号Ｓ■、　　Ｓｌ２、又はｓｏ
、　　Ｓ０２の切換が行われる。

このような構成においても、ＩＮＨ信号２０１の切換に
よりテストするブロックのスキャンパス上の状態記憶回
路にデータをセットすることができ、このときの出力デ
ータを分岐点の状態記憶回路１１〜１５を介して出力す
ることができる。従って、先の実施例と同様の効果が得
られる。

なお、本発明は上述した各実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で、種々変形して実施
することができる。例えば、スキャンバスの方向は第１
図及び第４図に限定されるものではなく、仕様に応じて
適宜変更可能である。

同様に、スキャンイン端子とスキャンアウト端子との切
換機能を持つ状態記憶回路の構成は第３図に限定される
ものではなく、仕様に応じて適宜変更可能である。また
、第４図の実施例において、図で破線に示したように、
スキャンバス２０６の４１−１１．４２−１２は省略可
能である。

［発明の効果］以上詳述したように本発明によれば、スキャンパスの方
向をスキャンイン端子からスキャンアウト端子の方向と
これとは別の方向とに切換可能としているので、任意の
論理回路ブロックのテストを短時間で行うことができる
。しかも、端子数の増加を最小限に抑えて、簡単な回路
構成で実現し得る等の効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体集積回路装置
を示す概略構成図、第２図は」二足実施例でｍ−ｎ−３
とした場合の回路構成を示す図、第３図はスキャンイン
・アウト端子切換可能な状態記憶回路の具体的回路構成
図、第４図は本発明の他の実施例を示す概略構成図、第
５図乃至第７図はそれぞれ従来装置を示す概略構成図で
ある。１・・・スキャンバス、２・・・内部論理回路、１１〜
１ｎ・・・スキャンイン／アウト切換可能な状態記憶回
路、２１〜２ｎ、３１〜３ｎ、ｍｌ〜ｍｎ・・通常の状
態記憶回路、２０１・・・スキャンイン／アウト切換信
号線、２０２・・・システムクロック、２０３・・・シ
フトクロック、２０４・・・内部論理回路用入力側子、
２０５・・・内部論理回路用出力端子、２０６・・・ス
キャンバス、２０７・・・内部論理回路用入出力端子。出願人代理人　弁理士　鈴江武彦第３　図

Claims

【特許請求の範囲】

（１）内部論理回路の動作状態を記憶する状態記憶回路
を複数個接続して、テストデータのスキャンイン／アウ
トを可能にした半導体集積回路装置において、複数の状
態記憶回路をスキャンイン端子からスキャンアウト端子
の方向に直列に接続すると共に、これらの状態記憶回路
から上記方向とは異なる方向にそれぞれ分岐した複数の
状態記憶回路を直列に接続したことを特徴とする半導体
集積回路装置。
（２）前記直列に接続された複数の状態記憶回路の最終
段を、前記分岐点の状態記憶回路に接続してなることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。
（３）前記スキャンイン端子からスキャンアウト端子の
方向に直列に接続した状態記憶回路は、選択信号により
スキャン方向を、上記スキャンイン端子からスキャンア
ウト端子の方向及びこれとは別の方向に切換えるもので
あることを特徴とする特許請求の範囲第１項又は第２項
記載の半導体集積回路装置。
（４）前記スキャンイン端子からスキャンアウト端子の
方向に直列に接続した状態記憶回路は、フリップ・フロ
ップの入力側に２つの入力端子の一方を選択する入力選
択部を設けると共に、出力側に上記入力選択と同期して
２つの出力端の一方を選択する出力選択部を設けてなる
ものであることを特徴とする特許請求の範囲第３項記載
の半導体集積回路装置。
（５）前記スキャンイン端子からスキャンアウト端子の
方向に直列に接続した状態記憶回路以外の状態記憶回路
は、フリップ・フロップからなるものであることを特徴
とする特許請求の範囲第１項、第２項又は第３項記載の
半導体集積回路装置。
（６）フリップフロップの入力側に２つの入力端子の一
方を選択する入力選択部を設けると共に、出力側に上記
入力選択と同期して２つの出力端の一方を選択する出力
選択部を設けてなることを特徴とする半導体集積回路装
置。