JPH09243705A - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
動作モード時において、確実なシフトレジスタ動作をさ
せる。 【解決手段】 基本回路として使用されるスキャンフリ
ップフロップ10は、データ端Dにセレクタ11の出力
を入力しクロック端Cにクロック信号16を入力してQ
出力端からデータ20を出力するフリップフロップ12
と、モードセレクト信号17に対応してデータ信号18
およびスキャンイン信号19のいずれかを選択するセレ
クタ11と、セレクタ11のスキャン信号用の入力端の
前段に、ゲートにクロック信号16を入力するトランス
ファゲート13とラッチ回路を構成するインバータ1
4、15を有している。
Description
に関し、特にスキャン方式を用いたテスト回路を構成す
るフリップフロップの回路構成に関する。
積度になり、フリップフロップを多数含む。しかし、入
出力端子は多いものでも数100個に限られる。このよ
うな大規模でフリップフロップが信号伝送経路に挿入さ
れる複雑な順序回路を、限られた外部端子からテストす
るテストパターンを生成することは非常に困難である。
そこで、論理LSIを診断する方法として、順序回路を
構成するフリップフロップを直列に接続させてシフトレ
ジスタとして動作させることによって、診断を容易にし
たスキャン方式が提案されている。
を用いたテスト回路について、その動作機能を図2をも
とに説明する。21は組合せ回路、22はセレクタ、2
3はフリップフロップ、24はクロック信号、25はモ
ードセレクト信号、26はデータ信号、27はスキャン
イン信号、28は出力信号を表す。各フリップフロップ
23のデータ信号入力Dは各セレクタ22によってそれ
ぞれ切り換えることができ、例えばモードセレクト信号
25に“0”が入力された場合は各フリップフロップ2
3のデータ信号入力Dには各組合せ回路21の出力信号
29が入力される(通常動作モード)。一方、モードセ
レクト信号25に“1”が入力された場合は各フリップ
フロップ23はシフトレジスタとなり、スキャンイン信
号27からの信号をクロック信号24に同期して各フリ
ップフロップ23に順次シフトされていく(スキャンモ
ード)。
う際の動作を説明する。モードセレクト信号25に
“1”を入力することによってスキャンモードになり、
スキャンイン信号27からのテストデータが各フリップ
フロップ23にクロック信号24に同期して順次セット
される。次に、テスト対象である各組合せ回路21を動
作させるため、モードセレクト信号25に“0”を入力
して通常動作モードにする。ここで、各フリップフロッ
プ23のデータ信号入力Dには各組合せ回路21の出力
信号29が入力される。これがクロック信号24に同期
して各フリップフロップ23に取り込まれる。そこで、
もう一度スキャンモードに切り換えてフリップフロップ
23のデータをシフトしていき、最終段の出力信号28
を観測し期待値と比較することによって各組合せ回路2
1が正しく動作しているかのテストを行なうことができ
る。
示されているスキャンパス用フリップフロップ30の構
成図である。また、図4は、図3のスキャンパス用フリ
ップフロップ30を使用したスキャンパステスト回路の
回路図である。45は組合せ回路を示す。
リップフロップ、33はトランスファーゲート、34、
35はインバータ、36はクロック信号、37はモード
セレクト信号、38はデータ信号、39はスキャンイン
信号、40はQ出力信号、41はQR出力信号、42は
スキャンアウト信号を表す。Q出力信号40及びQR出
力信号41は組合せ回路45の入力信号となる。また、
スキャンアウト信号42はセレクタ31に入力される。
この構成では、インバータ35の駆動能力はフリップフ
ロップ32のQ出力信号よりも十分小さいものとし、フ
リップフロップ32はクロック信号36が“0”レベル
から“1”レベルへの変化によってフリップフロップ動
作を行なうエッジトリガ型のフリップフロップとし、ト
ランスファーゲート33はクロック信号36が“0”レ
ベルでは導通モードとなって、クロック信号36が
“1”レベルではデータを遮断するモードになるものと
する。
レベルに保持しておくことによってトランスファゲート
33が導通モードとなっているため、フリップフロップ
32の駆動能力がインバータ35の駆動能力より大きい
ことにより、スキャンアウト信号42にはフリップフロ
ップ32のQR出力信号の反転信号であるQ出力信号が
出力される。次に、クロック信号36が“0”レベルか
ら“1”レベルに変化した場合、フリップフロップ32
はセレクタ31の出力信号と同じ値をQ出力端に、その
反転信号をQR出力端に伝達する。しかし、同時にトラ
ンスファゲート33が遮断されることにより、スキャン
アウト信号42には前の値が保持される。さらにクロッ
ク信号36が“1”レベルから“0”レベルに変化した
時点でトランスファゲート33は導通モードとなり、フ
リップフロップ32とインバータ35の駆動能力の差に
よってスキャンアウト信号42にはフリップフロップ3
2のQR出力信号の反転信号であるQ出力信号が出力さ
れる。
のスキャンバス回路を構成する半導体論理集積回路で
は、シフトレジスタ動作をさせるためのクロック信号線
の引き回しや、クロック信号のドライブ能力不足による
バッファの挿入などによって、フリップフロップに加わ
るクロック信号のタイミングがずれること(クロックス
キュー)によって、スキャンモード時はそれぞれのフリ
ップフロップのデータ信号を取り込むタイミングに差が
生じることにより、正常なシフトレジスタ動作ができな
くなることがあった。(図5のタイミングチャートに於
けるスキャンモード時のZ信号参照。クロックスキュー
により、後段のフリップフロップ23のD入力信号が早
く入力されるため)。すなわち、それぞれのフリップフ
ロップのクロック信号は同時に入らなければならず、ク
ロックスキューなどの問題があるとシフトレジスタ動作
を行なわないことがあった。ところが、半導体論理集積
回路に組み込まれた各フリップフロップ回路は本来はテ
スト用のシフトレジスタ回路とは異なる目的をもって組
み込まれているため、本来の目的を満足しながら、なお
かつシフトレジスタ回路としても正しく動作するように
クロックスキューなどにも十分考慮して設計することは
非常に困難であるという問題があった。
フロップの構成では、スキャンモード時、クロックスキ
ューが生じても問題とならない。クロック信号36が
“1”レベルの期間、トランスファーゲート33が遮断
されるため、スキャンアウト信号42には前の値が保持
されているためである。しかしながら、最終段がラッチ
回路になっているため、これにつながる負荷容量(図4
の配線容量46による負荷容量)が大きくなると、イン
バータ34の駆動能力を大きくしないと信号がなまり、
正しい値を保持することができなくなる。すなわち、配
線容量はそれぞれ異なるため、それに合わせてインバー
タ34の駆動能力を、それぞれ調整する必要がある。ま
た、通常のフリップフロップに比べて出力端子が増えて
いるため配線が複雑になり、チップサイズが大きくなる
という欠点があった。
パス用フリップフロップを提供することを目的とするも
のである。
回路は、データ端に、モードセレクト信号に対応してス
キャンイン信号またはデータ信号を選択するセレクタを
接続し、クロック端にクロック信号を入力して動作する
複数のフリップフロップを縦続接続し、シフトレジスタ
回路として動作させるスキャン方式を用いたテスト回路
に構成できる半導体論理集積回路において、前記スキャ
ン方式を用いたテスト回路は、前記シフトレジスタ回路
内のそれぞれ前記セレクタのスキャンイン信号用の入力
端の前段に前記クロック信号をゲートに入力するトラン
スファゲートとラッチ回路とを備えており、これらを介
してセレクタにスキャンイン信号を入力するように構成
されている。
記のようにスキャン信号用の入力端にクロック信号をゲ
ートに入力するトランスファゲートとラッチ回路を接続
していることによって、通常のフリップフロップが伝達
するデータよりもクロックの半周期前の安定したデータ
を伝達することになる。したがって、クロックスキュー
による誤動作を考慮することなく半導体論理集積回路を
構成することが可能となり、スキャンモード時における
シフト動作モードにおいて、確実なシフトレジスタ動作
を行なうことができる。また、セレクタのスキャンイン
信号用の入力端の前段に、前記クロック信号をゲートに
入力するトランスファゲートとラッチ回路を備えている
ため、ラッチ回路内のインバータにつながる負荷容量が
決まっており、インバータの能力を負荷容量によって変
更する必要がない。
ス用フリップフロップ10の回路図である。11はセレ
クタ、12はフリップフロップ、13はトランスファゲ
ート、14、15はインバータ、16はクロック信号、
17はモードセレクト信号、18はデータ信号、19は
スキャンイン信号、20はQ出力信号を表す。
プフロップ10を使用したスキャンパステスト回路の回
路図である。同図に於いて、60は組合せ回路である。
に小さいものとし、フリップフロップ12はクロック信
号16が“0”レベルから“1”レベルへの変化によっ
てフリップフロップ動作を行なうエッジトリガ型のフリ
ップフロップとし、トランスファゲート13はクロック
信号が“1”レベルでは導通モードとなり、クロック信
号が“0”レベルではデータを遮断するモードになるも
のとする。
ド時のフリップフロップ間のデータの伝達する時間差に
ついて説明する。一般にn個のトランジスタを通過する
際の遅延時間Tは次の式で表される。
の抵抗および容量を示している。
時はフリップフロップと次段のセレクタの間の段数は1
段であるが、通常動作モード時は組合せ回路が複雑にな
ればなるほどフリップフロップと次段のセレクタの間の
素子の段数が増加するため、上の式よりスキャンモード
時はに比べて遅延時間が大きくなることが確認できる。
ために図2の回路のタイミングチャートを図5に示す。
通常動作モード時は任意のフリップフロップ23に入力
されるクロック信号24aよりも次段のフリップフロッ
プ23に入力されるクロック信号24bのタイミングが
若干遅れても、組合せ回路21の出力信号29の遅延の
方が大きいためデータのすり抜けが起こらず、ひとつの
クロックパルスで次段のフリップフロップへデータがシ
フトする。一方、スキャンモード時は任意のフリップフ
ロップ23に入力されるクロック信号24aに同期して
出力されたフリップフロップ23のQ出力(X)が、上
述したように通常動作モードに比較してほとんど遅延な
く次段のフリップフロップ23に伝達され(Y)、タイ
ミングの若干遅れた次段のフリップフロップに入力され
るクロック信号24bに同期して次段のフリップフロッ
プ23のQ出力端に出力(Z)されるために正常なシフ
トレジスタ動作が行なうことができない。
フリップフロップの内部構成を示した回路図を図7に示
す。11はセレクタ、13はトランスファゲート、1
4、15、71、72はインバータ、73、74はクロ
ック信号が“0”レベルのとき導通モードとなるクロッ
クインバータ、75、76はクロック信号が“1”レベ
ルのとき導通モードとなるクロックドインバータ、16
はクロック信号、17はモードセレクト信号、18はデ
ータ信号、19はスキャンイン信号、20はスキャンア
ウト信号を表す。また、点線内はフリップフロップ回路
12を表している。
よりも遅れている場合のタイミングチャートを図8に示
す。通常動作モード時は従来のスキャン方式を用いたテ
スト回路と同様の動作をする。スキャンモード時は前段
のフリップフロップのQ出力は組合せ回路を通らないた
め、通常動作モードに比較してほとんど遅延なくスキャ
ンフリップフロップのスキャンイン信号19として入力
される。このため、図8のようにスキャンイン信号19
はクロック信号16よりも早く伝達されることになる。
ここで、クロック信号16は“0”レベルに保持されて
いるためトランスファゲート13は遮断モードになって
いるので、スキャンイン信号19はフリップフロップの
データ端Dに相当するa点には伝達されず、インバータ
14、15が互いの出力を反転し合うことによって前の
値が保持されることになる。
ら“1”レベルに変化し保持されている間はトランスフ
ァゲート13が導通モードとなり、インバータ15の駆
動能力が十分に小さいことにより、スキャンイン信号1
9はa点に伝達される。しかし、この時クロックドイン
バータ73は遮断モードとなっているので、a点のデー
タはb地点に伝達されずインバータ71とクロックドイ
ンバータ75によって前の値が保持され、クロック信号
16が“0”レベルに保持されている間にa点のデータ
がb点に伝達される。b点とスキャンアウト端子20の
間においてはクロック信号16が“0”レベルではデー
タが遮断され、“1”レベルではデータが伝達されるの
で、図8に示すようにデータのすり抜けが起こらずひと
つのクロックパルスで次段へデータがシフトする確実な
シフトレジスタ動作を行なうことができる。
フロップのクロック信号よりも早くなった場合のタイミ
ングチャートを図9に示す。この場合はスキャンイン信
号19が伝達された時点でクロック信号16は“1”レ
ベルに保持されているため、スキャンイン信号19はa
点に伝達される。しかし、この時クロックドインバータ
73は遮断モードになっているので、a点のデータはb
点に伝達されずインバータ71とクロックドインバータ
75によって前の値が保持され、クロック信号16が
“0”レベルに保持されている間にa点のデータがb点
に伝達される。b点とスキャンアウト端子20の間にお
いてはクロック信号16が“0”レベルではデータが遮
断され、“1”レベルではデータが伝達されるので、図
9に示すようにクロック信号が早くなる方にズレた場合
でも確実なシフトレジスタ動作を行なうことができる。
ャン方式を用いたテスト回路において、スキャンモード
時のクロックスキューの問題をほとんど考慮することが
不要となり(クロック半周期未満のずれは許容できる)
テスト回路設計が容易になる。また、通常動作モード時
は従来のフリップフロップと同様に使用することが可能
である。
方式を用いたテストのために、基本回路となるスキャン
パス用フリップフロップにトランスファゲートとラッチ
回路を付加することによって、クロックスキューなどの
問題を考慮することなくスキャン方式を用いたテスト回
路のクロック信号設計を容易にするという効果がある。
また、インバータにつながる負荷容量が決まっているた
めに常に最適なスキャンフリップフロップを構成するこ
とが可能となり、出力端子が1つしかないため配線も簡
素化されチップサイズの縮小を図ることができる。
回路の構成図である。
である。
キャンパス用フリップフロップ回路の構成図である。
したスキャンパステスト回路の回路図である。
る。
を使用したスキャンパステスト回路の回路図である。
回路の一実施形態の構成図である。
ロックが遅れる場合)である。
ロックが早まる場合)である。
Claims (1)
- 【請求項1】 データ端に、モードセレクト信号に対応
してスキャンイン信号またはデータ信号を選択するセレ
クタを接続し、クロック端にクロック信号を入力して動
作する複数のフリップフロップを縦続接続し、シフトレ
ジスタ回路として動作させるスキャン方式を用いたテス
ト回路に構成できる半導体論理集積回路において、前記
スキャン方式を用いたテスト回路は、前記シフトレジス
タ回路内のそれぞれ前記セレクタのスキャンイン信号用
の入力端の前段に、前記クロック信号をゲートに入力す
るトランスファゲートとラッチ回路とを備えていること
を特徴とする半導体論理集積回路。
Priority Applications (2)
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- 1996-03-13 JP JP05588396A patent/JP3363691B2/ja not_active Expired - Fee Related
- 1996-12-24 US US08/772,850 patent/US5848075A/en not_active Expired - Lifetime
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