JP3275952B2 - ディジタル論理回路のテスト回路 - Google Patents
ディジタル論理回路のテスト回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はディジタル論理回路
（以下、論理回路と称する）に関し、特に論理回路の良
否を判定するためのテスト回路に関する。
（以下、論理回路と称する）に関し、特に論理回路の良
否を判定するためのテスト回路に関する。
【０００２】
【従来の技術】論理回路において、その動作が正常であ
るかをテストすることは重要である。
るかをテストすることは重要である。
【０００３】従来、論理回路のテストは一般的に、外部
からテストパタンを入力し、これに対する出力パタンを
解析することによって回路をテストする方法がとられて
いる。
からテストパタンを入力し、これに対する出力パタンを
解析することによって回路をテストする方法がとられて
いる。
【０００４】特に、半導体集積回路（以下、ＬＳＩと称
する）のテストにおいて、回路の状態を観測しようとす
るとき、最も簡単な方法は観測したい内部ノードを直接
外部ピンに接続することである。しかし、ＬＳＩのパッ
ケージにおいて入出力ピンの数は有限個であり、内部ノ
ードをすべて外部に取り出すのは不可能である。
する）のテストにおいて、回路の状態を観測しようとす
るとき、最も簡単な方法は観測したい内部ノードを直接
外部ピンに接続することである。しかし、ＬＳＩのパッ
ケージにおいて入出力ピンの数は有限個であり、内部ノ
ードをすべて外部に取り出すのは不可能である。
【０００５】そこで、内部ノードの観測性を高めるため
に、スキャンパス法が考えられている。
に、スキャンパス法が考えられている。
【０００６】図６に論理回路のテスト回路の第１従来例
として最も基本的なスキャンパス法を示す。これは回路
中のフリップフロップ（以下、ＦＦと称する）を図示の
ようにスキャンパスレジスタ２０１，２０２，２０３，
２０４に置き換え、直列に接続することで実現される。
スキャンパスレジスタ２０１，２０２，２０３，２０４
は図７に示すように、通常のＦＦが持つ、ＤＩ（データ
イン）、ＤＯ（データアウト）、ＣＫ（クロック）端子
以外に、ＴＳ（テスト）、ＳＩ（シフトイン）、ＳＯ
（シフトアウト）端子を持ち、マルチプレクサ２１０と
ＦＦ２１１とから構成されている。通常のモード時に
は、マルチプレクサ２１０はＤＩを出力し、スキャンパ
スレジスタは通常のＦＦとして機能する。テストモード
になるとマルチプレクサ２１０はＳＩを出力し、図６に
示すようにスキャンパスレジスタ２０１，２０２，２０
３，２０４のＳＩ，ＳＯ端子を直列接続することで、ス
キャンパスレジスタはシフトレジスタとして機能する。
スキャンパスレジスタの最終段２０４のＳＯ端子を観測
点として、外部端子であるＳＨＩＦＴＯＵＴ端子２０５
に出力し、テストモードにおいて、クロックをスキャン
パスレジスタに入力することにより、内部のＦＦの値を
順次、観測することができる。
として最も基本的なスキャンパス法を示す。これは回路
中のフリップフロップ（以下、ＦＦと称する）を図示の
ようにスキャンパスレジスタ２０１，２０２，２０３，
２０４に置き換え、直列に接続することで実現される。
スキャンパスレジスタ２０１，２０２，２０３，２０４
は図７に示すように、通常のＦＦが持つ、ＤＩ（データ
イン）、ＤＯ（データアウト）、ＣＫ（クロック）端子
以外に、ＴＳ（テスト）、ＳＩ（シフトイン）、ＳＯ
（シフトアウト）端子を持ち、マルチプレクサ２１０と
ＦＦ２１１とから構成されている。通常のモード時に
は、マルチプレクサ２１０はＤＩを出力し、スキャンパ
スレジスタは通常のＦＦとして機能する。テストモード
になるとマルチプレクサ２１０はＳＩを出力し、図６に
示すようにスキャンパスレジスタ２０１，２０２，２０
３，２０４のＳＩ，ＳＯ端子を直列接続することで、ス
キャンパスレジスタはシフトレジスタとして機能する。
スキャンパスレジスタの最終段２０４のＳＯ端子を観測
点として、外部端子であるＳＨＩＦＴＯＵＴ端子２０５
に出力し、テストモードにおいて、クロックをスキャン
パスレジスタに入力することにより、内部のＦＦの値を
順次、観測することができる。
【０００７】また、図８にテスト回路の第２従来例を示
す。
す。
【０００８】第２従来例の構成は、第１従来例と同様、
回路中のＦＦをスキャンパスレジスタ３０１，３０２，
３０３，３０４に置き換え、直列に接続することで、実
現できる。
回路中のＦＦをスキャンパスレジスタ３０１，３０２，
３０３，３０４に置き換え、直列に接続することで、実
現できる。
【０００９】スキャンパスレジスタ３０１，３０２，３
０３，３０４は、図９に示すように、第１のＦＦ３１１
と第２のＦＦ３１０とマルチプレクサ３１２および３１
３とから構成されている。スキャンパスレジスタにおい
て、論理回路の状態を記憶する第１のＦＦ３１１はＤＩ
データを記憶してＤＯに出力する。第２のＦＦ３１０は
ＴＳがアクティブのとき、ＳＩのデータを記憶する。マ
ルチプレクサ３１２はＦＦ３１０のＱ端子のデータがア
クティブのときに、ＦＦ３１１のＱ端子のデータを出力
し、インアクティブのときＳＩを出力する。マルチプレ
クサ３１３はＴＳがアクティブのときＦＦ３１０のＱ端
子のデータをＳＯに出力し、インアクティブのときマル
チプレクサ３１２の出力をＳＯに出力する。
０３，３０４は、図９に示すように、第１のＦＦ３１１
と第２のＦＦ３１０とマルチプレクサ３１２および３１
３とから構成されている。スキャンパスレジスタにおい
て、論理回路の状態を記憶する第１のＦＦ３１１はＤＩ
データを記憶してＤＯに出力する。第２のＦＦ３１０は
ＴＳがアクティブのとき、ＳＩのデータを記憶する。マ
ルチプレクサ３１２はＦＦ３１０のＱ端子のデータがア
クティブのときに、ＦＦ３１１のＱ端子のデータを出力
し、インアクティブのときＳＩを出力する。マルチプレ
クサ３１３はＴＳがアクティブのときＦＦ３１０のＱ端
子のデータをＳＯに出力し、インアクティブのときマル
チプレクサ３１２の出力をＳＯに出力する。
【００１０】以下に図８の従来例の動作について図１０
のタイミングチャートを参照して説明する。
のタイミングチャートを参照して説明する。
【００１１】図８は内部に４個のスキャンレジスタ３０
１，３０２，３０３，３０４を持つ回路の例である。
今、スキャンレジスタ３０３のＤＯのデータを外部から
観測する場合を考える。
１，３０２，３０３，３０４を持つ回路の例である。
今、スキャンレジスタ３０３のＤＯのデータを外部から
観測する場合を考える。
【００１２】図１０に示すようにＴＥＳＴ端子８１をア
クティブするのと同時に１クロック間ＳＨＩＦＴＩＮ端
子をアクティブする。（ただし、すべての第２のＦＦ３
１０はリセットされているものとする。）シフト動作に
より、観測したいスキャンレジスタ３０３の第２のＦＦ
３１０がセットされるまでＴＥＳＴ端子８１をアクティ
ブ（この場合は３クロック。）に保つ。以上の作業によ
り、スキャンレジスタ３０１，３０２，３０３，３０４
中の第２のＦＦ３１０のみがセットされた状態になり、
また選択されたことになる。
クティブするのと同時に１クロック間ＳＨＩＦＴＩＮ端
子をアクティブする。（ただし、すべての第２のＦＦ３
１０はリセットされているものとする。）シフト動作に
より、観測したいスキャンレジスタ３０３の第２のＦＦ
３１０がセットされるまでＴＥＳＴ端子８１をアクティ
ブ（この場合は３クロック。）に保つ。以上の作業によ
り、スキャンレジスタ３０１，３０２，３０３，３０４
中の第２のＦＦ３１０のみがセットされた状態になり、
また選択されたことになる。
【００１３】ＴＥＳＴ端子８１をインアクティブしたと
ころで、テストしたいプログラム、パタン等を回路に入
力する。このときスキャンレジスタ３０３のＳＯには観
測しようとするスキャンレジスタ３０３のＤＯと等しい
データが出力される。また、スキャンレジスタ３０４の
ＳＯはスキャンレジスタ３０４のＳＩと等しい値が出力
されるため、ＳＨＩＦＴＯＵＴ端子８２でスキャンレジ
スタ３０３のＤＯの値を観測することができる。
ころで、テストしたいプログラム、パタン等を回路に入
力する。このときスキャンレジスタ３０３のＳＯには観
測しようとするスキャンレジスタ３０３のＤＯと等しい
データが出力される。また、スキャンレジスタ３０４の
ＳＯはスキャンレジスタ３０４のＳＩと等しい値が出力
されるため、ＳＨＩＦＴＯＵＴ端子８２でスキャンレジ
スタ３０３のＤＯの値を観測することができる。
【００１４】他のスキャンレジスタのデータを観測する
ときも同様に観測したいスキャンレジスタの第２のＦＦ
をセットすることで、実現できる。
ときも同様に観測したいスキャンレジスタの第２のＦＦ
をセットすることで、実現できる。
【００１５】
【発明が解決しようとする課題】上述した従来のテスト
回路は、図８で示すスキャンパス法では、テストモード
においては、内部のＦＦはシフトレジスタ動作をしてい
るため、すべてのＦＦのデータを出力端子へ出力するま
で、プログラムの実行を停止しなければならず、スキャ
ンデータのビット数、および入力するテストのパターン
数等が増大すればするほど、テストタイムも増大すると
いう欠点がある。
回路は、図８で示すスキャンパス法では、テストモード
においては、内部のＦＦはシフトレジスタ動作をしてい
るため、すべてのＦＦのデータを出力端子へ出力するま
で、プログラムの実行を停止しなければならず、スキャ
ンデータのビット数、および入力するテストのパターン
数等が増大すればするほど、テストタイムも増大すると
いう欠点がある。
【００１６】また、図８の方法では、リアルタイムに論
理回路動作のテストを行うことが可能であるが、１つの
スキャン回路で１ビットだけのみしか観測できないとい
う欠点がある。
理回路動作のテストを行うことが可能であるが、１つの
スキャン回路で１ビットだけのみしか観測できないとい
う欠点がある。
【００１７】本発明の目的は、論理回路の良否を判定す
るためのテストを行う際、すべてのスキャンデータの結
果を出力端子に反映させ、さらに、テストタイムの増加
を防ぐ論理回路のテスト回路を提供することである。
るためのテストを行う際、すべてのスキャンデータの結
果を出力端子に反映させ、さらに、テストタイムの増加
を防ぐ論理回路のテスト回路を提供することである。
【００１８】
【課題を解決するための手段】本発明のディジタル論理
回路のテスト回路は、被テスト論理回路の複数の出力信
号を各々対応するレジスタでラッチし、ラッチした信号
をクロック信号により１ビット毎に次段のレジスタに出
力し最終段のＳＨＩＦＴ ＯＵＴ端子の出力信号を正し
い値と比較することでディジタル論理回路の良否を判定
するテスト回路において、ＳＨＩＦＴ ＩＮ端子のある
レジスタの場合は、前記ラッチした信号と前記ＳＨＩＦ
Ｔ ＩＮ端子の入力信号との論理演算を行い、又前段に
レジスタがある場合は、前記ラッチした信号と前段レジ
スタの論理演算手段の出力信号との論理演算を行い、前
記ラッチした信号にかえて前記演算結果を次段のレジス
タに出力し、最終段のＳＨＩＦＴ ＯＵＴ端子の出力信
号で全レジスタの値を用いて論理演算された信号をシリ
アル出力する。
回路のテスト回路は、被テスト論理回路の複数の出力信
号を各々対応するレジスタでラッチし、ラッチした信号
をクロック信号により１ビット毎に次段のレジスタに出
力し最終段のＳＨＩＦＴ ＯＵＴ端子の出力信号を正し
い値と比較することでディジタル論理回路の良否を判定
するテスト回路において、ＳＨＩＦＴ ＩＮ端子のある
レジスタの場合は、前記ラッチした信号と前記ＳＨＩＦ
Ｔ ＩＮ端子の入力信号との論理演算を行い、又前段に
レジスタがある場合は、前記ラッチした信号と前段レジ
スタの論理演算手段の出力信号との論理演算を行い、前
記ラッチした信号にかえて前記演算結果を次段のレジス
タに出力し、最終段のＳＨＩＦＴ ＯＵＴ端子の出力信
号で全レジスタの値を用いて論理演算された信号をシリ
アル出力する。
【００１９】Ｎを２以上の整数として、被テスト論理回
路の出力データを保持する第１の保持手段と、第１の保
持手段に対応して設けられた第２の保持手段と、第１の
保持手段および第２の保持手段の出力信号を入力として
演算を行う演算手段とを含むＮ個の第１の回路を有し、
Ｍを１以上、Ｎ−１以下の整数として、Ｍ番目の第１の
回路の演算手段の出力信号をＭ＋１番目の第１の回路の
第２の保持手段の入力信号とすることによって、Ｎ個の
第１の回路が直列に接続され、１番目の第１の回路の第
２の保持手段の入力信号を任意の固定値とし、システム
クロック周期毎に出力される前記被テスト論理回路の出
力信号をもとに、前記クロック周期毎に演算を行いなが
らシフト動作を繰返してＮ番目の第１の回路の演算手段
の演算結果を観測用外部端子に出力するものを含む。
路の出力データを保持する第１の保持手段と、第１の保
持手段に対応して設けられた第２の保持手段と、第１の
保持手段および第２の保持手段の出力信号を入力として
演算を行う演算手段とを含むＮ個の第１の回路を有し、
Ｍを１以上、Ｎ−１以下の整数として、Ｍ番目の第１の
回路の演算手段の出力信号をＭ＋１番目の第１の回路の
第２の保持手段の入力信号とすることによって、Ｎ個の
第１の回路が直列に接続され、１番目の第１の回路の第
２の保持手段の入力信号を任意の固定値とし、システム
クロック周期毎に出力される前記被テスト論理回路の出
力信号をもとに、前記クロック周期毎に演算を行いなが
らシフト動作を繰返してＮ番目の第１の回路の演算手段
の演算結果を観測用外部端子に出力するものを含む。
【００２０】
【００２１】前記第１、第２の保持手段がともにフリッ
プフロップであり、前記演算手段が排他的論理和であっ
てもよい。
プフロップであり、前記演算手段が排他的論理和であっ
てもよい。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２３】図１は本発明の論理回路のテスト回路の一
実施形態の回路図、図２は図１のレジスタ１０１，１０
２，１０３，１０４の回路図、図３は図１のテスト回路
の動作を示すタイミングチャート図、図４は図３のＤＩ
にある任意のデータを入力した場合のタイミングチャー
ト図、図５は図４のＤＩにある任意の故障データが入力
された場合のタイミングチャート図である。
実施形態の回路図、図２は図１のレジスタ１０１，１０
２，１０３，１０４の回路図、図３は図１のテスト回路
の動作を示すタイミングチャート図、図４は図３のＤＩ
にある任意のデータを入力した場合のタイミングチャー
ト図、図５は図４のＤＩにある任意の故障データが入力
された場合のタイミングチャート図である。
【００２４】この実施形態のテスト回路は、ｍ（ｍは自
然数）ビットの入力端子１とｎ（ｎは自然数）ビットの
出力端子２を持ち、論理回路部３および４と、レジスタ
１０１，１０２，１０３および１０４とから構成されて
いる。レジスタ１０１，１０２，１０３および１０４は
それぞれＣＫ端子によってクロック（ＣＬＯＣＫ）端子
５に接続され、また、ＳＩ，ＳＯ端子によって直列接続
されている。レジスタ１０１の端子ＳＩはＳＨＩＦＴＩ
Ｎ端子６に接続されＬ（ロウ）が入力されている。レジ
スタ１０４のＳＯ端子は外部端子であるＳＨＩＦＴＯＵ
Ｔ端子７に接続されている。
然数）ビットの入力端子１とｎ（ｎは自然数）ビットの
出力端子２を持ち、論理回路部３および４と、レジスタ
１０１，１０２，１０３および１０４とから構成されて
いる。レジスタ１０１，１０２，１０３および１０４は
それぞれＣＫ端子によってクロック（ＣＬＯＣＫ）端子
５に接続され、また、ＳＩ，ＳＯ端子によって直列接続
されている。レジスタ１０１の端子ＳＩはＳＨＩＦＴＩ
Ｎ端子６に接続されＬ（ロウ）が入力されている。レジ
スタ１０４のＳＯ端子は外部端子であるＳＨＩＦＴＯＵ
Ｔ端子７に接続されている。
【００２５】レジスタ１０１，１０２，１０３および１
０４は図２に示すように、第１のＦＦ１１１と第２のＦ
Ｆ１１０と排他的論理和１１２とからなる共通した構成
をもっている。
０４は図２に示すように、第１のＦＦ１１１と第２のＦ
Ｆ１１０と排他的論理和１１２とからなる共通した構成
をもっている。
【００２６】第１のＦＦ１１１は論理回路部３の状態を
記憶するＦＦで、ＤＩのデータを記憶しＤＯに出力す
る。第２のＦＦ１１０はＳＩのデータを記憶する。排他
的論理和１１２はＦＦ１１０とＦＦ１１１を入力し、Ｓ
Ｏに結果を出力する。
記憶するＦＦで、ＤＩのデータを記憶しＤＯに出力す
る。第２のＦＦ１１０はＳＩのデータを記憶する。排他
的論理和１１２はＦＦ１１０とＦＦ１１１を入力し、Ｓ
Ｏに結果を出力する。
【００２７】以下、図３のタイミングチャートにより、
このテスト回路の動作を説明する。
このテスト回路の動作を説明する。
【００２８】論理回路部３より出力され、レジスタ１０
１，１０２，１０３，１０４の第１のＦＦ１１１に記憶
されたデータをそれぞれＤＩ１，ＤＩ２，ＤＩ３，ＤＩ
４とし、排他的論理和１１２で演算を行ったデータをそ
れぞれＥＯＲ１，ＥＯＲ２，ＥＯＲ３，ＥＯＲ４とし、
および演算結果を記憶する第２のＦＦ１１０のデータを
それぞれＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４で表す。
１，１０２，１０３，１０４の第１のＦＦ１１１に記憶
されたデータをそれぞれＤＩ１，ＤＩ２，ＤＩ３，ＤＩ
４とし、排他的論理和１１２で演算を行ったデータをそ
れぞれＥＯＲ１，ＥＯＲ２，ＥＯＲ３，ＥＯＲ４とし、
および演算結果を記憶する第２のＦＦ１１０のデータを
それぞれＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４で表す。
【００２９】今、ある任意の時間をｔとすると、時間ｔ
時のＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４はそれぞれ、ＳＯ
１は、時間（ｔ−１）のＤＩ１と０の排他的論理和、Ｓ
Ｏ２は、時間（ｔ−１）のＳＯ１と時間（ｔ−１）のＤ
Ｉ２の排他的論理和、ＳＯ３は、時間（ｔ−１）のＳＯ
２と時間（ｔ−１）のＤＩ３の排他的論理和、ＳＯ４
は、時間（ｔ−１）のＳＯ３と時間（ｔ−１）のＤＩ４
の排他的論理和を出力している。
時のＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４はそれぞれ、ＳＯ
１は、時間（ｔ−１）のＤＩ１と０の排他的論理和、Ｓ
Ｏ２は、時間（ｔ−１）のＳＯ１と時間（ｔ−１）のＤ
Ｉ２の排他的論理和、ＳＯ３は、時間（ｔ−１）のＳＯ
２と時間（ｔ−１）のＤＩ３の排他的論理和、ＳＯ４
は、時間（ｔ−１）のＳＯ３と時間（ｔ−１）のＤＩ４
の排他的論理和を出力している。
【００３０】上述した内容を式にすると次の通りに表す
ことができる。（以下、排他的論理和を表す記号は＾で
示す。） ＳＯ１（ｔ）＝ＤＩ１（ｔ−１）＾０ ＳＯ２（ｔ）＝ＤＩ２（ｔ−１）＾ＳＯ１（ｔ−１） ＳＯ３（ｔ）＝ＤＩ３（ｔ−１）＾ＳＯ２（ｔ−１） ＳＯ４（ｔ）＝ＤＩ４（ｔ−１）＾ＳＯ３（ｔ−１） また、上記演算式は、 ＳＯ１（ｔ）＝ＤＩ１（ｔ−１）＾０ ＳＯ２（ｔ）＝ＤＩ１（ｔ−２）＾ＤＩ２（ｔ−１）＾０ ＳＯ３（ｔ）＝ＤＩ１（ｔ−３）＾ＤＩ２（ｔ−２）＾ＤＩ３（ｔ−１）＾ ０ ＳＯ４（ｔ）＝ＤＩ１（ｔ−４）＾ＤＩ２（ｔ−３）＾ＤＩ３（ｔ−２）＾ ＤＩ４（ｔ−１）＾０ で表すこともできる。
ことができる。（以下、排他的論理和を表す記号は＾で
示す。） ＳＯ１（ｔ）＝ＤＩ１（ｔ−１）＾０ ＳＯ２（ｔ）＝ＤＩ２（ｔ−１）＾ＳＯ１（ｔ−１） ＳＯ３（ｔ）＝ＤＩ３（ｔ−１）＾ＳＯ２（ｔ−１） ＳＯ４（ｔ）＝ＤＩ４（ｔ−１）＾ＳＯ３（ｔ−１） また、上記演算式は、 ＳＯ１（ｔ）＝ＤＩ１（ｔ−１）＾０ ＳＯ２（ｔ）＝ＤＩ１（ｔ−２）＾ＤＩ２（ｔ−１）＾０ ＳＯ３（ｔ）＝ＤＩ１（ｔ−３）＾ＤＩ２（ｔ−２）＾ＤＩ３（ｔ−１）＾ ０ ＳＯ４（ｔ）＝ＤＩ１（ｔ−４）＾ＤＩ２（ｔ−３）＾ＤＩ３（ｔ−２）＾ ＤＩ４（ｔ−１）＾０ で表すこともできる。
【００３１】ここで、ＳＨＩＦＴＯＵＴ端子７はＳＯ４
（ｔ）と同値であるので、つまり、ＳＨＩＦＴＯＵＴ端
子７からは、時間（ｔ−４）のＤＩ１と時間（ｔ−３）
のＤＩ２と時間（ｔ−２）のＤＩ３と時間（ｔ−１）の
ＤＩ４と０との排他的論理和演算を行ったデータを出力
することができ、また、最大でも４クロック分しか遅れ
ていない（ｎビット構成の場合はｎｔ分の遅れ。）ＤＩ
のデータから生成された演算結果データをＳＨＩＦＴＯ
ＵＴ端子７から観測できるため、ほぼリアルタイムのテ
スト実行が可能であることがわかる。
（ｔ）と同値であるので、つまり、ＳＨＩＦＴＯＵＴ端
子７からは、時間（ｔ−４）のＤＩ１と時間（ｔ−３）
のＤＩ２と時間（ｔ−２）のＤＩ３と時間（ｔ−１）の
ＤＩ４と０との排他的論理和演算を行ったデータを出力
することができ、また、最大でも４クロック分しか遅れ
ていない（ｎビット構成の場合はｎｔ分の遅れ。）ＤＩ
のデータから生成された演算結果データをＳＨＩＦＴＯ
ＵＴ端子７から観測できるため、ほぼリアルタイムのテ
スト実行が可能であることがわかる。
【００３２】次に、ＤＩに任意のあるデータを入力した
一例を考察してみる。図４にその場合のタイミングチャ
ートを示す。
一例を考察してみる。図４にその場合のタイミングチャ
ートを示す。
【００３３】前述したように、ＳＯ４からは、図の○印
しで示されているデータによって、 ＤＩ１（ｔ−４）＾ＤＩ２（ｔ−３）＾ＤＩ３（ｔ−２）＾ＤＩ４（ｔ−１）＾ ０ で表すことのできるデータが出力されていることがわか
る。ここで、ＳＯ４から出力されるべきデータ値は、Ｄ
Ｉ１、ＤＩ２、ＤＩ３、ＤＩ４のデータ値から設計上定
まるので、観測されるＳＯ４の値をこれを比較すること
で論理回路動作の正否を判定することができる。
しで示されているデータによって、 ＤＩ１（ｔ−４）＾ＤＩ２（ｔ−３）＾ＤＩ３（ｔ−２）＾ＤＩ４（ｔ−１）＾ ０ で表すことのできるデータが出力されていることがわか
る。ここで、ＳＯ４から出力されるべきデータ値は、Ｄ
Ｉ１、ＤＩ２、ＤＩ３、ＤＩ４のデータ値から設計上定
まるので、観測されるＳＯ４の値をこれを比較すること
で論理回路動作の正否を判定することができる。
【００３４】また、ＤＩに誤ったデータが記憶された場
合の一例について考察する。
合の一例について考察する。
【００３５】図５は図４のタイミングチャートに点線で
示すように誤ったデータが記憶されたとすると、ＳＯ４
からも図４のＳＯ４とは異なったデータが出力されてい
ることがわかり、つまり、論理回路部が誤ったデータを
出力した場合、ＳＨＩＦＴＯＵＴ端子７から論理回路の
正否を容易に判断できることがわかる。
示すように誤ったデータが記憶されたとすると、ＳＯ４
からも図４のＳＯ４とは異なったデータが出力されてい
ることがわかり、つまり、論理回路部が誤ったデータを
出力した場合、ＳＨＩＦＴＯＵＴ端子７から論理回路の
正否を容易に判断できることがわかる。
【００３６】この実施形態の論理回路のテスト回路は、
内部のレジスタの正否を容易に外部端子に出力できるの
で、論理回路のＬＳＩの良／不良や故障の有無を容易に
発見することができる。また、論理回路部の基準クロッ
ク周期毎に演算を行いながら出力端子に伝達するので、
プログラムを中断することなく、ほぼリアルタイムにデ
ータの観測を行えるため、テストパターンの削減および
テストタイムの短縮が計れ、効率のよいテストを行うこ
とができる。
内部のレジスタの正否を容易に外部端子に出力できるの
で、論理回路のＬＳＩの良／不良や故障の有無を容易に
発見することができる。また、論理回路部の基準クロッ
ク周期毎に演算を行いながら出力端子に伝達するので、
プログラムを中断することなく、ほぼリアルタイムにデ
ータの観測を行えるため、テストパターンの削減および
テストタイムの短縮が計れ、効率のよいテストを行うこ
とができる。
【００３７】
【発明の効果】以上説明したように、第１の保持手段と
第２の保持手段の出力信号を入力して演算を行う演算手
段を含むＮ個の回路を設けることにより、論理回路の動
作の正否が外部端子に出力されるので、ＬＳＩ等の良／
不良や故障の有無が容易に発見でき、また、基準クロッ
ク周期毎に演算を行いながら正否を外部端子に伝達する
ので、プログラムを中断することなく、ほぼリアルタイ
ムにデータの観測ができ、テストパターンの削減および
テスト時間の短縮が計れて、テスト効率が向上するとい
う効果ある。
第２の保持手段の出力信号を入力して演算を行う演算手
段を含むＮ個の回路を設けることにより、論理回路の動
作の正否が外部端子に出力されるので、ＬＳＩ等の良／
不良や故障の有無が容易に発見でき、また、基準クロッ
ク周期毎に演算を行いながら正否を外部端子に伝達する
ので、プログラムを中断することなく、ほぼリアルタイ
ムにデータの観測ができ、テストパターンの削減および
テスト時間の短縮が計れて、テスト効率が向上するとい
う効果ある。
【図１】本発明の論理回路のテスト回路の一実施形態の
回路図である。
回路図である。
【図２】図１のレジスタ１０１，１０２，１０３，１０
４の回路図である。
４の回路図である。
【図３】図１のテスト回路の動作を示すタイムチャート
図である。
図である。
【図４】図３のＤＩにある任意のデータを入力した場合
のタイミングチャート図である。
のタイミングチャート図である。
【図５】図４のＤＩにある任意の故障データが入力され
た場合のタイミングチャート図である。
た場合のタイミングチャート図である。
【図６】論理回路のテスト回路の第１従来例の回路図で
ある。
ある。
【図７】図６のスキャンパスレジスタ２０１，２０２，
２０３，２０４の回路図である。
２０３，２０４の回路図である。
【図８】論理回路のテスト回路の第２従来例の回路図で
ある。
ある。
【図９】図８のスキャンレジスタ３０１，３０２，３０
３，３０４の回路図である。
３，３０４の回路図である。
【図１０】図８のテスト回路の動作を示すタイミングチ
ャート図である。
ャート図である。
１ 入力端子 ２ 出力端子 ３，４ 論理回路部 ５ ＣＬＯＣＫ端子 ６ ＳＨＩＦＴＩＮ端子 ７ ＳＨＩＦＴＯＵＴ端子 １０１，１０２，１０３，１０４ レジスタ １１０ 第２のＦＦ １１１ 第１のＦＦ １１２ 排他的論理和 ＤＩ１，ＤＩ２，ＤＩ３，ＤＩ４ 第１のＦＦに記憶
されたデータ ＥＯＲ１，ＥＯＲ２，ＥＯＲ３，ＥＯＲ４ 排他的論
理和で演算されたデータ ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４ 第２のＦＦに記憶
されたデータ
されたデータ ＥＯＲ１，ＥＯＲ２，ＥＯＲ３，ＥＯＲ４ 排他的論
理和で演算されたデータ ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４ 第２のＦＦに記憶
されたデータ
Claims (3)
- 【請求項１】 被テスト論理回路の複数の出力信号を各
々対応するレジスタでラッチし、ラッチした信号をクロ
ック信号により１ビット毎に次段のレジスタに出力し最
終段のＳＨＩＦＴ ＯＵＴ端子の出力信号を正しい値と
比較することでディジタル論理回路の良否を判定するテ
スト回路において、 ＳＨＩＦＴ ＩＮ端子のあるレジスタの場合は、前記ラ
ッチした信号と前記ＳＨＩＦＴ ＩＮ端子の入力信号と
の論理演算を行い、又前段にレジスタがある場合は、前
記ラッチした信号と前段レジスタの論理演算手段の出力
信号との論理演算を行い、前記ラッチした信号にかえて
前記演算結果を次段のレジスタに出力し、最終段のＳＨ
ＩＦＴ ＯＵＴ端子の出力信号で全レジスタの値を用い
て論理演算された信号をシリアル出力することを特徴と
するディジタル論理回路のテスト回路。 - 【請求項２】 Ｎを２以上の整数として、被テスト論理
回路の出力データを保持する第１の保持手段と、第１の
保持手段に対応して設けられた第２の保持手段と、第１
の保持手段および第２の保持手段の出力信号を入力とし
て演算を行う演算手段とを含むＮ個の第１の回路を有
し、 Ｍを１以上、Ｎ−１以下の整数として、Ｍ番目の第１の
回路の演算手段の出力信号をＭ＋１番目の第１の回路の
第２の保持手段の入力信号とすることによって、Ｎ個の
第１の回路が直列に接続され、１番目の第１の回路の第
２の保持手段の入力信号を任意の固定値とし、システム
クロック周期毎に出力される前記被テスト論理回路の出
力信号をもとに、前記クロック周期毎に演算を行いなが
らシフト動作を繰返してＮ番目の第１の回路の演算手段
の演算結果をＳＨＩＦＴ ＯＵＴ端子に出力する請求項
１記載のディジタル論理回路のテスト回路。 - 【請求項３】 前記第１、第２の保持手段がともにフリ
ップフロップであり、前記演算手段が排他的論理和であ
る請求項２記載のディジタル論理回路のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14922397A JP3275952B2 (ja) | 1997-06-06 | 1997-06-06 | ディジタル論理回路のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14922397A JP3275952B2 (ja) | 1997-06-06 | 1997-06-06 | ディジタル論理回路のテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10339762A JPH10339762A (ja) | 1998-12-22 |
| JP3275952B2 true JP3275952B2 (ja) | 2002-04-22 |
Family
ID=15470560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14922397A Expired - Fee Related JP3275952B2 (ja) | 1997-06-06 | 1997-06-06 | ディジタル論理回路のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3275952B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001013219A (ja) | 1999-07-02 | 2001-01-19 | Mitsubishi Electric Corp | 半導体装置 |
| US8441277B2 (en) | 2007-12-28 | 2013-05-14 | Nec Corporation | Semiconductor testing device, semiconductor device, and testing method |
-
1997
- 1997-06-06 JP JP14922397A patent/JP3275952B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10339762A (ja) | 1998-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |