JP2001013219A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001013219A JP2001013219A JP11188916A JP18891699A JP2001013219A JP 2001013219 A JP2001013219 A JP 2001013219A JP 11188916 A JP11188916 A JP 11188916A JP 18891699 A JP18891699 A JP 18891699A JP 2001013219 A JP2001013219 A JP 2001013219A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 いずれか１つのロジックブロックが活性化し
ない場合でも、それ以降のＦ／Ｆの出力が停止すること
がない半導体装置を得ることである。 【解決手段】 一方のロジックブロック３１の出力信号
及びバーンイン入力信号を与えることにより、他方のロ
ジックブロック３４を活性化するＸＯＲ回路２１を備え
るバーンインテスト回路を構成する。
ない場合でも、それ以降のＦ／Ｆの出力が停止すること
がない半導体装置を得ることである。 【解決手段】 一方のロジックブロック３１の出力信号
及びバーンイン入力信号を与えることにより、他方のロ
ジックブロック３４を活性化するＸＯＲ回路２１を備え
るバーンインテスト回路を構成する。
Description
【０００１】
【発明の属する技術分野】この発明はバーンインテスト
を効率良く行うことが可能な半導体装置に関するもので
ある。
を効率良く行うことが可能な半導体装置に関するもので
ある。
【０００２】
【従来の技術】図８は、例えば特開平７−９８３５８号
公報に記載の、従来のバーンインテストを行うための半
導体装置の構成を示す図である。図８を参照して、この
従来の半導体装置は４つのフリップフロップ（以下Ｆ／
Ｆと示す）１０００〜４０００からなるシリアルテスト
回路に帰還ループが設けられて、バーンインテスト時に
テストデータを生成する回路を備えて構成されている。
各々のＦ／Ｆ１０００〜４０００はお互いのシリアル入
力端子ＳＩとシリアル出力端子ＳＯとが接続されて直列
接続されている。
公報に記載の、従来のバーンインテストを行うための半
導体装置の構成を示す図である。図８を参照して、この
従来の半導体装置は４つのフリップフロップ（以下Ｆ／
Ｆと示す）１０００〜４０００からなるシリアルテスト
回路に帰還ループが設けられて、バーンインテスト時に
テストデータを生成する回路を備えて構成されている。
各々のＦ／Ｆ１０００〜４０００はお互いのシリアル入
力端子ＳＩとシリアル出力端子ＳＯとが接続されて直列
接続されている。
【０００３】また、Ｆ／Ｆ１０００〜４０００は入力Ｃ
Ｐが“１”、入力Ａが“０”、Ｂが“１”のシリアルモ
ードでシリアル入力端子ＳＩに与えられたデータがシリ
アル出力端子ＳＯと出力端子Ｑとにそのまま出力され
る。入力ＴＥＳＴを“０”にすると最終段のＦ／Ｆ４０
００のシリアル出力端子ＳＯからの出力は、帰還ループ
を介して反転されて初段のＦ／Ｆ１０００のシリアル入
力に与えられる。即ち、シリアルモード状態で入力ＴＥ
ＳＴを“０”にすると４つのＦ／Ｆ１０００〜４０００
の閉ループ内で“０”と“１”が交互に出力される。
Ｐが“１”、入力Ａが“０”、Ｂが“１”のシリアルモ
ードでシリアル入力端子ＳＩに与えられたデータがシリ
アル出力端子ＳＯと出力端子Ｑとにそのまま出力され
る。入力ＴＥＳＴを“０”にすると最終段のＦ／Ｆ４０
００のシリアル出力端子ＳＯからの出力は、帰還ループ
を介して反転されて初段のＦ／Ｆ１０００のシリアル入
力に与えられる。即ち、シリアルモード状態で入力ＴＥ
ＳＴを“０”にすると４つのＦ／Ｆ１０００〜４０００
の閉ループ内で“０”と“１”が交互に出力される。
【０００４】このような“０”と“１”の値はバーンイ
ンテストの活性化信号としてそれぞれのＦ／Ｆ１０００
〜４０００に接続されて被テスト回路となるＬｏｇｉｃ
Ｂｌｏｃｋ（以下ロジックブロックと示す）５０００
〜７０００に与えられ、それぞれのロジックブロック５
０００〜７０００が活性化される。
ンテストの活性化信号としてそれぞれのＦ／Ｆ１０００
〜４０００に接続されて被テスト回路となるＬｏｇｉｃ
Ｂｌｏｃｋ（以下ロジックブロックと示す）５０００
〜７０００に与えられ、それぞれのロジックブロック５
０００〜７０００が活性化される。
【０００５】これにより、外部からクロック信号を供給
することなくロジックブロックを活性化してバーンイン
テストを行うことが可能である。
することなくロジックブロックを活性化してバーンイン
テストを行うことが可能である。
【０００６】
【発明が解決しようとする課題】以上説明した従来の半
導体装置でのバーンインテストは、それぞれのロジック
ブロック５０００〜７０００が活性化されることが前提
であり、もしいずれか１つのロジックブロックが活性化
しない場合、それ以降のＦ／Ｆの出力Ｑが停止する可能
性がある。
導体装置でのバーンインテストは、それぞれのロジック
ブロック５０００〜７０００が活性化されることが前提
であり、もしいずれか１つのロジックブロックが活性化
しない場合、それ以降のＦ／Ｆの出力Ｑが停止する可能
性がある。
【０００７】また、どのロジックブロックに不具合が存
在するのかを特定することが困難である。
在するのかを特定することが困難である。
【０００８】さらに、効率の良いバーンインテストを行
うことが可能な半導体装置を得るには、バーンイン装置
の制約（バーンイン装置のドライバ数あるいはパターン
長）も考慮して、できるだけ少ないバーンインテスト端
子数でロジックブロックの全てのノードに電圧ストレス
を与える必要がある。
うことが可能な半導体装置を得るには、バーンイン装置
の制約（バーンイン装置のドライバ数あるいはパターン
長）も考慮して、できるだけ少ないバーンインテスト端
子数でロジックブロックの全てのノードに電圧ストレス
を与える必要がある。
【０００９】しかし、半導体装置内部の入力端子数に比
べ、バーンイン装置のドライバ数には限りがあり、半導
体装置のロジックブロックに任意のデータを自由な組み
合わせで入力することができず、全てのノードを反転さ
せることは困難であるという問題点が存在する。
べ、バーンイン装置のドライバ数には限りがあり、半導
体装置のロジックブロックに任意のデータを自由な組み
合わせで入力することができず、全てのノードを反転さ
せることは困難であるという問題点が存在する。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、フリップフロップに接続されて被テスト回路とな
る複数のロジックブロックからなるバーンインテスト回
路を設ける半導体装置において、一方のロジックブロッ
クの出力信号及びバーンイン入力信号を与えることによ
り、他方のロジックブロックを活性化する排他的論理和
回路を備えるものである。
置は、フリップフロップに接続されて被テスト回路とな
る複数のロジックブロックからなるバーンインテスト回
路を設ける半導体装置において、一方のロジックブロッ
クの出力信号及びバーンイン入力信号を与えることによ
り、他方のロジックブロックを活性化する排他的論理和
回路を備えるものである。
【００１１】また、請求項１記載の半導体装置におい
て、フリップフロップはデータ入力端子及びセレクタバ
ーンイン信号が入力されるセレクタバーンイン端子を有
する第１の論理回路と、セレクタバーンイン端子に接続
されるインバータ回路と、シリアル入力端子及びインバ
ータ回路によって反転される信号が入力される端子を有
する第２の論理回路と、第１の論理回路及び第２の論理
回路の出力端子が接続される第３の論理回路と、第３の
論理回路の出力端子がデータ入力端子に接続され、クロ
ック入力信号が入力されるクロック端子を設けるＤフリ
ップフロップとを備えるものである。
て、フリップフロップはデータ入力端子及びセレクタバ
ーンイン信号が入力されるセレクタバーンイン端子を有
する第１の論理回路と、セレクタバーンイン端子に接続
されるインバータ回路と、シリアル入力端子及びインバ
ータ回路によって反転される信号が入力される端子を有
する第２の論理回路と、第１の論理回路及び第２の論理
回路の出力端子が接続される第３の論理回路と、第３の
論理回路の出力端子がデータ入力端子に接続され、クロ
ック入力信号が入力されるクロック端子を設けるＤフリ
ップフロップとを備えるものである。
【００１２】また、請求項１記載の半導体装置におい
て、フリップフロップはクロック入力信号が入力される
クロック端子及び、その反転信号が入力される端子を有
し、データ入力端子に接続される第１のトランスファゲ
ート回路と、リセットバーンイン信号が入力されるリセ
ットバーンイン端子及び、第１のトランスファゲート回
路の出力端子に接続される第１の論理回路と、セットバ
ーンイン信号が入力されるセットバーンイン端子及び、
第１の論理回路の出力端子に接続される第２の論理回路
と、クロック端子及び、その反転信号が入力される端子
を有し、第１のトランスファゲート回路の出力端子及
び、第２の論理回路の出力端子に接続される第２のトラ
ンスファゲート回路と、クロック端子及び、その反転信
号が入力される端子を有し、第２の論理回路の出力端子
に接続される第３のトランスファゲート回路と、リセッ
トバーンイン端子及び、第３のトランスファゲート回路
の出力端子に接続される第３の論理回路と、セットバー
ンイン端子及び、第３の論理回路の出力端子に接続され
る第４の論理回路と、第３のトランスファゲート回路の
出力端子及び、第４の論理回路の出力端子に接続される
第４のトランスファゲート回路とを備えるものである。
て、フリップフロップはクロック入力信号が入力される
クロック端子及び、その反転信号が入力される端子を有
し、データ入力端子に接続される第１のトランスファゲ
ート回路と、リセットバーンイン信号が入力されるリセ
ットバーンイン端子及び、第１のトランスファゲート回
路の出力端子に接続される第１の論理回路と、セットバ
ーンイン信号が入力されるセットバーンイン端子及び、
第１の論理回路の出力端子に接続される第２の論理回路
と、クロック端子及び、その反転信号が入力される端子
を有し、第１のトランスファゲート回路の出力端子及
び、第２の論理回路の出力端子に接続される第２のトラ
ンスファゲート回路と、クロック端子及び、その反転信
号が入力される端子を有し、第２の論理回路の出力端子
に接続される第３のトランスファゲート回路と、リセッ
トバーンイン端子及び、第３のトランスファゲート回路
の出力端子に接続される第３の論理回路と、セットバー
ンイン端子及び、第３の論理回路の出力端子に接続され
る第４の論理回路と、第３のトランスファゲート回路の
出力端子及び、第４の論理回路の出力端子に接続される
第４のトランスファゲート回路とを備えるものである。
【００１３】さらに、請求項１記載の半導体装置におい
て、フリップフロップはリセットバーンイン信号が入力
されるリセットバーンイン端子及び、データ入力端子が
接続される第１の論理回路と、セットバーンイン信号が
入力されるセットバーンイン端子及び、第１の論理回路
の出力端子に接続される第２の論理回路と、クロック入
力信号が入力されるクロック端子及び、その反転信号が
入力される端子を有し、第２の論理回路の出力端子に接
続される第１のトランスファゲート回路と、第１のトラ
ンスファゲート回路の出力端子に接続される第１のイン
バータ回路と、クロック端子及び、その反転信号が入力
される端子を有し、第１のトランスファゲート回路の出
力端子及び、第１のインバータ回路の出力端子に接続さ
れる第２のトランスファゲート回路と、クロック端子及
び、その反転信号が入力される端子を有し、第１のイン
バータ回路の出力端子に接続される第３のトランスファ
ゲート回路と、第３のトランスファゲート回路の出力端
子に接続される第２のインバータ回路と、クロック端子
及び、その反転信号が入力される端子を有し、第３のト
ランスファゲート回路の出力端子及び、第２のインバー
タ回路の出力端子に接続される第４のトランスファゲー
ト回路とを備えるものである。
て、フリップフロップはリセットバーンイン信号が入力
されるリセットバーンイン端子及び、データ入力端子が
接続される第１の論理回路と、セットバーンイン信号が
入力されるセットバーンイン端子及び、第１の論理回路
の出力端子に接続される第２の論理回路と、クロック入
力信号が入力されるクロック端子及び、その反転信号が
入力される端子を有し、第２の論理回路の出力端子に接
続される第１のトランスファゲート回路と、第１のトラ
ンスファゲート回路の出力端子に接続される第１のイン
バータ回路と、クロック端子及び、その反転信号が入力
される端子を有し、第１のトランスファゲート回路の出
力端子及び、第１のインバータ回路の出力端子に接続さ
れる第２のトランスファゲート回路と、クロック端子及
び、その反転信号が入力される端子を有し、第１のイン
バータ回路の出力端子に接続される第３のトランスファ
ゲート回路と、第３のトランスファゲート回路の出力端
子に接続される第２のインバータ回路と、クロック端子
及び、その反転信号が入力される端子を有し、第３のト
ランスファゲート回路の出力端子及び、第２のインバー
タ回路の出力端子に接続される第４のトランスファゲー
ト回路とを備えるものである。
【００１４】
【発明の実施の形態】実施の形態１．以下、この発明に
ついて図面を参照して説明する。図１は実施の形態１に
よる半導体装置のブロック図である。図１を参照して、
バーンイン装置からはバーンイン入力信号ＢＩＩ、ドラ
イバ出力信号ＤＩ１、クロック入力信号ＴＩ、セレクタ
バーンイン信号ＳＥＢＩ、及び“Ｌ”または“Ｈ”デー
タが半導体装置１に入力される。
ついて図面を参照して説明する。図１は実施の形態１に
よる半導体装置のブロック図である。図１を参照して、
バーンイン装置からはバーンイン入力信号ＢＩＩ、ドラ
イバ出力信号ＤＩ１、クロック入力信号ＴＩ、セレクタ
バーンイン信号ＳＥＢＩ、及び“Ｌ”または“Ｈ”デー
タが半導体装置１に入力される。
【００１５】また、半導体装置１はバーンイン装置のド
ライバ出力信号ＤＩ１が入力されるシリアル入力端子Ｓ
Ｉ、セレクタバーンイン信号ＳＥＢＩが入力されるセレ
クタバーンイン端子ＳＥＢ、クロック入力信号ＴＩが入
力されるクロック端子Ｔ、“Ｌ”または“Ｈ”データが
入力されるデータ入力端子ＤＩ、及び出力端子Ｑとを設
けるＦ／Ｆ１１〜１６と、このＦ／Ｆ１１〜１６の各々
の出力端子Ｑに接続するロジックブロック３１〜３５
と、このロジックブロック３１〜３５のいずれかに接続
されるＸＯＲ回路２１，２２とで構成される。
ライバ出力信号ＤＩ１が入力されるシリアル入力端子Ｓ
Ｉ、セレクタバーンイン信号ＳＥＢＩが入力されるセレ
クタバーンイン端子ＳＥＢ、クロック入力信号ＴＩが入
力されるクロック端子Ｔ、“Ｌ”または“Ｈ”データが
入力されるデータ入力端子ＤＩ、及び出力端子Ｑとを設
けるＦ／Ｆ１１〜１６と、このＦ／Ｆ１１〜１６の各々
の出力端子Ｑに接続するロジックブロック３１〜３５
と、このロジックブロック３１〜３５のいずれかに接続
されるＸＯＲ回路２１，２２とで構成される。
【００１６】また、Ｆ／Ｆ１１の出力端子Ｑはロジック
ブロック３１に接続され、Ｎｏｄｅ（以下ノードと示
す）１が設けられる。このノード１とＦ／Ｆ１２のシリ
アル入力端子ＳＩが接続される。また、ロジックブロッ
ク３１の出力端子はＸＯＲ回路２１に接続され、ノード
５が設けられる。さらに、ＸＯＲ回路２１の出力端子は
ロジックブロック３４に接続され、ノード５１が設けら
れる。さらに、ロジックブロック３４の出力端子にはノ
ード９が設けられる。
ブロック３１に接続され、Ｎｏｄｅ（以下ノードと示
す）１が設けられる。このノード１とＦ／Ｆ１２のシリ
アル入力端子ＳＩが接続される。また、ロジックブロッ
ク３１の出力端子はＸＯＲ回路２１に接続され、ノード
５が設けられる。さらに、ＸＯＲ回路２１の出力端子は
ロジックブロック３４に接続され、ノード５１が設けら
れる。さらに、ロジックブロック３４の出力端子にはノ
ード９が設けられる。
【００１７】また、Ｆ／Ｆ１２の出力端子Ｑはロジック
ブロック３２に接続され、ノード２が設けられる。この
ノード２とＦ／Ｆ１５のシリアル入力端子ＳＩが接続さ
れる。また、ロジックブロック３２の出力端子はＦ／Ｆ
１５のデータ入力端子ＤＩに接続され、ノード６が設け
られる。さらに、Ｆ／Ｆ１５の出力端子ＱはＦ／Ｆ１３
のシリアル入力端子ＳＩに接続され、ノード１０が設け
られる。
ブロック３２に接続され、ノード２が設けられる。この
ノード２とＦ／Ｆ１５のシリアル入力端子ＳＩが接続さ
れる。また、ロジックブロック３２の出力端子はＦ／Ｆ
１５のデータ入力端子ＤＩに接続され、ノード６が設け
られる。さらに、Ｆ／Ｆ１５の出力端子ＱはＦ／Ｆ１３
のシリアル入力端子ＳＩに接続され、ノード１０が設け
られる。
【００１８】また、Ｆ／Ｆ１３の出力端子Ｑはロジック
ブロック３３に接続され、ノード３が設けられる。この
ノード３とＦ／Ｆ１４のシリアル入力端子ＳＩが接続さ
れる。また、ロジックブロック３３の出力端子はＸＯＲ
回路２２に接続され、ノード７が設けられる。さらに、
ＸＯＲ回路２２の出力端子はロジックブロック３５に接
続され、ノード７１が設けられる。ロジックブロック３
５の出力端子はＦ／Ｆ１６のデータ入力端子ＤＩに接続
され、ノード８が設けられる。また、Ｆ／Ｆ１６の出力
端子Ｑにはノード１１が設けられる。
ブロック３３に接続され、ノード３が設けられる。この
ノード３とＦ／Ｆ１４のシリアル入力端子ＳＩが接続さ
れる。また、ロジックブロック３３の出力端子はＸＯＲ
回路２２に接続され、ノード７が設けられる。さらに、
ＸＯＲ回路２２の出力端子はロジックブロック３５に接
続され、ノード７１が設けられる。ロジックブロック３
５の出力端子はＦ／Ｆ１６のデータ入力端子ＤＩに接続
され、ノード８が設けられる。また、Ｆ／Ｆ１６の出力
端子Ｑにはノード１１が設けられる。
【００１９】さらに、Ｆ／Ｆ１４の出力端子Ｑはロジッ
クブロック３３に接続され、ノード４が設けられる。こ
のノード４とＦ／Ｆ１６のシリアル入力端子ＳＩが接続
される。
クブロック３３に接続され、ノード４が設けられる。こ
のノード４とＦ／Ｆ１６のシリアル入力端子ＳＩが接続
される。
【００２０】次に、図２は実施の形態１による半導体装
置に用いるＦ／Ｆの回路図である。図２を参照して、こ
のＦ／Ｆは、データ入力端子ＤＩ及びセレクタバーンイ
ン信号ＳＥＢＩが入力されるセレクタバーンイン端子Ｓ
ＥＢを有するＡＮＤ回路５３と、セレクタバーンイン信
号ＳＥＢＩが入力されるセレクタバーンイン端子ＳＥＢ
に接続されるインバータ回路５７と、シリアル入力端子
ＳＩ及びインバータ回路５７によって反転される信号が
入力される端子を有するＡＮＤ回路５１と、ＡＮＤ回路
５１及び５３の出力端子が接続されるＯＲ回路５５と、
ＯＲ回路５５の出力端子がデータ入力端子ＤＩに接続さ
れ、クロック入力信号ＴＩが入力されるクロック端子Ｔ
を設けるＤフリップフロップ５８とで構成される。
置に用いるＦ／Ｆの回路図である。図２を参照して、こ
のＦ／Ｆは、データ入力端子ＤＩ及びセレクタバーンイ
ン信号ＳＥＢＩが入力されるセレクタバーンイン端子Ｓ
ＥＢを有するＡＮＤ回路５３と、セレクタバーンイン信
号ＳＥＢＩが入力されるセレクタバーンイン端子ＳＥＢ
に接続されるインバータ回路５７と、シリアル入力端子
ＳＩ及びインバータ回路５７によって反転される信号が
入力される端子を有するＡＮＤ回路５１と、ＡＮＤ回路
５１及び５３の出力端子が接続されるＯＲ回路５５と、
ＯＲ回路５５の出力端子がデータ入力端子ＤＩに接続さ
れ、クロック入力信号ＴＩが入力されるクロック端子Ｔ
を設けるＤフリップフロップ５８とで構成される。
【００２１】その動作はデータ入力端子ＤＩに“１”，
“０”，“１”，“０”の信号を、及びセレクタバーン
イン信号ＳＥＢＩが入力されるセレクタバーンイン端子
ＳＥＢに“１”，“１”，“０”，“０”の信号を印加
する場合、ＡＮＤ回路５３の出力は“１”，“０”，
“０”，“０”となる。また、シリアル入力端子ＳＩに
“１”，“０”，“１”，“０”の信号を、及びセレク
タバーンイン信号ＳＥＢＩが入力されるセレクタバーン
イン端子ＳＥＢにインバータ回路５７で反転される信号
を印加する場合、ＡＮＤ回路５１の出力は“０”，
“０”，“１”，“０”となる。
“０”，“１”，“０”の信号を、及びセレクタバーン
イン信号ＳＥＢＩが入力されるセレクタバーンイン端子
ＳＥＢに“１”，“１”，“０”，“０”の信号を印加
する場合、ＡＮＤ回路５３の出力は“１”，“０”，
“０”，“０”となる。また、シリアル入力端子ＳＩに
“１”，“０”，“１”，“０”の信号を、及びセレク
タバーンイン信号ＳＥＢＩが入力されるセレクタバーン
イン端子ＳＥＢにインバータ回路５７で反転される信号
を印加する場合、ＡＮＤ回路５１の出力は“０”，
“０”，“１”，“０”となる。
【００２２】ＡＮＤ回路５１及び５３の出力信号によっ
て、ＯＲ回路５５の出力は“１”，“０”，“１”，
“０”となり、Ｄフリップフロップ５８のデータ入力端
子Ｄに入力される。また、Ｄフリップフロップ５８のク
ロック端子Ｔにクロック入力信号ＴＩが入力されると、
出力端子Ｑからそのままデータ入力端子Ｄに印加される
信号を出力する。
て、ＯＲ回路５５の出力は“１”，“０”，“１”，
“０”となり、Ｄフリップフロップ５８のデータ入力端
子Ｄに入力される。また、Ｄフリップフロップ５８のク
ロック端子Ｔにクロック入力信号ＴＩが入力されると、
出力端子Ｑからそのままデータ入力端子Ｄに印加される
信号を出力する。
【００２３】また、図３は実施の形態１による半導体装
置のタイミングチャートである。図３を参照して、バー
ンイン装置からクロック入力信号ＴＩ、ドライバ出力信
号ＤＩ１、及びセレクタバーンイン信号ＳＥＢＩが半導
体装置１の各Ｆ／Ｆ１１〜１６の対応する端子に入力さ
れる。また、バーンイン入力信号ＢＩＩが半導体装置１
のＸＯＲ回路２１，２２に入力される。
置のタイミングチャートである。図３を参照して、バー
ンイン装置からクロック入力信号ＴＩ、ドライバ出力信
号ＤＩ１、及びセレクタバーンイン信号ＳＥＢＩが半導
体装置１の各Ｆ／Ｆ１１〜１６の対応する端子に入力さ
れる。また、バーンイン入力信号ＢＩＩが半導体装置１
のＸＯＲ回路２１，２２に入力される。
【００２４】例えば、ロジックブロック３１に不具合が
発生し、ノード５は“Ｌ”のままとした場合、ＸＯＲ回
路２１と接続されているのでバーンイン入力信号ＢＩＩ
により、ノード５１にはバーンイン入力信号ＢＩＩと同
様の信号波形を生じる。このノード５１の信号によりロ
ジックブロック３４はノード９のような反転する信号波
形を発生する。
発生し、ノード５は“Ｌ”のままとした場合、ＸＯＲ回
路２１と接続されているのでバーンイン入力信号ＢＩＩ
により、ノード５１にはバーンイン入力信号ＢＩＩと同
様の信号波形を生じる。このノード５１の信号によりロ
ジックブロック３４はノード９のような反転する信号波
形を発生する。
【００２５】また、ノード２及びノード６の信号波形を
比較することによってロジックブロック３２の動作状況
が解り、ノード２及びノード１０の信号波形を比較する
ことによって遅延状況が解る。
比較することによってロジックブロック３２の動作状況
が解り、ノード２及びノード１０の信号波形を比較する
ことによって遅延状況が解る。
【００２６】また、ノード４及びノード７の信号波形を
比較することによってロジックブロック３３の動作状況
が解り、ノード４、ノード８及びノード１１の信号波形
を比較することによって遅延状況が解る。ＸＯＲ回路と
接続されるロジックブロックのいずれかに不具合が発生
しても、次に接続するロジックブロックをＸＯＲ回路に
より活性化できるので、Ｆ／Ｆの出力Ｑを停止させるこ
となくバーンインテストを続行できる。
比較することによってロジックブロック３３の動作状況
が解り、ノード４、ノード８及びノード１１の信号波形
を比較することによって遅延状況が解る。ＸＯＲ回路と
接続されるロジックブロックのいずれかに不具合が発生
しても、次に接続するロジックブロックをＸＯＲ回路に
より活性化できるので、Ｆ／Ｆの出力Ｑを停止させるこ
となくバーンインテストを続行できる。
【００２７】この実施の形態１によると１つのロジック
ブロックが活性化しにくい場合でも、それ以降のＦ／Ｆ
の出力Ｑを停止させることなくバーンインテストを続行
できる。
ブロックが活性化しにくい場合でも、それ以降のＦ／Ｆ
の出力Ｑを停止させることなくバーンインテストを続行
できる。
【００２８】また、どのロジックブロックに不具合が存
在するのかを特定することが容易である。
在するのかを特定することが容易である。
【００２９】さらに、ロジックブロックの全てのノード
に電圧ストレスを与えることができるので効率の良いバ
ーンインテストを行うことが可能である。
に電圧ストレスを与えることができるので効率の良いバ
ーンインテストを行うことが可能である。
【００３０】実施の形態２．図４は実施の形態２による
半導体装置のブロック図である。図４を参照して、バー
ンイン装置からはセットバーンイン信号ＳＢＩ、リセッ
トバーンイン信号ＲＢＩ、クロック入力信号ＴＩ、
“Ｌ”または“Ｈ”データ、及びバーンイン入力信号Ｂ
ＩＩが半導体装置１００に入力される。
半導体装置のブロック図である。図４を参照して、バー
ンイン装置からはセットバーンイン信号ＳＢＩ、リセッ
トバーンイン信号ＲＢＩ、クロック入力信号ＴＩ、
“Ｌ”または“Ｈ”データ、及びバーンイン入力信号Ｂ
ＩＩが半導体装置１００に入力される。
【００３１】また、半導体装置１００はバーンイン装置
のセットバーンイン信号ＳＢＩが入力されるセットバー
ンイン端子ＳＢ、リセットバーンイン信号ＲＢＩが入力
されるリセットバーンイン端子ＲＢ、クロック入力信号
ＴＩが入力されるクロック端子Ｔ、“Ｌ”または“Ｈ”
データが入力されるデータ入力端子ＤＩ、及び出力端子
Ｑとを設けるＦ／Ｆ１１１〜１１６と、このＦ／Ｆ１１
１〜１１６の各々の出力端子Ｑに接続するロジックブロ
ック１３１〜１３５と、このロジックブロック１３１〜
１３５のいずれかに接続されるＸＯＲ回路１２１，１２
２とで構成される。
のセットバーンイン信号ＳＢＩが入力されるセットバー
ンイン端子ＳＢ、リセットバーンイン信号ＲＢＩが入力
されるリセットバーンイン端子ＲＢ、クロック入力信号
ＴＩが入力されるクロック端子Ｔ、“Ｌ”または“Ｈ”
データが入力されるデータ入力端子ＤＩ、及び出力端子
Ｑとを設けるＦ／Ｆ１１１〜１１６と、このＦ／Ｆ１１
１〜１１６の各々の出力端子Ｑに接続するロジックブロ
ック１３１〜１３５と、このロジックブロック１３１〜
１３５のいずれかに接続されるＸＯＲ回路１２１，１２
２とで構成される。
【００３２】また、Ｆ／Ｆ１１１の出力端子Ｑはロジッ
クブロック１３１に接続され、ノード１が設けられる。
また、ロジックブロック１３１の出力端子はＸＯＲ回路
１２１に接続され、ノード５が設けられる。さらに、Ｘ
ＯＲ回路１２１の出力端子はロジックブロック１３４に
接続され、ノード５１が設けられる。さらに、ロジック
ブロック１３４の出力端子にはノード９が設けられる。
クブロック１３１に接続され、ノード１が設けられる。
また、ロジックブロック１３１の出力端子はＸＯＲ回路
１２１に接続され、ノード５が設けられる。さらに、Ｘ
ＯＲ回路１２１の出力端子はロジックブロック１３４に
接続され、ノード５１が設けられる。さらに、ロジック
ブロック１３４の出力端子にはノード９が設けられる。
【００３３】また、Ｆ／Ｆ１１２の出力端子Ｑはロジッ
クブロック１３２に接続され、ノード２が設けられる。
また、ロジックブロック１３２の出力端子はＦ／Ｆ１１
５のデータ入力端子ＤＩに接続され、ノード６が設けら
れる。さらに、Ｆ／Ｆ１１５の出力端子Ｑにはノード１
０が設けられる。
クブロック１３２に接続され、ノード２が設けられる。
また、ロジックブロック１３２の出力端子はＦ／Ｆ１１
５のデータ入力端子ＤＩに接続され、ノード６が設けら
れる。さらに、Ｆ／Ｆ１１５の出力端子Ｑにはノード１
０が設けられる。
【００３４】また、Ｆ／Ｆ１１３の出力端子Ｑはロジッ
クブロック１３３に接続され、ノード３が設けられる。
また、ロジックブロック１３３の出力端子はＸＯＲ回路
１２２に接続され、ノード７が設けられる。さらに、Ｘ
ＯＲ回路１２２の出力端子はロジックブロック１３５に
接続され、ノード７１が設けられる。ロジックブロック
１３５の出力端子はＦ／Ｆ１１６のデータ入力端子ＤＩ
に接続され、ノード８が設けられる。また、Ｆ／Ｆ１６
の出力端子Ｑにはノード１１が設けられる。
クブロック１３３に接続され、ノード３が設けられる。
また、ロジックブロック１３３の出力端子はＸＯＲ回路
１２２に接続され、ノード７が設けられる。さらに、Ｘ
ＯＲ回路１２２の出力端子はロジックブロック１３５に
接続され、ノード７１が設けられる。ロジックブロック
１３５の出力端子はＦ／Ｆ１１６のデータ入力端子ＤＩ
に接続され、ノード８が設けられる。また、Ｆ／Ｆ１６
の出力端子Ｑにはノード１１が設けられる。
【００３５】さらに、Ｆ／Ｆ１１４の出力端子Ｑはロジ
ックブロック１３３に接続され、ノード４が設けられ
る。
ックブロック１３３に接続され、ノード４が設けられ
る。
【００３６】次に、図５は実施の形態２による半導体装
置に用いるＦ／Ｆの回路図である。図５を参照して、こ
のＦ／Ｆは、クロック入力信号ＴＩが入力されるクロッ
ク端子Ｔ及び、その反転信号が入力される端子ＴＢを有
し、データ入力端子ＤＩに接続されるトランスファゲー
ト回路１７１と、リセットバーンイン信号ＲＢＩが入力
されるリセットバーンイン端子ＲＢ及び、トランスファ
ゲート回路１７１の出力端子に接続されるＮＡＮＤ回路
１５１と、セットバーンイン信号ＳＢＩが入力されるセ
ットバーンイン端子ＳＢ及び、ＮＡＮＤ回路１５１の出
力端子に接続されるＮＡＮＤ回路１５３とを設ける。
置に用いるＦ／Ｆの回路図である。図５を参照して、こ
のＦ／Ｆは、クロック入力信号ＴＩが入力されるクロッ
ク端子Ｔ及び、その反転信号が入力される端子ＴＢを有
し、データ入力端子ＤＩに接続されるトランスファゲー
ト回路１７１と、リセットバーンイン信号ＲＢＩが入力
されるリセットバーンイン端子ＲＢ及び、トランスファ
ゲート回路１７１の出力端子に接続されるＮＡＮＤ回路
１５１と、セットバーンイン信号ＳＢＩが入力されるセ
ットバーンイン端子ＳＢ及び、ＮＡＮＤ回路１５１の出
力端子に接続されるＮＡＮＤ回路１５３とを設ける。
【００３７】また、クロック端子Ｔ及び、その反転信号
が入力される端子ＴＢを有し、トランスファゲート回路
１７１の出力端子及び、ＮＡＮＤ回路１５３の出力端子
に接続されるトランスファゲート回路１７３と、クロッ
ク端子Ｔ及び、その反転信号が入力される端子ＴＢを有
し、ＮＡＮＤ回路１５３の出力端子に接続されるトラン
スファゲート回路１７５と、リセットバーンイン端子Ｒ
Ｂ及び、トランスファゲート回路１７５の出力端子に接
続されるＮＡＮＤ回路１５５と、セットバーンイン端子
ＳＢ及び、ＮＡＮＤ回路１５５の出力端子に接続される
ＮＡＮＤ回路１５７と、トランスファゲート回路１７５
の出力端子及び、ＮＡＮＤ回路１５７の出力端子に接続
されるトランスファゲート回路１７７とで構成される。
が入力される端子ＴＢを有し、トランスファゲート回路
１７１の出力端子及び、ＮＡＮＤ回路１５３の出力端子
に接続されるトランスファゲート回路１７３と、クロッ
ク端子Ｔ及び、その反転信号が入力される端子ＴＢを有
し、ＮＡＮＤ回路１５３の出力端子に接続されるトラン
スファゲート回路１７５と、リセットバーンイン端子Ｒ
Ｂ及び、トランスファゲート回路１７５の出力端子に接
続されるＮＡＮＤ回路１５５と、セットバーンイン端子
ＳＢ及び、ＮＡＮＤ回路１５５の出力端子に接続される
ＮＡＮＤ回路１５７と、トランスファゲート回路１７５
の出力端子及び、ＮＡＮＤ回路１５７の出力端子に接続
されるトランスファゲート回路１７７とで構成される。
【００３８】その動作は、クロック端子Ｔに“Ｌ”及
び、その反転信号が入力される端子ＴＢに“Ｈ”が印加
される場合、トランスファゲート回路１７１，１７７は
ＯＮ状態、トランスファゲート回路１７３，１７５はＯ
ＦＦ状態となるので、リセットバーンイン端子ＲＢに
“１”，“０”，“１”，“０”の信号を、及びセット
バーンイン端子ＳＢに“１”，“１”，“０”，“０”
の信号を印加するとＮＡＮＤ回路１５７の出力Ｑは
“０”，“１”，“１”，“１”となる。
び、その反転信号が入力される端子ＴＢに“Ｈ”が印加
される場合、トランスファゲート回路１７１，１７７は
ＯＮ状態、トランスファゲート回路１７３，１７５はＯ
ＦＦ状態となるので、リセットバーンイン端子ＲＢに
“１”，“０”，“１”，“０”の信号を、及びセット
バーンイン端子ＳＢに“１”，“１”，“０”，“０”
の信号を印加するとＮＡＮＤ回路１５７の出力Ｑは
“０”，“１”，“１”，“１”となる。
【００３９】また、クロック端子Ｔに“Ｈ”及び、その
反転信号が入力される端子ＴＢに“Ｌ”が印加される場
合、トランスファゲート回路１７１，１７７はＯＦＦ状
態、トランスファゲート回路１７３，１７５はＯＮ状態
となるので、リセットバーンイン端子ＲＢに“１”，
“０”，“１”，“０”の信号を、及びセットバーンイ
ン端子ＳＢに“１”，“１”，“０”，“０”の信号を
印加するとＮＡＮＤ回路１５３の出力は“０”，
“１”，“１”，“１”となる。
反転信号が入力される端子ＴＢに“Ｌ”が印加される場
合、トランスファゲート回路１７１，１７７はＯＦＦ状
態、トランスファゲート回路１７３，１７５はＯＮ状態
となるので、リセットバーンイン端子ＲＢに“１”，
“０”，“１”，“０”の信号を、及びセットバーンイ
ン端子ＳＢに“１”，“１”，“０”，“０”の信号を
印加するとＮＡＮＤ回路１５３の出力は“０”，
“１”，“１”，“１”となる。
【００４０】このとき、ＮＡＮＤ回路１５５の出力は
“１”，“１”，“０”，“１”となり、ＮＡＮＤ回路
１５３の出力Ｑは“０”，“０”，“１”，“１”とな
る。
“１”，“１”，“０”，“１”となり、ＮＡＮＤ回路
１５３の出力Ｑは“０”，“０”，“１”，“１”とな
る。
【００４１】また、図６は実施の形態２による半導体装
置のタイミングチャートである。図６を参照して、バー
ンイン装置からクロック入力信号ＴＩ、セットバーンイ
ン信号ＳＢＩ、リセットバーンイン信号ＲＢＩが半導体
装置１の各Ｆ／Ｆ１１１〜１１６の対応する端子に入力
される。また、バーンイン入力信号ＢＩＩが半導体装置
１のＸＯＲ回路１２１，１２２に入力される。
置のタイミングチャートである。図６を参照して、バー
ンイン装置からクロック入力信号ＴＩ、セットバーンイ
ン信号ＳＢＩ、リセットバーンイン信号ＲＢＩが半導体
装置１の各Ｆ／Ｆ１１１〜１１６の対応する端子に入力
される。また、バーンイン入力信号ＢＩＩが半導体装置
１のＸＯＲ回路１２１，１２２に入力される。
【００４２】例えば、ロジックブロック１３１に接続す
るノード５は図６のような遅延波形を生じても、ＸＯＲ
回路１２１と接続されているのでバーンイン入力信号Ｂ
ＩＩにより、ノード５１にはバーンイン入力信号ＢＩＩ
と同様の信号波形を生じる。このノード５１の信号によ
りロジックブロック１３４はノード９のような反転する
信号波形を発生する。
るノード５は図６のような遅延波形を生じても、ＸＯＲ
回路１２１と接続されているのでバーンイン入力信号Ｂ
ＩＩにより、ノード５１にはバーンイン入力信号ＢＩＩ
と同様の信号波形を生じる。このノード５１の信号によ
りロジックブロック１３４はノード９のような反転する
信号波形を発生する。
【００４３】また、ノード２及びノード６の信号波形を
比較することによってロジックブロック１３２の動作状
況が解る。
比較することによってロジックブロック１３２の動作状
況が解る。
【００４４】また、ノード３，４及びノード７の信号波
形を比較することによってロジックブロック１３３の動
作状況が解る。ＸＯＲ回路と接続されるロジックブロッ
クのいずれかに不具合が発生しても、次に接続するロジ
ックブロックをＸＯＲ回路により活性化できるので、Ｆ
／Ｆの出力Ｑを停止させることなくバーンインテストを
続行できる。
形を比較することによってロジックブロック１３３の動
作状況が解る。ＸＯＲ回路と接続されるロジックブロッ
クのいずれかに不具合が発生しても、次に接続するロジ
ックブロックをＸＯＲ回路により活性化できるので、Ｆ
／Ｆの出力Ｑを停止させることなくバーンインテストを
続行できる。
【００４５】この実施の形態２によると、実施の形態１
同様、１つのロジックブロックが活性化しにくい場合で
も、それ以降のＦ／Ｆの出力Ｑを停止させることなくバ
ーンインテストを続行できる。
同様、１つのロジックブロックが活性化しにくい場合で
も、それ以降のＦ／Ｆの出力Ｑを停止させることなくバ
ーンインテストを続行できる。
【００４６】また、どのロジックブロックに不具合が存
在するのかを特定することが容易である。
在するのかを特定することが容易である。
【００４７】さらに、ロジックブロックの全てのノード
に電圧ストレスを与えることができるので効率の良いバ
ーンインテストを行うことが可能である。
に電圧ストレスを与えることができるので効率の良いバ
ーンインテストを行うことが可能である。
【００４８】実施の形態３．また、図７は実施の形態３
による半導体装置に用いるＦ／Ｆの回路図である。図７
を参照して、このＦ／Ｆは、リセットバーンイン信号Ｒ
ＢＩが入力されるリセットバーンイン端子ＲＢ及び、デ
ータ入力端子ＤＩが接続されるＮＡＮＤ回路３５１と、
セットバーンイン信号ＳＢＩが入力されるセットバーン
イン端子ＳＢ及び、ＮＡＮＤ回路３５１の出力端子に接
続されるＮＡＮＤ回路３５３と、クロック入力信号ＴＩ
が入力されるクロック端子Ｔ及び、その反転信号が入力
される端子ＴＢを有し、ＮＡＮＤ回路３５３の出力端子
に接続されるトランスファゲート回路３７１とを設け
る。
による半導体装置に用いるＦ／Ｆの回路図である。図７
を参照して、このＦ／Ｆは、リセットバーンイン信号Ｒ
ＢＩが入力されるリセットバーンイン端子ＲＢ及び、デ
ータ入力端子ＤＩが接続されるＮＡＮＤ回路３５１と、
セットバーンイン信号ＳＢＩが入力されるセットバーン
イン端子ＳＢ及び、ＮＡＮＤ回路３５１の出力端子に接
続されるＮＡＮＤ回路３５３と、クロック入力信号ＴＩ
が入力されるクロック端子Ｔ及び、その反転信号が入力
される端子ＴＢを有し、ＮＡＮＤ回路３５３の出力端子
に接続されるトランスファゲート回路３７１とを設け
る。
【００４９】また、トランスファゲート回路３７１の出
力端子に接続されるインバータ回路３１１と、クロック
端子Ｔ及び、その反転信号が入力される端子ＴＢを有
し、トランスファゲート回路３７１の出力端子及び、イ
ンバータ回路３１１の出力端子に接続されるトランスフ
ァゲート回路３７３と、クロック端子Ｔ及び、その反転
信号が入力される端子ＴＢを有し、インバータ回路３１
１の出力端子に接続されるトランスファゲート回路３７
５と、トランスファゲート回路３７５の出力端子に接続
されるインバータ回路３１３と、クロック端子Ｔ及び、
その反転信号が入力される端子ＴＢを有し、トランスフ
ァゲート回路３７５の出力端子及び、インバータ回路３
１３の出力端子に接続されるトランスファゲート回路３
７７とで構成される。
力端子に接続されるインバータ回路３１１と、クロック
端子Ｔ及び、その反転信号が入力される端子ＴＢを有
し、トランスファゲート回路３７１の出力端子及び、イ
ンバータ回路３１１の出力端子に接続されるトランスフ
ァゲート回路３７３と、クロック端子Ｔ及び、その反転
信号が入力される端子ＴＢを有し、インバータ回路３１
１の出力端子に接続されるトランスファゲート回路３７
５と、トランスファゲート回路３７５の出力端子に接続
されるインバータ回路３１３と、クロック端子Ｔ及び、
その反転信号が入力される端子ＴＢを有し、トランスフ
ァゲート回路３７５の出力端子及び、インバータ回路３
１３の出力端子に接続されるトランスファゲート回路３
７７とで構成される。
【００５０】その動作は、クロック端子Ｔに“Ｈ”及
び、その反転信号が入力される端子ＴＢに“Ｌ”が印加
される場合、トランスファゲート回路３７３，３７７は
ＯＦＦ状態、トランスファゲート回路３７１，３７５は
ＯＮ状態となるので、リセットバーンイン端子ＲＢに
“１”，“０”，“１”，“０”の信号を、及びデータ
入力端子ＤＩに“Ｈ”データを印加するとＮＡＮＤ回路
３５１の出力は“０”，“１”，“０”，“１”とな
る。
び、その反転信号が入力される端子ＴＢに“Ｌ”が印加
される場合、トランスファゲート回路３７３，３７７は
ＯＦＦ状態、トランスファゲート回路３７１，３７５は
ＯＮ状態となるので、リセットバーンイン端子ＲＢに
“１”，“０”，“１”，“０”の信号を、及びデータ
入力端子ＤＩに“Ｈ”データを印加するとＮＡＮＤ回路
３５１の出力は“０”，“１”，“０”，“１”とな
る。
【００５１】また、セットバーンイン端子ＳＢに
“１”，“０”，“１”，“０”の信号を、を印加する
とＮＡＮＤ回路３５３の出力は“１”，“０”，
“１”，“１”となる。トランスファゲート回路３７
１，３７５はＯＮ状態であるので、インバータ回路３１
１，３１３によりＮＡＮＤ回路３５３の出力がそのまま
Ｆ／Ｆの出力Ｑとなる。
“１”，“０”，“１”，“０”の信号を、を印加する
とＮＡＮＤ回路３５３の出力は“１”，“０”，
“１”，“１”となる。トランスファゲート回路３７
１，３７５はＯＮ状態であるので、インバータ回路３１
１，３１３によりＮＡＮＤ回路３５３の出力がそのまま
Ｆ／Ｆの出力Ｑとなる。
【００５２】また、この状態で、データ入力端子ＤＩに
“Ｌ”データを印加するとＮＡＮＤ回路３５１の出力は
“１”，“１”，“１”，“１”となる。
“Ｌ”データを印加するとＮＡＮＤ回路３５１の出力は
“１”，“１”，“１”，“１”となる。
【００５３】さらに、セットバーンイン端子ＳＢに
“１”，“０”，“１”，“０”の信号を印加するとＮ
ＡＮＤ回路３５３の出力は“０”，“０”，“１”，
“１”となる。トランスファゲート回路３７１，３７５
はＯＮ状態であるので、インバータ回路３１１，３１３
によりＮＡＮＤ回路３５３の出力がそのままＦ／Ｆの出
力Ｑとなる。
“１”，“０”，“１”，“０”の信号を印加するとＮ
ＡＮＤ回路３５３の出力は“０”，“０”，“１”，
“１”となる。トランスファゲート回路３７１，３７５
はＯＮ状態であるので、インバータ回路３１１，３１３
によりＮＡＮＤ回路３５３の出力がそのままＦ／Ｆの出
力Ｑとなる。
【００５４】また、クロック端子Ｔに“Ｌ”及び、その
反転信号が入力される端子ＴＢに“Ｈ”が印加される場
合、トランスファゲート回路３７３，３７７はＯＮ状
態、トランスファゲート回路３７１，３７５はＯＦＦ状
態となるので、インバータ回路３１１，３１３の出力
は、次にトランスファゲート回路３７１，３７５はＯＮ
状態になるまで、ラッチされる状態となる。
反転信号が入力される端子ＴＢに“Ｈ”が印加される場
合、トランスファゲート回路３７３，３７７はＯＮ状
態、トランスファゲート回路３７１，３７５はＯＦＦ状
態となるので、インバータ回路３１１，３１３の出力
は、次にトランスファゲート回路３７１，３７５はＯＮ
状態になるまで、ラッチされる状態となる。
【００５５】この実施の形態３によると実施の形態２に
比べて、簡単な構造のＦ／Ｆで同様の効果がある。
比べて、簡単な構造のＦ／Ｆで同様の効果がある。
【００５６】実施の形態４．上述の実施の形態１〜３は
ＸＯＲ回路を用いるものを示すが、ＸＮＯＲ回路を用い
てもよい（図示せず）。但しその場合、バーンイン入力
信号ＢＩＩに対する極性が変わる。即、ＸＮＯＲ回路の
出力信号はＸＯＲ回路と反対の極性となる。
ＸＯＲ回路を用いるものを示すが、ＸＮＯＲ回路を用い
てもよい（図示せず）。但しその場合、バーンイン入力
信号ＢＩＩに対する極性が変わる。即、ＸＮＯＲ回路の
出力信号はＸＯＲ回路と反対の極性となる。
【００５７】また、効果は実施の形態１〜３と全く同様
である。
である。
【００５８】
【発明の効果】この発明に係る半導体装置は、フリップ
フロップに接続されて被テスト回路となる複数のロジッ
クブロックからなるバーンインテスト回路を設ける半導
体装置において、一方のロジックブロックの出力信号及
びバーンイン入力信号を与えることにより、他方のロジ
ックブロックを活性化する排他的論理和回路を備えるこ
とにより、１つのロジックブロックが活性化しにくい場
合でも、それ以降のフリップフロップの出力を停止させ
ることなくバーンインテストを続行できる。
フロップに接続されて被テスト回路となる複数のロジッ
クブロックからなるバーンインテスト回路を設ける半導
体装置において、一方のロジックブロックの出力信号及
びバーンイン入力信号を与えることにより、他方のロジ
ックブロックを活性化する排他的論理和回路を備えるこ
とにより、１つのロジックブロックが活性化しにくい場
合でも、それ以降のフリップフロップの出力を停止させ
ることなくバーンインテストを続行できる。
【００５９】また、どのロジックブロックに不具合が存
在するのかを特定することが容易である。
在するのかを特定することが容易である。
【００６０】さらに、ロジックブロックの全てのノード
に電圧ストレスを与えることができるので効率の良いバ
ーンインテストを行うことが可能である。
に電圧ストレスを与えることができるので効率の良いバ
ーンインテストを行うことが可能である。
【００６１】また、請求項１記載の半導体装置におい
て、フリップフロップはデータ入力端子及びセレクタバ
ーンイン信号が入力されるセレクタバーンイン端子を有
する第１の論理回路と、セレクタバーンイン端子に接続
されるインバータ回路と、シリアル入力端子及びインバ
ータ回路によって反転される信号が入力される端子を有
する第２の論理回路と、第１の論理回路及び第２の論理
回路の出力端子が接続される第３の論理回路と、第３の
論理回路の出力端子がデータ入力端子に接続され、クロ
ック入力信号が入力されるクロック端子を設けるＤフリ
ップフロップとを備えることにより、１つのロジックブ
ロックが活性化しにくい場合でも、それ以降のフリップ
フロップの出力を停止させることなくバーンインテスト
を続行できる。
て、フリップフロップはデータ入力端子及びセレクタバ
ーンイン信号が入力されるセレクタバーンイン端子を有
する第１の論理回路と、セレクタバーンイン端子に接続
されるインバータ回路と、シリアル入力端子及びインバ
ータ回路によって反転される信号が入力される端子を有
する第２の論理回路と、第１の論理回路及び第２の論理
回路の出力端子が接続される第３の論理回路と、第３の
論理回路の出力端子がデータ入力端子に接続され、クロ
ック入力信号が入力されるクロック端子を設けるＤフリ
ップフロップとを備えることにより、１つのロジックブ
ロックが活性化しにくい場合でも、それ以降のフリップ
フロップの出力を停止させることなくバーンインテスト
を続行できる。
【００６２】また、どのロジックブロックに不具合が存
在するのかを特定することが容易である。
在するのかを特定することが容易である。
【００６３】さらに、ロジックブロックの全てのノード
に電圧ストレスを与えることができるので効率の良いバ
ーンインテストを行うことが可能である。
に電圧ストレスを与えることができるので効率の良いバ
ーンインテストを行うことが可能である。
【００６４】また、請求項１記載の半導体装置におい
て、フリップフロップはクロック入力信号が入力される
クロック端子及び、その反転信号が入力される端子を有
し、データ入力端子に接続される第１のトランスファゲ
ート回路と、リセットバーンイン信号が入力されるリセ
ットバーンイン端子及び、第１のトランスファゲート回
路の出力端子に接続される第１の論理回路と、セットバ
ーンイン信号が入力されるセットバーンイン端子及び、
第１の論理回路の出力端子に接続される第２の論理回路
と、クロック端子及び、その反転信号が入力される端子
を有し、第１のトランスファゲート回路の出力端子及
び、第２の論理回路の出力端子に接続される第２のトラ
ンスファゲート回路と、クロック端子及び、その反転信
号が入力される端子を有し、第２の論理回路の出力端子
に接続される第３のトランスファゲート回路と、リセッ
トバーンイン端子及び、第３のトランスファゲート回路
の出力端子に接続される第３の論理回路と、セットバー
ンイン端子及び、第３の論理回路の出力端子に接続され
る第４の論理回路と、第３のトランスファゲート回路の
出力端子及び、第４の論理回路の出力端子に接続される
第４のトランスファゲート回路とを備えることにより、
１つのロジックブロックが活性化しにくい場合でも、そ
れ以降のフリップフロップの出力を停止させることなく
バーンインテストを続行できる。
て、フリップフロップはクロック入力信号が入力される
クロック端子及び、その反転信号が入力される端子を有
し、データ入力端子に接続される第１のトランスファゲ
ート回路と、リセットバーンイン信号が入力されるリセ
ットバーンイン端子及び、第１のトランスファゲート回
路の出力端子に接続される第１の論理回路と、セットバ
ーンイン信号が入力されるセットバーンイン端子及び、
第１の論理回路の出力端子に接続される第２の論理回路
と、クロック端子及び、その反転信号が入力される端子
を有し、第１のトランスファゲート回路の出力端子及
び、第２の論理回路の出力端子に接続される第２のトラ
ンスファゲート回路と、クロック端子及び、その反転信
号が入力される端子を有し、第２の論理回路の出力端子
に接続される第３のトランスファゲート回路と、リセッ
トバーンイン端子及び、第３のトランスファゲート回路
の出力端子に接続される第３の論理回路と、セットバー
ンイン端子及び、第３の論理回路の出力端子に接続され
る第４の論理回路と、第３のトランスファゲート回路の
出力端子及び、第４の論理回路の出力端子に接続される
第４のトランスファゲート回路とを備えることにより、
１つのロジックブロックが活性化しにくい場合でも、そ
れ以降のフリップフロップの出力を停止させることなく
バーンインテストを続行できる。
【００６５】また、どのロジックブロックに不具合が存
在するのかを特定することが容易である。
在するのかを特定することが容易である。
【００６６】また、フリップフロップの構造が簡単であ
る。
る。
【００６７】さらに、ロジックブロックの全てのノード
に電圧ストレスを与えることができるので効率の良いバ
ーンインテストを行うことが可能である。
に電圧ストレスを与えることができるので効率の良いバ
ーンインテストを行うことが可能である。
【００６８】また、請求項１記載の半導体装置におい
て、フリップフロップはリセットバーンイン信号が入力
されるリセットバーンイン端子及び、データ入力端子が
接続される第１の論理回路と、セットバーンイン信号が
入力されるセットバーンイン端子及び、第１の論理回路
の出力端子に接続される第２の論理回路と、クロック入
力信号が入力されるクロック端子及び、その反転信号が
入力される端子を有し、第２の論理回路の出力端子に接
続される第１のトランスファゲート回路と、第１のトラ
ンスファゲート回路の出力端子に接続される第１のイン
バータ回路と、クロック端子及び、その反転信号が入力
される端子を有し、第１のトランスファゲート回路の出
力端子及び、第１のインバータ回路の出力端子に接続さ
れる第２のトランスファゲート回路と、クロック端子及
び、その反転信号が入力される端子を有し、第１のイン
バータ回路の出力端子に接続される第３のトランスファ
ゲート回路と、第３のトランスファゲート回路の出力端
子に接続される第２のインバータ回路と、クロック端子
及び、その反転信号が入力される端子を有し、第３のト
ランスファゲート回路の出力端子及び、第２のインバー
タ回路の出力端子に接続される第４のトランスファゲー
ト回路とを備えることにより、１つのロジックブロック
が活性化しにくい場合でも、それ以降のフリップフロッ
プの出力を停止させることなくバーンインテストを続行
できる。
て、フリップフロップはリセットバーンイン信号が入力
されるリセットバーンイン端子及び、データ入力端子が
接続される第１の論理回路と、セットバーンイン信号が
入力されるセットバーンイン端子及び、第１の論理回路
の出力端子に接続される第２の論理回路と、クロック入
力信号が入力されるクロック端子及び、その反転信号が
入力される端子を有し、第２の論理回路の出力端子に接
続される第１のトランスファゲート回路と、第１のトラ
ンスファゲート回路の出力端子に接続される第１のイン
バータ回路と、クロック端子及び、その反転信号が入力
される端子を有し、第１のトランスファゲート回路の出
力端子及び、第１のインバータ回路の出力端子に接続さ
れる第２のトランスファゲート回路と、クロック端子及
び、その反転信号が入力される端子を有し、第１のイン
バータ回路の出力端子に接続される第３のトランスファ
ゲート回路と、第３のトランスファゲート回路の出力端
子に接続される第２のインバータ回路と、クロック端子
及び、その反転信号が入力される端子を有し、第３のト
ランスファゲート回路の出力端子及び、第２のインバー
タ回路の出力端子に接続される第４のトランスファゲー
ト回路とを備えることにより、１つのロジックブロック
が活性化しにくい場合でも、それ以降のフリップフロッ
プの出力を停止させることなくバーンインテストを続行
できる。
【００６９】また、どのロジックブロックに不具合が存
在するのかを特定することが容易である。
在するのかを特定することが容易である。
【００７０】また、ロジックブロックの全てのノードに
電圧ストレスを与えることができるので効率の良いバー
ンインテストを行うことが可能である。
電圧ストレスを与えることができるので効率の良いバー
ンインテストを行うことが可能である。
【００７１】さらに、フリップフロップの構造が簡単で
ある。
ある。
【図１】 この発明の実施の形態１による半導体装置の
ブロック図である。
ブロック図である。
【図２】 この発明の実施の形態１による半導体装置に
用いるＦ／Ｆの回路図である。
用いるＦ／Ｆの回路図である。
【図３】 この発明の実施の形態１による半導体装置の
タイミングチャートである。
タイミングチャートである。
【図４】 この発明の実施の形態２による半導体装置の
ブロック図である。
ブロック図である。
【図５】 この発明の実施の形態２による半導体装置に
用いるＦ／Ｆの回路図である。
用いるＦ／Ｆの回路図である。
【図６】 この発明の実施の形態２による半導体装置の
タイミングチャートである。
タイミングチャートである。
【図７】 この発明の実施の形態３による半導体装置に
用いるＦ／Ｆの回路図である。
用いるＦ／Ｆの回路図である。
【図８】 従来のバーンインテストを行うための半導体
装置の構成を示す図である。
装置の構成を示す図である。
１１ Ｆ／Ｆ ２１ ＸＯＲ回
路 ３１ ロジックブロック ３４ ロジック
ブロック ５１ ＡＮＤ回路 ５３ ＡＮＤ回
路 ５５ ＯＲ回路 ５７ インバー
タ回路 ５８ Ｄフリップフロップ １１１ Ｆ／Ｆ １２１ ＸＯＲ回路 １３１ ロジックブロック １３４ ロジッ
クブロック １５１ ＮＡＮＤ回路 １５３ ＮＡＮ
Ｄ回路 １５５ ＮＡＮＤ回路 １５７ ＮＡＮ
Ｄ回路 １７１ トランスファゲート回路 １７３ トラン
スファゲート回路 １７５ トランスファゲート回路 １７７ トラン
スファゲート回路 ３１１ インバータ回路 ３１３ インバ
ータ回路 ３５１ ＮＡＮＤ回路 ３５３ ＮＡＮ
Ｄ回路 ３７１ トランスファゲート回路 ３７３ トラン
スファゲート回路 ３７５ トランスファゲート回路 ３７７ トラン
スファゲート回路
路 ３１ ロジックブロック ３４ ロジック
ブロック ５１ ＡＮＤ回路 ５３ ＡＮＤ回
路 ５５ ＯＲ回路 ５７ インバー
タ回路 ５８ Ｄフリップフロップ １１１ Ｆ／Ｆ １２１ ＸＯＲ回路 １３１ ロジックブロック １３４ ロジッ
クブロック １５１ ＮＡＮＤ回路 １５３ ＮＡＮ
Ｄ回路 １５５ ＮＡＮＤ回路 １５７ ＮＡＮ
Ｄ回路 １７１ トランスファゲート回路 １７３ トラン
スファゲート回路 １７５ トランスファゲート回路 １７７ トラン
スファゲート回路 ３１１ インバータ回路 ３１３ インバ
ータ回路 ３５１ ＮＡＮＤ回路 ３５３ ＮＡＮ
Ｄ回路 ３７１ トランスファゲート回路 ３７３ トラン
スファゲート回路 ３７５ トランスファゲート回路 ３７７ トラン
スファゲート回路
Claims (4)
- 【請求項１】 フリップフロップに接続されて被テスト
回路となる複数のロジックブロックからなるバーンイン
テスト回路を設ける半導体装置において、 一方の前記ロジックブロックの出力信号及びバーンイン
入力信号を与えることにより、他方の前記ロジックブロ
ックを活性化する排他的論理和回路を備えることを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 フリップフロップはデータ入力端子及びセレクタバーン
イン信号が入力されるセレクタバーンイン端子を有する
第１の論理回路と、 前記セレクタバーンイン端子に接続されるインバータ回
路と、 シリアル入力端子及び前記インバータ回路によって反転
される信号が入力される端子を有する第２の論理回路
と、 前記第１の論理回路及び前記第２の論理回路の出力端子
が接続される第３の論理回路と、 前記第３の論理回路の出力端子が前記データ入力端子に
接続され、クロック入力信号が入力されるクロック端子
を設けるＤフリップフロップとを備えることを特徴とす
る半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 フリップフロップはクロック入力信号が入力されるクロ
ック端子及び、その反転信号が入力される端子を有し、
データ入力端子に接続される第１のトランスファゲート
回路と、 リセットバーンイン信号が入力されるリセットバーンイ
ン端子及び、前記第１のトランスファゲート回路の出力
端子に接続される第１の論理回路と、 セットバーンイン信号が入力されるセットバーンイン端
子及び、前記第１の論理回路の出力端子に接続される第
２の論理回路と、 前記クロック端子及び、その反転信号が入力される前記
端子を有し、前記第１のトランスファゲート回路の出力
端子及び、前記第２の論理回路の出力端子に接続される
第２のトランスファゲート回路と、 前記クロック端子及び、その反転信号が入力される前記
端子を有し、前記第２の論理回路の出力端子に接続され
る第３のトランスファゲート回路と、 前記リセットバーンイン端子及び、前記第３のトランス
ファゲート回路の出力端子に接続される第３の論理回路
と、前記セットバーンイン端子及び、前記第３の論理回
路の出力端子に接続される第４の論理回路と、 前記第３のトランスファゲート回路の出力端子及び、前
記第４の論理回路の出力端子に接続される第４のトラン
スファゲート回路とを備えることを特徴とする半導体装
置。 - 【請求項４】 請求項１記載の半導体装置において、 フリップフロップはリセットバーンイン信号が入力され
るリセットバーンイン端子及び、データ入力端子が接続
される第１の論理回路と、 セットバーンイン信号が入力されるセットバーンイン端
子及び、前記第１の論理回路の出力端子に接続される第
２の論理回路と、 クロック入力信号が入力されるクロック端子及び、その
反転信号が入力される端子を有し、前記第２の論理回路
の出力端子に接続される第１のトランスファゲート回路
と、 前記第１のトランスファゲート回路の出力端子に接続さ
れる第１のインバータ回路と、 前記クロック端子及び、その反転信号が入力される前記
端子を有し、前記第１のトランスファゲート回路の出力
端子及び、前記第１のインバータ回路の出力端子に接続
される第２のトランスファゲート回路と、 前記クロック端子及び、その反転信号が入力される前記
端子を有し、前記第１のインバータ回路の出力端子に接
続される第３のトランスファゲート回路と、 前記第３のトランスファゲート回路の出力端子に接続さ
れる第２のインバータ回路と、 前記クロック端子及び、その反転信号が入力される前記
端子を有し、前記第３のトランスファゲート回路の出力
端子及び、前記第２のインバータ回路の出力端子に接続
される第４のトランスファゲート回路とを備えることを
特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11188916A JP2001013219A (ja) | 1999-07-02 | 1999-07-02 | 半導体装置 |
| US09/450,760 US6297662B1 (en) | 1999-07-02 | 1999-11-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11188916A JP2001013219A (ja) | 1999-07-02 | 1999-07-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001013219A true JP2001013219A (ja) | 2001-01-19 |
Family
ID=16232138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11188916A Pending JP2001013219A (ja) | 1999-07-02 | 1999-07-02 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6297662B1 (ja) |
| JP (1) | JP2001013219A (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170070A (ja) | 1988-12-23 | 1990-06-29 | Nec Corp | テストパターン発生器 |
| EP0389165B1 (en) * | 1989-03-21 | 1996-06-12 | Minnesota Mining And Manufacturing Company | Fiber optic data link system |
| US5361264A (en) * | 1989-07-03 | 1994-11-01 | Raytheon Company | Mode programmable VLSI data registers |
| US5072448A (en) * | 1989-11-02 | 1991-12-10 | Universal Data Systems, Inc. | Quasi-random digital sequence detector |
| JPH0798358A (ja) | 1993-09-29 | 1995-04-11 | Toshiba Corp | 半導体装置 |
| US5717701A (en) * | 1996-08-13 | 1998-02-10 | International Business Machines Corporation | Apparatus and method for testing interconnections between semiconductor devices |
| JP3275952B2 (ja) | 1997-06-06 | 2002-04-22 | 日本電気株式会社 | ディジタル論理回路のテスト回路 |
| JP2000227458A (ja) * | 1999-02-05 | 2000-08-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路のテスト回路装置 |
-
1999
- 1999-07-02 JP JP11188916A patent/JP2001013219A/ja active Pending
- 1999-11-30 US US09/450,760 patent/US6297662B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6297662B1 (en) | 2001-10-02 |
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