JP2000227458A - 半導体集積回路のテスト回路装置 - Google Patents
半導体集積回路のテスト回路装置Info
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- JP2000227458A JP2000227458A JP11028718A JP2871899A JP2000227458A JP 2000227458 A JP2000227458 A JP 2000227458A JP 11028718 A JP11028718 A JP 11028718A JP 2871899 A JP2871899 A JP 2871899A JP 2000227458 A JP2000227458 A JP 2000227458A
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Abstract
(57)【要約】
【課題】 スキャン設計された回路に対し若干の回路を
追加するだけで、バーンインテスト時の適切なストレス
印加を自動的に行う。 【解決手段】 スキャンチェーンの最終段から前段方向
に数えてｎ段までのスキャン機能付きフリップフロップ
回路１２を正極性または負極性に統一して接続し、これ
らのスキャン機能付きフリップフロップ回路１２の出力
をとりだしてＥＸ−ＯＲ組み合わせ回路２１を経てスキ
ャンチェーンの初段スキャン機能付きフリップフロップ
回路１２にフィードバックすることにより、簡易的な疑
似乱数発生回路１４を構成する。これにより回路全体に
適切な回路ストレスを与えることができるパターン供給
を行う。出力判定回路１６は、バーンインテストを行う
際、回路に正しくストレス印加がされ、回路が故障なく
正常に動作しているかどうかを判定する。
追加するだけで、バーンインテスト時の適切なストレス
印加を自動的に行う。 【解決手段】 スキャンチェーンの最終段から前段方向
に数えてｎ段までのスキャン機能付きフリップフロップ
回路１２を正極性または負極性に統一して接続し、これ
らのスキャン機能付きフリップフロップ回路１２の出力
をとりだしてＥＸ−ＯＲ組み合わせ回路２１を経てスキ
ャンチェーンの初段スキャン機能付きフリップフロップ
回路１２にフィードバックすることにより、簡易的な疑
似乱数発生回路１４を構成する。これにより回路全体に
適切な回路ストレスを与えることができるパターン供給
を行う。出力判定回路１６は、バーンインテストを行う
際、回路に正しくストレス印加がされ、回路が故障なく
正常に動作しているかどうかを判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
バーンインテストを行なうための半導体集積回路のテス
ト回路装置に関するものである。
バーンインテストを行なうための半導体集積回路のテス
ト回路装置に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の大規模化・同期
回路化に伴い、機能記述を用いた論理合成による回路設
計および、テストパターンを自動で作成するための方法
としてスキャン設計法が注目されている。さらに、半導
体集積回路の大規模化によりバーンインテストなどの信
頼性試験の重要度も、増してきている。反面、この大規
模な半導体集積回路のテストの際、実際にセット機器上
で動作する状態を１００％実現することは非常に難しく
なってきており、消費電流テスト、バーンインテストな
どにおいては、スキャン設計法を利用し回路にストレス
を印加していることが少なくない。スキャン設計法を用
いた擬似的なストレス印加とは、従来行なわれていた実
使用モードにおける、回路動作を限り無く実使用に即し
た形でテストパターン設計を行ない、これを用いて消費
電力測定、信頼性試験でのストレス印加方法に対し、限
られたパターン長にて、実モード相当の回路動作率を実
現するため、スキャン設計法などにより、等価なテスト
パターンを作成し、テストに導入する方法である。
回路化に伴い、機能記述を用いた論理合成による回路設
計および、テストパターンを自動で作成するための方法
としてスキャン設計法が注目されている。さらに、半導
体集積回路の大規模化によりバーンインテストなどの信
頼性試験の重要度も、増してきている。反面、この大規
模な半導体集積回路のテストの際、実際にセット機器上
で動作する状態を１００％実現することは非常に難しく
なってきており、消費電流テスト、バーンインテストな
どにおいては、スキャン設計法を利用し回路にストレス
を印加していることが少なくない。スキャン設計法を用
いた擬似的なストレス印加とは、従来行なわれていた実
使用モードにおける、回路動作を限り無く実使用に即し
た形でテストパターン設計を行ない、これを用いて消費
電力測定、信頼性試験でのストレス印加方法に対し、限
られたパターン長にて、実モード相当の回路動作率を実
現するため、スキャン設計法などにより、等価なテスト
パターンを作成し、テストに導入する方法である。
【０００３】これにより、実動作状態と等価にはならな
いが、信頼性テスト等の際、半導体集積回路中の動作し
ている回路の割り合いが、実動作に近い状態にすること
が可能で、信頼性加速テスト等で、充分な負荷をかけず
にテストを行なうことを防ぐことができるようにする方
法として提案がなされている。
いが、信頼性テスト等の際、半導体集積回路中の動作し
ている回路の割り合いが、実動作に近い状態にすること
が可能で、信頼性加速テスト等で、充分な負荷をかけず
にテストを行なうことを防ぐことができるようにする方
法として提案がなされている。
【０００４】以下、従来のバーンインテストについて説
明する。
明する。
【０００５】従来のバーンインテストは、パッケージン
グされた完成品に対して行なわれていたため、テストを
行なう際、十数種の周波数の異なる信号供給源より必要
な端子数分だけ外部より信号供給を行ない、内部回路を
動作させる方法を取っていた。この際、回路規模が小さ
くかつ、動作的に複雑でない回路に対しては、実動作に
近いパターンを信号供給源の組み合わせにより実現する
事ができた。
グされた完成品に対して行なわれていたため、テストを
行なう際、十数種の周波数の異なる信号供給源より必要
な端子数分だけ外部より信号供給を行ない、内部回路を
動作させる方法を取っていた。この際、回路規模が小さ
くかつ、動作的に複雑でない回路に対しては、実動作に
近いパターンを信号供給源の組み合わせにより実現する
事ができた。
【０００６】しかしながら、回路の大規模化／複雑化に
伴い、用意されている信号供給源の組み合わせでは、実
動作を表現することは、不可能になってきたため、スキ
ャン設計法を利用し、スキャンテストパターンを信号供
給源の組み合わせにより表現し代用するようになってき
た。
伴い、用意されている信号供給源の組み合わせでは、実
動作を表現することは、不可能になってきたため、スキ
ャン設計法を利用し、スキャンテストパターンを信号供
給源の組み合わせにより表現し代用するようになってき
た。
【０００７】
【発明が解決しようとする課題】しかしながら、大量の
半導体集積回路のバーンインテストを完成品に対して行
なう方法に対し、最近ではウェハーレベルでバーンイン
を行なう手法も確立されつつあり、従来の完成品に対
し、必要端子数分の入力／出力を用意する方法では対応
が難しくなってきている。ウェハーレベルのバーンイン
においては、大量の半導体集積回路チップを同時にテス
トするため、各々のチップに割り当てられる（＝使用で
きる）端子数は、完成品をバーンインする場合とくら
べ、はるかに少なくなり、この限られた端子で、ストレ
ス印加、状態観測ができる回路設計が必要とされる。
半導体集積回路のバーンインテストを完成品に対して行
なう方法に対し、最近ではウェハーレベルでバーンイン
を行なう手法も確立されつつあり、従来の完成品に対
し、必要端子数分の入力／出力を用意する方法では対応
が難しくなってきている。ウェハーレベルのバーンイン
においては、大量の半導体集積回路チップを同時にテス
トするため、各々のチップに割り当てられる（＝使用で
きる）端子数は、完成品をバーンインする場合とくら
べ、はるかに少なくなり、この限られた端子で、ストレ
ス印加、状態観測ができる回路設計が必要とされる。
【０００８】本発明は、上記の問題点を解決するもので
あり、スキャン設計された回路に対し若干の回路を追加
するだけで、バーンインテスト時のストレス印加が自動
的に行なえ、かつ、正しくストレスがかかっているか否
かを確認でき、ウェハーレベルバーンインだけでなく、
完成品でのバーンインにも適応可能な、半導体集積回路
のテスト回路装置を提供することを目的としている。
あり、スキャン設計された回路に対し若干の回路を追加
するだけで、バーンインテスト時のストレス印加が自動
的に行なえ、かつ、正しくストレスがかかっているか否
かを確認でき、ウェハーレベルバーンインだけでなく、
完成品でのバーンインにも適応可能な、半導体集積回路
のテスト回路装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】請求項１記載の半導体集
積回路のテスト回路装置は、複数の組み合わせ回路と、
組み合わせ回路を挟んで設けられた複数のスキャン機能
付きフリップフロップ回路とからなるスキャンチェーン
保有部を備えた半導体集積回路に対してスキャンテスト
を実施する際、シフトモードにおいて複数のスキャン機
能付きフリップフロップ回路を複数段のシフトレジスタ
として用いる半導体集積回路のテスト回路装置であっ
て、シフトレジスタの最終段から前段方向に数えてｎ段
分のスキャン機能付きフリップフロップ回路を、それら
のデータ出力がスキャンテスト時に第一の極性および第
二の極性のうち一方のみとなるように接続し、ｎ段分の
スキャン機能付きフリップフロップ回路の出力を入力す
る排他的論理和の組み合わせ回路を設け、排他的論理和
の組み合わせ回路の出力をシフトレジスタの初段のスキ
ャン機能付きフリップフロップ回路の入力に供給するこ
とにより、（２n −１）＋（スキャンチェーンの段数−
ｎ）周期の簡易的な疑似乱数発生回路を構成したことを
特徴とする。
積回路のテスト回路装置は、複数の組み合わせ回路と、
組み合わせ回路を挟んで設けられた複数のスキャン機能
付きフリップフロップ回路とからなるスキャンチェーン
保有部を備えた半導体集積回路に対してスキャンテスト
を実施する際、シフトモードにおいて複数のスキャン機
能付きフリップフロップ回路を複数段のシフトレジスタ
として用いる半導体集積回路のテスト回路装置であっ
て、シフトレジスタの最終段から前段方向に数えてｎ段
分のスキャン機能付きフリップフロップ回路を、それら
のデータ出力がスキャンテスト時に第一の極性および第
二の極性のうち一方のみとなるように接続し、ｎ段分の
スキャン機能付きフリップフロップ回路の出力を入力す
る排他的論理和の組み合わせ回路を設け、排他的論理和
の組み合わせ回路の出力をシフトレジスタの初段のスキ
ャン機能付きフリップフロップ回路の入力に供給するこ
とにより、（２n −１）＋（スキャンチェーンの段数−
ｎ）周期の簡易的な疑似乱数発生回路を構成したことを
特徴とする。
【００１０】この構成により、半導体集積回路のバーン
インテストを行なう際に、初期リセットをかけた以降、
クロックを供給するだけで、半導体集積回路に対して自
動的に適切な回路ストレスを印加することができる。ま
た、テスト専用回路としての追加は、排他的論理和の組
み合わせ回路だけで済む。
インテストを行なう際に、初期リセットをかけた以降、
クロックを供給するだけで、半導体集積回路に対して自
動的に適切な回路ストレスを印加することができる。ま
た、テスト専用回路としての追加は、排他的論理和の組
み合わせ回路だけで済む。
【００１１】請求項２記載の半導体集積回路のテスト回
路装置は、請求項１記載の半導体集積回路のテスト回路
装置において、スキャンチェーン保有部のシフトレジス
タの最終段のスキャン機能付きフリップフロップ回路の
出力値と、あらかじめシミュレーション等で求めた出力
期待値とを比較し、両者が一致するか否かを判定する出
力判定回路を設けたことを特徴とする。
路装置は、請求項１記載の半導体集積回路のテスト回路
装置において、スキャンチェーン保有部のシフトレジス
タの最終段のスキャン機能付きフリップフロップ回路の
出力値と、あらかじめシミュレーション等で求めた出力
期待値とを比較し、両者が一致するか否かを判定する出
力判定回路を設けたことを特徴とする。
【００１２】この構成により、出力判定回路における判
定結果が一致したときには、回路に正しくストレス印加
がされ、回路が故障なく正常に動作していると判断で
き、判定結果が一致しないときには、回路に正しくスト
レス印加がされていないか、あるいは回路が故障して誤
動作をしていると判断できる。このように回路に正しく
ストレス印加がされ、回路が故障なく正常に動作してい
るかどうかを判断でき、信頼性テストの信頼度を向上さ
せることができる。
定結果が一致したときには、回路に正しくストレス印加
がされ、回路が故障なく正常に動作していると判断で
き、判定結果が一致しないときには、回路に正しくスト
レス印加がされていないか、あるいは回路が故障して誤
動作をしていると判断できる。このように回路に正しく
ストレス印加がされ、回路が故障なく正常に動作してい
るかどうかを判断でき、信頼性テストの信頼度を向上さ
せることができる。
【００１３】請求項３記載の半導体集積回路のテスト回
路装置は、複数の組み合わせ回路と、組み合わせ回路を
挟んで設けられた複数のスキャン機能付きフリップフロ
ップ回路とからなるスキャンチェーン保有部を複数備え
た半導体集積回路に対してスキャンテストを実施する
際、シフトモードにおいて複数のスキャン機能付きフリ
ップフロップ回路を複数段のシフトレジスタとして用い
る半導体集積回路のテスト回路装置であって、複数のう
ちの一のスキャンチェーン保有部に対して、シフトレジ
スタの最終段から前段方向に数えてｎ段分のスキャン機
能付きフリップフロップ回路を、それらのデータ出力が
スキャンテスト時に第一の極性および第二の極性のうち
一方のみとなるように接続し、ｎ段分のスキャン機能付
きフリップフロップ回路の出力を入力する排他的論理和
の組み合わせ回路を設け、排他的論理和の組み合わせ回
路の出力をシフトレジスタの初段のスキャン機能付きフ
リップフロップ回路の入力に供給することにより、（２
n −１）＋（スキャンチェーンの段数−ｎ）周期の簡易
的な疑似乱数発生回路を構成し、排他的論理和の組み合
わせ回路の出力を他のスキャンチェーン保有部のシフト
レジスタの初段のスキャン機能付きフリップフロップ回
路の入力にも供給するようにしたことを特徴とする。
路装置は、複数の組み合わせ回路と、組み合わせ回路を
挟んで設けられた複数のスキャン機能付きフリップフロ
ップ回路とからなるスキャンチェーン保有部を複数備え
た半導体集積回路に対してスキャンテストを実施する
際、シフトモードにおいて複数のスキャン機能付きフリ
ップフロップ回路を複数段のシフトレジスタとして用い
る半導体集積回路のテスト回路装置であって、複数のう
ちの一のスキャンチェーン保有部に対して、シフトレジ
スタの最終段から前段方向に数えてｎ段分のスキャン機
能付きフリップフロップ回路を、それらのデータ出力が
スキャンテスト時に第一の極性および第二の極性のうち
一方のみとなるように接続し、ｎ段分のスキャン機能付
きフリップフロップ回路の出力を入力する排他的論理和
の組み合わせ回路を設け、排他的論理和の組み合わせ回
路の出力をシフトレジスタの初段のスキャン機能付きフ
リップフロップ回路の入力に供給することにより、（２
n −１）＋（スキャンチェーンの段数−ｎ）周期の簡易
的な疑似乱数発生回路を構成し、排他的論理和の組み合
わせ回路の出力を他のスキャンチェーン保有部のシフト
レジスタの初段のスキャン機能付きフリップフロップ回
路の入力にも供給するようにしたことを特徴とする。
【００１４】この構成により、スキャンチェーン保有部
を複数備えた半導体集積回路のバーンインテストを行な
う際に、初期リセットをかけた以降、クロックを供給す
るだけで、半導体集積回路に対して自動的に適切な回路
ストレスを印加することができる。また、テスト専用回
路としての追加は、排他的論理和の組み合わせ回路だけ
で済む。
を複数備えた半導体集積回路のバーンインテストを行な
う際に、初期リセットをかけた以降、クロックを供給す
るだけで、半導体集積回路に対して自動的に適切な回路
ストレスを印加することができる。また、テスト専用回
路としての追加は、排他的論理和の組み合わせ回路だけ
で済む。
【００１５】請求項４記載の半導体集積回路のテスト回
路装置は、請求項３記載の半導体集積回路のテスト回路
装置は、各スキャンチェーン保有部のシフトレジスタの
最終段のスキャン機能付きフリップフロップ回路の出力
値と、あらかじめシミュレーション等で求めた出力期待
値とを比較し、両者が一致するか否かを判定する出力判
定回路を設けたことを特徴とする。
路装置は、請求項３記載の半導体集積回路のテスト回路
装置は、各スキャンチェーン保有部のシフトレジスタの
最終段のスキャン機能付きフリップフロップ回路の出力
値と、あらかじめシミュレーション等で求めた出力期待
値とを比較し、両者が一致するか否かを判定する出力判
定回路を設けたことを特徴とする。
【００１６】この構成により、各スキャンチェーン保有
部に対して、出力判定回路における判定結果が一致した
ときには、回路に正しくストレス印加がされ、回路が故
障なく正常に動作していると判断でき、判定結果が一致
しないときには、回路に正しくストレス印加がされてい
ないか、あるいは回路が故障して誤動作をしていると判
断できる。このように回路に正しくストレス印加がさ
れ、回路が故障なく正常に動作しているかどうかを判断
でき、信頼性テストの信頼度を向上させることができ
る。
部に対して、出力判定回路における判定結果が一致した
ときには、回路に正しくストレス印加がされ、回路が故
障なく正常に動作していると判断でき、判定結果が一致
しないときには、回路に正しくストレス印加がされてい
ないか、あるいは回路が故障して誤動作をしていると判
断できる。このように回路に正しくストレス印加がさ
れ、回路が故障なく正常に動作しているかどうかを判断
でき、信頼性テストの信頼度を向上させることができ
る。
【００１７】請求項５記載の半導体集積回路のテスト回
路装置は、請求項４記載の半導体集積回路のテスト回路
装置において、出力判定回路は、各スキャンチェーン保
有部のシフトレジスタの最終段のスキャン機能付きフリ
ップフロップ回路の出力値に対する判定結果の全てが一
致である場合とそれ以外の場合との判別のみを可能にし
て出力するようにしたことを特徴とする。
路装置は、請求項４記載の半導体集積回路のテスト回路
装置において、出力判定回路は、各スキャンチェーン保
有部のシフトレジスタの最終段のスキャン機能付きフリ
ップフロップ回路の出力値に対する判定結果の全てが一
致である場合とそれ以外の場合との判別のみを可能にし
て出力するようにしたことを特徴とする。
【００１８】これにより、出力判定回路の出力端子を１
つにすることができ、テストを行う際に接続すべき端子
数を削減することができる。
つにすることができ、テストを行う際に接続すべき端子
数を削減することができる。
【００１９】請求項６記載の半導体集積回路のテスト回
路装置は、請求項１，２，３，４または５記載の半導体
集積回路のテスト回路装置において、半導体集積回路は
ＰＬＬ回路を内蔵した半導体集積回路であり、ＰＬＬ回
路から必要な周波数の信号を自給可能にしたことを特徴
とする。
路装置は、請求項１，２，３，４または５記載の半導体
集積回路のテスト回路装置において、半導体集積回路は
ＰＬＬ回路を内蔵した半導体集積回路であり、ＰＬＬ回
路から必要な周波数の信号を自給可能にしたことを特徴
とする。
【００２０】これにより、テストを行う際に接続すべき
端子数を削減することができ、端子のコンタクト不良に
よるテストの不具合を防止できる。
端子数を削減することができ、端子のコンタクト不良に
よるテストの不具合を防止できる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２２】〔第１の実施の形態〕図１は本発明の第１
の実施の形態における半導体集積回路のテスト回路装置
の回路構成図である。図１において、１１はバーンイン
モード選択回路、１２はスキャン機能付きフリップフロ
ップ回路、１３は組み合わせ回路、１４は疑似乱数発生
回路、１６は出力判定回路、１７はリセット信号入力端
子、１８はシフト／キャプチャモード切換端子、１９は
バーンインモード選択回路切換端子、２０はｎ段シフト
レジスタ構成部、２１は（ｎ−１）個のＥＸ−ＯＲ回路
（排他的論理和回路）２２からなるＥＸ−ＯＲ組み合わ
せ回路、３０は通常動作時の信号入力端子である。な
お、図示していないが、各スキャン機能付きフリップフ
ロップ回路１２のクロック入力端子には同一のクロック
が入力されるものとする。
の実施の形態における半導体集積回路のテスト回路装置
の回路構成図である。図１において、１１はバーンイン
モード選択回路、１２はスキャン機能付きフリップフロ
ップ回路、１３は組み合わせ回路、１４は疑似乱数発生
回路、１６は出力判定回路、１７はリセット信号入力端
子、１８はシフト／キャプチャモード切換端子、１９は
バーンインモード選択回路切換端子、２０はｎ段シフト
レジスタ構成部、２１は（ｎ−１）個のＥＸ−ＯＲ回路
（排他的論理和回路）２２からなるＥＸ−ＯＲ組み合わ
せ回路、３０は通常動作時の信号入力端子である。な
お、図示していないが、各スキャン機能付きフリップフ
ロップ回路１２のクロック入力端子には同一のクロック
が入力されるものとする。
【００２３】この実施の形態における半導体集積回路
は、複数の組み合わせ回路１３と、組み合わせ回路１３
を挟んで設けられた複数のスキャン機能付きフリップフ
ロップ回路１２とを有するスキャンチェーン保有部を備
えている。スキャンテストを実施する際、シフトモード
において複数のフリップフロップ回路１２を複数段のシ
フトレジスタとして用い、このシフトレジスタの最終段
を含む一部の回路（ｎ段シフトレジスタ構成部２０）
と、ＥＸ−ＯＲ組み合わせ回路２１とで疑似乱数発生回
路１４を構成している。半導体集積回路のスキャン設計
を行なう際、スキャンチェーンの最終段から前段方向に
数えてｎ段まで（言い換えれば最終段を含む後段のｎ
段）を、スキャン機能付きフリップフロップ回路１２に
置き換える時点で、第一の極性（正極性）で統一してデ
ータが伝搬できるように回路設計するか、もしくは第二
の極性（負極性）で統一してデータが伝搬できるように
回路設計を行なう。同一極性で構成された、最終段から
ｎ段分のスキャンチェーンのデータの送り込みおよびデ
ータ引き出しにしようするモード（スキャン・シフトモ
ード）においては、入力されたデータが、正論理のまま
伝搬する、もしくは負論理で伝搬するかどちらかの極性
を持つシフトレジスタ構成となる。これがｎ段シフトレ
ジスタ構成部２０である。なお、ｎの値は設計する回路
によって異なるが、ｎ＝１やｎ＝２は好ましくない。
は、複数の組み合わせ回路１３と、組み合わせ回路１３
を挟んで設けられた複数のスキャン機能付きフリップフ
ロップ回路１２とを有するスキャンチェーン保有部を備
えている。スキャンテストを実施する際、シフトモード
において複数のフリップフロップ回路１２を複数段のシ
フトレジスタとして用い、このシフトレジスタの最終段
を含む一部の回路（ｎ段シフトレジスタ構成部２０）
と、ＥＸ−ＯＲ組み合わせ回路２１とで疑似乱数発生回
路１４を構成している。半導体集積回路のスキャン設計
を行なう際、スキャンチェーンの最終段から前段方向に
数えてｎ段まで（言い換えれば最終段を含む後段のｎ
段）を、スキャン機能付きフリップフロップ回路１２に
置き換える時点で、第一の極性（正極性）で統一してデ
ータが伝搬できるように回路設計するか、もしくは第二
の極性（負極性）で統一してデータが伝搬できるように
回路設計を行なう。同一極性で構成された、最終段から
ｎ段分のスキャンチェーンのデータの送り込みおよびデ
ータ引き出しにしようするモード（スキャン・シフトモ
ード）においては、入力されたデータが、正論理のまま
伝搬する、もしくは負論理で伝搬するかどちらかの極性
を持つシフトレジスタ構成となる。これがｎ段シフトレ
ジスタ構成部２０である。なお、ｎの値は設計する回路
によって異なるが、ｎ＝１やｎ＝２は好ましくない。
【００２４】そして、ＥＸ−ＯＲ組み合わせ回路２１
は、ｎ段シフトレジスタ構成部２０の各スキャン機能付
きフリップフロップ回路１２の出力を、各ＥＸ−ＯＲ回
路２２に入力し、図１に示すように各ＥＸ−ＯＲ回路２
２を接続し、ｎ段シフトレジスタ構成部２０の初段のス
キャン機能付きフリップフロップ回路１２に接続された
ＥＸ−ＯＲ回路２２の出力ｆを、バーンインモード選択
回路１１を介して、スキャンチェーン保有部を構成する
初段のスキャン機能付きフリップフロップ回路１２の入
力にフィードバックする。
は、ｎ段シフトレジスタ構成部２０の各スキャン機能付
きフリップフロップ回路１２の出力を、各ＥＸ−ＯＲ回
路２２に入力し、図１に示すように各ＥＸ−ＯＲ回路２
２を接続し、ｎ段シフトレジスタ構成部２０の初段のス
キャン機能付きフリップフロップ回路１２に接続された
ＥＸ−ＯＲ回路２２の出力ｆを、バーンインモード選択
回路１１を介して、スキャンチェーン保有部を構成する
初段のスキャン機能付きフリップフロップ回路１２の入
力にフィードバックする。
【００２５】また、バーンインモード選択回路切換端子
１９から入力される信号によりバーンインモード選択回
路１１はバーンインモードに設定される。バーンインモ
ード選択回路１１は、通常動作時には信号入力端子３０
からの入力信号を選択しているが、バーンインモードに
設定されると、ＥＸ−ＯＲ組み合わせ回路２１の出力ｆ
を選択して初段のスキャン機能付きフリップフロップ回
路１２へ出力する。また、シフト／キャプチャモード切
換端子１８から入力される信号により各スキャン機能付
きフリップフロップ回路１２はシフトモードまたはキャ
プチャモードに設定される。スキャン機能付きフリップ
フロップ回路１２は、シフトモードに設定されると、シ
フト動作時のデータ経路Ｔの信号を入力し、キャプチャ
モードに設定されると、通常動作時のデータ経路Ｎの信
号を入力する。
１９から入力される信号によりバーンインモード選択回
路１１はバーンインモードに設定される。バーンインモ
ード選択回路１１は、通常動作時には信号入力端子３０
からの入力信号を選択しているが、バーンインモードに
設定されると、ＥＸ−ＯＲ組み合わせ回路２１の出力ｆ
を選択して初段のスキャン機能付きフリップフロップ回
路１２へ出力する。また、シフト／キャプチャモード切
換端子１８から入力される信号により各スキャン機能付
きフリップフロップ回路１２はシフトモードまたはキャ
プチャモードに設定される。スキャン機能付きフリップ
フロップ回路１２は、シフトモードに設定されると、シ
フト動作時のデータ経路Ｔの信号を入力し、キャプチャ
モードに設定されると、通常動作時のデータ経路Ｎの信
号を入力する。
【００２６】以上のように構成されるこの実施の形態で
は、バーンインテスト時には、バーンインモード選択回
路１１をバーンインモードに設定し、各スキャン機能付
きフリップフロップ回路１２をシフトモードに固定す
る。そして、リセット信号入力端子１７から入力される
リセット信号ＲＳにより各スキャン機能付きフリップフ
ロップ回路１２に初期リセットをかけると、疑似乱数発
生回路１４は、（２n −１）＋（スキャンチェーンの段
数−ｎ）周期の簡易的な疑似乱数発生回路となり、その
出力を初段のスキャン機能付きフリップフロップ回路１
２の入力にフィードバックすることにより、スキャン機
能付きフリップフロップ回路１２にはさまれた組み合わ
せ回路１３を含めて、バーンインテスト時に回路全体に
適切なストレスを印加することができる。なお、スキャ
ンチェーンの段数とは、スキャン機能付きフリップフロ
ップ回路１２の全個数のことである。
は、バーンインテスト時には、バーンインモード選択回
路１１をバーンインモードに設定し、各スキャン機能付
きフリップフロップ回路１２をシフトモードに固定す
る。そして、リセット信号入力端子１７から入力される
リセット信号ＲＳにより各スキャン機能付きフリップフ
ロップ回路１２に初期リセットをかけると、疑似乱数発
生回路１４は、（２n −１）＋（スキャンチェーンの段
数−ｎ）周期の簡易的な疑似乱数発生回路となり、その
出力を初段のスキャン機能付きフリップフロップ回路１
２の入力にフィードバックすることにより、スキャン機
能付きフリップフロップ回路１２にはさまれた組み合わ
せ回路１３を含めて、バーンインテスト時に回路全体に
適切なストレスを印加することができる。なお、スキャ
ンチェーンの段数とは、スキャン機能付きフリップフロ
ップ回路１２の全個数のことである。
【００２７】以上のように本実施の形態では、テスト専
用回路として主にＥＸ−ＯＲ組み合わせ回路２１を追加
するだけで、バーンインテスト時に回路全体に適切なス
トレスを自動的に印加することができる。また、さらに
スキャンチェーン保有部を構成する最終段のスキャン機
能付きフリップフロップ回路１２の出力信号Ｓを入力す
る出力判定回路１６を付加することにより、バーンイン
テストの信頼性テストを行なう際、回路に正しくストレ
ス印加がされ、回路が故障なく正常に動作しているかど
うかを判定することができる。この出力判定回路１６の
詳しい構成については後述する。
用回路として主にＥＸ−ＯＲ組み合わせ回路２１を追加
するだけで、バーンインテスト時に回路全体に適切なス
トレスを自動的に印加することができる。また、さらに
スキャンチェーン保有部を構成する最終段のスキャン機
能付きフリップフロップ回路１２の出力信号Ｓを入力す
る出力判定回路１６を付加することにより、バーンイン
テストの信頼性テストを行なう際、回路に正しくストレ
ス印加がされ、回路が故障なく正常に動作しているかど
うかを判定することができる。この出力判定回路１６の
詳しい構成については後述する。
【００２８】〔第２の実施の形態〕図２は本発明の第２
の実施の形態における半導体集積回路のテスト回路装置
の回路構成図である。図２において、１５は出力判定回
路であり、その他の図１と対応する部分には同一符号を
付している。なお、図２では、バーンインモード選択回
路１１の一方の入力に接続された通常動作時の信号入力
端子３０（図１参照）は図示していない。
の実施の形態における半導体集積回路のテスト回路装置
の回路構成図である。図２において、１５は出力判定回
路であり、その他の図１と対応する部分には同一符号を
付している。なお、図２では、バーンインモード選択回
路１１の一方の入力に接続された通常動作時の信号入力
端子３０（図１参照）は図示していない。
【００２９】第１の実施の形態では、半導体集積回路の
スキャン設計を行なう際に、１つのスキャンチェーンを
構成しスキャン設計を行なう場合について説明したが、
この第２の実施の形態では、複数のスキャンチェーンを
構成しスキャン設計を行なう場合について説明する。し
たがって第２の実施の形態における半導体集積回路は、
複数の組み合わせ回路１３と複数のスキャン機能付きフ
リップフロップ回路１２とを有するスキャンチェーン保
有部を、第１〜第ｍのｍ個備えている。なお、Ｓ1 ，Ｓ
2 ，・・・・，Ｓm はそれぞれ第１，第２，・・・・，第ｍのス
キャンチェーン保有部における最終段のスキャン機能付
きフリップフロップ回路１２の出力である。また、第
１，第２，・・・・，第ｍのスキャンチェーン保有部のそれ
ぞれのスキャンチェーンの段数はＤＦＴの方法により当
然異なっていても構わない。
スキャン設計を行なう際に、１つのスキャンチェーンを
構成しスキャン設計を行なう場合について説明したが、
この第２の実施の形態では、複数のスキャンチェーンを
構成しスキャン設計を行なう場合について説明する。し
たがって第２の実施の形態における半導体集積回路は、
複数の組み合わせ回路１３と複数のスキャン機能付きフ
リップフロップ回路１２とを有するスキャンチェーン保
有部を、第１〜第ｍのｍ個備えている。なお、Ｓ1 ，Ｓ
2 ，・・・・，Ｓm はそれぞれ第１，第２，・・・・，第ｍのス
キャンチェーン保有部における最終段のスキャン機能付
きフリップフロップ回路１２の出力である。また、第
１，第２，・・・・，第ｍのスキャンチェーン保有部のそれ
ぞれのスキャンチェーンの段数はＤＦＴの方法により当
然異なっていても構わない。
【００３０】この第２の実施の形態では、第１の実施の
形態と同様の簡易的な疑似乱数発生回路１４をただ一つ
のスキャンチェーン保有部（ここでは第１のスキャンチ
ェーン保有部）のみで設計を行ない、その疑似乱数発生
回路１４で生成された出力信号ｆを、図２に示すよう
に、全てのスキャンチェーン保有部の初段のスキャン機
能付きフリップフロップ回路１２の入力に、バーンイン
モード選択回路１１を介して供給するようにしている。
形態と同様の簡易的な疑似乱数発生回路１４をただ一つ
のスキャンチェーン保有部（ここでは第１のスキャンチ
ェーン保有部）のみで設計を行ない、その疑似乱数発生
回路１４で生成された出力信号ｆを、図２に示すよう
に、全てのスキャンチェーン保有部の初段のスキャン機
能付きフリップフロップ回路１２の入力に、バーンイン
モード選択回路１１を介して供給するようにしている。
【００３１】この構成により、全てのスキャンチェーン
保有部に対し乱数を供給することができ、バーンインテ
スト時に回路全体に適切なストレスを印加することがで
きる。また、ただ一つのスキャンチェーン保有部のみに
疑似乱数発生回路１４を設け、それ以外のスキャンチェ
ーン保有部には疑似乱数発生回路１４を設けていないた
め、スキャンチェーン保有部ごとに疑似乱数発生回路１
４を付加した場合に比べ、回路のオーバーヘッドを少な
くすることができる。
保有部に対し乱数を供給することができ、バーンインテ
スト時に回路全体に適切なストレスを印加することがで
きる。また、ただ一つのスキャンチェーン保有部のみに
疑似乱数発生回路１４を設け、それ以外のスキャンチェ
ーン保有部には疑似乱数発生回路１４を設けていないた
め、スキャンチェーン保有部ごとに疑似乱数発生回路１
４を付加した場合に比べ、回路のオーバーヘッドを少な
くすることができる。
【００３２】つぎに、この実施の形態における出力判定
回路１５について説明する。図３は出力判定回路１５の
構成を示す回路構成図であり、３１〜３３，４１はＡＮ
Ｄ（論理積）回路、３４〜３６はそれぞれ同じ構成から
なる期待値比較回路部、３７は期待値比較タイミング生
成カウンタ、３８〜４０，４２〜４５はフリップフロッ
プ回路、４６〜４８はＥＸ−ＮＯＲ回路（排他的論理和
の否定回路）、４９は４入力のＡＮＤ回路、５０〜５２
は判定信号出力端子である。また、ＲＳは、図２のリセ
ット信号入力端子１７に入力されるものと同じリセット
信号であり、フリップフロップ回路３８〜４０のリセッ
ト入力端子および期待値比較回路部３４〜３６の各フリ
ップフロップ回路４２〜４４のリセット入力端子に入力
される。なお、図示していないが、フリップフロップ回
路３８〜４０，４２〜４５のクロック入力端子には、図
２の各スキャン機能付きフリップフロップ回路１２のク
ロック入力端子に入力されるクロック（図示せず）と同
じクロックが入力される。
回路１５について説明する。図３は出力判定回路１５の
構成を示す回路構成図であり、３１〜３３，４１はＡＮ
Ｄ（論理積）回路、３４〜３６はそれぞれ同じ構成から
なる期待値比較回路部、３７は期待値比較タイミング生
成カウンタ、３８〜４０，４２〜４５はフリップフロッ
プ回路、４６〜４８はＥＸ−ＮＯＲ回路（排他的論理和
の否定回路）、４９は４入力のＡＮＤ回路、５０〜５２
は判定信号出力端子である。また、ＲＳは、図２のリセ
ット信号入力端子１７に入力されるものと同じリセット
信号であり、フリップフロップ回路３８〜４０のリセッ
ト入力端子および期待値比較回路部３４〜３６の各フリ
ップフロップ回路４２〜４４のリセット入力端子に入力
される。なお、図示していないが、フリップフロップ回
路３８〜４０，４２〜４５のクロック入力端子には、図
２の各スキャン機能付きフリップフロップ回路１２のク
ロック入力端子に入力されるクロック（図示せず）と同
じクロックが入力される。
【００３３】出力判定回路１５を設けていなくてもバー
ンインテスト時に回路全体に適切なストレスを印加する
ことができるが、バーンインテストを行っている際、た
とえば入力信号端子のいずれかがコンタクト不良を起こ
していたり、またそれ以外の何らかの要因により本来ス
トレスが印加されているはずの半導体集積回路に、実は
ストレスが掛かっていないことが起きてしまうこともあ
る。このような、トラブルが発生しているかどうかの検
出を出力判定回路１５にて行う。
ンインテスト時に回路全体に適切なストレスを印加する
ことができるが、バーンインテストを行っている際、た
とえば入力信号端子のいずれかがコンタクト不良を起こ
していたり、またそれ以外の何らかの要因により本来ス
トレスが印加されているはずの半導体集積回路に、実は
ストレスが掛かっていないことが起きてしまうこともあ
る。このような、トラブルが発生しているかどうかの検
出を出力判定回路１５にて行う。
【００３４】この出力判定回路１５は、各スキャンチェ
ーン保有部の最終段のスキャン機能付きフリップフロッ
プ回路１２の出力信号Ｓ1 ，Ｓ2 ，・・・・，Ｓm を一定期
間ごとにモニターして、ストレスが正しく印加されてい
ないか、もしくは回路が故障して誤動作をしている場合
にわかるように判定信号Ｕ1 ，Ｕ2 ，・・・・，Ｕm を出力
する回路である。具体的には、図３に示すように構成さ
れる。
ーン保有部の最終段のスキャン機能付きフリップフロッ
プ回路１２の出力信号Ｓ1 ，Ｓ2 ，・・・・，Ｓm を一定期
間ごとにモニターして、ストレスが正しく印加されてい
ないか、もしくは回路が故障して誤動作をしている場合
にわかるように判定信号Ｕ1 ，Ｕ2 ，・・・・，Ｕm を出力
する回路である。具体的には、図３に示すように構成さ
れる。
【００３５】図３において、期待値比較タイミング生成
カウンタ３７が論理値「１」の“Ｈ（ハイレベル）”を
出力している期間に、各スキャンチェーン保有部の最終
段のスキャン機能付きフリップフロップ回路１２の出力
信号Ｓ1 〜Ｓm が各ＡＮＤ回路３１〜３３を介して各期
待値比較回路部３４〜３６に入力される。ここで、最終
段のスキャン機能付きフリップフロップ回路１２の出力
信号Ｓ1 〜Ｓm を、フリップフロップ回路４２〜４４で
構成されるシフトレジスタに３クロック分取り込めるよ
うに、期待値比較タイミング生成カウンタ３７が“Ｈ”
を出力する期間を設定しておく。すなわち、期待値比較
タイミング生成カウンタ３７は一定間隔で設定された期
間の間“Ｈ”を出力し、他の間は論理値「０」の“Ｌ
（ローレベル）”を出力するものである。
カウンタ３７が論理値「１」の“Ｈ（ハイレベル）”を
出力している期間に、各スキャンチェーン保有部の最終
段のスキャン機能付きフリップフロップ回路１２の出力
信号Ｓ1 〜Ｓm が各ＡＮＤ回路３１〜３３を介して各期
待値比較回路部３４〜３６に入力される。ここで、最終
段のスキャン機能付きフリップフロップ回路１２の出力
信号Ｓ1 〜Ｓm を、フリップフロップ回路４２〜４４で
構成されるシフトレジスタに３クロック分取り込めるよ
うに、期待値比較タイミング生成カウンタ３７が“Ｈ”
を出力する期間を設定しておく。すなわち、期待値比較
タイミング生成カウンタ３７は一定間隔で設定された期
間の間“Ｈ”を出力し、他の間は論理値「０」の“Ｌ
（ローレベル）”を出力するものである。
【００３６】また、期待値比較タイミング生成カウンタ
３７の出力は、フリップフロップ回路３８〜４０で構成
されるシフトレジスタに入力されるとともにＡＮＤ回路
４１に入力される。期待値比較タイミング生成カウンタ
３７が“Ｈ”を出力している期間中で、かつフリップフ
ロップ回路４０の出力が“Ｈ”となっている間、ＡＮＤ
回路４１の出力は“Ｈ”となり、その他の期間は“Ｌ”
となる。
３７の出力は、フリップフロップ回路３８〜４０で構成
されるシフトレジスタに入力されるとともにＡＮＤ回路
４１に入力される。期待値比較タイミング生成カウンタ
３７が“Ｈ”を出力している期間中で、かつフリップフ
ロップ回路４０の出力が“Ｈ”となっている間、ＡＮＤ
回路４１の出力は“Ｈ”となり、その他の期間は“Ｌ”
となる。
【００３７】あらかじめシミュレーションにより出力信
号Ｓ1 〜Ｓm の期待値を算出し、期待値比較回路部３４
〜３６のＥＸ−ＮＯＲ回路４６〜４８の一方の入力に設
定されるようにする。出力信号Ｓ1 の期待値比較回路部
３４内のＥＸ−ＮＯＲ回路４６，４７，４８のそれぞれ
で比較されるタイミングにおける期待値がＭ11，Ｍ12，
Ｍ13であり、出力信号Ｓ2 の期待値比較回路部３５内の
ＥＸ−ＮＯＲ回路４６，４７，４８のそれぞれで比較さ
れるタイミングにおける期待値がＭ21，Ｍ22，Ｍ23であ
り、出力信号Ｓm の期待値比較回路部３６内のＥＸ−Ｎ
ＯＲ回路４６，４７，４８のそれぞれで比較されるタイ
ミングにおける期待値がＭ31，Ｍ32，Ｍ 33である。期待
値Ｍ11，Ｍ12，Ｍ13，Ｍ21，Ｍ22，Ｍ23，Ｍ31，Ｍ32，
Ｍ33は、それぞれ論理値「１」か「０」であり、各期待
値を各レジスタ（図示せず）に設定し、その各レジスタ
をＥＸ−ＮＯＲ回路４６〜４８の一方の入力に接続して
いる。
号Ｓ1 〜Ｓm の期待値を算出し、期待値比較回路部３４
〜３６のＥＸ−ＮＯＲ回路４６〜４８の一方の入力に設
定されるようにする。出力信号Ｓ1 の期待値比較回路部
３４内のＥＸ−ＮＯＲ回路４６，４７，４８のそれぞれ
で比較されるタイミングにおける期待値がＭ11，Ｍ12，
Ｍ13であり、出力信号Ｓ2 の期待値比較回路部３５内の
ＥＸ−ＮＯＲ回路４６，４７，４８のそれぞれで比較さ
れるタイミングにおける期待値がＭ21，Ｍ22，Ｍ23であ
り、出力信号Ｓm の期待値比較回路部３６内のＥＸ−Ｎ
ＯＲ回路４６，４７，４８のそれぞれで比較されるタイ
ミングにおける期待値がＭ31，Ｍ32，Ｍ 33である。期待
値Ｍ11，Ｍ12，Ｍ13，Ｍ21，Ｍ22，Ｍ23，Ｍ31，Ｍ32，
Ｍ33は、それぞれ論理値「１」か「０」であり、各期待
値を各レジスタ（図示せず）に設定し、その各レジスタ
をＥＸ−ＮＯＲ回路４６〜４８の一方の入力に接続して
いる。
【００３８】例えば、期待値比較回路部３４において、
ＥＸ−ＮＯＲ回路４６，４７，４８のそれぞれでは、各
期待値Ｍ11，Ｍ12，Ｍ13と各フリップフロップ回路４
２，４３，４４の出力値とが比較され、比較結果が一致
したときに“Ｈ”を出力する。ＡＮＤ回路４１の出力が
“Ｈ”で、かつＥＸ−ＮＯＲ回路４６，４７，４８の全
ての出力が“Ｈ”のときにのみＡＮＤ回路４９の出力が
“Ｈ”となり、判定信号Ｕ1 が“Ｈ”となる。また、Ｅ
Ｘ−ＮＯＲ回路４６，４７，４８のうち１つでも比較結
果が一致せずに“Ｌ”が出力されると、ＡＮＤ回路４９
の出力が“Ｌ”となり、判定信号Ｕ1 が“Ｌ”となる。
したがって、判定信号Ｕ1 が“Ｈ”のときは、ストレス
が正しく印加され、第１のスキャンチェーン保有部を構
成する回路が故障なく正常に動作していると判断でき、
判定信号Ｕ1 が“Ｌ”となったときは、ストレスが正し
く印加されていないか、もしくは第１のスキャンチェー
ン保有部を構成する回路が故障していると判断できる。
他の期待値比較回路部３５〜３６においても同様の動作
が行われ、判定信号Ｕ2 〜Ｕm のレベルにより同様に判
断できる。
ＥＸ−ＮＯＲ回路４６，４７，４８のそれぞれでは、各
期待値Ｍ11，Ｍ12，Ｍ13と各フリップフロップ回路４
２，４３，４４の出力値とが比較され、比較結果が一致
したときに“Ｈ”を出力する。ＡＮＤ回路４１の出力が
“Ｈ”で、かつＥＸ−ＮＯＲ回路４６，４７，４８の全
ての出力が“Ｈ”のときにのみＡＮＤ回路４９の出力が
“Ｈ”となり、判定信号Ｕ1 が“Ｈ”となる。また、Ｅ
Ｘ−ＮＯＲ回路４６，４７，４８のうち１つでも比較結
果が一致せずに“Ｌ”が出力されると、ＡＮＤ回路４９
の出力が“Ｌ”となり、判定信号Ｕ1 が“Ｌ”となる。
したがって、判定信号Ｕ1 が“Ｈ”のときは、ストレス
が正しく印加され、第１のスキャンチェーン保有部を構
成する回路が故障なく正常に動作していると判断でき、
判定信号Ｕ1 が“Ｌ”となったときは、ストレスが正し
く印加されていないか、もしくは第１のスキャンチェー
ン保有部を構成する回路が故障していると判断できる。
他の期待値比較回路部３５〜３６においても同様の動作
が行われ、判定信号Ｕ2 〜Ｕm のレベルにより同様に判
断できる。
【００３９】なお、各ＡＮＤ回路４９にはＡＮＤ回路４
１の出力が入力されているため、ＡＮＤ回路４１の出力
が“Ｈ”の期間において、ＥＸ−ＮＯＲ回路４６，４
７，４８の比較結果の総合的な判定がなされることにな
る。したがって、フリップフロップ回路３８〜４０およ
びＡＮＤ回路４１は、判定を行うタイミングを設定する
ための回路であると言える。
１の出力が入力されているため、ＡＮＤ回路４１の出力
が“Ｈ”の期間において、ＥＸ−ＮＯＲ回路４６，４
７，４８の比較結果の総合的な判定がなされることにな
る。したがって、フリップフロップ回路３８〜４０およ
びＡＮＤ回路４１は、判定を行うタイミングを設定する
ための回路であると言える。
【００４０】また、図３では、期待値比較回路部３４〜
３６において、３クロック分の出力信号Ｓ1 〜Ｓm とそ
の期待値とを比較するようにしたが、３クロック分に限
定されるものではなく、２クロック分以上の出力信号Ｓ
1 〜Ｓm とその期待値とを比較するように構成してあれ
ばよい。
３６において、３クロック分の出力信号Ｓ1 〜Ｓm とそ
の期待値とを比較するようにしたが、３クロック分に限
定されるものではなく、２クロック分以上の出力信号Ｓ
1 〜Ｓm とその期待値とを比較するように構成してあれ
ばよい。
【００４１】以上のように本実施の形態によれば、複数
のスキャンチェーンを構成しスキャン設計を行なう場合
に、一つのスキャンチェーン保有部に疑似乱数発生回路
１４を設け、その出力信号ｆを、全てのスキャンチェー
ン保有部の初段のスキャン機能付きフリップフロップ回
路１２の入力に供給することにより、全てのスキャンチ
ェーン保有部に対し乱数を供給することができ、バーン
インテストを行う際に回路全体に適切なストレスを印加
することができる。
のスキャンチェーンを構成しスキャン設計を行なう場合
に、一つのスキャンチェーン保有部に疑似乱数発生回路
１４を設け、その出力信号ｆを、全てのスキャンチェー
ン保有部の初段のスキャン機能付きフリップフロップ回
路１２の入力に供給することにより、全てのスキャンチ
ェーン保有部に対し乱数を供給することができ、バーン
インテストを行う際に回路全体に適切なストレスを印加
することができる。
【００４２】さらに、出力判定回路１５を設けたことに
より、バーンインテストを行なう際、正しくストレス印
加がされ、回路が故障なく正常に動作しているかどうか
を判定することができ、信頼性テストの信頼度を向上さ
せることができ、不具合のあるチップをそのまま次工程
に持ち込むことを防ぐことができる。
より、バーンインテストを行なう際、正しくストレス印
加がされ、回路が故障なく正常に動作しているかどうか
を判定することができ、信頼性テストの信頼度を向上さ
せることができ、不具合のあるチップをそのまま次工程
に持ち込むことを防ぐことができる。
【００４３】なお、上記実施の形態における出力判定回
路１５では、図３に示すように、判定信号Ｕ1 〜Ｕm を
それぞれの判定信号出力端子５０〜５２から出力するよ
うにしたが、それぞれの判定信号出力端子５０〜５２を
設けずに、図４に示すように、各フリップフロップ回路
４５から出力される判定信号Ｕ1 〜Ｕm をＡＮＤ回路５
３に入力し、そのＡＮＤ回路５３の出力を判定信号Ｕと
して１つの判定信号出力端子５４から出力するように構
成してもよい。この場合、判定信号Ｕが“Ｈ”のとき
は、ストレスが正しく印加され、第１〜第ｍのスキャン
チェーン保有部を構成する回路が故障なく正常に動作し
ていると判断でき、判定信号Ｕが“Ｌ”となったとき
は、ストレスが正しく印加されていないか、もしくは第
１〜第ｍのスキャンチェーン保有部を構成する回路が故
障していると判断できる。また、ＡＮＤ回路５３の代わ
りにＮＡＮＤ回路を設けてもよく、この場合、判定信号
Ｕの“Ｈ”と“Ｌ”の判定結果が逆になる。
路１５では、図３に示すように、判定信号Ｕ1 〜Ｕm を
それぞれの判定信号出力端子５０〜５２から出力するよ
うにしたが、それぞれの判定信号出力端子５０〜５２を
設けずに、図４に示すように、各フリップフロップ回路
４５から出力される判定信号Ｕ1 〜Ｕm をＡＮＤ回路５
３に入力し、そのＡＮＤ回路５３の出力を判定信号Ｕと
して１つの判定信号出力端子５４から出力するように構
成してもよい。この場合、判定信号Ｕが“Ｈ”のとき
は、ストレスが正しく印加され、第１〜第ｍのスキャン
チェーン保有部を構成する回路が故障なく正常に動作し
ていると判断でき、判定信号Ｕが“Ｌ”となったとき
は、ストレスが正しく印加されていないか、もしくは第
１〜第ｍのスキャンチェーン保有部を構成する回路が故
障していると判断できる。また、ＡＮＤ回路５３の代わ
りにＮＡＮＤ回路を設けてもよく、この場合、判定信号
Ｕの“Ｈ”と“Ｌ”の判定結果が逆になる。
【００４４】このように、出力判定回路１５の出力部
に、ＡＮＤ回路５３あるいはＮＡＮＤ回路を設けること
により、出力判定回路１５の出力端子を１つの判定信号
出力端子５３に削減することができる。これは、スキャ
ンチェーン保有部の数が多く、ウェハーバーンインを行
なう場合等のように各チップに割り当てられる端子数が
限られている場合などにおいて、特に有効な手法となり
うる。また、半導体集積回路には、電源，接地，クロッ
ク，リセット信号の入力端子と、１つの判定信号出力端
子５３との５種類の端子を接続し、シフト／キャプチャ
モード切換端子１８およびバーンインモード選択回路切
換端子１９を接続して“Ｌ”または“Ｈ”に固定してテ
ストモードにするだけでバーンインテストを行なうこと
ができ、ウェハーバーンインを行なう場合などにおいて
も、確実に回路ストレスを与えることができ、かつ、回
路の不具合を検出することができる。
に、ＡＮＤ回路５３あるいはＮＡＮＤ回路を設けること
により、出力判定回路１５の出力端子を１つの判定信号
出力端子５３に削減することができる。これは、スキャ
ンチェーン保有部の数が多く、ウェハーバーンインを行
なう場合等のように各チップに割り当てられる端子数が
限られている場合などにおいて、特に有効な手法となり
うる。また、半導体集積回路には、電源，接地，クロッ
ク，リセット信号の入力端子と、１つの判定信号出力端
子５３との５種類の端子を接続し、シフト／キャプチャ
モード切換端子１８およびバーンインモード選択回路切
換端子１９を接続して“Ｌ”または“Ｈ”に固定してテ
ストモードにするだけでバーンインテストを行なうこと
ができ、ウェハーバーンインを行なう場合などにおいて
も、確実に回路ストレスを与えることができ、かつ、回
路の不具合を検出することができる。
【００４５】なお、第１の実施の形態における出力判定
回路１６（図１）は、図３における１つのスキャンチェ
ーン保有部に関連した部分、すなわち、ＡＮＤ回路３
１，期待値比較回路部３４，期待値比較タイミング生成
カウンタ３７，フリップフロップ回路３８〜４０および
ＡＮＤ回路４１により構成すればよい。
回路１６（図１）は、図３における１つのスキャンチェ
ーン保有部に関連した部分、すなわち、ＡＮＤ回路３
１，期待値比較回路部３４，期待値比較タイミング生成
カウンタ３７，フリップフロップ回路３８〜４０および
ＡＮＤ回路４１により構成すればよい。
【００４６】〔第３の実施の形態〕図５は本発明の第３
の実施の形態における半導体集積回路のテスト回路装置
の回路構成図である。図５において、６０はクロック発
生部６１および分周回路６２を有するＰＬＬ回路、６３
〜６５は第１〜第ｍのスキャンチェーン保有部である。
第１〜第ｍのスキャンチェーン保有部６３〜６５および
出力判定回路１５の構成は第２の実施の形態と同様であ
り、出力判定回路１５は、その出力部にＡＮＤ回路５３
（図４）あるいはＮＡＮＤ回路を設けた構成としてい
る。
の実施の形態における半導体集積回路のテスト回路装置
の回路構成図である。図５において、６０はクロック発
生部６１および分周回路６２を有するＰＬＬ回路、６３
〜６５は第１〜第ｍのスキャンチェーン保有部である。
第１〜第ｍのスキャンチェーン保有部６３〜６５および
出力判定回路１５の構成は第２の実施の形態と同様であ
り、出力判定回路１５は、その出力部にＡＮＤ回路５３
（図４）あるいはＮＡＮＤ回路を設けた構成としてい
る。
【００４７】この実施の形態では、ＰＬＬ回路６０を搭
載した半導体集積回路において、ＰＬＬ回路６０から発
生したクロックＣＬＫを、第１〜第ｍのスキャンチェー
ン保有部６３〜６５のスキャン機能付きフリップフロッ
プ回路１２（図２）のクロック入力端子に供給するとと
もに、出力判定回路１５のフリップフロップ回路３８〜
４０，４２〜４５（図３）のクロック入力端子に供給す
る。さらにＰＬＬ回路６０内の分周回路６２を利用して
一定期間ごとにリセットを掛けるための周波数をつくり
出し、これをリセット信号ＲＳとして、第１〜第ｍのス
キャンチェーン保有部６３〜６５のスキャン機能付きフ
リップフロップ回路１２（図２）のリセット入力端子に
供給するとともに、出力判定回路１５のフリップフロッ
プ回路３８〜４０，４２〜４４（図３）のリセット入力
端子に供給する。
載した半導体集積回路において、ＰＬＬ回路６０から発
生したクロックＣＬＫを、第１〜第ｍのスキャンチェー
ン保有部６３〜６５のスキャン機能付きフリップフロッ
プ回路１２（図２）のクロック入力端子に供給するとと
もに、出力判定回路１５のフリップフロップ回路３８〜
４０，４２〜４５（図３）のクロック入力端子に供給す
る。さらにＰＬＬ回路６０内の分周回路６２を利用して
一定期間ごとにリセットを掛けるための周波数をつくり
出し、これをリセット信号ＲＳとして、第１〜第ｍのス
キャンチェーン保有部６３〜６５のスキャン機能付きフ
リップフロップ回路１２（図２）のリセット入力端子に
供給するとともに、出力判定回路１５のフリップフロッ
プ回路３８〜４０，４２〜４４（図３）のリセット入力
端子に供給する。
【００４８】この実施の形態によれば、半導体集積回路
に電源以外の入力信号を与えることなく、自動的に回路
が動きだしストレスをかけることが、可能となる。特
に、ウェハーレベルでのバーンインテストなどにおいて
は、一度に多くのチップに対し限られた端子数で、回路
ストレスをかける必要があり、またチップの端子へのコ
ンタクト不良を起こす可能性も多くなるため、ＰＬＬ回
路６０から信号を生成し回路に供給する方法をとること
により、入力信号を与える端子をなくすことになり、コ
ンタクト不良によるバーンインテストの不具合を最小限
に食い止めることが可能になる。
に電源以外の入力信号を与えることなく、自動的に回路
が動きだしストレスをかけることが、可能となる。特
に、ウェハーレベルでのバーンインテストなどにおいて
は、一度に多くのチップに対し限られた端子数で、回路
ストレスをかける必要があり、またチップの端子へのコ
ンタクト不良を起こす可能性も多くなるため、ＰＬＬ回
路６０から信号を生成し回路に供給する方法をとること
により、入力信号を与える端子をなくすことになり、コ
ンタクト不良によるバーンインテストの不具合を最小限
に食い止めることが可能になる。
【００４９】この場合、電源、接地の入力と出力判定回
路１５の判定信号出力端子５４の３種類を接続し、シフ
ト／キャプチャモード切換端子１８およびバーンインモ
ード選択回路切換端子１９（図２）を接続して“Ｌ”ま
たは“Ｈ”に固定してテストモードにするだけで、バー
ンインテストを行なうことができ、判定信号出力端子５
４のコンタクト不良さえ起こさなければ、バーンインテ
スト時に回路に対し適切なストレスをかけ、不具合を検
出することができ、テストの確実性が格段に向上する。
路１５の判定信号出力端子５４の３種類を接続し、シフ
ト／キャプチャモード切換端子１８およびバーンインモ
ード選択回路切換端子１９（図２）を接続して“Ｌ”ま
たは“Ｈ”に固定してテストモードにするだけで、バー
ンインテストを行なうことができ、判定信号出力端子５
４のコンタクト不良さえ起こさなければ、バーンインテ
スト時に回路に対し適切なストレスをかけ、不具合を検
出することができ、テストの確実性が格段に向上する。
【００５０】また、本実施の形態では、半導体集積回路
に内蔵されているＰＬＬ回路６０を使用することによ
り、信頼性試験を実使用の周波数にてストレスを印加で
きるため、信頼性加速試験の本来あるべきテスト環境を
実現できる半導体集積回路のテスト回路装置と言える。
に内蔵されているＰＬＬ回路６０を使用することによ
り、信頼性試験を実使用の周波数にてストレスを印加で
きるため、信頼性加速試験の本来あるべきテスト環境を
実現できる半導体集積回路のテスト回路装置と言える。
【００５１】なお、第１の実施の形態における半導体集
積回路がＰＬＬ回路を内蔵したものであれば、同様にそ
のＰＬＬ回路からクロックおよびリセット信号ＲＳを供
給するようにすることで、同様の効果が得られることは
言うまでもない。
積回路がＰＬＬ回路を内蔵したものであれば、同様にそ
のＰＬＬ回路からクロックおよびリセット信号ＲＳを供
給するようにすることで、同様の効果が得られることは
言うまでもない。
【００５２】
【発明の効果】以上のように本発明によれば、スキャン
設計を行なった回路においてスキャンチェーン保有部を
利用して簡易的な疑似乱数発生回路を必要最小限な回路
追加で構成することにより、バーンインテストの信頼性
試験において適切な回路ストレスを印加することができ
る。さらに、出力判定回路を設けることにより、不具合
を正確に把握することができ、信頼性試験の信頼度を増
すことにさらなる効果をもたらすことができる。
設計を行なった回路においてスキャンチェーン保有部を
利用して簡易的な疑似乱数発生回路を必要最小限な回路
追加で構成することにより、バーンインテストの信頼性
試験において適切な回路ストレスを印加することができ
る。さらに、出力判定回路を設けることにより、不具合
を正確に把握することができ、信頼性試験の信頼度を増
すことにさらなる効果をもたらすことができる。
【００５３】今後、ウェハーレベルバーンイン等の導入
に伴い、各チップへの割り当てられる端子数は最大の課
題のひとつであるが、本発明はこの課題を解決するため
に最小限度の回路オーバーヘッドで最大限の効果をうみ
だす発明となる。
に伴い、各チップへの割り当てられる端子数は最大の課
題のひとつであるが、本発明はこの課題を解決するため
に最小限度の回路オーバーヘッドで最大限の効果をうみ
だす発明となる。
【図１】本発明の第１の実施の形態における半導体集積
回路のテスト回路装置の回路構成図である。
回路のテスト回路装置の回路構成図である。
【図２】本発明の第２の実施の形態における半導体集積
回路のテスト回路装置の回路構成図である。
回路のテスト回路装置の回路構成図である。
【図３】本発明の第２の実施の形態における半導体集積
回路のテスト回路装置の出力判定回路の回路構成図であ
る。
回路のテスト回路装置の出力判定回路の回路構成図であ
る。
【図４】本発明の第２の実施の形態における半導体集積
回路のテスト回路装置の出力判定回路の他の例を示す図
である。
回路のテスト回路装置の出力判定回路の他の例を示す図
である。
【図５】本発明の第３の実施の形態における半導体集積
回路のテスト回路装置の回路構成図である。
回路のテスト回路装置の回路構成図である。
１１ バーンインモード選択回路 １２ スキャン機能付きフリップフロップ回路 １３ 組み合わせ回路 １４ 疑似乱数発生回路 １５ 出力判定回路 １６ 出力判定回路 １７ リセット信号入力端子 １８ シフト／キャプチャモード切換端子 １９ バーンインモード選択回路切換端子 ２０ ｎ段シフトレジスタ構成部 ２１ ＥＸ−ＯＲ組み合わせ回路 ２２ ＥＸ−ＯＲ回路 ３１〜３３ ＡＮＤ回路 ３４〜３６ 期待値比較回路部 ３７ 期待値比較タイミング生成カウンタ ３８〜４０，４２〜４５ フリップフロップ回路 ４１ ＡＮＤ回路 ４６〜４８ ＥＸ−ＮＯＲ回路 ４９ ＡＮＤ回路 ５０〜５２ 判定信号出力端子 ５３ ＡＮＤ回路 ５４ 判定信号出力端子 ６０ ＰＬＬ回路 ６１ クロック発生部 ６２ 分周回路 ６３〜６５ 第１〜第ｍのスキャンチェーン保有部
Claims (6)
- 【請求項１】 複数の組み合わせ回路と、前記組み合わ
せ回路を挟んで設けられた複数のスキャン機能を有する
フリップフロップ回路（以下「スキャン機能付きフリッ
プフロップ回路」という）とからなるスキャンチェーン
保有部を備えた半導体集積回路に対してスキャンテスト
を実施する際、シフトモードにおいて前記複数のスキャ
ン機能付きフリップフロップ回路を複数段のシフトレジ
スタとして用いる半導体集積回路のテスト回路装置であ
って、 前記シフトレジスタの最終段から前段方向に数えてｎ段
分のスキャン機能付きフリップフロップ回路を、それら
のデータ出力が前記スキャンテスト時に第一の極性およ
び第二の極性のうち一方のみとなるように接続し、前記
ｎ段分のスキャン機能付きフリップフロップ回路の出力
を入力する排他的論理和の組み合わせ回路を設け、前記
排他的論理和の組み合わせ回路の出力を前記シフトレジ
スタの初段の前記スキャン機能付きフリップフロップ回
路の入力に供給することにより、（２n −１）＋（スキ
ャンチェーンの段数−ｎ）周期の簡易的な疑似乱数発生
回路を構成したことを特徴とする半導体集積回路のテス
ト回路装置。 - 【請求項２】 スキャンチェーン保有部のシフトレジス
タの最終段のスキャン機能付きフリップフロップ回路の
出力値と、あらかじめシミュレーション等で求めた出力
期待値とを比較し、両者が一致するか否かを判定する出
力判定回路を設けたことを特徴とする請求項１記載の半
導体集積回路のテスト回路装置。 - 【請求項３】 複数の組み合わせ回路と、前記組み合わ
せ回路を挟んで設けられた複数のスキャン機能を有する
フリップフロップ回路（以下「スキャン機能付きフリッ
プフロップ回路」という）とからなるスキャンチェーン
保有部を複数備えた半導体集積回路に対してスキャンテ
ストを実施する際、シフトモードにおいて前記複数のス
キャン機能付きフリップフロップ回路を複数段のシフト
レジスタとして用いる半導体集積回路のテスト回路装置
であって、 前記複数のうちの一のスキャンチェーン保有部に対し
て、前記シフトレジスタの最終段から前段方向に数えて
ｎ段分のスキャン機能付きフリップフロップ回路を、そ
れらのデータ出力が前記スキャンテスト時に第一の極性
および第二の極性のうち一方のみとなるように接続し、
前記ｎ段分のスキャン機能付きフリップフロップ回路の
出力を入力する排他的論理和の組み合わせ回路を設け、
前記排他的論理和の組み合わせ回路の出力を前記シフト
レジスタの初段の前記スキャン機能付きフリップフロッ
プ回路の入力に供給することにより、（２n −１）＋
（スキャンチェーンの段数−ｎ）周期の簡易的な疑似乱
数発生回路を構成し、 前記排他的論理和の組み合わせ回路の出力を他のスキャ
ンチェーン保有部の前記シフトレジスタの初段の前記ス
キャン機能付きフリップフロップ回路の入力にも供給す
るようにしたことを特徴とする半導体集積回路のテスト
回路装置。 - 【請求項４】 各スキャンチェーン保有部のシフトレジ
スタの最終段のスキャン機能付きフリップフロップ回路
の出力値と、あらかじめシミュレーション等で求めた出
力期待値とを比較し、両者が一致するか否かを判定する
出力判定回路を設けたことを特徴とする請求項３記載の
半導体集積回路のテスト回路装置。 - 【請求項５】 出力判定回路は、各スキャンチェーン保
有部のシフトレジスタの最終段のスキャン機能付きフリ
ップフロップ回路の出力値に対する判定結果の全てが一
致である場合とそれ以外の場合との判別のみを可能にし
て出力するようにしたことを特徴とする請求項４記載の
半導体集積回路のテスト回路装置。 - 【請求項６】 半導体集積回路はＰＬＬ回路を内蔵した
半導体集積回路であり、前記ＰＬＬ回路から必要な周波
数の信号を自給可能にしたことを特徴とする請求項１，
２，３，４または５記載の半導体集積回路のテスト回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11028718A JP2000227458A (ja) | 1999-02-05 | 1999-02-05 | 半導体集積回路のテスト回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11028718A JP2000227458A (ja) | 1999-02-05 | 1999-02-05 | 半導体集積回路のテスト回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000227458A true JP2000227458A (ja) | 2000-08-15 |
Family
ID=12256236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11028718A Pending JP2000227458A (ja) | 1999-02-05 | 1999-02-05 | 半導体集積回路のテスト回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000227458A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297662B1 (en) * | 1999-07-02 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6633502B2 (en) | 2001-05-14 | 2003-10-14 | Matsushita Electric Industrial Co., Ltd. | Test device for semiconductor memory circuit |
| JP2004045323A (ja) * | 2002-07-15 | 2004-02-12 | Matsushita Electric Ind Co Ltd | 半導体集積回路のバーンイン試験装置 |
| US7673205B2 (en) | 2006-10-20 | 2010-03-02 | Panasonic Corporation | Semiconductor IC and testing method thereof |
-
1999
- 1999-02-05 JP JP11028718A patent/JP2000227458A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6297662B1 (en) * | 1999-07-02 | 2001-10-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6633502B2 (en) | 2001-05-14 | 2003-10-14 | Matsushita Electric Industrial Co., Ltd. | Test device for semiconductor memory circuit |
| JP2004045323A (ja) * | 2002-07-15 | 2004-02-12 | Matsushita Electric Ind Co Ltd | 半導体集積回路のバーンイン試験装置 |
| US7673205B2 (en) | 2006-10-20 | 2010-03-02 | Panasonic Corporation | Semiconductor IC and testing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040914 |