JP2008047121A - 半導体集積回路の間接シミュレーション方法及び装置 - Google Patents

Abstract

【課題】コアＩＰモデルを用いて実際コアＩＰ回路を含む半導体集積回路のインテグレイションをシミュレーションすることができる半導体集積回路の間接シミュレーション方法及び間接シミュレーション装置を提供する。
【解決手段】半導体集積回路の間接シミュレーション方法は、入力及び出力ピンでサークルチェーンを構成して実際コアＩＰ回路に代わるコアＩＰモデルを提供し、コアＩＰモデルに対するテストベンチを生成し、生成されたテストベンチを用いてコアＩＰモデルが含まれた半導体集積回路のインテグレイションをシミュレーションする。
【選択図】 図２

Description

本発明は半導体集積回路のシミュレーション方法に係り、より詳細にはＳＯＣレベルでの半導体集積回路に含まれるコアＩＰをシミュレーションする方法に関する。

コアＩＰを含むＳＯＣ/ＡＳＩＣ製品の問題点の中に、ＳＯＣレベル内でコアＩＰ間のインテグレイション過ちで発生した問題点がある。これによって、デザインを再度検討するに費用と時間とが必要になる。また、顧客にコアＩＰを提供しながら配布されたテストガイドが理解し難しい。また、ＳＯＣ/ＡＳＩＣデザイン過程でコアＩＰを検証するためにコアＩＰのｒｅａｌ Ｎｅｔ−Ｌｉｓｔが必要であり、このようなコアＩＰを含むＳＯＣ/ＡＳＩＣデザインを検証するのに負荷と時間とがあまりも多く必要である。

現在のｔｉｍｅ−ｔｏ−ｍａｒｋｅｔが重要な状況で、顧客は提供されたテストガイドのみを見てデザインに対する検証を省略したりもする。さらに、コアＩＰのｒｅａｌ Ｎｅｔ−Ｌｉｓｔを提供することができない海外や制約された場合には検証手続きがないのでデザインに対する問題発生可能性がより高くなる。

従って、実際コアＩＰと同一の形態を保持し、実際コアＩＰの内部検証をすることができるコアＩＰモデルの必要性が浮き彫りになった。

前記問題点を解決するための本発明の目的は、実際コアＩＰに代るコアＩＰモデルを用いて半導体集積回路の間接シミュレーション方法を提供することにある。

本発明の他の目的は、実際コアＩＰに代るコアＩＰモデルを用いて半導体集積回路の間接シミュレーション装置を提供することにある。

本発明のさらなる目的は、コアＩＰモデルを用いて実際コアＩＰを検証することができる半導体集積回路のコアＩＰテスト方法を提供することにある。

前記目的を達成するための本発明一実施例による半導体集積回路の間接シミュレーション方法は、入力及び出力ピンでサークルチェーンを構成して実際コアＩＰ回路に代るコアＩＰモデルを提供する段階と、前記コアＩＰモデルに対するテストベンチを生成する段階と、前記生成されたテストベンチを用いて前記コアＩＰモデルを含む半導体集積回路のインテグレイションをする段階と、前記インテグレイションされた半導体集積回路をシミュレーションする段階と、
を含む。

前記コアＩＰモデルの前記入力及び出力ピンは、前記実際コアＩＰ回路の入力及び出力ピンに同じ名前で対応され実際コアＩＰ回路がインテグレイションされた半導体集積回路でチェックが必要な入力及び出力ピンであることができる。

前記コアＩＰモデルの入力ピンは、第１及び第２入力信号が印加される第１入力ピン及び第２入力ピン、イネイブル信号が印加される第３入力ピン、テストモード信号が印加される第４入力ピン及びクロック信号が印加される第５入力ピンで構成され、出力ピンは少なくとも一つ以上であることができる。

前記コアＩＰモデルは、前記イネイブル信号の活性化可否に応じて前記コアＩＰモデルの動作モードが区分されることができる。前記コアＩＰモデルの動作モードは、前記イネイブル信号が非活性化されるときの伝搬モードと前記イネイブル信号が活性化されるときのサークルシフトモードとに区分することができる。前記伝搬モードでは前記第１及び第２入力ピンに印加される前記第１及び第２入力信号が前記サークルチェーンを経ないで前記出力ピンに出力することができる。前記サークルシフトモードでは前記第１及び第２入力信号が前記サークルチェーンを経て前記出力ピンに出力されることができる。

前記コアＩＰモデルは、前記イネイブル信号と前記テストモード信号との印加を受け選択信号を出力する第１論理モジュールと、前記第１入力信号と第１フィードバック信号との印加を受け、前記選択信号に応答して前記第１入力信号と前記第１フィードバック信号とのうち一つを選択する第１選択モジュールと、前記第２入力信号と第２フィードバック信号との印加を受け、前記選択信号に応答して前記第２入力信号と前記第１フィードバック信号とのうち一つを選択する第２選択モジュールと、前記第１選択モジュールから提供された第１選択された信号と前記クロック信号との印加を受け第１遅延信号を出力する第１遅延モジュールと、前記第２選択回路から提供された第２選択された信号と前記クロック信号との印加を受け第２遅延信号を出力する第２遅延モジュールと、前記第１遅延信号及び第２遅延信号の印加を受けＡＮＤ信号を出力する第２論理モジュールと、前記ＡＮＤ信号と前記第１遅延信号との印加を受け前記選択信号に応答して前記ＡＮＤ信号と前記第１遅延信号のうち一つを選択する第３選択モジュールと、前記第３選択モジュールから提供された第３遅延された信号と前記クロック信号との印加を受け第３遅延信号を出力する第３遅延モジュールと、を含む。前記第２選択モジュールの出力信号は前記第１フィードバック信号であり、前記第３選択モジュールの出力信号は第１フィードバック信号である。

前記第１乃至第３選択モジュールは、２−ｔｏ−１ＭＵＸで構成することができる。前記第１及び第２論理モジュールは、ＡＮＤゲートで構成することができる。前記第１乃至第３遅延モジュールは、Ｄ−フリップ・フロップで構成することができる。前記Ｄ−フリップ・フロップは、前記クロックの上昇エッジからトリガすることができる。

前記目的を達成するための本発明に一実施例による半導体集積回路の間接シミュレーション装置は、入力及び出力ピンでサークルチェーンを構成して実際コアＩＰ回路に代わるコアＩＰモデルを提供するモデリングツールと、前記コアＩＰモデルに対するテストベンチを生成するテストベンチ生成器と、前記生成されたテストベンチを用いて前記コアＩＰモデルを含む半導体集積回路をインテグレイションするインテグレータと、前記インテグレイションンされた半導体集積回路をＳＯＣレベルでシミュレーションするシミュレータと、を含む。

前記目的を達成するための本発明の一実施例による半導体集積回路のコアＩＰテスト方法は、入力モジュール出力モジュールで構成されたサークルチェーンを含むコアＩＰモデルを提供する段階と、前記コアＩＰモデルに対するテストベンチを生成する段階と、前記生成されたテストベンチを用いて前記コアＩＰモデルを含む半導体集積回路をインテグレイションする段階と、前記インテグレイションされた半導体集積回路をシミュレーションする段階と、前記シミュレーション結果に基づいて前記コアＩＰモデルが代る実際コアＩＰを検証する段階と、を含む。

前記入力モジュールは、２つの入力を具備し、それぞれの第１入力端子に入力信号の印加を受ける第１乃至第４入力選択モジュール、及び前記入力選択モジュールから提供された第１選択された信号の印加をそれぞれ受けクロック信号に同期して第１遅延された信号を出力する第１乃至第４入力遅延モジュールを含む。前記第４入力遅延モジュールから提供された第１遅延された信号は前記第３入力選択モジュールの第２入力端子に印加され、前記第３入力遅延モジュールから提供された第１遅延された信号は前記第２入力選択モジュールの第２入力端子に印加され、記第２入力遅延モジュールから提供された第１遅延された信号は前記第１入力選択モジュールの第２入力端子に印加される。

前記出力モジュールは、２つの入力を具備しそれぞれの第１入力端子にそれぞれ前記第１乃至第３入力遅延モジュールの出力の印加を受ける第１乃至第３出力選択モジュールと、前記出力選択モジュールから提供された第２選択された信号の印加を受け前記クロック信号に同期し第２遅延された信号を出力する第１乃至第３出力遅延モジュールを含む。前記第１出力遅延モジュールの出力は前記第２出力選択モジュールの第２入力端子に印加され、前記第２出力遅延モジュールの出力は前記第３出力選択モジュールの第２入力端子に印加され、前記第３出力遅延モジュールの出力は前記第４出力選択モジュールの第２入力端子に印加され、前記第１入力遅延モジュールは前記第１出力選択モジュールの第２入力端子に印加される。前記コアＩＰモデルは、前記選択モジュールそれぞれにイネイブル信号とテストモード信号の入力を受け選択信号を印加する論理モジュールをさらに含むことができる。

前記選択信号の活性化可否に応じて前記コアＩＰモデルの動作モードが異なることができる。前記選択信号が非活性化になると、前記コアＩＰモデルは伝搬モードで動作することができる。前記伝搬モードでは、前記入力信号をサークルチェーンを経ないで出力することができる。前記選択信号が活性化になると、前記コアＩＰモデルはサークルシフトモードで動作することができる。

以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。

図１はシステムオンチップＳＯＣレベルでの実際コアＩＰ回路を含む半導体集積回路を示す概略的なブロック図である。

実際コアＩＰ回路を含む半導体集積回路１００は入力信号が印加される入力パッド１１１〜１１５と出力信号が出力される出力パッド１１５とコアＩＰ回路１１０及びロジック回路１２０、１３０を含む。

コアＩＰ回路１１０は入力ピン１３１〜１３５と出力ピン１３６を含む。コアＩＰ回路１１０の入力ピン１３１〜１３５には入力パッド１１１〜１１５に印加される信号がロジック回路１２０を経て印加される。コアＩＰ１１０の出力ピン１３６から出力される信号はロジック回路１３０を経て出力パッド１１６に出力される。このようなコアＩＰ１１０を含む集積回路１００をＳＯＣレベルで検証するのにあまりにも多くの負荷と時間とが必要である。

図２は図１の実際コアＩＰ回路に代るコアＩＰモデルの構成を示す概略的なブロック図である。

図３は本発明の一実施例による半導体集積回路の間接シミュレーション方法を示す順序図である。

図３を参照すると、本発明の一実施例による半導体集積回路の間接シミュレーション方法は入力及び出力ピンでサークルチェーンを構成して実際コアＩＰ回路に代るコアＩＰモデルを提供する段階Ｓ３１０、コアＩＰモデルに対するテストベンチを生成する段階Ｓ３２０、生成されたテストベンチを用いてコアＩＰモデルを含む半導体集積回路のインテグレイションをする段階Ｓ３３０、及びインテグレイションされた半導体集積回路を出力する段階Ｓ３４０を含む。コアＩＰモデルは図２のコアＩＰモデルを使用することができる。

図２を参照すると、コアＩＰモデル２００は入力ピン２１１〜２１５が全部５個である。コアＩＰモデル２００の入力ピン２１１〜２１５は実際コアＩＰ回路１１０の入力ピン１３１〜１３５に同じ名前で対応する。コアＩＰモデルの出力ピン２１６も実際コアＩＰ回路１１０の出力ピン１１６に同じ名前で対応する。出力ピンは一つ以上であることができる。勿論、入力パッドが入力ピンより多いとすることもできる。第１入力ピン２１１及び第２入力ピン２１２には入力信号が印加され、第３入力ピン２１３にはイネイブル信号が印加される。第４入力ピン２１４にはテストモード信号が印加され、第５入力ポン２１５にはクロック信号が印加される。

コアＩＰモデル２００は第１選択モジュール２２０、第２選択モジュール２３０、第１論理モジュール２１０、第１遅延モジュール２４０、第２遅延モジュール２５０、第２論理モジュール２６０、第３選択モジュール２７０及び第３遅延モジュール２８０を含む。第３遅延モジュール２８０の出力は出力ピン２１６に連結される。選択モジュール２２０、２３０、２７０は２−ｔｏ−１ＭＵＸで実現することができる。論理モジュール２１０、２６０はＡＮＤゲートで実現することができる。遅延モジュール２４０、２５０、２８０はＤフリップ・フロップで実現することができる。勿論、モジュールは同じ機能を有する異なる素子でも実現することができるのは当然のことである。

第１論理モジュール２２０は第１入力信号と第２遅延モジュール２５０の出力信号である第２遅延された信号の印加を受け第１論理モジュールの出力信号である選択信号によって第１入力信号と第２遅延信号のうち一つを選択して第１選択された信号を出力する。第２選択モジュール２３０は第２入力信号と第３遅延モジュール２８０の出力信号である第３遅延された信号との印加を受け選択信号によって２つの信号のうち一つの信号を選択して第２選択された信号を出力する。

第１遅延モジュール２４０は第１選択された信号の印加を受けクロック信号の上昇エッジから第１遅延された信号を出力する。第２遅延モジュール２５０は第２選択された信号の印加を受けクロック信号の上昇エッジから出力する。第２遅延された信号は第１選択モジュール２２０に印加される。第２論理モジュール２６０は第１遅延された信号と第２遅延された信号とを論理積してＡＮＤ信号を出力する。第３選択モジュール２７０は第１遅延された信号とＡＮＤ信号との印加を受け、選択信号によって２つの信号のうち一つの信号を選択して第３選択された信号を出力する。第３遅延モジュール２８０は第３選択された信号の印加を受けクロック信号の上昇エッジから第３遅延された信号を出力する。第３遅延モジュール２８０の出力信号は出力ピン２１６に出力され、また、第２選択モジュール２３０に印加される。

例えば、選択モジュール２２０、２３０、２７０は２つの入力端子を有することができる。選択モジュール２２０、２３０、２７０に印加される選択信号がどんな入力端子が開放されるかを決定する。論理０であると選択モジュール２２０、２３０、２７０の一番目の端子が選択され選択信号が論理１であると二番目の入力端子が選択されると過程しよう。

テストモード信号は常に論理１であるとすると、第１論理モジュール２１０に印加されるイネイブル信号によって選択信号の出力値が異なる。

まず、イネイブル信号が論理０であると、選択信号も論理０になるので、選択モジュール２２０、２３０、２７０では一番目の入力端子に印加される信号が選択される。即ち、第１選択モジュール２２０では第１選択モジュール２２０の一番目の入力端子に入ってくる第１入力信号が選択され、第２選択モジュール２３０では第２選択モジュール２３０の一番目の入力端子に入ってくる第２入力信号が選択される。第１遅延モジュール２４０は第１入力信号をクロック信号の上昇エッジで半クロック遅延させ第１遅延された信号を出力し、第２遅延モジュール２５０は第２入力信号をクロック信号の上昇エッジで半クロック遅延させ第２遅延された信号を出力する。第２論理モジュール２６０は第１遅延された信号と第２遅延された信号とが同時に論理１のときのみ論理１であるＡＮＤ信号を出力する。ＡＮＤ信号は第３選択モジュール２７０を経て第３遅延モジュール２８０でクロック信号の上昇エッジで半クロック遅延され、出力ピン２１６に第３遅延された信号として出力される。

次に、イネイブル信号が論理１であると選択信号も論理１になるので選択モジュール２２０、２３０、２７０では二番目入力端子に印加される信号が選択される。即ち、第１選択モジュール２２０では第１選択モジュール２２０の二番目の入力端子に入ってくる第２遅延モジュール２５０の出力信号である第２遅延された信号が選択される。第２選択モジュール２３０では第２選択モジュール２３０の二番目入力端子に入ってくる第３遅延モジュール２８０の出力信号である第３遅延された信号が選択される。この際、第３遅延された信号はクロック信号の上昇エッジで一つのクロックずつそれぞれ遅延された第１入力信号と第２入力信号の論理積された信号である。このような式で選択信号が１であると出力信号の値が入力信号にシフトされる。即ち、選択信号の値によって出力信号が入力信号にシフトされなかったりシフトされたりするようにできる。即ち、コアＩＰモデルは伝搬モード及びサークルシフトモードを含む動作モードで動作することができる。伝搬モードの場合、サークルチェーンが開けてあるので入力信号が入力される毎に出力ピンから出力信号が一度ずつ出力される。従って、出力信号がシフトなしに出力ピンで出力される場合である。サークルシフトモードの場合、サークルチェーンが閉めてあるので出力信号が出力ピンから出力され、第２選択モジュール２３０に戻って第２入力信号に代って第２選択モジュール２３０を通る。従って、出力信号はシフトされ再度出力ピンで出力される場合である。勿論、図２で選択信号が論理１の時選択モジュール２２０、２３０、２７０で０で表示された入力端子の信号を選択することができるように構成することができる。また、遅延モジュール２４０、２５０、２８０はクロックの下降エッジで動作するように構成されることもできる。図２のコアＩＰモデルは入力が２つであり出力が一つであることをモデリングしたが入力の個数と出力の個数とをさらに多くもできる。

図４は図２のコアＩＰモデルの動作を示すタイミングダイアグラムである。図４でＣＬＫはクロック信号を示し、Ａ−ＰＩＮは第１入力信号を示しＢ−ＰＩＮは第２入力信号を示す。Ｅｎａｂｌｅはイネイブル信号を示しＣ−ＰＩＮは出力ピン２１６の出力信号を示す。図４ではテストモード信号は論理１であると仮定しテストモード信号を示さない。

図４を参照すると、イネイブル信号が論理０であるか論理１であるかの可否に従ってコアＩＰモデルの動作モードが区分される。即ち、図２のコアＩＰモデルの動作で説明したようにイネイブル信号が論理０の時は入力信号が出力ピンに伝搬される。イネイブル信号が論理１の時は出力信号が入力信号にシフトされ再度出力ピンで出力される。

図５は本発明の一実施例による半導体集積回路の間接シミュレーション装置を示すブロック図である。

図５を参照すると、本発明の一実施例による半導体集積回路の間接シミュレーション装置５００はモデリングツール５１０、テストベンチ生成器５２０、インテグレータ５３０及びシミュレータ５４０を含む。

モデリングツール５１０は図２のコアＩＰモデルを提供する。コアＩＰモデルは入力及び出力ピンでサークルチェーンを構成して実際のコアＩＰ回路に代る。モデリングツール５１０から提供されるコアＩＰモデルは図２の構成を有している。テストベンチ生成器５２０はコアＩＰモデルに対するテストベンチを生成する。インテグレータ５３０は生成されたテストベンチを用いてコアＩＰモデルを含む半導体集積回路をインテグレイションする。シミュレータ５４０はインテグレイションされた半導体集積回路をシステムオンチップレベルでシミュレーションしてシミュレーション結果を出力する。このシミュレーション結果に基づいて実際コアＩＰ回路のインテグレイションを早くて正確に検証することができる。

図６は本発明の一実施例による半導体集積回路のコアＩＰテスト方法を示す順序図である。

図６を参照すると、本発明の一実施例による半導体集積回路のコアＩＰテスト方法は、入力モジュール及び出力モジュールで構成されたサークルチェーンを含むコアＩＰモデルを提供する段階Ｓ６１０、コアＩＰモデルに対するテストベンチを生成する段階Ｓ６２０、生成されたテストベンチを用いてコアＩＰモデルを含む半導体集積回路をインテグレイションする段階Ｓ６３０、インテグレイションされた半導体集積回路をシミュレーションする段階Ｓ６４０、及びシミュレーション結果に基づいてコアＩＰモデルが代る実際コアＩＰを検証する段階Ｓ６５０を含む。

図７は図６の半導体集積回路のコアＩＰテスト方法で提供されるコアＩＰモデルの構成を示すブロック図である。

図６を参照すると、本発明の一実施例によるコアＩＰテスト方法で提供されるコアＩＰモデルは入力モジュール７１０と出力モジュール７５０と論理モジュール７２０を含む。

入力モジュール７１０は第１乃至第４入力選択モジュール７１１、７１３、７１５、７１７及び第１乃至第４入力遅延モジュール７２１、７２３、７２５、７２７を含む。入力選択モジュール７１１、７１３、７１５、７１７は２つの入力端子と選択端子とを具備するが、選択端子には論理モジュール７２０から出力される選択信号が印加される。第１乃至第４入力選択モジュールの第１入力端子それぞれには入力信号ＤａｔａＩ［０］、 ＤａｔａＩ［１］、 ＤａｔａＩ［２］、 ＤａｔａＩ［３］が入力される。選択信号はイネイブル信号とテストモード信号との論理積である。選択信号に基づいて入力選択モジュール７１１、７１３、７１５、７１７から選択される入力端子が異なる。

入力選択モジュール７１１、７１３、７１５、７１７の出力信号である第１選択された信号はそれぞれの入力遅延モジュール７２１、７２３、７２５、７２７に入力される。入力遅延モジュールはクロック信号の上昇エッジで第１選択された信号を半クロック遅延させ第１遅延された信号を出力する。また、第２入力遅延モジュール７２３から提供された第１遅延された信号は第１入力選択モジュール７１１の第２入力端子に印加され、第３入力遅延モジュール７２５から提供された第１遅延された信号は第２入力選択モジュール７１３の第２入力端子に印加され、第４入力遅延モジュール７２７から提供された第１遅延された信号は第３入力選択モジュール７１５の第２入力端子に印加される。入力選択モジュール７１１、７１３、７１５、７１７は２−ｔｏ−１ＭＵＸで構成することができ、入力遅延モジュール７２１、７２３、７２５、７２７はＤ−フリップ・フロップで構成することができる。勿論、このようなモジュールは同じ機能をする異なるモジュールで構成することができる。

出力モジュール７５０は第１乃至第３出力選択モジュール及び第１乃至第３出力遅延モジュール７６１、７６３、７６５を含む。出力選択モジュール７５１、７２３、７５５は二つの入力端子と選択端子とを含み、選択端子に印加される選択信号によって２つの入力端子に印加される信号のうち一つの信号を選択する。第１乃至第３出力選択モジュール７５１、７２３、７５５は第１乃至第３入力遅延モジュールから提供された第１遅延された信号を第１入力端子に印加を受ける。第１出力選択モジュール７５１の第２入力端子には第１入力遅延モジュール７２１から提供された第１遅延された信号が印加される。第１乃至第３出力選択モジュール７５１、７２３、７５５から提供された第２選択された信号は出力信号 ＤａｔａＯ［０］、 ＤａｔａＯ［１］、 ＤａｔａＯ［２］として出力される。

第１乃至第３出力遅延モジュール７６１、７６３、７６５は第２選択された信号の印加を受け、半クロック遅延させクロック信号の上昇エッジから第２遅延された信号を出力する。第１出力遅延モジュール７６１から提供された第２遅延された信号は第２出力選択モジュール７５３の第２入力端子に印加される。第２出力遅延モジュール７６３から提供された第２遅延された信号は第３出力選択モジュール７５５の第２入力端子に印加される。第３出力遅延モジュール７６５から提供された第２遅延された信号は第４入力選択モジュール７１７の第２入力端子に印加される。出力選択モジュール７５１、７５３、７５５は２−ｔｏ−１ＭＵＸで構成することができ、出力遅延モジュール７６１、７６３、７６５はＤ−フリップ・フロップで構成することができる。勿論、このようなモジュールは同じ機能をする異なるモジュールで構成することができる。

図８は図７のコアＩＰモデルの動作を示すタイミング図である。

図７と図８とを参照して、図７のコアＩＰモデルの全体的な動作を説明する。

例えば、論理モジュール７２０に入力されるテストモード信号は論理１でありイネイブル信号が論理０であると論理モジュール７２０から出力される選択信号は論理０になる。このようになると入力選択モジュール７１１、７１３、７１５、７１７では第１入力端子に印加される入力信号 ＤａｔａＩ［０］、 ＤａｔａＩ［１］、 ＤａｔａＩ［２］、 ＤａｔａＩ［３］が選択される。入力選択モジュール７１１、７１３、７１５、７１７から提供された第１選択された信号は入力遅延モジュール７２１、７２３、７２５、７２７から半クロック遅延され、第１遅延された信号として出力される。入力遅延モジュールから提供された第１遅延された信号は出力選択モジュール７５１、７５３、７５５から選択され出力信号ＤａｔａＯ［０］、 ＤａｔａＯ［１］、 ＤａｔａＯ［２］に出力される。ここで、入力信号は４ビットであるが出力信号が３ビットであるのは第４入力遅延モジュール７２７から提供された第１遅延された信号が出力モジュールに印加されないからである。即ち、イネイブル信号が論理０の時は入力信号が伝搬され出力信号として出力される。従って、イネイブル信号が論理０のとき、コアＩＰモデルは伝搬モードで動作する。

次に、イネイブル信号が論理１の時は選択モジュールから第２入力端子に印加される信号が選択される。第３出力遅延モジュール７６７から提供された第２遅延された信号が第４入力選択モジュール７１７の第２入力端子に印加され、遅延モジュールと選択モジュールとはサークルチェーンの形態に連結されている。従って、イネイブル信号が論理１の時の出力信号が７クロック遅延されて出力される。ここで、７はコアＩＰモデルに含まれる遅延モジュールの個数である。これは図８のタイミング図でも確認することができる。この際、コアＩＰモデルはサークルシフトモードで動作すると言える。このサークルシフトモードでは出力信号が入力信号にシフトされて再度出力信号として出力される。出力信号が入力信号に影響を及ばすのである。このようにして入力と出力との関係でコアＩＰモデルが代る実際のコアＩＰ回路のインテグレイションがまともに行われたかを検証することができる。実際コアＩＰ回路に代るコアＩＰモデルに含まれるモジュールの個数が実際コアＩＰ回路に含まれる論理ゲートの個数よりずっと少ない。従って、実際コアＩＰ回路を含むシステムオンチップレベルでの半導体集積回路のインテグレイションを検証する時間よりコアＩＰモデルを含む半導体集積回路のインテグレイションを検証する時間が少なくかかる。例えば、約１/２０程度の時間がかかる。

前述したように、本発明の実施例による半導体集積回路の間接シミュレーション方法及び間接シミュレーション装置と半導体集積回路のコアＩＰテスト方法は、実際コアＩＰ回路に代るコアＩＰモデルを使用する。また、コアＩＰモデルを含む半導体集積回路をインテグレイションして実際コアＩＰモデルのインテグレイションを早い時間に少ない負荷で検証することができる。

以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。

システムオンチップＳＯＣレベルでの実際コアＩＰ回路を含む半導体集積回路を示す概略的なブロック図である。 図１の実際コアＩＰ回路に代るコアＩＰモデルの構成を示す概略的なブロック図である。 本発明の一実施例による半導体集積回路の間接シミュレーション方法を示す順序図である。 図２のコアＩＰモデルの動作を示すタイミングダイアグラムである。 本発明の一実施例による半導体集積回路の間接シミュレーション装置を示すブロック図である。 本発明の一実施例による半導体集積回路のコアＩＰテスト方法を示す順序図である。 半導体集積回路のコアＩＰテスト方法で提供されるコアＩＰモデルの構成を示すブロック図である。 図７のコアＩＰモデルの動作を示すタイミング図である。

符号の説明

１１０ コアＩＰ回路
１２０、１３０ ロジック回路
５００ 間接シミュレーション装置
５１０ モデリングツール
５２０ テストベンチ生成器
５３０ インテグレータ
５４０ シミュレータ
７１０ 入力モジュール
７２０ 論理モジュール
７５０ 出力モジュール

Claims (31)

1. 入力及び出力ピンでサークルチェーンを構成して実際コアＩＰ回路に代るコアＩＰモデルを提供する段階と、
   前記コアＩＰモデルに対するテストベンチを生成する段階と、
   前記生成されたテストベンチを用いて前記コアＩＰモデルを含む半導体集積回路のインテグレイションをする段階と、
   前記インテグレイションされた半導体集積回路をシミュレーションする段階と、
   を含むことを特徴とする半導体集積回路の間接シミュレーション方法。
2. 前記コアＩＰモデルの前記入力及び出力ピンは、前記実際コアＩＰ回路の入力及び出力ピンに同じ名前で対応され実際コアＩＰ回路がインテグレイションされた半導体集積回路でチェックが必要な入力及び出力ピンであることを特徴とする請求項１記載の半導体集積回路の間接シミュレーション方法。
3. 前記コアＩＰモデルの入力ピンは、第１及び第２入力信号が印加される第１入力ピン及び第２入力ピン、イネイブル信号が印加される第３入力ピン、テストモード信号が印加される第４入力ピン及びクロック信号が印加される第５入力ピンで構成され、出力ピンは少なくとも一つ以上であることを特徴とする請求項２記載の半導体集積回路の間接シミュレーション方法。
4. 前記コアＩＰモデルは、前記イネイブル信号の活性化可否に応じて前記コアＩＰモデルの動作モードが区分されることを特徴とする請求項３記載の半導体集積回路の間接シミュレーション方法。
5. 前記コアＩＰモデルの動作モードは、前記イネイブル信号が非活性化されるときの伝搬モードと前記イネイブル信号が活性化されるときのサークルシフトモードとに区分されることを特徴とする請求項４記載の半導体集積回路の間接シミュレーション方法。
6. 前記伝搬モードでは前記第１及び第２入力ピンに印加される前記第１及び第２入力信号が前記サークルチェーンを経ないで前記出力ピンに出力されることを特徴とする請求項５記載の半導体集積回路の間接シミュレーション方法。
7. 前記サークルシフトモードでは前記第１及び第２入力信号が前記サークルチェーンを経て前記出力ピンに出力されることを特徴とする請求項６記載の半導体集積回路の間接シミュレーション方法。
8. 前記コアＩＰモデルは、
   前記イネイブル信号と前記テストモード信号との印加を受け選択信号を出力する第１論理モジュールと、
   前記第１入力信号と第１フィードバック信号との印加を受け、前記選択信号に応答して前記第１入力信号と前記第１フィードバック信号のうち一つを選択する第１選択モジュールと、
   前記第２入力信号と第２フィードバック信号との印加を受け、前記選択信号に応答して前記第２入力信号と前記第１フィードバック信号のうち一つを選択する第２選択モジュールと、
   前記第１選択モジュールから提供された第１選択された信号と前記クロック信号との印加を受け第１遅延信号を出力する第１遅延モジュールと、
   前記第２選択回路から提供された第２選択された信号と前記クロック信号との印加を受け第２遅延信号を出力する第２遅延モジュールと、
   前記第１遅延信号及び第２遅延信号の印加を受けＡＮＤ信号を出力する第２論理モジュールと、
   前記ＡＮＤ信号と前記第１遅延信号との印加を受け前記選択信号に応答して前記ＡＮＤ信号と前記第１遅延信号のうち一つを選択する第３選択モジュールと、
   前記第３選択モジュールから提供された第３遅延された信号と前記クロック信号との印加を受け第３遅延信号を出力する第３遅延モジュールと、を含み、
   前記第２遅延された信号は前記第１フィードバック信号であり、前記第３遅延された信号は第１フィードバック信号であることを特徴とする請求項３記載の半導体集積回路の間接シミュレーション方法。
9. 前記第１乃至第３選択モジュールは、２−ｔｏ−１ＭＵＸで構成されることを特徴とする請求項８記載の半導体集積回路の間接シミュレーション方法。
10. 前記第１及び第２論理モジュールは、ＡＮＤゲートで構成されることを特徴とする請求項８記載の半導体集積回路の間接シミュレーション方法。
11. 前記第１乃至第３遅延モジュールは、Ｄ−フリップ・フロップで構成されることを特徴とする請求項８記載の半導体集積回路の間接シミュレーション方法。
12. 前記Ｄ−フリップ・フロップは、前記クロックの上昇エッジからトリガされることを特徴とする請求項１１記載の半導体集積回路の間接シミュレーション方法。
13. 入力及び出力ピンでサークルチェーンを構成して実際コアＩＰ回路に代わるコアＩＰモデルを提供するモデリングツールと、
    前記コアＩＰモデルに対するテストベンチを生成するテストベンチ生成器と、
    前記生成されたテストベンチを用いて前記コアＩＰモデルを含む半導体集積回路をインテグレイションするインテグレータと、
    前記インテグレイションされた半導体集積回路をＳＯＣレベルでシミュレーションするシミュレータと、
    を含むことを特徴とする半導体集積回路の間接シミュレーション装置。
14. 前記コアＩＰモデルの前記入力及び出力ピンは前記実際コアＩＰ回路の入力及び出力ピンに同じ名前で対応され、実際コアＩＰ回路がインテグレイションされた半導体集積回路でチェックの必要な入力及び出力ピンであることを特徴とする請求項１３記載の半導体集積回路の間接シミュレーション装置。
15. 前記コアＩＰモデルの入力ピンは、第１及び第２入力信号が印加される第１入力ピン及び第２入力ピン、イネイブル信号が印加される第３入力ピン、テストモード信号が印加される第４入力ピン及びクロック信号が印加される第５入力ピンで構成され、出力ピンは少なくとも一つ以上であることを特徴とする請求項１４記載の半導体集積回路の間接シミュレーション装置。
16. 前記コアＩＰモデルは、前記イネイブル信号の活性化可否によって前記コアＩＰモデルの動作モードが区分されることを特徴とする請求項１５記載の半導体集積回路の間接シミュレーション装置。
17. 前記コアＩＰモデルは、前記イネイブル信号と前記テストモード信号との印加を受け選択信号を出力する第１論理回路と、
    第１入力信号と第１フィードバック信号との印加を受け、前記選択信号に応答して前記第１入力信号と前記第１フィードバック信号のうち一つを選択する第１選択回路と、
    前記第２入力信号と第２フィードバック信号との印加を受け、前記選択信号に応答して前記第２入力信号と前記第１フィードバック信号のうち一つを選択する第２選択回路と、
    前記第１選択回路から提供された第１選択された信号と前記クロック信号との印加を受け第１遅延信号を出力する第１遅延回路と、
    前記第２選択回路から提供された第２選択された信号と前記クロック信号との印加を受け第２遅延信号を出力する第２遅延回路と、
    前記第１遅延信号及び第２遅延信号の印加を受けＡＮＤ信号を出力する第２論理回路と、
    前記ＡＮＤ信号と前記第１遅延信号との印加を受け前記選択信号に応答して前記アンド信号と前記第１遅延信号のうち一つを選択する第３選択回路と、
    前記第３選択回路から提供された第３遅延された信号と前記クロック信号との印加を受け第３遅延信号を出力する第３遅延回路と、を含み、
    前記第２遅延された信号は前記第１フィードバック信号であり、前記第３遅延された信号は第１フィードバック信号であることを特徴とする請求項１５記載の半導体集積回路の間接シミュレーション装置。
18. 前記第１乃至第３選択回路は、２−ｔｏ−１ＭＵＸであることを特徴とする請求項１７記載の半導体集積回路の間接シミュレーション装置。
19. 第１及び第２論理回路は、ＡＮＤゲートで構成されることを特徴とする請求項１７記載の半導体集積回路の間接シミュレーション装置。
20. 前記第１乃至第３遅延回路は、Ｄ−フリップ・フロップで構成されることを特徴とする請求項１７記載の半導体集積回路の間接シミュレーション装置。
21. 前記Ｄ−フリップ・フロップは、前記クロックの上昇エッジからトリガされることを特徴とする請求項２０記載の半導体集積回路の間接シミュレーション装置。
22. 入力モジュール及び出力モジュールで構成されたサークルチェーンを含むコアＩＰモデルを提供する段階と、
    前記コアＩＰモデルに対するテストベンチを生成する段階と、
    前記生成されたテストベンチを用いて前記コアＩＰモデルを含む半導体集積回路をインテグレイションする段階と、
    前記インテグレイションされた半導体集積回路をシミュレーションする段階と、
    前記シミュレーション結果に基づいて前記コアＩＰモデルが代る実際コアＩＰを検証する段階と、
    を含むことを特徴とする半導体集積回路のコアＩＰテスト方法。
23. 前記コアＩＰモデルの前記入力モジュールは、
    ２つの入力を具備し、それぞれの第１入力端子に入力信号の印加を受ける第１乃至第４入力選択モジュールと、
    前記入力選択モジュールから提供された第１選択された信号の印加をそれぞれ受けクロック信号に同期して第１遅延された信号を出力する第１乃至第４入力遅延モジュールを含み、
    前記第４入力遅延モジュールから提供された第１遅延された信号は前記第３入力選択モジュールの第２入力端子に印加され、
    前記第３入力遅延モジュールから提供された第１遅延された信号は前記第２入力選択モジュールの第２入力端子に印加され、
    前記第２入力遅延モジュールから提供された第１遅延された信号は前記第１入力選択モジュールの第２入力端子に印加されることを特徴とする請求項２２記載の半導体集積回路のコアＩＰテスト方法。
24. 前記コアＩＰモデルの前記出力モジュールは、２つの入力を具備しそれぞれの第１入力端子にそれぞれ前記第１乃至第３入力遅延モジュールの出力の印加を受ける第１乃至第３出力選択モジュールと、
    前記出力選択モジュールから提供された第２選択された信号の印加を受け前記クロック信号に同期し第２遅延された信号を出力する第１乃至第３出力遅延モジュールを含み、
    前記第１出力遅延モジュールから提供された第２遅延された信号は前記第２出力選択モジュールの第２入力端子に印加され、
    前記第２出力遅延モジュールから提供された第２遅延された信号は前記第３出力選択モジュールの第２入力端子に印加され、
    前記第３出力遅延モジュールから提供された第２遅延された信号は前記第４入力選択モジュールの第２入力端子に印加され、
    前記第１出力遅延モジュールから提供された第１遅延された信号は前記第１出力選択モジュールの第２入力端子に印加されることを特徴とする請求項２３記載の半導体集積回路のコアＩＰテスト方法。
25. 前記コアＩＰモデルは、前記選択モジュールそれぞれにイネイブル信号とテストモード信号との入力を受け選択信号を印加する論理モジュールをさらに含むことを特徴とする請求項２４記載の半導体集積回路のコアＩＰテスト方法。
26. 前記選択信号は、テストモード信号とイネイブル信号との論理積であることを特徴とする請求項２５記載の半導体集積回路のコアＩＰテスト方法。
27. 前記選択信号の活性化可否に応じて前記コアＩＰモデルの動作モードが異なることを特徴とする請求項２６記載の半導体集積回路のコアＩＰテスト方法。
28. 前記選択信号が非活性化になると、前記コアＩＰモデルは伝搬モードで動作することを特徴とする請求項２７記載の半導体集積回路のコアＩＰテスト方法。
29. 前記伝搬モードでは、前記入力信号がサークルチェーンを経ないで出力されることを特徴とする請求項２８記載の半導体集積回路のコアＩＰテスト方法。
30. 前記選択信号が活性化になると、前記コアＩＰモデルはサークルシフトモードで動作することを特徴とする請求項２７記載の半導体集積回路のコアＩＰテスト方法。
31. 前記サークルシフトモードでは、前記入力信号がサークルチェーンを経て出力されることを特徴とする請求項３０記載の半導体集積回路のコアＩＰテスト方法。

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