KR20110071254A - 시스템온칩 테스트 장치 및 이를 포함하는 시스템온칩 - Google Patents

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손영재
윤용진
조욱래
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삼성전자주식회사
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Abstract

시스템온칩 테스트 장치는 순차 회로부 및 테스트 회로부를 포함한다. 순차 회로부는 시리얼 클럭 신호 및 시리얼 인에이블 신호에 기초하여, 시리얼 입력 신호를 테스트 입력 신호로서 제공하고 지연 테스트 결과를 나타내는 테스트 출력 신호를 시리얼 출력 신호로서 출력하고, 테스트 회로부는 테스트 입력 신호만을 전송하는 딜레이 유닛을 포함하고, 시스템 클럭 신호 및 테스트 인에이블 신호에 기초하여, 테스트 입력 신호를 상기 딜레이 유닛을 사용하여 지연시키고 지연 테스트 결과를 나타내는 상기 딜레이 유닛의 출력 신호를 테스트 출력 신호로서 제공한다. 시스템온칩 테스트 장치는 지연 결함으로 인한 오류가 발생하는 경로를 효과적으로 검출할 수 있고 해당 경로의 지연 시간을 정확하게 측정할 수 있다.

Description

시스템온칩 테스트 장치 및 이를 포함하는 시스템온칩{TEST APPARATUS FOR SYSTEM-ON-CHIP AND SYSTEM-ON-CHIP HAVING THE SAME}
본 발명은 시스템온칩(system-on-chip, SoC)의 테스트 장치에 관한 것으로서, 더욱 상세하게는 테스트를 위한 설계(design for testability, DFT)가 적용된 테스트 장치 및 이를 포함하는 시스템온칩에 관한 것이다.
반도체 제조 공정 기술의 발전으로 고집적도 구현이 가능해짐에 따라 여러 가지 반도체 부품, 예를 들어, 프로세서, 메모리, 주변 장치 등을 하나의 칩에 구현하는 시스템온칩이 제안되고 있다. 이러한 시스템온칩은 지속적인 성능 향상으로 하나의 칩에 포함되는 반도체 부품의 수가 점차적으로 증가하고 있어 시스템온칩의 결함 여부를 검출하기 위한 테스트의 곤란성이 점점 심각한 문제로 대두되고 있다.
특히 시스템온칩의 집적도 및 동작 주파수가 점점 높아지면서 신호의 지연으로 인한 결함의 문제가 많이 발생한다. 지연 결함은 회로 내의 신호 진행 시간이 모델링된 지연 시간보다 늦어지게 되어 발생하는 결함으로서 칩 제조과정에서 발생한다.
종래의 테스트 장치는 복잡하게 얽혀있는 기존의 로직 회로상의 경로를 사용 하여 테스트를 수행하므로 지연 결함의 원인을 제공하는 경로를 정확히 찾아내고 해당 경로의 정확한 지연 시간을 측정하기가 어렵다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 지연 결함으로 인한 오류가 발생하는 경로를 효과적으로 검출할 수 있고 해당 경로의 지연 시간을 정확하게 측정할 수 있는 시스템온칩 테스트 장치를 제공하는 것이다.
본 발명의 다른 목적은 지연 결함으로 인한 오류의 발생 경로의 검출 및 지연 시간의 측정을 위한 상기 테스트 장치를 포함하는 시스템온칩을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 시스템온칩 테스트 장치는, 순차 회로부 및 테스트 회로부를 포함한다. 상기 순차 회로부는 시리얼 클럭 신호 및 시리얼 인에이블 신호에 기초하여, 시리얼 입력 신호를 테스트 입력 신호로서 제공하고 지연 테스트 결과를 나타내는 테스트 출력 신호를 시리얼 출력 신호로서 출력한다. 상기 테스트 회로부는 상기 테스트 입력 신호만을 전송하는 딜레이 유닛을 구비하고, 시스템 클럭 신호 및 테스트 인에이블 신호에 기초하여, 상기 순차 회로부로부터 제공되는 상기 테스트 입력 신호를 상기 딜레이 유닛을 사용하여 지연시키고 지연 테스트 결과를 나타내는 상기 테스트 출력 신호를 상기 순차 회로부에 제공한다.
일 실시예에 있어서, 상기 순차 회로부는 시리얼 인에이블 신호가 인에이블 되는 경우 상기 시리얼 클럭 신호에 동기하여 상기 시리얼 입력 신호를 상기 테스트 입력 신호로서 제공하고, 상기 시리얼 인에이블 신호가 디스에이블 되는 경우 상기 시리얼 클럭 신호에 동기하여 상기 테스트 출력 신호를 상기 시리얼 출력 신호로서 출력할 수 있다.
상기 순차 회로부는, 각각이 제1 입력단자, 제2 입력단자 및 출력단자를 포함하는 제1 플립플롭 회로 및 제2 플립플롭 회로를 포함하고, 상기 제1 플립플롭 회로의 제1 입력단자는 개방되고, 상기 제1 플립플롭 회로의 제2 입력단자는 상기 시리얼 입력 신호를 수신하고, 상기 제1 플립플롭 회로의 출력단자는 상기 테스트 입력 신호를 제공하고, 상기 제2 플립플롭 회로의 제1 입력단자는 상기 테스트 출력 신호를 수신하고, 상기 제2 플립플롭 회로의 제2 입력단자는 상기 제1 플립플롭 회로의 출력단자에 연결되고, 상기 제2 플립플롭 회로의 출력단자는 상기 시리얼 출력 신호를 출력할 수 있다.
상기 제1 플립플롭 회로 및 제2 플립플롭 회로의 각각은 상기 시리얼 클럭 신호 및 상기 시리얼 인에이블 신호를 수신하고, 상기 시리얼 인에이블 신호가 인에이블 되는 경우 상기 시리얼 클럭 신호의 상승 에지에 동기하여 제2 입력단자로부터 수신된 신호를 래치하여 출력단자로 제공하고, 상기 시리얼 인에이블 신호가 디스에이블 되는 경우 상기 시리얼 클럭 신호의 상승 에지에 동기하여 제1 입력단자로부터 수신된 신호를 래치하여 상기 출력단자로 제공할 수 있다.
상기 제1 플립플롭 회로 및 제2 플립플롭 회로의 각각은, 상기 시리얼 인에 이블 신호가 인에이블 되는 경우 상기 제2 입력단자로부터 수신된 신호를 출력하고, 상기 시리얼 인에이블 신호가 디스에이블 되는 경우 상기 제1 입력단자로부터 수신된 신호를 출력하는 멀티플렉서 및 상기 시리얼 클럭 신호의 상승 에지에 동기하여 상기 멀티플렉서의 출력 신호를 래치하여 출력하는 플립플롭을 포함할 수 있다.
일 실시예에 있어서, 상기 테스트 회로부는 상기 딜레이 유닛을 구비하는 테스트 모듈을 포함하고, 상기 테스트 모듈은 테스트 인에이블 신호가 인에이블 되는 경우, 상기 시스템 클럭 신호의 상승 에지에 동기하여 상기 테스트 입력 신호를 래치하여 상기 딜레이 유닛에 입력하고 상기 시스템 클럭 신호의 상승 에지에 동기하여 상기 딜레이 유닛의 출력 신호를 상기 순차 회로부에 상기 테스트 출력 신호로서 제공할 수 있다.
상기 테스트 모듈은, 상기 테스트 인에이블 신호를 사용하여 상기 시스템 클럭 신호를 마스킹함으로써 연속된 두 개의 펄스인 제1 펄스 및 제2 펄스만을 갖는 테스트 클럭 신호를 생성하는 앤드 게이트, 상기 테스트 클럭 신호의 상기 제1 펄스의 상승 에지에 동기하여 상기 테스트 입력 신호를 래치하여 딜레이 입력 신호로서 출력하는 제1 플립플롭, 상기 딜레이 입력 신호를 지연시켜 딜레이 출력 신호를 제공하는 상기 딜레이 유닛 및 상기 테스트 클럭 신호의 상기 제2 펄스의 상승 에지에 동기하여 상기 딜레이 출력 신호를 래치하여 상기 데이터 출력 신호로서 제공하는 제2 플립플롭을 포함할 수 있다.
상기 딜레이 유닛은 CMOS, PMOS 및 NMOS 중의 어느 하나로 구성된 복수개의 인버터들을 포함할 수 있다.
상기 딜레이 유닛은 시스템온칩의 기능을 구현하는 로직 회로에 포함된 경로의 복제본을 포함할 수 있다.
일 실시예에 있어서, 상기 시스템 클럭 신호를 마스킹하여 일부 펄스의 천이를 방지함으로써 상기 시리얼 클럭 신호를 생성하여 상기 순차 회로부에 제공하는 시리얼 클럭 생성기를 더 포함할 수 있다.
일 실시예에 있어서, 제1 동작구간에서, 상기 순차 회로부는 상기 시리얼 입력 신호를 래치하여 상기 테스트 회로부에 상기 테스트 입력 신호로서 제공하고, 제2 동작구간에서, 상기 테스트 회로부는 상기 딜레이 유닛을 사용하여 상기 순차 회로부로부터 수신된 상기 테스트 입력 신호를 지연시키고 지연 테스트 결과를 나타내는 상기 테스트 출력 신호를 상기 순차 회로부에 제공하고, 제3 동작구간에서, 상기 순차 회로부는 상기 테스트 회로부로부터 수신된 상기 테스트 출력 신호를 상기 시리얼 출력 신호로서 출력할 수 있다.
일 실시예에 있어서, 제1 동작구간에서, 상기 순차 회로부는 n(n은 양의 정수)비트의 상기 시리얼 입력 신호를 순차적으로 래치하여 상기 테스트 회로부에 상기 테스트 입력 신호로서 병렬적으로 제공하고, 제2 동작구간에서, 상기 테스트 회로부는 n개의 상기 딜레이 유닛 각각을 사용하여 상기 순차 회로부로부터 수신된 n비트의 상기 테스트 입력 신호를 각각 지연시켜 상기 순차 회로부에 상기 테스트 출력 신호로서 병렬적으로 제공하고, 제3 동작구간에서, 상기 순차 회로부는 상기 테스트 회로부로부터 수신된 n비트의 상기 테스트 출력 신호를 상기 시리얼 출력 신호로서 순차적으로 출력할 수 있다.
상기 제1 동작구간 및 제3 동작구간에서 상기 테스트 회로부는 휴지상태에 있고, 상기 제2 동작구간에서 상기 순차 회로부는 휴지상태에 있을 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 시스템온칩은, 클럭 생성기, 응용 로직부 및 테스트 장치를 포함한다. 상기 클럭 생성기는 시스템 클럭 신호를 생성한다. 상기 응용 로직부는 상기 시스템 클럭 신호를 수신하여 고유 기능을 수행한다. 상기 테스트 장치는 상기 응용 로직부와 분리되어 배치되는 딜레이 유닛을 포함하고, 상기 클럭 생성기로부터 상기 시스템 클럭 신호를 수신하고 외부로부터 시리얼 입력 신호, 시리얼 인에이블 신호 및 테스트 인에이블 신호를 수신하고, 상기 시리얼 인에이블 신호에 기초하여 상기 시리얼 입력 신호를 테스트 입력 신호로서 저장하고, 상기 테스트 인에이블 신호 및 상기 시스템 클럭 신호에 기초하여 상기 딜레이 유닛을 통해 상기 테스트 입력 신호를 지연시켜 상기 시리얼 출력 신호로서 제공한다.
일 실시예에 있어서, 상기 테스트 장치는, 상기 시스템 클럭 신호를 마스킹하여 일부 펄스의 천이를 방지함으로써 시리얼 클럭 신호를 제공하는 시리얼 클럭 생성기, 상기 시리얼 클럭 신호에 기초하여 상기 시리얼 입력 신호를 상기 테스트 입력 신호로서 제공하고, 상기 시리얼 클럭 신호에 기초하여 테스트 출력 신호를 상기 시리얼 출력 신호로서 제공하는 순차 회로부 및 상기 시스템 클럭 신호에 기초하여 상기 테스트 입력 신호를 상기 딜레이 유닛을 사용하여 지연시켜 상기 테스트 출력 신호로서 제공하는 테스트 회로부를 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 시스템온칩 테스트 장치는 시스템온칩의 기능을 구현하는 응용 로직부와 분리되어 구현되는 딜레이 유닛을 사용하여 지연 테스트를 수행함으로써, 시스템온칩의 지연 결함으로 인한 오류가 발생하는 경로를 효과적으로 검출할 수 있고 해당 경로의 지연 시간을 정확하게 측정할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 시스템온칩은 지연 결함으로 인한 오류가 발생하는 경로를 효과적으로 검출할 수 있고 해당 경로의 지연 시간을 정확하게 측정할 수 있는 테스트 장치를 구비함으로써, 테스트를 효과적으로 수행할 수 있고 속도 성능에 대한 데이터를 제공할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 시스템온칩 테스트 장치를 나타내는 블록도이다.
도 1을 참조하면, 시스템온칩 테스트 장치(1000)는 순차 회로부(SC)(100) 및 테스트 회로부(TC)(200)를 포함한다.
순차 회로부(100)는 시리얼 클럭 신호(SCK) 및 시리얼 인에이블 신호(SE)에 기초하여, 시리얼 입력 신호(SI)를 테스트 입력 신호(TI)로서 제공하고 지연 테스트 결과를 나타내는 테스트 출력 신호(TO)를 시리얼 출력 신호(SO)로서 출력한다.
테스트 회로부(200)는 테스트 입력 신호(TI)만을 전송하는 딜레이 유닛(delay unit)을 포함하고, 시스템 클럭 신호(CLK) 및 테스트 인에이블 신호(TE)에 기초하여, 상기 순차 회로부(100)로부터 제공되는 테스트 입력 신호(TI)를 상기 딜레이 유닛을 사용하여 지연시키고 지연 테스트 결과를 나타내는 테스트 출력 신 호(TO)를 상기 순차 회로부(100)에 제공한다.
즉, 테스트 회로부(200)는 시스템온칩의 기능을 구현하는 응용 로직부상의 실제 데이터 경로가 아닌, 상기 응용 로직부와는 분리되어 별도로 구현된 상기 딜레이 유닛을 사용하여 지연 테스트를 수행한다. 후술하는 바와 같이, 상기 딜레이 유닛은 CMOS(complementary metal-oxide semiconductor), PMOS(p-channel metal-oxide semiconductor) 및 NMOS(n-channel metal-oxide semiconductor) 중의 어느 하나로 구성된 복수의 인버터들로 구성될 수 있고, 상기 응용 로직부상의 실제 데이터 경로의 복제본(replica)으로 구성될 수도 있다.
시스템온칩 테스트 장치(1000)의 동작은 3개의 동작구간으로 나누어진다.
제1 동작구간에서, 순차 회로부(100)는 시리얼 입력 신호(SI)를 래치하여 테스트 회로부(200)에 테스트 입력 신호(TI)로서 제공한다. 제2 동작구간에서, 테스트 회로부(200)는 상기 딜레이 유닛을 사용하여 순차 회로부(100)로부터 수신된 테스트 입력 신호(TI)를 지연시키고 지연 테스트 결과를 나타내는 테스트 출력 신호(TO)를 순차 회로부(100)에 제공한다. 제3 동작구간에서, 순차 회로부(100)는 테스트 회로부(200)로부터 수신된 테스트 출력 신호(TO)를 시리얼 출력 신호(SO)로서 출력한다.
시스템온칩 테스트 장치(1000)는 n(n은 양의 정수)비트의 시리얼 입력 신호(SI)를 수신하고 시리얼 입력 신호(SI)의 각각의 비트를 사용하여 n개의 딜레이 유닛을 동시에 병렬적으로 지연 테스트하여 지연 테스트 결과를 나타내는 n비트의 시리얼 출력 신호(SO)를 출력할 수 있다. 이 경우, 상기 제1 동작구간에서, 순차 회로부(100)는 n비트의 시리얼 입력 신호(SI)를 순차적으로 래치하여 테스트 회로부(200)에 테스트 입력 신호(TI)로서 병렬적으로 제공하고, 상기 제2 동작구간에서, 테스트 회로부(200)는 n개의 상기 딜레이 유닛을 사용하여 순차 회로부(100)로부터 수신된 n비트의 테스트 입력 신호(TI)를 각각 지연시켜 순차 회로부(100)에 n비트의 테스트 출력 신호(TO)로서 병렬적으로 제공하고, 상기 제3 동작구간에서, 순차 회로부(100)는 테스트 회로부(200)로부터 수신된 n비트의 테스트 출력 신호(TO)를 시리얼 출력 신호(SO)로서 순차적으로 출력한다.
이 때, 상기 제1 동작구간 및 상기 제3 동작구간에서 테스트 회로부(200)는 휴지상태에 있고, 상기 제2 동작구간에서 순차 회로부(100)는 휴지상태에 있게 된다.
도 2는 도 1의 시스템온칩 테스트 장치(1000)의 일 실시예를 나타내는 도면이다.
도 2를 참조하면, 시스템온칩 테스트 장치(1000a)는 제1 플립플롭 회로(110a) 및 제2 플립플롭 회로(120a)를 구비하는 순차 회로부(100a) 및 제1 테스트 모듈(210a)을 구비하는 테스트 회로부(200a)를 포함할 수 있다.
순차 회로부(100a)는 시리얼 인에이블 신호(SE)가 인에이블 되는 경우 시리얼 클럭 신호(SCK)에 동기(synchronization)하여 시리얼 입력 신호(SI)를 테스트 회로부(200a)에 테스트 입력 신호(TI)로서 제공하고, 시리얼 인에이블 신호(SE)가 디스에이블 되는 경우 시리얼 클럭 신호(SCK)에 동기하여 테스트 회로부(200a)로부터 수신되는 테스트 출력 신호(TO)를 시리얼 출력 신호(SO)로서 출력한다.
제1 플립플롭 회로(110a) 및 제2 플립플롭 회로(120a)의 각각은 제1 입력단자(TRI), 제2 입력단자(SII) 및 출력단자(QO)를 포함하고, 시리얼 클럭 신호(SCK) 및 시리얼 인에이블 신호(SE)를 수신하는 단자들을 포함한다.
도 2에 도시된 바와 같이, 제1 플립플롭 회로(110a)의 제1 입력단자(TRI)는 신호를 수신하지 않고 개방된 이그노어(ignore) 단자일 수 있다. 제1 플립플롭 회로(110a)의 제2 입력단자(SII)는 시리얼 입력 신호(SI)를 수신하고, 제1 플립플롭 회로(110a)의 출력단자(QO)는 테스트 회로부(200a)의 제1 테스트 모듈(210a)에 테스트 입력 신호(TI)를 제공한다.
제2 플립플롭 회로(120a)의 제1 입력단자(TRI)는 테스트 회로부(200a)의 제1 테스트 모듈(210a)로부터 테스트 출력 신호(TO)를 수신하고, 제2 플립플롭 회로(120a)의 제2 입력단자(SII)는 제1 플립플롭 회로(110a)의 출력단자(QO)에 연결되고, 제2 플립플롭 회로(120a)의 출력단자(QO)는 시리얼 출력 신호(SO)를 출력한다.
제1 플립플롭 회로(110a) 및 제2 플립플롭 회로(120a)는 제어 단자(SEI)로 인가되는 시리얼 인에이블 신호(SE)가 인에이블 되는 경우 시리얼 클럭 신호(SCK)의 상승 에지에 동기하여 제2 입력단자(SII)로부터 수신된 신호를 래치하여 출력단자(QO)로 제공하고, 시리얼 인에이블 신호(SE)가 디스에이블 되는 경우 시리얼 클럭 신호(SCK)의 상승 에지에 동기하여 제1 입력단자(TRI)로부터 수신된 신호를 래치하여 출력단자(QO)로 제공한다.
도 3은 도 2의 순차 회로부(100a)에 포함된 제1 플립플롭 회로(110a)를 나타 내는 도면이다.
순차 회로부(100a)에 포함된 제2 플립플롭 회로(120a)는 도 3에 도시된 제1 플립플롭 회로(110a)와 동일하게 구성될 수 있다.
도 3을 참조하면, 순차 회로부(100a)에 포함된 제1 플립플롭 회로(110a)는 멀티플렉서(111) 및 플립플롭(113)을 포함하여 구성될 수 있다.
멀티플렉서(111)는 제1 입력단자(TRI) 및 제2 입력단자(SII)로부터 입력되는 신호를 입력 신호로서 수신하고, 시리얼 인에이블 신호(SE)를 제어 신호로 수신하여, 시리얼 인에이블 신호(SE)의 논리 레벨에 기초하여 제1 입력단자(TRI)로부터 입력되는 신호 및 제2 입력단자(SII)로부터 입력되는 신호를 선택적으로 출력한다. 예를 들면, 도 3에 도시된 바와 같이, 시리얼 인에이블 신호(SE)가 인에이블 되어 논리 하이 레벨인 경우 제2 입력단자(SII)로부터 입력되는 신호를 출력하고, 시리얼 인에이블 신호(SE)가 디스에이블 되어 논리 로우 레벨인 경우 제1 입력단자(TRI)로부터 입력되는 신호를 출력할 수 있다.
플립플롭(113)은 멀티플렉서(111)의 출력 신호를 입력 신호로서 수신하고, 시리얼 클럭 신호(SCK)를 클럭 신호로서 수신하여, 시리얼 클럭 신호(SCK)의 상승 에지에 동기하여 멀티플렉서(111)의 출력 신호를 래치하여 출력단자(QO)로 출력한다.
다시 도 2를 참조하면, 테스트 회로부(200a)는 제1 테스트 모듈(210a)을 포함할 수 있다.
도 4를 참조하여 후술하는 바와 같이, 제1 테스트 모듈(210a)은 상기 딜레이 유닛을 포함한다.
제1 테스트 모듈(210a)은 입력단자(TII) 및 출력단자(TOO)를 포함하고, 시스템 클럭 신호(CLK) 및 테스트 인에이블 신호(TE)를 수신하는 단자들을 포함한다.
제1 테스트 모듈(210a)은 제어 단자(TEI)에 인가되는 테스트 인에이블 신호(TE)가 인에이블 되는 경우, 시스템 클럭 신호(CLK)의 상승 에지에 동기하여 순차 회로부(100a)의 제1 플립플롭 회로(110a)로부터 수신된 테스트 입력 신호(TI)를 래치하여 상기 딜레이 유닛에 입력하고 시스템 클럭 신호(CLK)의 다음 상승 에지에 동기하여 상기 딜레이 유닛의 출력 신호를 순차 회로부(100a)의 제2 플립플롭 회로(120a)에 테스트 출력 신호(TO)로서 제공한다.
도 4는 도 2의 테스트 회로부(200a)에 포함된 제1 테스트 모듈(210a)을 나타내는 도면이다.
도 4를 참조하면, 제1 테스트 모듈(210a)은 앤드 게이트(211), 제1 플립플롭(213), 딜레이 유닛(DELAY UNIT)(215) 및 제2 플립플롭(217)을 포함하여 구성될 수 있다.
앤드 게이트(211)는 테스트 인에이블 신호(TE)를 사용하여 시스템 클럭 신호(CLK)를 마스킹(masking)함으로써 연속된 두 개의 펄스인 제1 펄스 및 제2 펄스만을 갖는 테스트 클럭 신호(TCK)를 생성한다. 예를 들면, 테스트 인에이블 신호(TE)는 인에이블 되는 구간이 시스템 클럭 신호(CLK)의 주기의 두 배가 되도록 입력될 수 있고, 앤드 게이트(211)는 테스트 인에이블 신호(TE)와 시스템 클럭 신호(CLK)를 앤드 연산하여 연속된 두 개의 펄스인 상기 제1 펄스 및 상기 제2 펄스 만을 갖는 테스트 클럭 신호(TCK)를 생성할 수 있다.
제1 플립플롭(213)은 테스트 클럭 신호(TCK)의 상기 제1 펄스의 상승 에지에 동기하여 순차 회로부(100a)의 제1 플립플롭 회로(110a)로부터 수신된 테스트 입력 신호(TI)를 래치하여 딜레이 입력 신호(DU_IN)로서 출력한다.
딜레이 유닛(215)은 딜레이 입력 신호(DU_IN)를 지연시켜 딜레이 출력 신호(DU_OUT)를 제공한다.
제2 플립플롭(217)은 테스트 클럭 신호(TCK)의 상기 제1 펄스의 직후 펄스인 상기 제2 펄스의 상승 에지에 동기하여 딜레이 출력 신호(DU_OUT)를 래치하여 순차 회로부(100a)의 제2 플립플롭 회로(120a)에 데이터 출력 신호(TO)로서 제공한다.
이 때, 딜레이 입력 신호(DU_IN)로서 딜레이 유닛(215)에 입력되었던 테스트 입력 신호(TI)가 상기 제2 펄스의 상승 에지 이전에 딜레이 유닛(215)을 통과한다면, 딜레이 출력 신호(DU_OUT)는 테스트 입력 신호(TI)와 동일한 값이 되므로 데이터 출력 신호(TO)는 테스트 입력 신호(TI)와 동일한 값을 갖게 되고, 딜레이 입력 신호(DU_IN)로서 딜레이 유닛(215)에 입력되었던 테스트 입력 신호(TI)가 상기 제2 펄스의 상승 에지 이후에 딜레이 유닛(215)을 통과한다면, 딜레이 출력 신호(DU_OUT)는 테스트 입력 신호(TI)와 상이한 값이 되므로 데이터 출력 신호(TO)는 테스트 입력 신호(TI)와 상이한 값을 갖게 된다. 따라서 데이터 출력 신호(TO)는 딜레이 유닛(215)에 대한 지연 테스트 결과를 나타내고, 시리얼 입력 신호(SI)가 테스트 입력 신호(TI)로서 제공되고 테스트 출력 신호(TO)는 시리얼 출력 신호(SO)로서 제공되므로, 시리얼 입력 신호(SI)와 시리얼 출력 신호(SO)의 일치 여부를 통 해 딜레이 유닛(215)의 지연 테스트가 수행될 수 있다.
도 5a 내지 도 5c는 도 4의 딜레이 유닛(215)의 일 예를 나타내는 도면이다.
도 5a는 CMOS로 구성된 복수의 인버터들을 포함하는 딜레이 유닛(215a)을 나타내고, 도 5b는 PMOS로 구성된 복수의 인버터들을 포함하는 딜레이 유닛(215b)을 나타내고, 도 5c는 NMOS로 구성된 복수의 인버터들을 포함하는 딜레이 유닛(215c)을 나타낸다.
도 5a 내지 도 5c에 도시된 바와 같이, CMOS, PMOS 및 NMOS 중의 어느 하나로 구성된 복수의 인버터들을 포함하여 딜레이 유닛(215)이 구성되는 경우, 각각 시스템온칩 상에 존재하는 CMOS, PMOS 및 NMOS의 성능을 대변할 수 있는 게이트 프로퍼게이션 딜레이(gate tPD)를 측정할 수 있다.
한편, 시스템온칩의 기능을 구현하는 응용 로직부상의 실제 데이터 경로의 딜레이를 측정하기 위해, 딜레이 유닛(215)은 응용 로직부 내부에 존재하는 플립플롭과 플립플롭 사이의 경로의 복제본(replica)을 포함하여 구성될 수도 있다. 응용 로직부 내부에 존재하는 플립플롭과 플립플롭 사이의 경로의 복제본을 포함하여 딜레이 유닛(215)을 구성하는 경우, 로직 설계에 일반적으로 사용되는 정적 타이밍 분석(static timing analysis, STA) 기법에 대한 실리콘(Si)의 상관도를 파악할 수 있고, 시스템온칩이 구현되는 개별 웨이퍼 상에서의 속도 성능에 대한 추정 데이터들을 확보할 수 있다.
도 6은 도 1의 시스템온칩 테스트 장치(1000)의 다른 실시예를 나타내는 도면이다.
도 6을 참조하면, 시스템온칩 테스트 장치(1000b)는 제1 플립플롭 회로(110b), 제2 플립플롭 회로(120b), 제3 플립플롭 회로(130b) 및 제4 플립플롭 회로(140b)를 구비하는 순차 회로부(100b) 및 제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b)을 구비하는 테스트 회로부(200b)를 포함할 수 있다.
제1 플립플롭 회로(110b), 제2 플립플롭 회로(120b), 제3 플립플롭 회로(130b) 및 제4 플립플롭 회로(140b) 각각은 제1 입력단자(TRI), 제2 입력단자(SII) 및 출력단자(QO)를 포함하고, 시리얼 클럭 신호(SCK) 및 시리얼 인에이블 신호(SE)를 수신하는 단자들을 포함한다.
도 6에 도시된 바와 같이, 제1 플립플롭 회로(110b)의 제1 입력단자(TRI)는 신호를 수신하지 않고 개방된 이그노어(ignore) 단자일 수 있다. 제1 플립플롭 회로(110b)의 제2 입력단자(SII)는 시리얼 입력 신호(SI)를 수신하고, 제1 플립플롭 회로(110b)의 출력단자(QO)는 테스트 회로부(200b)의 제1 테스트 모듈(210b)에 테스트 입력 신호(TI)를 제공한다.
제2 플립플롭 회로(120b)의 제1 입력단자(TRI)는 테스트 회로부(200b)의 제1 테스트 모듈(210b)로부터 테스트 출력 신호(TO)를 수신하고, 제2 플립플롭 회로(120b)의 제2 입력단자(SII)는 제1 플립플롭 회로(110b)의 출력단자(QO)에 연결되고, 제2 플립플롭 회로(120b)의 출력단자(QO)는 테스트 회로부(200b)의 제2 테스트 모듈(220b)에 테스트 입력 신호(TI)를 제공한다.
제3 플립플롭 회로(130b)의 제1 입력단자(TRI)는 테스트 회로부(200b)의 제2 테스트 모듈(220b)로부터 테스트 출력 신호(TO)를 수신하고, 제3 플립플롭 회로(130b)의 제2 입력단자(SII)는 제2 플립플롭 회로(120b)의 출력단자(QO)에 연결되고, 제3 플립플롭 회로(130b)의 출력단자(QO)는 테스트 회로부(200b)의 제3 테스트 모듈(220b)에 테스트 입력 신호(TI)를 제공한다.
제4 플립플롭 회로(140b)의 제1 입력단자(TRI)는 테스트 회로부(200b)의 제3 테스트 모듈(230b)로부터 테스트 출력 신호(TO)를 수신하고, 제4 플립플롭 회로(140b)의 제2 입력단자(SII)는 제3 플립플롭 회로(130b)의 출력단자(QO)에 연결되고, 제4 플립플롭 회로(140b)의 출력단자(QO)는 시리얼 출력 신호(SO)를 출력한다.
제1 플립플롭 회로(110b), 제2 플립플롭 회로(120b), 제3 플립플롭 회로(130b) 및 제4 플립플롭 회로(140b)는 제어 단자(SEI)로 인가되는 시리얼 인에이블 신호(SE)가 인에이블 되는 경우 시리얼 클럭 신호(SCK)의 상승 에지에 동기하여 제2 입력단자(SII)로부터 수신된 신호를 래치하여 출력단자(QO)로 제공하고, 시리얼 인에이블 신호(SE)가 디스에이블 되는 경우 시리얼 클럭 신호(SCK)의 상승 에지에 동기하여 제1 입력단자(TRI)로부터 수신된 신호를 래치하여 출력단자(QO)로 제공한다.
제1 플립플롭 회로(110b), 제2 플립플롭 회로(120b), 제3 플립플롭 회로(130b) 및 제4 플립플롭 회로(140b)는 도 3에 도시된 플립플롭 회로(110a)와 동일한 구성을 갖는다. 도 3에 도시된 플립플롭 회로(110a)의 구성 및 동작에 대해서는 도 3을 참조하여 상세히 설명하였으므로 중복된 설명은 생략한다.
다시 도 6을 참조하면, 테스트 회로부(200b)는 제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b)을 포함할 수 있다.
제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b)들은 각각 제1 딜레이 유닛, 제2 딜레이 유닛 및 제3 딜레이 유닛을 포함한다.
제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b) 각각은 입력단자(TII) 및 출력단자(TOO)를 포함하고, 시스템 클럭 신호(CLK) 및 테스트 인에이블 신호(TE)를 수신하는 단자들을 포함한다.
제1 테스트 모듈(210b)은 제어 단자(TEI)에 인가되는 테스트 인에이블 신호(TE)가 인에이블 되는 경우, 시스템 클럭 신호(CLK)의 상승 에지에 동기하여 순차 회로부(100b)의 제1 플립플롭 회로(110b)로부터 수신된 테스트 입력 신호(TI)를 래치하여 상기 제1 딜레이 유닛에 입력하고 시스템 클럭 신호(CLK)의 다음 상승 에지에 동기하여 상기 제1 딜레이 유닛의 출력 신호를 순차 회로부(100b)의 제2 플립플롭 회로(120b)에 테스트 출력 신호(TO)로서 제공한다.
제2 테스트 모듈(220b)은 테스트 인에이블 신호(TE)가 인에이블 되는 경우, 시스템 클럭 신호(CLK)의 상승 에지에 동기하여 순차 회로부(100b)의 제2 플립플롭 회로(120b)로부터 수신된 테스트 입력 신호(TI)를 래치하여 상기 제2 딜레이 유닛에 입력하고 시스템 클럭 신호(CLK)의 다음 상승 에지에 동기하여 상기 제2 딜레이 유닛의 출력 신호를 순차 회로부(100b)의 제3 플립플롭 회로(130b)에 테스트 출력 신호(TO)로서 제공한다.
제3 테스트 모듈(230b)은 테스트 인에이블 신호(TE)가 인에이블 되는 경우, 시스템 클럭 신호(CLK)의 상승 에지에 동기하여 순차 회로부(100b)의 제3 플립플롭 회로(130b)로부터 수신된 테스트 입력 신호(TI)를 래치하여 상기 제3 딜레이 유닛에 입력하고 시스템 클럭 신호(CLK)의 다음 상승 에지에 동기하여 상기 제3 딜레이 유닛의 출력 신호를 순차 회로부(100b)의 제4 플립플롭 회로(140b)에 테스트 출력 신호(TO)로서 제공한다.
제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b)은 도 4에 도시된 테스트 모듈(210a)과 동일한 구성을 갖는다. 도 4에 도시된 테스트 모듈(210a)의 구성 및 동작에 대해서는 도 4를 참조하여 상세히 설명하였으므로 중복된 설명은 생략한다.
도 2와 관련하여 두 개의 플립플롭 회로를 구비하는 순차 회로부(100a) 및 한 개의 테스트 모듈을 구비하는 테스트 회로부(200a)를 포함함으로써 하나의 딜레이 유닛에 대해 지연 테스트를 수행하는 시스템온칩 테스트 장치(1000a) 및 도 6과 관련하여 네 개의 플립플롭 회로를 구비하는 순차 회로부(100b) 및 세 개의 테스트 모듈을 구비하는 테스트 회로부(200b)를 포함함으로써 세 개의 딜레이 유닛에 대해 지연 테스트를 동시에 병렬적으로 수행하는 시스템온칩 테스트 장치(1000b)에 대해 설명하였으나, 도 6에 도시된 것과 동일한 방식으로 플립플롭 회로들 및 테스트 모듈들을 연결함으로써 (n+1)개의 플립플롭 회로를 구비하는 순차 회로부 및 n개의 테스트 모듈을 구비하는 테스트 회로부를 포함하여 n개의 딜레이 유닛에 대해 지연 테스트를 동시에 병렬적으로 수행하는 시스템온칩 테스트 장치를 구현할 수도 있다.
도 7은 도 6의 시스템온칩 테스트 장치(1000b)의 동작을 나타내는 타이밍도이다.
도 7을 참조하면, 시스템온칩 테스트 장치(1000b)의 동작은 제1 동작구간(SCAN SHIFT IN), 제2 동작구간(DELAY TEST) 및 제3 동작구간(SCAN SHIFT OUT)으로 나누어진다.
도 7에 도시된 바와 같이, 시스템온칩 테스트 장치(1000b)는 시스템 클럭 신호(CLK), 시리얼 클럭 신호(SCK), 시리얼 입력 신호(SI), 시리얼 인에이블 신호(SE) 및 테스트 인에이블 신호(TE)를 수신한다.
제1 동작구간(SCAN SHIFT IN)의 초기에 시리얼 인에이블 신호(SE)는 디스에이블 되어 논리 로우 레벨을 갖는다. 시리얼 인에이블 신호(SE)가 디스에이블 상태인 구간에는 이그노어 단자인 제1 플립플롭 회로(110b)의 제1 입력단자(TRI)에 입력된 신호가 시리얼 클럭 신호(SCK)에 동기하여 제2 플립플롭 회로(120b), 제3 플립플롭 회로(130b) 및 제4 플립플롭 회로(140b)로 순차적으로 시프트 되는데, 이 신호는 무시된다.
시리얼 인에이블 신호(SE)가 인에이블 되어 논리 하이 레벨이 되면 테스트 비트열을 갖는 시리얼 입력 신호(SI)가 입력된다. 도 7에는 시리얼 입력 신호(SI)로 '101'이 입력되는 것으로 도시되어 있다. 시리얼 인에이블 신호(SE)가 인에이블 되면 제1 플립플롭 회로(110b)는 시리얼 클럭 신호(SCK)의 상승 에지에 동기하여 제2 입력단자(SII)로 입력되는 시리얼 입력 신호(SI)를 래치하여 출력단자(QO)로 출력한다. 전단의 플립플롭 회로의 출력단자(QO)는 후단의 플립플롭 회로의 제2 입 력단자(SII)에 연결되므로, 시리얼 인에이블 신호(SE)가 인에이블 되는 구간동안 시리얼 클럭 신호(SCK)에 동기하여 전단의 플립플롭 회로의 출력 신호는 후단의 플립플롭 회로로 순차적으로 시프트된다. 따라서 시프트 인에이블 신호(SE)가 다시 디스에이블 되어 제1 동작구간(SCAN SHIFT IN)이 종료되는 시점에 제3 플립플롭 회로(130b)의 출력단자(QO)는 '1'을 출력하여 제3 테스트 모듈(230b)에 테스트 입력 신호(TI)로서 제공하고, 제2 플립플롭 회로(120b)의 출력단자(QO)는 '0'을 출력하여 제2 테스트 모듈(220b)에 테스트 입력 신호(TI)로서 제공하고, 제1 플립플롭 회로(110b)의 출력단자(QO)는 '1'을 출력하여 제1 테스트 모듈(210b)에 테스트 입력 신호(TI)로서 제공한다. 제1 동작구간(SCAN SHIFT IN) 동안 테스트 인에이블 신호(TE)는 디스에이블 되므로 테스트 클럭 신호(TCK)가 천이되지 않아 테스트 회로부(200)는 휴지상태에 있다.
도 7에 도시된 바와 같이, 제2 동작구간(DELAY TEST) 동안 시리얼 클럭 신호(SCK)는 천이되지 않으므로 순차 회로부(100b)의 제1 플립플롭 회로(110b), 제2 플립플롭 회로(120b) 및 제3 플립플롭 회로(130b)는 각각 '1', '0' 및 '1'의 출력을 유지한 상태로 휴지상태가 된다. 제2 동작구간(DELAY TEST)에서 인에이블 구간이 시스템 클럭 신호(CLK)의 주기의 두 배가 되도록 테스트 인에이블 신호(TE)가 입력된다. 도 4와 관련하여 설명한 바와 같이, 테스트 인제이블 신호(TE)와 시스템 클럭 신호(CLK)의 앤드 연산을 통해 테스트 클럭 신호(TCK)가 생성되므로, 도 7에 도시된 바와 같이, 연속된 두 개의 펄스인 제1 펄스(A) 및 제2 펄스(B)만을 갖는 테스트 클럭 신호(TCK)가 생성된다.
도 4와 관련하여 설명한 바와 같이, 제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b) 각각의 제1 플립플롭(213)들은 제1 펄스(A)의 상승 에지에 동기하여 순차 회로부(100b)의 제1 플립플롭 회로(110b), 제2 플립플롭 회로(120b) 및 제3 플립플롭 회로(130b)로부터 제공되는 테스트 입력 신호(TI)(도 7에서는 각각 '1', '0' 및 '1'임)를 래치하여 각각 딜레이 입력 신호(DU_IN)로서 출력한다. 제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b) 각각의 딜레이 유닛(215)들은 각각의 딜레이 입력 신호(DU_IN)를 지연시켜 딜레이 출력 신호(DU_OUT)를 제공한다. 제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b) 각각의 제2 플립플롭(217)들은 제2 펄스(B)의 상승 에지에 동기하여 딜레이 출력 신호(DU_OUT)를 래치하여 각각 순차 회로부(100b)의 제2 플립플롭 회로(120b), 제3 플립플롭 회로(130b) 및 제4 플립플롭 회로(140b)에 데이터 출력 신호(TO)로서 제공한다.
이 때, 딜레이 입력 신호(DU_IN)로서 딜레이 유닛(215)에 입력되었던 테스트 입력 신호(TI)가 제2 펄스(B)의 상승 에지 이전에 딜레이 유닛(215)을 통과한다면 딜레이 출력 신호(DU_OUT)는 테스트 입력 신호(TI)와 동일한 값이 되므로 제2 플립플롭(217)은 테스트 입력 신호(TI)와 동일한 값을 갖는 데이터 출력 신호(TO)를 제공하게 되지만, 딜레이 입력 신호(DU_IN)로서 딜레이 유닛(215)에 입력되었던 테스트 입력 신호(TI)가 제2 펄스(B)의 상승 에지 이후에 딜레이 유닛(215)을 통과한다면 딜레이 출력 신호(DU_OUT)는 테스트 입력 신호(TI)와 상이한 값이 되므로 제2 플립플롭(217)은 테스트 입력 신호(TI)와 상이한 값을 갖는 데이터 출력 신호(TO) 를 제공하게 된다.
제3 동작구간(SCAN SHIFT OUT)에서 테스트 인에이블 신호(TE)는 디스에이블되므로 테스트 클럭 신호(TCK)가 천이되지 않아 테스트 회로부(200b)의 제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b)은 각각 현재의 출력값을 유지한 상태로 휴지상태가 된다. 도 7에 도시된 바와 같이, 제3 동작구간(SCAN SHIFT OUT)에서 시리얼 클럭 신호(SCK)의 첫 번째 펄스(C)의 상승 에지에서 시리얼 인에이블 신호(SE)는 디스에이블 상태에 있으므로, 순차 회로부(100b)의 제2 플립플롭 회로(120b), 제3 플립플롭 회로(130b) 및 제4 플립플롭 회로(140b) 각각은 제1 입력단자(TRI)로 입력되는 테스트 회로부(200b)의 제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b)이 제공하는 테스트 출력 신호(TO)를 각각 출력한다. 따라서 제3 동작구간(SCAN SHIFT OUT)에서 시리얼 클럭 신호(SCK)의 첫 번째 펄스(C)에 동기하여, 시리얼 입력 신호(SI)의 첫 번째 비트를 사용하여 수행된 제3 테스트 모듈(230b)의 딜레이 유닛(215)에 대한 지연 테스트 결과를 나타내는 테스트 출력 신호(TO)가 제4 플립플롭 회로(140b)의 출력단자(QO)를 통해 시리얼 출력 신호(SO)로서 출력된다.
제3 동작구간(SCAN SHIFT OUT)에서 시리얼 클럭 신호(SCK)의 첫 번째 펄스(C) 이후 두 번째 펄스(D) 이전에 시리얼 인에이블 신호(SE)는 인에이블 되어 세 번째 펄스(E)까지 인에이블 상태가 유지되므로, 두 번째 펄스(D) 및 세 번째 펄스(E) 구간 동안 제2 플립플롭 회로(120b) 및 제3 플립플롭 회로(130b)의 출력단자(QO)를 통해 각각 제공되던 제1 테스트 모듈(210b)의 테스트 출력 신호(TO) 및 제2 테스트 모듈(220b)의 테스트 출력 신호(TO)는 순차적으로 시프트되어 제4 플립플롭 회로(140b)의 출력단자(QO)를 통해 시리얼 출력 신호(SO)로서 출력된다. 즉, 두 번째 펄스(D)에 동기하여 시리얼 입력 신호(SI)의 두 번째 비트를 사용하여 수행된 제2 테스트 모듈(220b)의 딜레이 유닛(215)에 대한 지연 테스트 결과를 나타내는 테스트 출력 신호(TO)가 출력되고, 세 번째 펄스(D)에 동기하여 시리얼 입력 신호(SI)의 세 번째 비트를 사용하여 수행된 제1 테스트 모듈(210b)의 딜레이 유닛(215)에 대한 지연 테스트 결과를 나타내는 테스트 출력 신호(TO)가 출력된다.
따라서 본 발명의 일 실시예에 따른 시스템온칩 테스트 장치는 복수의 딜레이 유닛에 대해 지연 테스트를 동시에 병렬적으로 수행할 수 있고, 시리얼 입력 신호(SI)와 시리얼 출력 신호(SO)의 일치 여부를 통해 각각의 딜레이 유닛의 지연 결함 여부를 개별적으로 파악할 수 있다.
상기 설명한 바와 같이, 시스템 클럭 신호(CLK)의 주파수가 낮은 경우, 테스트 클럭 신호(TCK)의 제1 펄스(A) 와 제2 펄스(B) 사이의 간격이 길게 되므로 딜레이 입력 신호(DU_IN)로서 딜레이 유닛(215)에 입력되었던 테스트 입력 신호(TI)가 제2 펄스(B)의 상승 에지 이전에 딜레이 유닛(215)을 통과할 수 있게 되어 시리얼 입력 신호(SI)와 시리얼 출력 신호(SO)가 동일하게 되지만, 시스템 클럭 신호(CLK)의 주파수가 높은 경우, 테스트 클럭 신호(TCK)의 제1 펄스(A) 와 제2 펄스(B) 사이의 간격이 짧게 되므로 딜레이 입력 신호(DU_IN)로서 딜레이 유닛(215)에 입력되었던 테스트 입력 신호(TI)가 제2 펄스(B)의 상승 에지 이후에 딜레이 유닛(215)을 통과하게 되어 시리얼 입력 신호(SI)와 시리얼 출력 신호(SO)가 상이하게 된다.
따라서 시스템온칩의 실제 동작 속도(at-speed)로 시스템 클럭 신호(CLK)를 입력하여 시스템온 테스트 장치(1000b)를 동작시킴으로써 각각의 딜레이 유닛(215)의 지연 결함 여부를 개별적으로 파악할 수 있다.
또한, 아래의 도 8을 참조하여 후술하는 바와 같이, 시스템 클럭 신호(CLK)의 주파수를 변화시키면서 상기 지연 테스트를 수행하여, 시리얼 출력 신호(SO)의 일정 비트가 시리얼 입력 신호(SI)의 대응되는 비트와 동일한 값을 가질 수 있는 가장 높은 주파수의 시스템 클럭 신호(CLK)의 주기를 해당 딜레이 유닛(215)의 딜레이로 결정할 수 있다.
도 8은 도 7의 제2 동작구간(DELAY TEST)에서의 타이밍도를 확대한 타이밍도이다.
도 8은 시리얼 출력 신호(SO)의 일정 비트가 시리얼 입력 신호(SI)의 대응되는 비트와 동일한 값을 가질 수 있는 가장 높은 주파수의 시스템 클럭 신호(CLK)가 입력된 경우의 타이밍도이다.
도 8을 참조하면, 테스트 클럭 신호(TCK)의 제1 펄스(A)의 상승 에지와 딜레이 입력 신호(DU_IN)의 천이 사이에 제1 딜레이(D1)가 존재한다. 도 4를 참조하여 설명한 바와 같이, 제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b) 각각의 제1 플립플롭(213)들은 제1 펄스(A)의 상승 에지에 동기하여 순차 회로부(100b)의 제1 플립플롭 회로(110b), 제2 플립플롭 회로(120b) 및 제3 플립플롭 회로(130b)로부터 제공되는 테스트 입력 신호(TI)를 래치하여 각각 딜레이 입력 신호(DU_IN)로서 출력하므로, 제1 딜레이(D1)는 제1 플립플롭(213)의 클럭-투 -큐(clock to Q) 딜레이를 나타낸다.
딜레이 입력 신호(DU_IN)의 천이 시점과 딜레이 출력 신호(DU_OUT)의 천이 시점 사이의 제2 딜레이(D2)는 제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b) 각각의 딜레이 유닛(215) 자체의 딜레이를 나타낸다.
딜레이 출력 신호(DU_OUT)와 테스트 클럭 신호(TCK)의 제2 펄스(B)의 상승 에지 사이의 제3 딜레이(D3)는 제1 테스트 모듈(210b), 제2 테스트 모듈(220b) 및 제3 테스트 모듈(230b) 각각의 제2 플립플롭(217)의 셋업타임(setup time)을 나타낸다. 즉, 테스트 클럭 신호(TCK)의 제2 펄스(B)의 상승 에지보다 제2 플립플롭(217)의 셋업타임만큼 이전에 딜레이 출력 신호(DU_OUT)의 천이가 발생해야만 제2 플립플롭(217)은 천이된 딜레이 출력 신호(DU_OUT)를 래치하여 제공할 수 있게 된다.
테스트 클럭 신호(TCK)의 제2 펄스(B)의 상승 에지와 테스트 출력 신호(TO)의 천이 사이의 지연은 제2 플립플롭(217)의 클럭-투-큐(clock to Q) 딜레이를 나타내는 것으로, 제1 플립플롭(213)과 제2 플립플롭(217)이 동일하게 제조되는 경우 상기 딜레이는 제1 딜레이(D1)와 동일하게 된다.
따라서 시리얼 출력 신호(SO)의 일정 비트가 시리얼 입력 신호(SI)의 대응되는 비트와 동일한 값을 가질 수 있는 가장 높은 주파수의 시스템 클럭 신호(CLK)가 입력되는 경우, 시스템 클럭 신호(CLK)의 주기는 제1 딜레이(D1), 제2 딜레이(D2) 및 제3 딜레이(D3)의 합이 된다.
딜레이 모듈(215)이 시스템온칩의 기능을 구현하는 응용 로직부 내부에 존재 하는 플립플롭과 플립플롭 사이의 경로의 복제본으로 구성되는 경우, 제1 딜레이(D1), 제2 딜레이(D2) 및 제3 딜레이(D3)의 합이 실제 플립플롭과 플립플롭 사이의 경로의 딜레이와 동일하게 되므로, 시리얼 출력 신호(SO)의 일정 비트가 시리얼 입력 신호(SI)의 대응되는 비트와 동일한 값을 가질 수 있는 가장 높은 주파수의 시스템 클럭 신호(CLK)의 주기는 응용 로직부 내부에 존재하는 플립플롭과 플립플롭 사이의 실제 경로의 딜레이가 된다.
한편, 딜레이 모듈(215)이, 도 5a 내지 5c를 참조하여 설명한 바와 같이, CMOS, PMOS 및 NMOS 중의 어느 하나로 구성된 복수의 인버터들로 구성되는 경우, 측정하고자 하는 딜레이는 제1 딜레이(D1), 제2 딜레이(D2) 및 제3 딜레이(D3)의 합이 아닌 제2 딜레이(D2)만의 딜레이이다. 이 경우, 도 9에 도시된 바와 같이, 해당 테스트 모듈의 제1 플립플롭(213)과 제2 플립플롭(217)의 테스트 클럭 신호(TCK) 입력단 사이에 제1 플립플롭(213) 및 제2 플립플롭(217)의 클럭-투-큐(clock to Q) 딜레이인 제1 딜레이(D1)와 동일한 딜레이를 갖는 클럭 딜레이 유닛(CDU)(219)이 삽입된 테스트 모듈(210c)을 사용하면, 시리얼 출력 신호(SO)의 일정 비트가 시리얼 입력 신호(SI)의 대응되는 비트와 동일한 값을 가질 수 있는 가장 높은 주파수의 시스템 클럭 신호(CLK)의 주기가 제1 딜레이(D1), 제2 딜레이(D2) 및 제3 딜레이(D3)의 합이 아닌 제2 딜레이(D2)와 제3 딜레이(D3)만의 합이 된다. 따라서 딜레이 유닛(215)의 딜레이 측정의 정확성을 높일 수도 있다.
도 1 내지 도 9에서는, 시리얼 클럭 신호(SCK)가 시스템온칩 테스트 장치의 외부에서 수신되는 것으로 설명하였으나, 도 10에 도시된 바와 같이, 시스템온칩 테스트 장치 내부적으로 시리얼 클럭 신호(SCK)를 생성하여 사용할 수도 있다.
도 10은 본 발명의 다른 실시예에 따른 시스템온칩 테스트 장치를 나타내는 블록도이다.
도 10을 참조하면, 시스템온칩 테스트 장치(2000)는 순차 회로부(100), 테스트 회로부(200) 및 시리얼 클럭 신호 생성부(300)를 포함한다.
도 1의 시스템온칩 테스트 장치(1000)는 외부로부터 시리얼 클럭 신호(SCK)를 수신함에 반해, 도 10의 시스템온칩 테스트 장치(2000)는 시스템 클럭 신호(CLK), 테스트 인에이블 신호(TE) 및 시리얼 인에이블 신호(SE)를 수신하는 시리얼 클럭 신호 생성부(SCKGEN)(300)를 통해 시리얼 클럭 신호(SCK)를 자체적으로 생성한다. 구체적으로, 시리얼 클럭 신호 생성부(300)는 테스트 인에이블 신호(TE) 및 시리얼 인에이블 신호(SE)에 기초하여 시스템 클럭 신호(CLK)를 마스킹하여 시스템 클럭 신호(CLK)의 일부 펄스의 천이를 방지함으로써 시리얼 클럭 신호(SCK)를 생성한다.
순차 회로부(100) 및 테스트 회로부(200)는 도 1의 순차 회로부(100) 및 테스트 회로부(200)와 구성 및 동작이 동일하므로 중복된 설명은 생략한다.
도 11은 본 발명의 일 실시예에 따른 시스템온칩 테스트 방법을 나타내는 순서도이다.
도 11을 참조하면, 시스템온칩 테스트 방법에 따라서, 순차 회로부(100)가 n(n은 양의 정수)비트의 시리얼 입력 신호(SI)를 순차적으로 래치하여 테스트 회로부(200)에 테스트 입력 신호(TI)로서 병렬적으로 제공한다(S110). 테스트 회로 부(200)는 시스템온칩의 기능을 구현하는 응용 로직부와는 분리되어 별도로 구성된 n개의 딜레이 유닛(215)을 각각 사용하여 순차 회로부(100)로부터 수신된 n비트의 테스트 입력 신호(TI)를 각각 지연시켜 순차 회로부(100)에 테스트 출력 신호(TO)로서 병렬적으로 제공한다(S120). 순차 회로부(100)는 테스트 회로부(200)로부터 수신된 n비트의 테스트 출력 신호(TO)를 시리얼 출력 신호(SO)로서 순차적으로 출력한다(S130).
도 12는 도 11의 테스트 출력 신호를 병렬적으로 제공하는 단계(S120)를 나타내는 순서도이다.
도 12를 참조하면, 테스트 출력 신호를 병렬적으로 제공하는 단계(S120)는 테스트 인에이블 신호(TE)와 시스템 클럭 신호(CLK)의 앤드 연산을 통해 생성되는 테스트 클럭 신호(TCK)의 제1 펄스(A)의 상승 에지에 동기하여 n비트의 테스트 입력 신호(TI)를 각각의 딜레이 유닛(215)으로 입력하고(S121), 테스트 클럭 신호(TCK)의 제1 펄스(A)의 직후 펄스인 제2 펄스(B)의 상승 에지에 동기하여 각각의 딜레이 유닛(215)의 출력 신호를 래치하여 순차 회로부(100)에 n비트의 테스트 출력 신호(TO)로서 병렬적으로 제공함(S123)으로써 수행될 수 있다.
도 13은 본 발명의 일 실시예에 따른 시스템온칩을 나타내는 블록도이다.
도 13을 참조하면, 시스템온칩(5000)은 테스트 장치(TEST DEVICE)(2000), 시스템 클럭 생성기(CLKGEN)(3000) 및 응용 로직부(LOGIC UNIT)(4000)를 포함한다.
시스템 클럭 생성기(3000)는 시스템 클럭 신호(CLK)를 생성한다.
응용 로직부(4000)는 상기 시스템 클럭 신호를 수신하여 시스템온칩의 고유 기능을 수행한다.
테스트 장치(2000)는 응용 로직부(4000)와 연결되지 않고 분리되어 배치되는 딜레이 유닛을 포함하고, 시스템 클럭 생성기(3000)로부터 시스템 클럭 신호(CLK)를 수신하고 외부로부터 시리얼 입력 신호(SI), 시리얼 인에이블 신호(SE) 및 테스트 인에이블 신호(TE)를 수신하고, 시리얼 인에이블 신호(SE)에 기초하여 시리얼 입력 신호(SI)를 테스트 입력 신호(TI)로서 저장하고, 테스트 인에이블 신호(TE) 및 시스템 클럭 신호(CLK)에 기초하여 상기 딜레이 유닛을 통해 테스트 입력 신호(TI)를 지연시켜 지연 테스트 결과를 나타내는 시리얼 출력 신호(SO)로서 제공한다.
테스트 장치(2000)는 시스템 클럭 신호(CLK)를 마스킹하여 일부 펄스의 천이를 방지함으로써 시리얼 클럭 신호(SCK)를 제공하는 시리얼 클럭 생성기, 시리얼 클럭 신호(SCK)에 기초하여 시리얼 입력 신호(SI)를 테스트 입력 신호(TI)로서 제공하고, 시리얼 클럭 신호(SCK)에 기초하여 테스트 출력 신호(TO)를 시리얼 출력 신호(SO)로서 제공하는 순차 회로부 및 시스템 클럭 신호(CLK)에 기초하여 테스트 입력 신호(TI)를 상기 딜레이 유닛을 사용하여 지연시켜 테스트 출력 신호(TO)로서 제공하는 테스트 회로부를 포함하여 구성될 수 있다.
도 13의 시스템온칩 테스트 장치(2000)는 도 10의 시스템온칩 테스트 장치(2000)를 사용하여 구현될 수 있으며, 도 10의 시스템온칩 테스트 장치(2000)의 구성 및 동작에 대해서는 도 1 내지 도 10을 참조하여 상세히 설명하였으므로 중복된 설명은 생략한다.
본 발명에 따르면, 시스템온칩의 지연 결함으로 인한 오류가 발생하는 경로를 효과적으로 검출하고 해당 경로의 지연 시간을 정확하게 측정할 수 있으므로, 시스템온칩을 테스트하여 오류를 검출하고 시스템온칩에 대한 성능 데이터를 확보하는데 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1은 본 발명의 일 실시예에 따른 시스템온칩 테스트 장치를 나타내는 블록도이다.
도 2는 도 1의 시스템온칩 테스트 장치의 일 실시예를 나타내는 도면이다.
도 3은 도 2의 순차 회로부에 포함된 플립플롭 회로를 나타내는 도면이다.
도 4는 도 2의 테스트 회로부에 포함된 테스트 모듈을 나타내는 도면이다.
도 5a 내지 도 5c는 도 4의 딜레이 유닛의 일 예를 나타내는 도면이다.
도 6은 도 1의 시스템온칩 테스트 장치의 다른 실시예를 나타내는 도면이다.
도 7은 도 6의 시스템온칩 테스트 장치의 동작을 나타내는 타이밍도이다.
도 8은 도 7의 제2 동작구간에서의 타이밍도를 확대한 타이밍도이다.
도 9는 도 4의 테스트 모듈의 다른 예를 나타내는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 시스템온칩 테스트 장치를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 시스템온칩 테스트 방법을 나타내는 순서도이다.
도 12는 도 11의 테스트 출력 신호를 병렬적으로 제공하는 단계를 나타내는 순서도이다.
도 13은 본 발명의 일 실시예에 따른 시스템온칩을 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 순차 회로부 200: 테스트 회로부
110: 제1 플립플롭 회로 120: 제2 플립플롭 회로
130: 제3 플립플롭 회로 140: 제4 플립플롭 회로
210: 제1 테스트 모듈 220: 제2 테스트 모듈
230: 제3 테스트 모듈 SI: 시리얼 입력 신호
SE: 시리얼 인에이블 신호 TE: 테스트 인에이블 신호
CLK: 시스템 클럭 신호 SCK: 시리얼 클럭 신호
SO: 시리얼 출력 신호

Claims (10)

  1. 시리얼 클럭 신호 및 시리얼 인에이블 신호에 기초하여, 시리얼 입력 신호를 테스트 입력 신호로서 제공하고 지연 테스트 결과를 나타내는 테스트 출력 신호를 시리얼 출력 신호로서 출력하는 순차 회로부; 및
    상기 테스트 입력 신호만을 전송하는 딜레이 유닛을 구비하고, 시스템 클럭 신호 및 테스트 인에이블 신호에 기초하여, 상기 순차 회로부로부터 제공되는 상기 테스트 입력 신호를 상기 딜레이 유닛을 사용하여 지연시키고 지연 테스트 결과를 나타내는 상기 테스트 출력 신호를 상기 순차 회로부에 제공하는 테스트 회로부를 포함하는 시스템온칩 테스트 장치.
  2. 제1 항에 있어서, 상기 순차 회로부는 시리얼 인에이블 신호가 인에이블 되는 경우 상기 시리얼 클럭 신호에 동기하여 상기 시리얼 입력 신호를 상기 테스트 입력 신호로서 제공하고, 상기 시리얼 인에이블 신호가 디스에이블 되는 경우 상기 시리얼 클럭 신호에 동기하여 상기 테스트 출력 신호를 상기 시리얼 출력 신호로서 출력하는 것을 특징으로 하는 시스템온칩 테스트 장치.
  3. 제2 항에 있어서, 상기 순차 회로부는,
    각각이 제1 입력단자, 제2 입력단자 및 출력단자를 포함하는 제1 플립플롭 회로 및 제2 플립플롭 회로를 포함하고,
    상기 제1 플립플롭 회로의 제1 입력단자는 개방되고, 상기 제1 플립플롭 회로의 제2 입력단자는 상기 시리얼 입력 신호를 수신하고, 상기 제1 플립플롭 회로의 출력단자는 상기 테스트 입력 신호를 제공하고, 상기 제2 플립플롭 회로의 제1 입력단자는 상기 테스트 출력 신호를 수신하고, 상기 제2 플립플롭 회로의 제2 입력단자는 상기 제1 플립플롭 회로의 출력단자에 연결되고, 상기 제2 플립플롭 회로의 출력단자는 상기 시리얼 출력 신호를 출력하고,
    상기 제1 플립플롭 회로 및 제2 플립플롭 회로의 각각은 상기 시리얼 클럭 신호 및 상기 시리얼 인에이블 신호를 수신하고, 상기 시리얼 인에이블 신호가 인에이블 되는 경우 상기 시리얼 클럭 신호의 상승 에지에 동기하여 제2 입력단자로부터 수신된 신호를 래치하여 출력단자로 제공하고, 상기 시리얼 인에이블 신호가 디스에이블 되는 경우 상기 시리얼 클럭 신호의 상승 에지에 동기하여 제1 입력단자로부터 수신된 신호를 래치하여 상기 출력단자로 제공하는 것을 특징으로 하는 시스템온칩 테스트 장치.
  4. 제1 항에 있어서, 상기 테스트 회로부는 상기 딜레이 유닛을 구비하는 테스트 모듈을 포함하고,
    상기 테스트 모듈은 테스트 인에이블 신호가 인에이블 되는 경우, 상기 시스템 클럭 신호의 상승 에지에 동기하여 상기 테스트 입력 신호를 래치하여 상기 딜레이 유닛에 입력하고 상기 시스템 클럭 신호의 상승 에지에 동기하여 상기 딜레이 유닛의 출력 신호를 상기 순차 회로부에 상기 테스트 출력 신호로서 제공하는 것을 특징으로 하는 시스템온칩 테스트 장치.
  5. 제4 항에 있어서, 상기 테스트 모듈은,
    상기 테스트 인에이블 신호를 사용하여 상기 시스템 클럭 신호를 마스킹함으로써 연속된 두 개의 펄스인 제1 펄스 및 제2 펄스만을 갖는 테스트 클럭 신호를 생성하는 앤드 게이트;
    상기 테스트 클럭 신호의 상기 제1 펄스의 상승 에지에 동기하여 상기 테스트 입력 신호를 래치하여 딜레이 입력 신호로서 출력하는 제1 플립플롭;
    상기 딜레이 입력 신호를 지연시켜 딜레이 출력 신호를 제공하는 상기 딜레이 유닛; 및
    상기 테스트 클럭 신호의 상기 제2 펄스의 상승 에지에 동기하여 상기 딜레이 출력 신호를 래치하여 상기 데이터 출력 신호로서 제공하는 제2 플립플롭을 포함하는 것을 특징으로 하는 시스템온칩 테스트 장치.
  6. 제5 항에 있어서, 상기 딜레이 유닛은 CMOS, PMOS 및 NMOS 중의 어느 하나로 구성된 복수개의 인버터들을 포함하는 것을 특징으로 하는 시스템온칩 테스트 장치.
  7. 제5 항에 있어서, 상기 딜레이 유닛은 시스템온칩의 기능을 구현하는 로직 회로에 포함된 경로의 복제본을 포함하는 것을 특징으로 하는 시스템온칩 테스트 장치.
  8. 제1 항에 있어서, 상기 시스템 클럭 신호를 마스킹하여 일부 펄스의 천이를 방지함으로써 상기 시리얼 클럭 신호를 생성하여 상기 순차 회로부에 제공하는 시리얼 클럭 생성기를 더 포함하는 것을 특징으로 하는 시스템온칩 테스트 장치.
  9. 제1 항에 있어서,
    제1 동작구간에서, 상기 순차 회로부는 n(n은 양의 정수)비트의 상기 시리얼 입력 신호를 순차적으로 래치하여 상기 테스트 회로부에 상기 테스트 입력 신호로서 병렬적으로 제공하고,
    제2 동작구간에서, 상기 테스트 회로부는 n개의 상기 딜레이 유닛 각각을 사용하여 상기 순차 회로부로부터 수신된 n비트의 상기 테스트 입력 신호를 각각 지연시켜 상기 순차 회로부에 상기 테스트 출력 신호로서 병렬적으로 제공하고,
    제3 동작구간에서, 상기 순차 회로부는 상기 테스트 회로부로부터 수신된 n비트의 상기 테스트 출력 신호를 상기 시리얼 출력 신호로서 순차적으로 출력하는 것을 특징으로 하는 시스템온칩 테스트 장치.
  10. 시스템 클럭 신호를 생성하는 클럭 생성기;
    상기 시스템 클럭 신호를 수신하여 고유 기능을 수행하는 응용 로직부; 및
    상기 응용 로직부와 분리되어 배치되는 딜레이 유닛을 포함하고, 상기 클럭 생성기로부터 상기 시스템 클럭 신호를 수신하고 외부로부터 시리얼 입력 신호, 시리얼 인에이블 신호 및 테스트 인에이블 신호를 수신하고, 상기 시리얼 인에이블 신호에 기초하여 상기 시리얼 입력 신호를 테스트 입력 신호로서 저장하고, 상기 테스트 인에이블 신호 및 상기 시스템 클럭 신호에 기초하여 상기 딜레이 유닛을 통해 상기 테스트 입력 신호를 지연시켜 상기 시리얼 출력 신호로서 제공하는 테스트 장치를 포함하는 시스템온칩.
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