KR100318445B1 - 반도체칩의내부메모리테스트장치및방법 - Google Patents
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Abstract
본 발명은 바운더리 스캔(boundary scan)을 이용하여 내부 메모리의 테스트를 효율적으로 수행하는 반도체 칩의 내부 메모리 테스트 장치 및 방법을 제공하기 위한 것으로, 이를 위해 내부 메모리 블록을 포함하며, 바운더리 스캔 IEEE 1149.1 표준을 지원하는 반도체 칩에서의 상기 내부 메모리 블록을 테스트하는 장치에 있어서, 상기 내부 메모리 블록의 테스트를 위한 명령어를 추가하고, 사용자 테스트 데이터 레지스터에 상기 내부 메모리 블록을 테스트하기 위한 제어 신호 및 데이터를 저장하는 제어 레지스터를 포함한다.
Description
본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 칩 설계시 반드시 거쳐야 하는 기능 검증 기술에 관한 것이며, 더 자세히는 반도체 칩의 내부 메모리 테스트 장치 및 방법에 관한 것이다.
최근 설계되는 칩의 대부분은 내부에 메모리(캐쉬 메모리)를 포함하여 이루어지며, 이때 이러한 내부 메모리에 대한 정확한 테스트를 필요로 한다. 이를 위해 종래에는, 테스트를 위한 테스트 패드(PAD)(어드레스, 데이터 및 제어 신호)를 따로 할당하여 외부에서 직접 제어하였다. 그러나, 이러한 종래기술은 패드를 따로 둠으로써 전체 패드 개수를 늘리고, 이에 따른 비용 증가 및 패키징(packaging) 등의 문제를 일으킨다.
내부 메모리 테스트를 위한 또 다른 종래기술은 별도의 테스트 패드를 두지 않고, 일반 패드를 공용으로 사용하면서 멀티플렉서(Multiplexor) 로직을 통해 내부 메모리를 테스트하는 방법으로, 이러한 방법은 제어가 복잡하고, 멀티플렉서 및 제어 로직으로 인한 전체 수행 속도의 저하, 레이아웃(layout) 상의 배선 면적의 증가 등의 문제를 일으킨다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 바운더리 스캔(boundary scan)을 이용하여 내부 메모리의 테스트를 효율적으로 수행하는 반도체 칩의 내부 메모리 테스트 장치 및 방법을 제공하는데 그 목적이 있다.
도 1은 표준인 BS1149.1을 구현하는 칩 아키텍처를 도시한 블록도.
도 2는 표준인 BS 테스트 회로부의 내부 블록도.
도 3은 내부 메모리를 제어하기 위해 사용자 테스트 데이터 레지스터에 정의하는 본 발명에 따른 제어 레지스터를 개념적으로 도시한 도면.
도 4a는 본 발명에 따른 컨트롤부의 내부 구성도.
도 4b는 본 발명에 따른 데이터부의 내부 구성도.
도 5a는 본 발명에 따른 상기 도 4a의 컨트롤부를 구성하는 셀의 내부 구성도.
도 5b는 본 발명에 따른 상기 도 4b의 데이터부를 구성하는 셀의 내부 구성도.
도 6은 본 발명에 따른 탭 컨트롤러의 스테이트 머신도.
도 7은 본 발명에 따른 내부 메모리 블록도.
* 도면의 주요 부분에 대한 부호의 설명
10∼22 : 입출력 패드 23∼35 : 바운더리 스캔 셀
50 : 바운더리 스캔 테스트 회로부 40 : 응용 로직부
100 : 바운더리 스캔 레지스터 110 : 디바이스 식별 레지스터
120 : 사용자 테스트 데이터 레지스터 130 : 바이패스 레지스터
140 : 테스트 데이터 레지스터들 150 : 명령어 레지스터
160 : 탭 컨트롤러 170 : 디코딩 로직
180, 190 : 멀티플렉서
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 다수개 웨이로 이루어진 캐쉬 메모리를 포함하며 바운더리 스캔 IEEE(Institute of Electrical and Electronic Engineers) 1149.1 표준을 지원하는 반도체 칩의 캐쉬 메모리 테스트 장치에 있어서, 상기 캐쉬 메모리의 테스트를 위한 명령어를 추가하고 사용자 테스트 데이터 레지스터에 상기 캐쉬 메모리를 테스트하기 위한 제어 신호 및 데이터를 저장하는 제어 레지스터를 구비하되, 상기 제어 레지스터는 스캔 입력 신호를 받아 상기 캐쉬 메모리로 테스트를 위한 데이터 및 다수개의 제어 신호를 출력하는 제1저장 수단과, 상기 제1 저장 수단과 직렬로 연결되어 상기 캐쉬 메모리로부터 리드한 데이터 및 제어 신호를 입력받아 스캔 출력 신호로 출력하는 제2 저장 수단을 구비하며, 상기 제1 저장 수단은, 상기 내부 메모리에 라이트하기 위한 메모리 데이터를 저장하는 데이터 필드와, 상기 내부 메모리의 태그 어드레스 및 인덱스 어드레스를 저장하는 태그 및 인덱스 필드와, 상기 라이트 동작을 위한 엘알유(LRU) 필드와, 상기 라이트 동작을 위한 스테이트 비트를 저장하는 스테이트 필드와, 웨이 선택 비트를 저장하는 웨이 필드와, 워드 필드와, 제어 모드 선택 비트를 저장하는 제어 모드 선택 필드와, 테스트 리드/라이트 동작을 인에이블시키기 위한 인에이블 신호를 저장하는 테스트 인에이블 필드를 구비하는 것을 특징으로 하는 캐쉬 메모리 테스트 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 내부 메모리 블록과, 바운더리 스캔 IEEE 1149.1 표준을 지원하며 탭 컨트롤러, 상기 내부 메모리 블록을 테스트 하기 위해 제어 신호 및 데이터를 저장하도록 사용자 테스트 데이터 레지스터에 정의된 제어 레지스터를 포함하는 바운더리 테스트 회로를 구비하는 반도체 칩의 내부 메모리 블록 테스트 방법에 있어서, 상기 바운더리 테스트 회로의 초기화를 위해 리셋 상태로 만드는 제1 단계; 상기 탭 컨트롤러의 런-테스트/아이들(Run-test/Idle) 상태로 이동하는 제2 단계; 상기 탭 컨트롤러의 선택-DR-스캔(Select-DR-Scan) 상태로 이동하는 제3 단계; 상기 바운더리 테스트 회로의 명령어 레지스터에 상기 내부 메모리를 테스트하는 명령어를 라이트한 후 런-테스트/아이들 상태로 이동하는 제4 단계; 상기 탭 컨트롤러의 선택-DR-스캔 상태로 이동하는 제5 단계; 상기 내부메모리 테스트를 위해 상기 내부 메모리에 라이트할 수 있는 데이터 및 제어 신호를 상기 제어 레지스터에 라이트한 후 런-테스트/아이들 상태로 이동하여 상기 내부 메모리 라이트 동작을 수행하는 제6 단계; 상기 탭 컨트롤러의 선택-DR-스캔 상태로 이동하는 제7 단계; 상기 내부 메모리를 리드할 수 있는 정보를 상기 제어 레지스터에 라이트한 후 런-테스트/아이들 상태로 이동하여 상기 내부 메모리 리드 동작을 수행하는 제8 단계; 상기 탭 컨트롤러의 선택-DR-스캔 상태로 이동하는 제9 단계; 상기 리드한 상기 내부 메모리의 데이터를 스캔 체인을 이용하여 읽어내어 비교하고, 동시에 다음 항목의 상기 내부 메모리를 리드/라이트할 수 있는 정보를 상기 제어 레지스터에 쓴 후 런-테스트/아이들 상태로 이동하여 다음 항목의 상기 내부 메모리 리드/라이트를 수행하는 제10 단계; 상기 탭 컨트롤러의 선택-DR-스캔 상태로 이동하는 제11 단계; 및 원하는 메모리 테스트가 끝난 후 상기 명령어 레지스터에 다음번 수행할 명령어를 라이트하거나 또는 바운더리 스캔 동작을 끝내고 그 다음 런-테스트/아이들 상태로 이동하는 제12 단계를 포함하여 이루어진 내부 메모리 블록 테스트 방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
최근 반도체 칩 설계에 있어, 폴트 커버리지(fault coverage)를 올리기 위해 스캔 체인(scan chain)을 삽입하여 제어성(controllability) 및관측성(observability)을 높이고, 보드(board) 상의 테스트를 용이하게 하기 위해 칩 내부에 보드 테스트를 도와줄 수 있는 로직을 추가하여 설계하는데, 이러한 로직에 대한 표준(standard)이 JTAG Boundary Scan and IEEE(Institute of Electrical and Electronic Engineers) 1149.1(이하 BS 1149.1)로 정의되어 있다.
도 1은 BS1149.1을 구현하는 칩 아키텍처(architecture)이다. 칩의 입출력을 담당하는 입/출력 패드(10 내지 22)와, 바운더리 스캔을 위해 테스트 데이터 입력 신호(Test Data In, 이하 TDI라 함)를 입력받기 위한 패드, 바운더리 스캔을 위해 테스트 모드 선택 신호(Test Mode Select, 이하 TMS라 함)를 입력받기 위한 패드, 바운더리 스캔을 위해 테스트 클럭 신호(Test Clock, 이하 TCK라 함)를 입력받기 위한 패드, 바운더리 스캔을 위해 테스트 리셋 신호(Test Reset, 이하 TRST라 함)를 입력받기 위한 패드, 바운더리 스캔을 위해 테스트 데이터 출력 신호(Test Data Out, 이하 TDO라 함)를 출력하기 위한 패드, 입/출력 패드에 각각 연결되는 다수개의 바운더리 스캔 셀(23 내지 35), 각각의 바운더리 스캔 셀 및 TDI 패드와 연결되어 해당 칩의 기능을 수행하는 응용 로직부(40) 및, TDI, TMS, TCK, TRST 및 응용 로직부(40)를 통해 출력되는 신호를 입력받아 TDO 신호를 출력함으로써 응용 로직부(40)의 테스트를 담당하는 BS 테스트 회로부(50)로 이루어진다. 다수개의 바운더리 스캔 셀(23 내지 35)이 체인 방식으로, 즉 처음의 바운더리 스캔 셀(23)은 TDI 패드에 연결되고, 나머지 바운더리 스캔 셀은 각각 그전 스캔 셀에 직렬로 연결되어 마지막 바운더리 스캔 셀(35)이 BS 테스트 회로부(50)에 연결된다.
본 발명은 도 1에 도시된 바와 같은 BS1149.1 아키텍처를 이용하여 칩 내부에 있는 메모리를 테스트하는 것으로서, 이를 위해 BS 1149.1에서 제안하고 있는 표준 명령어 이외에 내부 메모리를 테스트하기 위한 새로운 명령어 및 BS 테스트 회로부(50) 내에 메모리를 리드(read) 및 라이트(write)하기 위한 레지스터를 필요로 한다.
도 2는 BS 테스트 회로부의 내부 블록도로서, TDI 신호를 각각 입력받는 바운더리 스캔 레지스터(boundary scan register, 100), 디바이스 식별 레지스터(device identification register, 110), 사용자 테스트 데이터 레지스터(user test data register, 120) 및 바이패스 레지스터(bypass register, 130)로 구성된 테스트 데이터 레지스터(140), TDI 신호를 입력받고, 테스트 명령어를 저장하는 명령어 레지스터(150), TCK, TMS, TRST 신호에 응답하여 테스트 데이터 레지스터(140)의 클럭 신호 및 제어 신호와 명령어 레지스터(150)의 클럭 신호 및 제어 신호를 출력하는 탭 컨트롤러(TAP, Test Access Port, 160), 명령어 레지스터(150)로부터의 명령어를 입력받아 디코딩한 후 테스트 데이터 레지스터(140)를 구성하는 각 레지스터로 출력하는 디코딩 로직(170), 디코딩 결과에 응답하여 테스트 데이터 레지스터를 구성하는 각 레지스터로부터 출력되는 신호 중 하나를 선택하여 출력하는 제1 멀티플렉서(180), 탭 컨트롤러(160)로부터 출력되는 선택 신호(Select)에 응답하여 제1 멀티플렉서(180)로부터의 출력 신호와 명령어 레지스터로부터의 출력 신호 중 하나를 선택하여 출력하는 제2 멀티플렉서(190) 및 제2 멀티플렉서로부터의 출력 신호를 탭 컨트롤러(160)로부터 출력되는 인에이블(Enable) 신호에 응답하여 TDO로 출력하는 삼중 버퍼(200)로 이루어진다.이러한 구성의 BS 테스트 회로부에 대한 구체적인 동작 설명은 표준으로서 널리 알려져 있기에 여기서는 상세한 설명을 생략한다.
여기서 사용자 테스트 데이터 레지스터(120)는 사용자가 사용 편의에 따라 정의할 수 있는 레지스터로서, 여기에 본 발명의 내부 메모리 테스트를 위해 필요한 레지스터를 정의하여 내부 메모리에 대해 리드/라이트 동작을 수행한다.
도 3은 내부 메모리를 제어하기 위해 사용자 테스트 데이터 레지스터에 정의하는 본 발명의 제어 레지스터를 개념적으로 도시한 것으로서, 테스트할 내부 메모리를 4웨이(way) 연관 사상 캐쉬(set associative cache)라 가정하여 도시한 것이다. SI(scan input)을 입력받아 내부 메모리로 다수개의 제어 신호를 출력하는 컨트롤부(300) 및 컨트롤부(300)와 직렬로 연결되며, 내부 메모리로부터 리드한 정보를 입력받아 SO로 출력하는 데이터부(310)로 이루어진다. 이때, SI는 TDI신호이고, SO는 도 2의 제1 멀티플렉서(180) 및 제2 멀티플렉서(190)를 통해 TDO로 출력되는 신호이다.
내부 메모리 테스트를 위해 사용자 테스트 데이터 레지스터에 정의한 본 발명의 레지스터 구성을 전술한 바와 같이 컨트롤부(300)를 데이터부(310) 앞에 연결함으로써 내부 메모리를 테스트하는 데 사용되는 스캔 사이클(scan cycle)을 줄일 수 있다. 즉, 먼저 TDI를 통해 입력되는 제어 신호 및 데이터를 스캔 체인을 통해 제어 레지스터에 저장하는 데, 이때 레지스터의 끝까지 스캔 사이클을 수행할 필요없이 컨트롤부까지만 스캔 사이클을 수행하고, 그 다음에 내부 메모리 리드를 수행한 후 메모리 데이터 부분을 리드할 때에 데이터부만큼만 스캔 사이클을 수행하면되기 때문에 스캔 사이클을 줄일 수 있게 된다. 도 4a 내지 도 4b에 컨트롤부와 데이터부 각각의 내부 구성이 도시되어 있다.
도 4a는 컨트롤부의 내부 구성을 도시한 것으로서, 캐쉬의 페이지(page) 크기를 4K 바이트로 가정할 경우 내부 메모리에 라이트하기 위한 메모리 데이터를 저장하는 64비트의 데이터 필드(field), 내부 메모리의 태그 어드레스(tag address, 20비트)와 인덱스 어드레스(index address, 7비트)를 저장하는 태그 & 인덱스 필드, 라이트 동작을 위한 엘알유(LRU, Least Recently Used, 3비트) 필드, 라이트 동작을 위한 스테이트(state) 비트를 저장하는 스테이트 필드(2비트), 4개의 웨이 중 하나를 선택하기 위한 웨이 선택 비트를 저장하는 웨이 필드(2비트), 라인(line) 단위로 리드 시 비트수가 많으므로 그 중에 일부를 선택하여 여러번 리드함으로써 라인을 리드하기 위한 워드(word) 필드(2비트), 제어 모드 선택 비트를 저장하는 제어 모드 선택 필드(2비트) 및 테스트 리드/라이트 동작을 인에이블하는 인에이블 신호를 저장하는 테스트 인에이블 필드로 이루어진다. 2비트의 제어 모드 선택 비트는 "00"일 경우 동작 없음을, "01"일 경우 테스트 라이트를, "10"일 경우 테스트 리드를, "11"일 경우 캐쉬 메모리 플러시(flush)를 각각 나타낸다.
도 4b는 데이터부의 내부 구성을 도시한 것으로서, 내부 메모리로부터 리드한 데이터를 저장하는 64비트의 데이터 필드, 내부 메모리로부터 리드한 태그 어드레스(20비트)를 저장하는 태그 필드, 내부 메모리로부터 리드한 엘알유 비트를 저장하는 엘알유(3비트) 필드, 내부 메모리로부터 리드한 스테이트 비트를 저장하는 스테이트 필드(2비트)로 이루어진다.
다음으로, 본 발명의 제어 레지스터는 편의상 컨트롤부 및 데이터부 각각 다른 구조의 셀들로 이루어진다. 도 5a는 컨트롤부를 구성하는 셀을 도시한 것으로서, shiftDR에 응답하여 TDI를 통해 입력되는 SI 신호와 피드백된 SO 신호 중 하나를 선택하여 출력하는 멀티플렉서(500), 멀티플렉서(500)로부터 출력되는 신호를 clockDR의 상승 에지(rising edge)에서 입력받아 SO 신호로 출력하는 제1 플립플롭(DFF, 510), 및 RESETb 신호에 응답하여 리셋(reset) 동작을 수행하며, 제1 플립플롭(510)으로부터 출력되는 SO 신호를 updateDR의 상승 에지에서 입력받아 제어 신호(도 4a의 데이터를 제외한 다수개의 제어 신호)로 저장하는 제2 플립플롭(DFF, 520)으로 이루어진다.
도 5b는 데이터부를 구성하는 셀을 도시한 것으로서, shiftDR에 응답하여 TDI를 통해 입력되는 SI 신호와 내부 메모리에서 리드한 데이터(Test read) 중 하나를 선택하여 출력하는 멀티플렉서(530), 멀티플렉서(530)로부터 출력되는 신호를 clockDR의 상승 에지에서 입력받아 SO 신호로 출력하는 제1 플립플롭(DFF, 540)으로 이루어진다.
여기서, shiftDR(shift data register), clockDR(clock data register), updateDR(update data register) 및 RESETb는 전술한 도 2의 TCK, TMS, TRST 신호에 응답하여 테스트 데이터 레지스터(140)의 클럭 신호 및 제어 신호와 명령어 레지스터(150)의 클럭 신호 및 제어 신호를 출력하는 탭 컨트롤러에서 생성되어 출력되는 신호들로, 탭 컨트롤러의 구체 회로는 표준으로서 널리 알려져 있기에 상세한 설명을 생략한다.
도 5a의 컨트롤부를 구성하는 셀은 내부 메모리를 제어하는 제어 신호를 저장하고 있고, 도 5b의 데이터부를 구성하는 셀은 내부 메모리로부터 리드한 데이터를 저장하고 있다. 즉, 외부에서 표준으로 제공되는 5개의 신호(TCK, TMS, TRST, TDI, TDO)를 이용하여 제어 레지스터의 컨트롤부를 순차적으로 라이트한 다음 내부 메모리를 리드하거나 라이트한다. 리드 시 내부 메모리의 내용을 제어 레지스터의 데이터부에 로드한 다음 순차적으로 리드한다. 이때, 탭 컨트롤러를 위한 스테이트 머신(state machine)을 사용하는데, 이 스테이트 머신은 외부 제어 신호(TRST, TMS, TCK)에 의해 제어된다. 도 6에 탭 컨트롤러를 위한 상세한 스테이트 머신이 도시되어 있다. 여기서, 각 스테이트에 대한 상세한 설명은 표준으로서 널리 알려져 있기에 생략하고, 도 6의 탭 컨트롤러 스테이트 머신을 참조하여, 내부 메모리를 테스트하기 위한 절차는 바운더리 테스트 회로부(도 1의 50)를 초기화하기 위해 리셋 상태로 만드는 제1 단계, 탭 컨트롤러의 Run-test/Idle 상태로 이동하는 제2 단계, 탭 컨트롤러의 Select-DR-Scan 상태로 이동하는 제3 단계, 바운더리 테스트 회로부의 명령어 레지스터(도 2의 150)에 내부 메모리를 테스트하는 명령어를 라이트한 후 Run-test/Idle 상태로 이동하는 제4 단계, 탭 컨트롤러의 Select-DR-Scan 상태로 이동하는 제5 단계, 내부 메모리 테스트를 위해 내부 메모리에 라이트할 수 있는 데이터 및 제어 신호를 사용자 테스트 데이터 레지스터(제어 레지스터, 도2의 120)에 라이트한 후 Run-test/Idle 상태로 이동하여 내부 메모리 라이트 동작을 수행하는 제6 단계, 탭 컨트롤러의 Select-DR-Scan 상태로 이동하는 제7 단계, 내부 메모리를 리드할 수 있는 정보를 사용자 테스트 데이터 레지스터(제어 레지스터)에라이트한 후 Run-test/Idle 상태로 이동하여 내부 메모리 리드 동작을 수행하는 제8 단계, 탭 컨트롤러의 Select-DR-Scan 상태로 이동하는 제9 단계, 리드한 내부 메모리의 데이터를 스캔 체인을 이용하여 읽어내어 비교하고, 동시에 다음 항목의 내부 메모리를 리드/라이트할 수 있는 정보를 내부 제어 레지스터에 쓴 후 Run-test/Idle 상태로 이동하여 다음 항목의 내부 메모리 리드/라이트를 수행하는 제10 단계, 탭 컨트롤러의 Select-DR-Scan 상태로 이동하는 제11 단계 및 원하는 메모리 테스트가 끝난 후 바운더리 테스트 회로부의 명령어 레지스터(도 2의 150)에 다음번 수행할 명령어를 라이트하거나 또는 바운더리 스캔 동작을 끝내고 그 다음 Run-test/Idle 상태로 이동하는 제12 단계로 이루어진다.
전술한 바와 같은 바운더리 스캔을 이용하여 칩 내부의 메모리를 테스트하기 위해 내부 메모리 블록은 도 7에 도시된 바와 같이 제어 레지스터에서 오는 제어 신호를 선택하기 위한 멀티플렉서가 추가되어 구성된다. 즉, 메모리 테스트 동작이 아닌 일반적인 메모리 노말(normal) 동작에서의 노말 메모리 제어 신호, 노말 어드레스, 노말 데이터와 내부 메모리 테스트 동작에서 사용자 테스트 데이터 레지스터로부터 입력되는 바운더리 스캔 제어 신호, 바운더리 스캔 어드레스, 바운더리 스캔 데이터 중 선택하여 내부 메모리 블록으로 보내는 선택 수단이 추가된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은 바운더리 스캔을 이용하여 칩 내부의 메모리(캐쉬 메모리)를 테스트함으로써 별도의 패드가 필요 없고, 제어 또한 간단하여 내부 메모리의 효율적인 테스트가 가능하다.
Claims (4)
- 다수개 웨이로 이루어진 캐쉬 메모리를 포함하며 바운더리 스캔 IEEE(Institute of Electrical and Electronic Engineers) 1149.1 표준을 지원하는 반도체 칩의 캐쉬 메모리 테스트 장치에 있어서,상기 캐쉬 메모리의 테스트를 위한 명령어를 추가하고 사용자 테스트 데이터 레지스터에 상기 캐쉬 메모리를 테스트하기 위한 제어 신호 및 데이터를 저장하는 제어 레지스터를 구비하되, 상기 제어 레지스터는 스캔 입력 신호를 받아 상기 캐쉬 메모리로 테스트를 위한 데이터 및 다수개의 제어 신호를 출력하는 제1 저장 수단과, 상기 제1 저장 수단과 직렬로 연결되어 상기 캐쉬 메모리로부터 리드한 데이터 및 제어 신호를 입력받아 스캔 출력 신호로 출력하는 제2 저장 수단을 구비하며,상기 제1 저장 수단은,상기 내부 메모리에 라이트하기 위한 메모리 데이터를 저장하는 데이터 필드와, 상기 내부 메모리의 태그 어드레스 및 인덱스 어드레스를 저장하는 태그 및 인덱스 필드와, 상기 라이트 동작을 위한 엘알유(LRU) 필드와, 상기 라이트 동작을 위한 스테이트 비트를 저장하는 스테이트 필드와, 웨이 선택 비트를 저장하는 웨이 필드와, 워드 필드와, 제어 모드 선택 비트를 저장하는 제어 모드 선택 필드와, 테스트 리드/라이트 동작을 인에이블시키기 위한 인에이블 신호를 저장하는 테스트 인에이블 필드를 구비하는 것을 특징으로 하는 캐쉬 메모리 테스트 장치.
- 제1항에 있어서,상기 제어 모드 선택 필드는 2비트로 이루어지며, 비트 값이 "00"일 경우 동작 없음을, "01"일 경우 테스트 라이트를, "10"일 경우 테스트 리드를, "11"일 경우 캐쉬 메모리 플러시를 각각 나타내는 것을 특징으로 하는 캐쉬 메모리 테스트 장치.
- 제1항에 있어서,상기 제2 저장 수단은,상기 내부 메모리로부터 리드한 데이터를 저장하는 데이터 필드;상기 내부 메모리로부터 리드한 태그 어드레스를 저장하는 태그 필드;상기 내부 메모리로부터 리드한 엘알유 비트를 저장하는 엘알유 필드; 및상기 내부 메모리로부터 리드한 스테이트 비트를 저장하는 스테이트 필드를 구비하는 것을 특징으로 하는 캐쉬 메모리 테스트 장치.
- 내부 메모리 블록과, 바운더리 스캔 IEEE 1149.1 표준을 지원하며 탭 컨트롤러, 상기 내부 메모리 블록을 테스트 하기 위해 제어 신호 및 데이터를 저장하도록 사용자 테스트 데이터 레지스터에 정의된 제어 레지스터를 포함하는 바운더리 테스트 회로를 구비하는 반도체 칩의 내부 메모리 블록 테스트 방법에 있어서,상기 바운더리 테스트 회로의 초기화를 위해 리셋 상태로 만드는 제1 단계;상기 탭 컨트롤러의 런-테스트/아이들(Run-test/Idle) 상태로 이동하는 제2 단계;상기 탭 컨트롤러의 선택-DR-스캔(Select-DR-Scan) 상태로 이동하는 제3 단계;상기 바운더리 테스트 회로의 명령어 레지스터에 상기 내부 메모리를 테스트하는 명령어를 라이트한 후 런-테스트/아이들 상태로 이동하는 제4 단계;상기 탭 컨트롤러의 선택-DR-스캔 상태로 이동하는 제5 단계;상기 내부 메모리 테스트를 위해 상기 내부 메모리에 라이트할 수 있는 데이터 및 제어 신호를 상기 제어 레지스터에 라이트한 후 런-테스트/아이들 상태로 이동하여 상기 내부 메모리 라이트 동작을 수행하는 제6 단계;상기 탭 컨트롤러의 선택-DR-스캔 상태로 이동하는 제7 단계;상기 내부 메모리를 리드할 수 있는 정보를 상기 제어 레지스터에 라이트한 후 런-테스트/아이들 상태로 이동하여 상기 내부 메모리 리드 동작을 수행하는 제8 단계;상기 탭 컨트롤러의 선택-DR-스캔 상태로 이동하는 제9 단계;상기 리드한 상기 내부 메모리의 데이터를 스캔 체인을 이용하여 읽어내어 비교하고, 동시에 다음 항목의 상기 내부 메모리를 리드/라이트할 수 있는 정보를 상기 제어 레지스터에 쓴 후 런-테스트/아이들 상태로 이동하여 다음 항목의 상기내부 메모리 리드/라이트를 수행하는 제10 단계;상기 탭 컨트롤러의 선택-DR-스캔 상태로 이동하는 제11 단계; 및원하는 메모리 테스트가 끝난 후 상기 명령어 레지스터에 다음번 수행할 명령어를 라이트하거나 또는 바운더리 스캔 동작을 끝내고 그 다음 런-테스트/아이들 상태로 이동하는 제12 단계를 포함하여 이루어진 내부 메모리 블록 테스트 방법.
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| KR1019980025241A KR100318445B1 (ko) | 1998-06-30 | 1998-06-30 | 반도체칩의내부메모리테스트장치및방법 |
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