KR20150117775A - 테스트 장치 및 그의 동작 방법 - Google Patents

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KR20150117775A
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Abstract

테스트 대상 회로를 테스트하기 위한 테스트 장치에 관한 것으로, 테스트 대상 회로를 일대일 또는 일대다 관계로 모델링하여 모델링 회로를 생성하기 위한 회로 모델링부, 및 상기 모델링 회로를 합성하여 테스트 동작을 수행하기 위한 테스트 동작부를 구비하는 테스트 장치가 제공된다.

Description

테스트 장치 및 그의 동작 방법{TEST DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 테스트 대상 회로를 테스트하기 위한 테스트 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치뿐 아니라 비교적 간단한 회로조차도 소비자에게 제공되기 이전에 여러 가지 테스트 동작을 거치게 된다. 그리고, 비교적 간단한 회로의 경우 이 회로를 FPGA(field programmable gate array)에 합성(synthesis)하여 테스트 동작을 수행하기도 한다. FPGA 는 짧은 설계 기간과 낮은 제작 비용과 설계 변경 가능 등의 장점으로 인하여 시험용 집적 회로를 제작하는데 많이 사용되고 있다. 하지만, 트랜지스터 레벨에서부터 모든 설계를 디자인하는 풀 커스텀 디자인(full custom design)으로 설계된 회로의 경우 FPGA 에 합성하여 테스트 동작을 수행하는 것은 기술적으로 어려움이 있다.
이하, 테스트 대상 회로를 설계하고 FPGA 에 합성하기 위한 과정을 살펴보기로 한다.
우선, 스키메틱 툴(schematic tool)을 통해서 테스트 대상 회로를 설계하면, 스키메틱 툴은 테스트 대상 회로에 대응하는 넷리스트(netlist)를 생성한다. 여기서, 넷리스트는 시뮬레이션 또는 LVS(Layout Versus Schematic)를 위해 스키메틱 툴로부터 추출되는 파일(file)로써, FPGA 가 인식할 수 있는 합성 회로와 합성 회로의 상호 연결 관계 및 합성 회로의 노드 정보 등을 가진다. 이어서, FPGA 는 이렇게 생성된 넷리스트를 합성하여 테스트 동작을 수행하는 것이 가능하다. 하지만, 풀 커스텀 디자인으로 설계된 회로의 경우 비동기적 요소들을 많이 포함하고 있기 때문에 로직 시뮬레이션은 가능하지만 FPGA 로 합성하는 것은 불가능하다.
테스트 대상 회로를 여러 타입으로 모델링하고 이렇게 모델링된 회로를 합성하여 테스트할 수 있는 테스트 장치를 제공하고자 한다.
본 발명의 실시예에 따른 테스트 장치는, 테스트 대상 회로를 일대일 또는 일대다 관계로 모델링하여 모델링 회로를 생성하기 위한 회로 모델링부; 및 상기 모델링 회로를 합성하여 테스트 동작을 수행하기 위한 테스트 동작부를 구비할 수 있다.
바람직하게, 상기 일대다 관계로 모델링된 모델링 회로 각각은 서로 다른 타입을 가지는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 테스트 장치의 동작 방법은, 테스트 대상 회로 중 예정된 제1 테스트 대상 회로를 일대일 관계로 모델링하는 단계; 상기 테스트 대상 회로 중 예정된 제2 테스트 대상 회로를 일대다 관계로 모델링하는 단계; 및 상기 모델링하는 단계를 통해 생성된 모델링 회로를 합성하여 테스트 동작을 수행하는 단계를 포함할 수 있다.
바람직하게, 상기 일대다 관계로 모델링하는 단계는, 상기 테스트 대상 회로의 지연량에 따라 상기 모델링 회로의 회로 타입이 결정되는 것을 특징으로 할 수 있다.
본 발명의 또 다른 실시예에 따른 테스트 장치는, 테스트 대상 지연량에 따라 서로 다른 타입의 모델링 회로를 생성하기 위한 회로 모델링부; 및 상기 모델링 회로를 합성하여 테스트 동작을 수행하는 테스트 동작부를 구비할 수 있다.
바람직하게, 상기 모델링 회로는, 상기 지연량이 예정된 지연량 미만인 경우 생성되는 제1 타입의 모델링 회로와, 상기 지연량이 예정된 지연량 이상인 경우 생성되는 제2 타입의 모델링 회로를 포함하는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 테스트 장치의 동작 방법은, 제1 지연량에 응답하여 제1 넷리스트를 생성하는 단계; 상기 제1 지연량보다 긴 제2 지연량에 응답하여 제2 넷리스트를 생성하는 단계; 및 상기 제1 및 제2 넷리스트를 테스트하는 단계를 포함하되, 상기 제1 넷리스트와 상기 제2 넷리스트는 서로 다른 타입의 모델링 회로인 것을 특징으로 할 수 있다.
바람직하게, 테스트 대상 회로 중 지연 회로를 로딩하는 단계; 및 상기 지연 회로를 로딩하는 단계를 통해 로딩된 회로의 지연량을 판단하여 상기 제1 또는 제2 넷리스트를 생성하는 단계를 활성화시키는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 테스트 장치는 테스트 대상 회로를 여러 타입으로 모델링하여 합성 및 테스트 동작을 수행하는 것이 가능하다.
테스트 대상 회로를 합성하는데 있어서 상황에 따라 원하는 타입의 모델링 회로를 선택함으로써, 합성 동작시 소요되는 시간 및 합성 회로의 면적을 최소화할 수 있는 효과를 얻을 수 있다.
도 1 은 본 발명의 실시예에 따른 테스트 장치를 설명하기 위한 블록도이다.
도 2 는 본 발명의 실시예에 따른 모델링 관계를 설명하기 위한 표이다.
도 3 및 도 4 는 도 2 의 제1 및 제2 타입의 지연 회로(210, 220)를 설명하기 위한 블록도이다.
도 5 는 도 2 의 제2 타입의 지연 회로(220)의 다른 실시예를 설명하기 위한 블록도이다.
도 6 은 도 5 의 회로 동작을 설명하기 위한 타이밍도이다.
도 7 은 본 발명의 실시예에 따른 테스트 장치의 동작 방법을 설명하기 위한 순서도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 테스트 장치를 설명하기 위한 블록도이다.
도 1 을 참조하면, 테스트 장치는 회로 모델링부(110)와 테스트 동작부(120)를 구비한다.
회로 모델링부(110)는 테스트 대상 회로에 대응하는 정보(INF_TC)에 응답하여 여러 타입의 모델링 회로를 생성한다. 이하, 테스트 대상 회로에 대응하는 정보(INF_TC)를 '테스트 회로 정보'라 칭하기로 한다. 여기서, 테스트 회로 정보(INF_TC)는 테스트 대상 회로의 실질적인 물리적 정보이거나, 테스트 대상 회로에 대응하는 코드(code)도 될 수 있다. 그리고, 모델링부(110)의 출력 신호(NL) 역시 테스트 대상 회로를 모델링한 회로의 실질적인 물리적 정보이거나, 테스트 대상 회로를 모델링한 회로에 대응하는 코드도 될 수 있다. 굳이 비교하자면 모델링부(110)의 출력 신호(NL)는 테스트 회로 정보를 모델링한 회로의 넷리스트 정보에 대응될 수 있다. 이어서, 테스트 동작부(120)는 회로 모델링부(110)의 출력 신호(NL)에 포함되어 있는 모델링 회로를 합성하여 테스트 동작을 수행한다.
이후 다시 설명하겠지만, 본 발명의 실시예에 따른 테스트 장치는 비동기적 회로뿐 아니라 모든 테스트 대상 회로를 동기 회로로 모델링하여 합성하는 것이 가능하며, 이러한 모델링 과정에 있어서 일대일 관계 또는 일대다 관계를 적용하는 것이 가능하다. 모델링 관계를 나타내는 일대일 관계 및 일대다 관계는 도 2 에서 알아보기로 한다.
도 2 는 본 발명의 실시예에 따른 모델링 관계를 설명하기 위한 표이다. 설명의 편의를 위하여 모델링 관계에 따라 ① 경우와 ② 경우를 구분하였으며, ① 경우는 일대일 모델링 관계이고 ② 경우는 일대다 모델링 관계를 나타낸다.
도 2 를 참조하면, 우선 일대일 모델링 관계인 ① 경우에서는 테스트 대상 회로인 'C=A&B'가 논리 곱 게이트(AND)로 모델링되고, 테스트 대상 회로인 'C=A|B' 가 논리 합 게이트(OR)로 모델링되는 것을 일례로 하였다. 즉, ① 경우에서는 테스트 대상 회로와 그에 대응하는 모델링 회로가 일대일 관계를 가진다.
다음으로, 일대다 모델링 관계인 ② 경우에서는 테스트 대상인 지연량이 제1 타입의 지연 회로(210) 또는 제2 타입의 지연 회로(220), 즉 두 가지 지연 회로 중 한 가지 지연 회로로 모델링되는 것을 일례로 하였다. 즉, 지연량은 지연되는 시간에 따라 제1 타입의 지연 회로(210) 또는 제2 타입의 지연 회로(220)로 선택적으로 모델링될 수 있으며, 이는 곧 테스트 대상 회로와 그에 대응하는 모델링 회로가 일대다 관계를 가진다는 것을 의미한다. 여기서, 지연량은 테스트 대상 회로의 동기적/비동기적 지연량을 모두 포함한다. 이어서, 도 2 의 ② 에서는 지연량을 42ps와 4.2ns인 경우를 일례로 하였으며, 비교적 짧은 지연량인 42ps 는 제1 타입의 지연 회로(210)로 모델링되고 이보다 긴 지연량인 4.2ns는 제2 타입의 지연 회로(220)로 모델링될 수 있다. 제1 및 제2 타입의 지연 회로(210, 220)는 도 3 및 도 4 에서 보다 자세히 알아보기로 한다.
본 발명의 실시예에 따른 테스트 장치는 테스트 대상 회로에 따라 일대일 모델링 관계와 일대다 모델링 관계가 선택적으로 채택되는 것이 가능하다.
다시 도 1 및 도 2 를 참조하면, 회로 모델링부(110)는 테스트 회로 정보(INF_TC)에 응답하여 회로 모델링부(110)의 출력 신호(NL)를 생성한다. 여기서, 테스트 회로 정보(INF_TC)는 지연량이 될 수 있다. 그리고 이는 회로 모델링부(110)는 지연량에 따라 제1 타입의 지연 회로(210) 또는 제2 타입의 지연 회로(220)를 선택적으로 모델링하여 생성될 수 있음을 의미한다.
본 발명의 실시예에 따른 테스트 장치는 지연량에 따라 모델링 회로의 타입을 결정하는 것이 가능하다.
도 3 및 도 4 는 도 2 의 제1 및 제2 타입의 지연 회로(210, 220)를 설명하기 위한 블록도이다.
우선, 도 3 은 제1 타입의 지연 회로(210)에 대응하는 회로이다.
도 3 을 참조하면, 제1 타입의 지연 회로(210)는 클럭 신호(CLK)에 응답하여 쉬프팅 동작을 통해 입력 신호(II)를 출력하는 쉬프팅부(310)를 구비한다. 여기서, 쉬프팅부(310)는 다수의 플립 플롭으로 구성될 수 있다. 도 3 에서는 일례로 네 개의 플립 플롭이 모델링된 것을 일례로 하였다.
한편, 이하 설명에 앞서, 도 1 의 테스트 동작부(120)의 테스트 동작 주파수는 일반적으로 테스트 대상 회로의 실질적인 동작 주파수보다 느리다. 이는 테스트 대상 회로를 테스트 동작부(120)에서 테스트할 때 테스트 시간과 상관없이 로직적인 동작만을 테스트한다는 것을 의미한다. 즉, 42ps 에 대응하는 모델링 회로는 테스트 동작시 42ps 의 지연량보다 느리게 동작하더라도 전체 회로가 로직적으로 동일한 결과를 얻는다면 테스트 동작엔 무리가 없다.
다시 도 3 을 참조하면, 만약 클럭 신호(CLK)가 42ps 라고 가정하면, 입력 신호(II)는 클럭 신호(CLK)에 응답하여 쉬프팅 동작을 수행하며, 출력 신호(OO)는 168ps 이후 출력된다. 이와 같이 42ps 의 지연량은 네 개의 플립 플롭으로 모델링될 수 있다. 만약, 지연량이 이보다 길어지는 경우 그만큼 플립 플롭을 추가하여 모델링하면 된다.
한편, 만약 도 3 과 같은 방법은 4.2ns 의 지연량을 모델링하게 되면 400 개의 플립 플롭이 모델링되어야 한다. 하지만, 본 발명의 실시예에 따른 테스트 장치에서는 4.2ns 의 지연량과 같이 비교적 긴 지연량에 대해서는 도 4 와 같은 제2 타입의 지연 회로(220)를 제안한다.
도 4 를 참조하면, 제2 타입의 지연 회로(220)는 입력 신호(II)에 응답하여 카운팅 동작을 수행하는 카운팅부(410)와, 지연량 정보(INF_DY)와 카운팅부(410)의 출력 신호를 비교하여 출력 신호(OO)를 생성하는 비교부(420)를 구비한다. 여기서, 지연량 정보(INF_DY)는 테스트 대상 회로가 테스트 동작부(120, 도 1 참조)에서 반영될 지연량을 의미한다.
이하, 간단한 회로 동작을 살펴보기로 한다.
우선, 입력 신호(II)가 활성화되면 카운팅부(410)는 클럭 신호(CLK)에 응답하여 카운팅 동작을 수행한다. 이때, 비교부(420)는 지연량 정보(INF_DY)와 카운팅부(410)의 출력 신호를 비교하며, 이 두 값이 동일해지는 경우 출력 신호(OO)를 활성화시킨다. 따라서, 제2 타입의 지연 회로(220)는 입력 신호(II)가 활성화된 이후 지연량 정보(INF_DY) 만큼 카운팅 동작을 수행하고, 이후 입력 신호(II)와 동일한 출력 신호(OO)를 생성한다.
결국, 지연량 정보(INF_DY)가 4.2ns 라고 가정하면, 4.2ns 의 지연량은 카운팅부(410)와 비교부(420)로 모델링된다. 카운팅부(410)와 비교부(420)를 포함하는 제2 타입의 지연 회로(220)의 경우 만약 지연량이 4.2ns 보다 더 늘어나더라도 추가되는 회로는 없다.
도 5 는 도 2 의 제2 타입의 지연 회로(220)의 다른 실시예를 설명하기 위한 블록도이다.
도 5 를 참조하면, 제2 타입의 지연 회로(220)는 카운팅부(510)와, 합산부(520)와, 제1 및 제2 래칭부(530, 540)와, 제1 및 제2 비교부(550, 560), 및 출력부(570)를 구비한다.
카운팅부(510)는 클럭 신호(CLK)에 응답하여 카운팅 동작을 수행한다. 여기서 카운팅부(510)의 출력 신호인 카운팅 값(CNT)은 현재 시각을 의미하며, 이는 도 5 동작 설명을 통해 다시 알아보기로 한다. 이어서, 합산부(520)는 카운팅 값(CNT)에 지연량 정보(INF_DY)를 합산하여 제1 및 제2 래칭부(530, 540)에 제공한다. 제1 및 제2 래칭부(530, 540)는 입력 신호(II)에 응답하여 합산부(520)의 출력 신호를 래칭한다. 여기서, 제1 래칭부(530)는 입력 신호(II)의 라이징 에지에 응답하여 합산부(520)의 출력 신호를 래칭하는데, 이는 결국 입력 신호(II)의 라이징 에지에 대응하는 현재 시각에 지연량 정보(INF_DY)를 합산한 시각이 제1 래칭부(530)에 래칭됨을 의미한다. 그리고, 제2 래칭부(540)는 입력 신호(II)의 폴링 에지에 응답하여 합산부(520)의 출력 신호를 래칭하는데, 이는 곧 입력 신호(II)의 폴링 에지에 대응하는 현재 시각에 지연량 정보(INF_DY)를 합산한 시각이 제2 래칭부(540)에 래칭됨을 의미한다.
이어서, 제1 비교부(550)는 제1 래칭부(530)의 출력 신호인 제1 래칭 값(LAT1)과 카운팅 값(CNT)을 비교하여 두 값이 서로 동일한 시점을 검출하고, 제2 비교부(560)는 제2 래칭부(540)의 출력 신호인 제2 래칭 값(LAT2)과 카운팅 값(CNT)을 비교하여 두 값이 서로 동일한 시점을 검출한다. 마지막으로 출력부(570)는 제1 및 제2 비교부(550, 560)의 출력 신호인 제1 및 제2 비교 신호(CMP1, CMP2)에 응답하여 출력 신호(OO)를 생성한다.
도 6 은 도 5 의 회로 동작을 설명하기 위한 타이밍도로써, 입력 신호(II)와 출력 신호(OO)와, 카운팅 값(CNT)과, 제1 및 제2 래칭 값(LAT1, LAT2)과, 제1 및 제2 비교 신호(CMP1, CMP2)가 도시되어 있다. 참고로, 지연량 정보(INF_DY)은 22 라고 가정하기로 한다.
도 5 및 도 6 을 참조하면, 우선 카운팅 값(CNT)은 현재 시간에 따라 카운팅 된다. 이때, 입력 신호(II)가 논리'로우'에서 논리'하이'로 천이하게 되면, 제1 래칭부(530)는 입력 신호(II)의 라이징 에지에 응답하여 지연량 정보(INF_DY)인 22 에 현재 시각인 20 을 더한 42 를 래칭한다. 이어서, 입력 신호(II)가 논리'하이'에서 논리'로우'로 천이하게 되면, 제2 래칭부(540)는 입력 신호(II)의 폴링 에지에 응답하여 45 를 래칭한다. 이후, 제1 및 제2 비교부(550, 560) 각각은 제1 래칭 값(LAT1)과 카운팅 값(CNT) 그리고, 제2 래칭 값(LAT2)과 카운팅 값(CNT)을 비교하여 해당하는 제1 및 제2 비교 신호(CMP1, CMP2)를 생성한다. 그리고, 이렇게 생성된 제1 및 제2 비교 신호(CMP1, CMP2)에 따라 출력부(570)는 출력 신호(OO)를 생성한다. 여기서는 제1 비교 신호(CMP1)가 '1'이 되면 출력 신호(OO)가 논리'로우'에서 논리'하이'로 천이하고, 제2 비교 신호(CMP1)가 '1'이 되면 출력 신호(OO)가 논리'하이'에서 논리'로우'로 천이한다.
도 3 내지 도 5 에서 살펴보았듯이, 본 발명의 실시예에 따른 테스트 장치는 지연량에 따라 서로 다른 타입의 모델링 회로가 생성되며, 이렇게 생성된 모델링 회로는 클럭 신호(CLK)에 동기화되는 동기화 회로이다. 동기화 회로의 경우 테스트 동작 주파수에 대하여 제한받지 않는다. 이는 테스트 동작시 테스트 동작 주파수를 높게 설정하는 것이 가능하다는 것을 의미하며, 이는 곧 테스트 동작을 보다 빠르게 수행할 수 있음을 의미한다.
도 7 은 본 발명의 실시예에 따른 테스트 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7 을 참조하면, 테스트 장치의 동작 방법은 지연 정보를 로딩하는 단계(S710)와, 지연량을 판단하는 단계(S720)와, 쉬프팅 타입의 넷리스트를 생성하는 단계(S730)와, 카운팅 타입의 넷리스트를 생성하는 단계(S740), 및 테스트를 수행하는 단계(S750)를 포함한다.
우선, 처음으로 'S710' 단계는 테스트 대상 회로의 지연 정보를 로딩한다. 여기서, 지연 정보는 지연량을 의미한다. 이어서, 'S720' 단계는 지연량을 판단하는 단계로써, 테스트 대상이 될 지연량이 예정된 지연량 미만인 경우(짧음) 'S730' 단계를 수행하고, 테스트 대상이 될 지연량이 예정된 지연량 이상인 경우(김) 'S740' 단계를 수행한다. 여기서, 'S730' 단계는 쉬프팅 타입의 넷리스트를 생성하는 단계로써, 여기서 쉬프팅 타입의 넷리스트에는 도 3 과 같이 지연량에 따라 회로 면적이 늘어나는 회로가 포함될 수 있다. 이어서, 'S740' 단계는 카운팅 타입의 넷리스트를 생성하는 단계로써, 카운팅 타입의 넷리스트에는 도 4 와 같이 지연량과 상관없이 회로 면적이 일정한 회로가 포함될 수 있다.
마지막으로, 'S750' 단계는 테스트를 수행하는 단계로써, 'S730' 단계와 'S740' 단계에서 생성된 넷리스트를 이용하여 테스트 동작을 수행한다.
본 발명의 실시예에 따른 테스트 장치의 동작 방법은 테스트 대상 회로에 적용될 지연량에 따라 서로 다른 타입의 넷리스트를 생성하고, 이렇게 생성된 넷리스트를 이용하여 테스트 대상 회로에 대한 테스트 동작을 수행하는 것이 가능하다.
전술한 바와 같이, 본 발명의 실시예에 따른 테스트 장치는 테스트 대상 회로의 모든 요소를 클럭 신호(CLK)에 동기화된 회로로 모델링하는 것이 가능하다. 특히, 지연량에 대한 합성의 경우 지연량에 따라 서로 다른 타입, 즉 일대다 관계로 모델링이 가능하다. 그리고, 긴 지연량에 대응하는 모델링 회로의 경우 회로 면적이 늘어나지 않는다. 이는 긴 지연량에 대응하는 모델링 회로에 대한 합성 동작시 소요되는 시간을 줄여줄 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110 : 회로 모델링부
120 : 테스트 동작부

Claims (23)

  1. 테스트 대상 회로를 일대일 또는 일대다 관계로 모델링하여 모델링 회로를 생성하기 위한 회로 모델링부; 및
    상기 모델링 회로를 합성하여 테스트 동작을 수행하기 위한 테스트 동작부
    를 구비하는 테스트 장치.
  2. 제1항에 있어서,
    상기 일대다 관계로 모델링된 모델링 회로 각각은 서로 다른 타입을 가지는 것을 특징으로 하는 테스트 장치.
  3. 테스트 대상 회로 중 예정된 제1 테스트 대상 회로를 일대일 관계로 모델링하는 단계;
    상기 테스트 대상 회로 중 예정된 제2 테스트 대상 회로를 일대다 관계로 모델링하는 단계; 및
    상기 모델링하는 단계를 통해 생성된 모델링 회로를 합성하여 테스트 동작을 수행하는 단계
    를 포함하는 테스트 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 일대다 관계로 모델링하는 단계는,
    상기 테스트 대상 회로의 지연량에 따라 상기 모델링 회로의 회로 타입이 결정되는 것을 특징으로 하는 테스트 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 일대다 관계로 모델링하는 단계는,
    상기 지연량이 예정된 지연량 미만인 경우 제1 타입의 모델링 회로를 생성하는 단계; 및
    상기 지연량이 예정된 지연량 이상인 경우 제2 타입의 모델링 회로를 생성하는 단계를 포함하는 것을 특징으로 하는 테스트 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 제1 타입의 모델링 회로는 상기 지연량과 자신의 회로 면적이 정 비례관계를 가지는 것을 특징으로 하는 테스트 장치의 동작 방법.
  7. 제5항에 있어서,
    상기 제1 타입의 모델링 회로는 상기 지연량에 대응하는 쉬프팅 동작을 포함하는 것을 특징으로 하는 테스트 장치의 동작 방법.
  8. 제5항에 있어서,
    상기 제2 타입의 모델링 회로는 상기 지연량과 상관없이 일정한 회로 면적을 가지는 것을 특징으로 하는 테스트 장치의 동작 방법.
  9. 제5항에 있어서,
    상기 제2 타입의 모델링 회로는 상기 지연량에 대응하는 카운팅 동작을 포함하는 것을 특징으로 하는 테스트 장치의 동작 방법.
  10. 제5항에 있어서,
    상기 제1 및 제2 타입의 모델링 회로는 동기 회로인 것을 특징으로 하는 테스트 장치의 동작 방법.
  11. 테스트 대상 지연량에 따라 서로 다른 타입의 모델링 회로를 생성하기 위한 회로 모델링부; 및
    상기 모델링 회로를 합성하여 테스트 동작을 수행하는 테스트 동작부
    를 구비하는 테스트 장치.
  12. 제11항에 있어서,
    상기 모델링 회로는,
    상기 지연량이 예정된 지연량 미만인 경우 생성되는 제1 타입의 모델링 회로와, 상기 지연량이 예정된 지연량 이상인 경우 생성되는 제2 타입의 모델링 회로를 포함하는 것을 특징으로 하는 테스트 장치.
  13. 제12항에 있어서,
    상기 제1 타입의 모델링 회로는 상기 지연량과 자신의 회로 면적이 정 비례관계를 가지는 것을 특징으로 하는 테스트 장치.
  14. 제12항에 있어서,
    상기 제1 타입의 모델링 회로는,
    입력 신호를 상기 지연량에 대응하는 만큼 쉬프팅하기 위한 쉬프팅 회로를 포함하는 것을 특징으로 하는 테스트 장치.
  15. 제12항에 있어서,
    상기 제2 타입의 모델링 회로는 상기 지연량과 상관없이 일정한 회로 면적을 가지는 것을 특징으로 하는 테스트 장치.
  16. 제12항에 있어서,
    상기 제2 타입의 모델링 회로는,
    입력 신호에 응답하여 카운팅 동작을 수행하는 카운팅부; 및
    상기 카운팅부의 출력 신호와 상기 지연량을 비교하여 출력하기 위한 비교부를 구비하는 것을 특징으로 하는 테스트 장치.
  17. 제12항에 있어서,
    상기 제2 타입의 모델링 회로는,
    입력 신호의 라이징 에지에 응답하여 상기 지연량에 대응하는 시간을 래칭하기 위한 제1 래칭부;
    상기 입력 신호의 폴링 에지에 응답하여 상기 지연량에 대응하는 시간을 래칭하기 위한 제2 래칭부;
    클럭 신호에 응답하여 카운팅 동작을 수행하기 위한 카운팅부;
    상기 제1 래칭부의 출력 신호와 상기 카운팅부의 출력 신호를 비교하기 위한 제1 비교부;
    상기 제2 래칭부의 출력 신호와 상기 카운팅부의 출력 신호를 비교하기 위한 제2 비교부; 및
    상기 제1 및 제2 비교부의 출력 신호에 응답하여 출력 신호를 생성하기 위한 출력부를 구비하는 것을 특징으로 하는 테스트 장치.
  18. 제17항에 있어서,
    상기 카운팅부의 출력 신호와 상기 지연량을 합산하여 상기 제1 및 제2 래칭부에 제공하기 위한 합산부를 더 구비하는 것을 특징으로 하는 테스트 장치.
  19. 제12항에 있어서,
    상기 제1 및 제2 타입의 모델링 회로는 동기 회로인 것을 특징으로 하는 테스트 장치.
  20. 제1 지연량에 응답하여 제1 넷리스트를 생성하는 단계;
    상기 제1 지연량보다 긴 제2 지연량에 응답하여 제2 넷리스트를 생성하는 단계; 및
    상기 제1 및 제2 넷리스트를 테스트하는 단계를 포함하되,
    상기 제1 넷리스트와 상기 제2 넷리스트는 서로 다른 타입의 모델링 회로인 것을 특징으로 하는 테스트 장치의 동작 방법.
  21. 제20에 있어서,
    테스트 대상 회로 중 지연 회로를 로딩하는 단계; 및
    상기 지연 회로를 로딩하는 단계를 통해 로딩된 회로의 지연량을 판단하여 상기 제1 또는 제2 넷리스트를 생성하는 단계를 활성화시키는 단계를 더 포함하는 테스트 장치의 동작 방법.
  22. 제20항에 있어서,
    상기 제1 및 제2 넷리스트에 대응하는 모델링 회로는 동기 회로인 것을 특징으로 하는 테스트 장치의 동작 방법.
  23. 제20에 있어서,
    상기 제1 및 제2 넷리스트를 테스트하는 단계는,
    상기 제1 및 제2 넷리스트를 테스트 장치에 합성하는 단계; 및
    상기 합성하는 단계를 통해 합성된 회로를 테스트하는 단계를 포함하는 것을 특징으로 하는 테스트 장치의 동작 방법.
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