KR20050012820A - 전자 회로 및 전자 회로 테스트 방법 - Google Patents

Abstract

전자 회로는 서로 비동기적(asynchronously)으로 작동하는 구성 요소들을 포함한다. 인터페이스 소자는 제각기의 구성 요소에 접속된 입력단을 구비한다. 인터페이스 소자는 입력단에서의 신호에 대한 논리 함수이고 입력단에서의 신호의 상대적 타이밍에 의존하는 로직 출력 신호(logic output signal)를 공급한다. 전자 회로는 테스트 모드로 스위칭되고, 여기에서는 테스트 입력 신호가 테스트 신호원(test signal source)으로부터 전자 회로로 인가된다. 테스트 동안에, 테스트 신호원이 인터페이스 소자의 입력단에서의 서로 다른 각각의 신호에 영향을 주기까지 걸리는 시간 간격들 사이에 차이가 발생된다. 바람직하게는, 테스트 제어 회로는 테스트 모드에서 상기 차이를 활성화하고, 정규 작동 모드에서는 상기 차이를 비활성 상태가 되게 한다.

Description

전자 회로 및 전자 회로 테스트 방법{ELECTRONIC CIRCUIT WITH ASYNCHRONOUSLY OPERATING COMPONENTS}

여러 가지 이유로 인해, 전자 회로 내에 서로 비동기적으로 작동되는 서로 다른 구성 요소를 포함하는 것이 바람직할 수 있다. 비동기적 동작은, 전자 회로의 모든 동작을 서로에 대해 고정된 시간 관계를 가지고 트리거(triggers)하는 전체 클록 신호가 전자 회로 내에 불충분하다는 것을 의미한다. 비동기적으로 작동하는 회로는 예를 들면, 핸드세이크 신호(handshake signals)를 이용하여 통신 회로의 쌍을 동기화하는 회로, 서로 다른 구성 요소들에 대해 독립적 클록을 사용하는 회로 및 이러한 회로의 결합체를 포함할 수 있다.

전자 회로의 서로 다른 구성 요소들은 일반적으로 비동기적으로 작동되지만, 예를 들면, 데이터를 교환하거나 몇몇 동작을 순차화하기 위해서, 때때로 시간 상으로 격리된 시점에서의 소정의 동기화가 필요하다. 이를 위하여, 구성 요소들로부터의 로직 입력 신호 및 이러한 입력 신호에서의 상대적인 전이 타이밍에 의존하는 로직 신호를 생성하는 특수한 인터페이스 소자를 사용한다. 이러한 인터페이스 소자의 일례로는 중재기 회로(arbiter circuit)가 있는데, 이 중재기 회로는 연속적인 허가 신호(grant signal)를 생성하는 각 순간마다 구성 요소들로부터의 요청에 따라 선착순(first come first served basis)으로 오직 하나의 구성 요소만을 선택한다. 대응되는 입력단에서 로직 로우(logic low)로부터 로직 하이(logic high)로의 전이가 검출되고, 나머지 출력단에는 로직 하이가 존재하지 않을 때, 중재기의 논리 함수는 자신의 출력단 중의 하나를 로직 하이가 되게 한다.

통상적으로 전자 회로의 테스트는, 입력 신호의 서로 다른 조합을 회로에 인가하고, 출력단에서의 각각의 결과적인 응답을 비트 단위(bit for bit) 방식 또는 응답으로부터 조합된 서명(signature)을 통한 사전 결정된 "정확한" 패턴과 비교함으로써 수행된다. 테스트 패턴을 적용하는 바람직한 기법은 소위 스캔 체인(scan chain)을 이용하는 것으로서, 이 스캔 체인은 테스트 동안에 전자 회로의 다수의 소자(플립-플롭 등)를 스위칭하여 시프트 레지스터(shift register)를 형성한다. 이 시프트 레지스터는 스캔 체인으로 지칭된다. 입력 신호는 스캔 체인을 통해 전자 회로 내부로 전송되고, 스캔 체인으로부터 로직 회로에 인가된다. 그 후에, 결과적인 응답 패턴은 로직 회로의 출력단으로부터 스캔 체인 내부에 로딩되고, 스캔 체인을 경유하고 회로를 통과하여 테스트 결과 비교기로 전송된다. 따라서, 작은 오버헤드(overhead)로 완전한 테스트를 수행할 수 있다.

이 테스트 기법은 비동기적으로 작동하는 회로들 사이의 인터페이스 소자에 대하여 충분한 효과를 발휘하지 못한다. 이러한 인터페이스 소자의 로직 출력 신호는 입력 신호의 상대적인 타이밍에 의존하기 때문에, 종래의 테스트에 있어서 서로 다른 입력 신호를 동시에 인가하는 것은 재생 가능한 결과를 도출할 수 없다. 테스트 입력단과 로직 회로 사이의 인터페이스 소자에 도달하는 신호의 상대적인 타이밍은 로직 회로의 속도에 의존할 것이다. 이는 테스트 비교 동작 동안에 복잡성을 유발할 것이다.

추가하여, 테스트 신호를 인가하기 전에 인터페이스 소자의 입력 신호에서의 임의의 변동은 출력 신호의 논리값에 영향을 줄 수 있고, 출력 신호가 임의의 정의된 논리 레벨을 갖는지 여부에 대한 것에도 영향을 줄 수 있다. 여기에서의 특정한 문제점은 준안정성(metastability)에 관한 것으로, 이 준안정성은 인터페이스 소자가 입력 신호의 타이밍에 대한 근접도에 따라서 잘 정의된 출력을 나타낼 때까지 걸리는 시간에 영향을 줄 수 있다. 입력 신호가 스캔 체인을 통하여 전송되는 것에 기인하여 인터페이스 소자의 입력 신호에 변동이 발생되면, 이는 테스트 입력 신호를 인가하기 시작하는 시기에 인터페이스 소자가 불확정 상태가 되게 할 수 있다. 이는 또한 출력 신호를 예측할 수 없게 한다. 이와 유사한 문제점은 정규 동작 동안에 인터페이스 소자로부터의 출력 신호를 샘플링하는 동안에도 발생된다.

본 발명은 비동기적으로 작동되는 구성 요소들을 갖는 전자 회로를 테스트하는 방법과, 비동기적(asynchronously)으로 작동되는 구성 요소들을 갖는 전자 회로에 관한 것이다.

도 1은 전자 회로를 도시하는 도면이다.

도 2 내지 도 5는 인터페이스 소자에 대한 실시예를 도시하는 도면이다.

도 6은 다른 전자 회로를 도시하는 도면이다.

도 7은 클로킹된 NOR 게이트를 도시하는 도면이다.

그 중에서도, 본 발명의 목적은 인터페이스 소자로부터의 출력 신호에 대한잘 정의된 샘플링을 허용하는 전자 회로를 제공하는 것으로서, 이러한 인터페이스 소자의 로직 출력은 그의 입력 신호의 상대적인 타이밍에 의존한다.

그 중에서도, 본 발명의 목적은 비동기적으로 작동하는 구성 요소들과, 이러한 구성 요소들에 접속된 인터페이스 소자를 구비하는 전자 회로를 제공하는 것으로서, 이는 인터페이스 소자의 잘 정의된 테스트를 가능하게 한다.

그 중에서도, 본 발명의 목적은 비동기적으로 작동하는 구성 요소들을 구비하는 전자 회로를 테스트하는 방법을 제공하는 것으로서, 이 전자 회로는 인터페이스 소자로부터 잘 정의된 출력 신호를 제공하고, 이러한 인터페이스 소자의 로직 출력단은 그 입력 신호의 상대적인 타이밍에 의존한다.

그 중에서도, 본 발명의 다른 목적은 테스트 입력 신호가 그 사이에 개재된(intervening) 로직 회로를 통해 인터페이스 소자에 영향을 주는 경우에도, 또는 적절한 테스트 신호를 인가하기 전에 입력 신호의 가변 패턴이 인터페이스 소자에 인가되는 경우에도, 테스트 동안에 잘 정의된 출력 신호를 제공하는 방법 또는 전자 회로를 제공하는 것이다.

그 중에서도, 본 발명의 다른 목적은 전자 회로가 테스트되지 않을 때, 정규 동작 동안에 전자 회로의 속도에 실질적으로 영향을 주지 않는 방법 또는 전자 회로를 제공하는 것이다.

본 발명은 청구항 1에 따른 회로를 제공한다. 본 발명에 따르면, 전자 회로는 입력 신호가 서로 다른 지연을 가지고 인터페이스 소자에 영향을 주도록 강제된 이후에 샘플링을 제공하는데, 이러한 지연은 샘플링 이전에 선택적으로 활성화된다. 따라서, 한편으로, 이러한 지연은 통상적으로 회로의 속도를 감소시키지 않지만, 다른 한편으로 이러한 지연은 잘 정의된 시간적 시퀀스로 신호가 인터페이스 소자에 영향을 주게 한다. 이는 샘플링되었을 때, 인터페이스 소자의 출력 신호가 예측 가능한 출력 신호가 되게 한다.

이는 특히 전자 회로를 테스트 모드와 정규 작동 모드 사이에서 스위칭시키는 테스트 제어 회로에 의해서 이용된다. 테스트 모드에서, 정규 입력 신호는 테스트 신호원으로부터의 테스트 신호로 대체된다. 테스트 제어 회로는 테스트 모드에서 서로 다른 지연을 활성화하지만, 정규 작동 모드에서는 활성화시키지 않는다. 따라서, 한편으로 이러한 지연은 정규 작동 모드에서 회로의 속도를 감소시키지 않지만, 다른 한편으로 이러한 지연은 테스트 모드에서 테스트 신호가 잘 정의된 시간적 시퀀스로 인터페이스 소자에 영향을 주도록 보장한다. 이는 테스트될 때 인터페이스 소자의 출력 신호가 예측 가능한 출력 신호가 되게 한다. 그 결과로, 해당 출력과 표준의 "우수한" 출력을 비교하는 종래의 테스트 회로를 이용하여 인터페이스 소자를 테스트할 수 있다.

일실시예에서, 인터페이스는 활성화 동안에 인터페이스 소자의 입력단을 일시적으로 디스에이블링하고, 서로에 대해 지연을 갖는 해당 입력단을 다시 인에이블링하는 데 이용되는 인에이블링 입력단을 구비한다. 따라서, 간단한 방법으로 서로 다른 입력단에서의 신호가 잘 정의된 시간적 시퀀스로 인터페이스 소자에 영향을 주도록 보장할 수 있다. 이와 다르게, 테스트 신호원과 인터페이스 소자의 서로 다른 입력단 사이의 정규 신호 경로 내에서 하나 이상의 지연 라인을 이용함으로써 잘 정의된 시간적 시퀀스를 구현할 수 있는데, 이러한 지연은 예를 들면 테스트 모드 동안에 일시적으로 활성화된다. 그러나, 인터페이스 소자의 입력단의 인에이블링을 이용함으로써, 적절한 테스트를 개시하기 바로 전에 입력 신호를 변동시키는 것에 의해 인터페이스 소자가 준안정 상태가 되지 않게 할 수 있다. 추가하여, 신호의 시간적 시퀀스의 효과는 테스트 신호원과 인터페이스 소자 사이의 로직 회로 내의 지연에 의존하는 임의의 로직 신호값에 대해 무관하다.

또 다른 실시예에서, 인터페이스 소자는 교차 결합형 로직 게이트의 세트로서 구현되는데, 여기에서 로직 게이트는 클록 신호의 제어 하에서 로직 데이터를 보유하기 위해서 전원으로부터의 접속을 단절시킬 수 있다. 본 발명자의 동시 계류 중인 특허 출원에 설명된 바와 같이, 정규 동작 동안의 신호 경로와는 상이한 경로를 통해 로직 게이트로부터 또는 로직 게이트로 테스트 데이터를 전송할 수 있는 구성으로 로직 게이트를 스위칭하기 위해 상술된 사항을 이용할 수 있다. 본 발명에서, 서로 다른 로직 게이트의 클록 신호를 활성화하여, 서로에 대한 지연에 의해 서로 다른 로직 게이트에 공급되는 전력을 온(ON)으로 스위칭할 수 있다. 이는 신호가 잘 정의된 시간적 시퀀스로 인터페이스 소자에 영향을 줄 수 있게 한다.

본 발명에 따른 회로 및 방법에 대한 이러한 목적과 유리한 측면 및 그 외의 목적과 유리한 측면은 이하의 도면을 이용하여 보다 상세하게 설명될 것이다.

도 1은 전자 회로를 도시한다. 전자 회로는 결합형 로직 회로(10)와, 저장 소자(12)와, 테스트 제어 유닛(14)을 포함한다. 결합형 로직 회로(10)는 저장 소자(12)에 접속된 입력단과 출력단을 구비한다(결합형 회로(10)와 나머지 구성 요소들을 단일 라인이 접속시키는 것으로 도시되었으나, 이러한 라인들 각각은 복수의 독립적인 접속부를 나타내는 것으로 이해되어야 한다). 테스트 제어 유닛(14)은 저장 소자(12)에 접속된다. 전자 회로는 또한 추가적인 결합형 로직 회로(16a, 16b)와, 지연 소자(17)와, 인터페이스 소자(18)를 포함하는 것으로 도시되었다. 테스트 제어 유닛(14)은 인터페이스 소자(18)의 인에이블링 입력단(19a, 19b)에 접속된 테스트 준비 출력단을 구비하는데, 이러한 테스트 준비 출력단은 제각기 직접적으로, 또한 지연 소자(17)를 경유하여 인에이블링 입력단(19a, 19b)에 접속된다.

작동 중에, 테스트 제어 유닛은 종래 기술의 방식으로 저장 소자(12)에 접속되어 정규 모드의 동작과 테스트 모드의 동작 사이에서 선택한다. 정규 모드의 동작에서 저장 소자(12)로부터의 데이터는 결합형 로직 회로(10)로 공급되고, 결과적인 결합형 로직 회로(10)의 로직 출력 데이터는 저장 소자(12) 내에 로딩된다. 이 저장 소자(12)로부터, 데이터는 다시 결합형 로직 회로(10)에 공급될 수 있고, 그다음에도 마찬가지이다. 몇몇 저장 소자(12)는 정규 동작 동안에 사용되지 않을 수도 있다(transparent). 또한, 저장 소자(12)로부터의 데이터가 외부 출력단으로 공급되거나, 데이터가 외부 입력단으로부터 저장 소자(12)로 공급될 수 있다. 테스트 모드에서, 테스트 제어 유닛은 저장 소자(12)가 시프트 레지스터로서 작동하도록 명령함으로써, 테스트 신호 패턴을 입력하고, 이러한 신호 패턴을 결합형 로직 회로(10)에 공급하며, 결과적인 테스트 출력 패턴을 포착하고, 검사를 위해서 테스트 신호 패턴을 시프트-아웃(shift out)하게 한다.

정규 동작에서, 서로 다른 저장 소자(12)들은 서로에 대해 비동기적으로 작동될 수 있다. 즉, 그들의 타이밍은 동기화되지 않은 클록 신호에 의해 제어되거나, 클록 신호 대신에 핸드세이크 신호를 이용하여 작동될 수 있고, 그 외에 서로 다른 저장 소자(12)들 사이에서 사전 결정된 타이밍 관계를 갖지 않는 임의의 다른 타입의 타이밍을 이용하여 작동될 수도 있다.

이러한 타입의 비동기적 동작은 특수한 타입의 인터페이스 소자(18)를 필요로 한다. 이러한 인터페이스 소자(18)는 그 입력 신호의 로직 레벨뿐만 아니라, 그 입력 신호의 로직 레벨에서의 상대적인 전이 타이밍에도 의존하는 로직 출력 신호 레벨을 생성한다. 예로서, 오직 하나의 인터페이스 소자(18)가 도시되고, 이러한 인터페이스 소자(18)와 저장 소자(12)의 제각기의 입력단 사이에 별도의 로직 회로(16a, 16b)가 도시되어 있다. 그러나, 실제적으로 다수의 이러한 인터페이스 소자(18)를 포함할 수 있다는 것을 이해할 수 있을 것이다. 또한, 이러한 인터페이스 소자가 저장 소자(12)에 접속된 방식은 단지 예로서 도시되어 있다. 복수의인터페이스 소자가 존재하는 경우, 이들은 지연 소자(17)를 공유할 수 있다.

이러한 인터페이스 소자의 일례로는 중재기 회로가 있는데, 이 중재기 회로는 요청 신호를 수신하는 입력단과, 제각기의 입력단에 각각 대응되고 허가 신호를 생성시키는 출력단을 구비한다. 중재기는 선착순 방식으로 한 시점에서 오직 하나의 허가 신호만이 로직 하이가 되게 한다. 보다 구체적으로, 출력단 중에 로직 하이인 출력단이 존재하지 않으면, 중재기는 자신의 입력단 중 제 1 입력단에서의 신호가 로우에서 하이로 전이되는 것에 응답하기 위해 자신의 출력단 중 대응되는 제 1 출력단에서의 신호를 로직 하이가 되게 한다. 중재기는 제 1 입력단에서의 신호가 로직 로우가 될 때, 제 1 출력단에서의 신호를 로직 로우가 되게 한다. 제 1 출력단에서의 신호가 로직 하이가 될 때, 제 2 입력단에서 로우에서 하이로의 전이가 발생되면, 중재기는 제 1 출력단에서의 신호가 로직 로우가 될 때까지 제 2 입력단에 대응되는 제 2 출력단을 로직 하이가 되게 하지 않는다. 따라서, 로직 출력 레벨은 입력 신호의 상대적인 전이 타이밍에 의존한다.

테스트 제어 유닛(14)의 테스트 준비 출력단과 지연 소자(17)는 테스트 동안에 인터페이스 소자(18)가 예측 가능한 출력 신호를 생성하게 하는 역할을 한다. 정규 동작 동안에, 테스트 제어 유닛(14)은 먼저 테스트 준비 출력단이 인터페이스 소자(18)의 입력단을 디스에이블링하게 하는 레벨이 되게 한다. 테스트 동안에, 테스트 모드에서 테스트 제어 유닛(14)은 먼저 테스트 준비 출력단이 인터페이스 소자(18)의 입력단을 디스에이블링하게 하는 레벨이 되게 한다. 테스트 준비 출력단에서의 신호가 이러한 레벨이 되어 있는 동안에, 저장 소자(12)는 인터페이스 소자(18)의 입력단(19a, 19b)에서의 신호에 영향을 주는 테스트 패턴을 설정하도록 제어된다. 다음으로, 테스트 제어 유닛이 테스트 준비 출력단에서의 신호 레벨을 변동시키는 것에 의해, 인터페이스 소자(18)의 입력단이 인에이블링된다. 지연 소자(17)의 동작에 기인하여, 제 1 입력단(19a)에는 제 2 입력단(19b)이 인에이블링되기 전까지의 사전 결정된 시간 간격이 인에이블링된다. 따라서, 저장 소자(12)로부터의 신호는 잘 정의된 시간적 시퀀스로 인터페이스 소자(18)에 영향을 주고, (인터페이스 소자가 적절하게 작동한다면) 잘 정의된 출력 신호가 후속되는 조사를 위해 저장 소자(12) 내에 로딩되게 한다.

본 발명은 도 1에 도시되어 있는데, 여기에서 테스트 인터페이스는 자신과 저장 소자(12) 사이에 있는 별도의 로직 회로(16a, 16b)와, 저장 소자(12)에 직접적으로 접속된 출력단을 구비하고, 인터페이스 소자(18)는 저장 소자(12)에 직접적으로 접속된 입력단 및/또는 다른 로직 회로(도시하지 않음)를 경유하여 저장 소자에 접속될 수 있는 출력단을 가질 수 있는데, 본 발명이 이러한 구성으로 한정되지 않는다는 것은 당연하다. 또한, 인터페이스 소자(18)는 각각의 입력단에 대하여 출력단을 구비하는 것으로 도시되었으나(이는 중재기에서 전형적인 구성임), 더 적거나 더 많은 출력단을 구비하고 그 일부 또는 전부가 저장 소자(12)에 접속되어 있는 인터페이스 소자를 이용할 수 있다는 것은 당연하다. 또한, 본 발명은 테스트의 결과가 스캔 체인(62)으로부터 시프트 아웃되는 형태로 도시되었으나, 예를 들면 종래 방식대로 결과의 서명을 형성하는 것과 같이 모든 결과가 명확하게 검사되어야 할 필요가 없다는 것을 이해할 수 있을 것이다.

도 2는 지연 소자(17)와 결합된 예시적인 인터페이스 소자(18)를 나타낸다. 인터페이스 소자(18)는 플립-플롭 회로(20)와, 출력 스테이지(22)와, 인에이블링 게이트(24, 26)를 포함한다. 플립-플롭 회로(20)는 한 쌍의 교차 결합형 NAND 게이트(200, 202)를 포함한다. 출력 스테이지는 한 쌍의 인버터(220, 222)를 포함하는데, 각각의 인버터는 플립-플롭 회로(20)의 제각기의 NAND 게이트(200, 202)의 출력단과 인터페이스 소자(18)의 제각기의 출력단 사이에 접속된다. 인버터(220, 222)는 그의 임계 전압이 NAND 게이트(200, 202)의 임계 전압보다 더 낮게 되도록 설계되는 것이 바람직하다. 인에이블링 게이트(24, 26)는 AND 게이트이고, 이러한 각각의 게이트는 인터페이스 소자(18)의 신호 입력단에 접속된 제 1 입력단과, 인터페이스 소자(18)의 제각기의 입력단(19a, 19b)에 접속된 제 2 입력단과, 플립-플롭 회로(20) 내의 제각기의 NAND 게이트(200, 202)의 입력단에 접속된 출력단을 구비한다. 따라서, AND 게이트(24, 26)의 제 2 입력단은 도 1에 도시된 바와 같이 테스트 제어 유닛(14)의 테스트 준비 출력단에 대해 제각기 직접적으로 접속되고 지연 소자(17)를 경유하여 접속되어 있다. 작동 중에, 인터페이스 소자(18)는 자신의 입력 신호가 모두 로직 로우일 때 로직 로우 출력 신호를 생성할 것이다. 이 경우에, NAND 게이트(200, 202)는 인버터(220, 222)에 의해 반전되는 로직 하이 출력 신호를 생성한다. 정규 동작에서, AND 게이트(24, 26)의 제 2 입력단에서의 테스트 준비 신호는 로직 하이이다. 입력 신호 중의 하나가 로직 하이로 되면, AND 게이트(24, 26)를 경유하여 이러한 입력 신호를 수신하는 NAND 게이트(200, 202)는 자신의 출력단을 로직 로우로 스위칭하고, 그에 따라 대응되는 인버터(220, 222)의출력단에서 로직 하이가 되게 한다. 그 후에 다른 하나의 입력 신호가 또한 로직 하이로 스위칭되면, 플립-플롭 회로(20)는 자신의 단지 자신의 이전 상태를 유지한다.

상기 2개의 입력 신호가 모두 거의 동시에 하이로 스위칭되면, 인버터(220, 222)는 NAND 게이트(200, 202)로부터의 출력 신호가 인버터(220, 222)의 임계 레벨 이하로 감소될 때까지 로직 하이 출력 신호를 생성하지 않는다. NAND 게이트(200, 202)의 임계 레벨은 인버터(220, 222)의 임계 레벨보다 높기 때문에, 플립-플롭 회로(20)가 소정의 상태가 되기 시작할 때 오직 1회만 발생될 수 있다. 입력단에서의 전이에 대한 시간적 근접도에 따라서, 플립-플롭 회로(20)가 이러한 소정의 상태가 되기 시작하기까지는 어느 정도의 시간이 소요될 수 있다.

물론, 인터페이스 소자의 세부 사항은 본 발명에 관련되지 않고, 예를 들면, 특정한 임계값을 갖는 인버터(220, 222)를 사용하는 것 대신에, PMOS 트랜지스터와 NMOS 트랜지스터의 주 전류 채널의 직렬 구성을 갖는 특수한 세미-인버터(semi-inverter)-플립-플롭 회로(20)의 출력단 중의 하나는 이러한 트랜지스터의 제어 전극에 접속되고, 직렬 구성은 플립-플롭 회로의(20) 다른 출력단과 전원 접속부 사이에서 접속되고, 출력 신호는 주 전류 채널 사이의 노드로부터 도출됨-를 사용할 수 있다는 것을 이해할 것이다. 이러한 세미-인버터 회로에서, 플립-플롭 회로(20)의 출력단에서의 신호의 출력 레벨들 사이의 차이가 세미-인버터 내의 트랜지스터들 중 하나의 트랜지스터의 임계 레벨을 초과할 때에만 출력단에서 전이가 이루어질 수 있다.

테스트 모드에서 테스트 준비 신호가 로우일 때, AND 게이트(24, 26)는 입력단(19a, 19b)으로부터의 신호를 디스에이블링한다. 플립-플롭 회로(20) 내의 NAND 게이트(200, 202)의 입력단에서의 신호는 모두 로우가 되어, 플립-플롭 회로(20)의 출력 신호를 로직 하이가 되도록 강제하고, 인버터(220, 222)의 출력 신호를 로직 하이가 되도록 강제한다. 또한, 테스트 모드에서, 테스트 제어 유닛(14)은 그 다음에 테스트 준비 신호를 로직 하이가 되게 하여, 제 1 AND 게이트(24)가 입력단(19a)으로부터 신호를 전달하게 하고, 지연 소자(17)에 의해 지연이 결정된 후에는, 제 2 AND 게이트(26)가 입력단(19b)으로부터 신호를 전달하게 한다. 따라서, 입력단(19a, 19b)으로부터의 신호가 잘 정의된 시간적 시퀀스로 플립-플롭 회로(20)에 도달하여, 잘 정의된 시간에 잘 정의된 상태를 갖는 플립-플롭 회로(20)가 되게 한다. 그 결과로, 이러한 테스트 동안에 인터페이스 소자로부터의 출력 신호가 예측 가능하게 되어, 이 신호를 표준의 "정확한" 출력값과 비교할 수 있게 된다. 어떠한 종류의 지연 소자(17)도 이용 가능하다. 지연 소자(17)에 의해 유발된 지연은 테스트 준비 신호가 인터페이스 소자(18)의 입력단을 인에이블링할 때 해당 테스트에 대한 것만으로 한정되기 때문에, 인터페이스 소자(18)의 입력단이 디스에이블링될 때 서로 다른 지연을 제공하거나 지연을 제공하지 않는 비대칭 지연 소자를 이용할 수 있다. 디스에이블링에 대한 감소된 지연을 이용하면 테스트의 속도를 증가시킬 수 있다. 오직 하나의 지연 소자만이 도시되었으나, 지연 소자에 의해 유발된 지연이, 입력단을 인에이블링하는 지연들 사이에서 요구되는 차이를 제공하는 한, 테스트 제어 유닛(14)과 2개의 입력단(19a, 19b) 사이에 지연소자들이 포함될 수 있다는 것을 이해할 것이다.

도 3은 인터페이스 소자의 일실시예에 대한 다른 예를 나타낸다. 이 실시예에서, 지연 소자(17)는 생략되고, 지연 소자(30)가 AND 게이트(36)와 NAND 게이트(202)의 입력단 사이에 포함되었다. 따라서, 테스트 준비 신호를 하이가 되게 하는 효과를 갖는 지연이 존재하도록 확인할 수 있다. 이러한 회로는 정규 동작 동안에도, 지연이 언제나 입력 신호에 영향을 준다는 단점을 갖는다. 그러나, 몇몇 회로에서, 이것은 문제가 되지 않는다.

이와 유사하게, 디스에이블링 입력단을 이용하는 것에 대체하여, 저장 소자(12)로부터 인터페이스 소자(18)까지의 하나 이상의 신호 경로 내의 임의의 위치에 하나 이상의 지연 소자를 삽입하여, 저장 소자(12)로부터 소정의 테스트 패턴이 새롭게 적용될 때 입력 신호의 잘 정의된 시간적 시퀀스를 확보할 수 있다. 이 경우에, 테스트 제어 유닛(14)은 이러한 지연 소자에 접속되어 정규 동작 동안에 그들의 지연을 상대적으로 감소시키고, 테스트 모드 동안에 그들의 지연을 상대적으로 증가시키는 것이 바람직하다. 따라서, 정규 동작 동안에 불필요한 지연이 발생되지 않는다. 이 경우에 저장 소자(12)는 테스트 패턴이 저장 소자 내부로 시프트되는 동안에 고정된 출력 신호로 유지되도록 설계되는 것이 바람직하다.

물론, 여러 가지의 다른 회로를 이용하여 적절한 인터페이스 소자를 구현할 수 있다. 예를 들어, 플립-플롭 회로(20) 내에서 3개의 입력단 NAND 게이트를 이용하고 테스트 준비 신호를 제 3 입력단에 접속시키면 AND 게이트(24, 26)를 제거할 수 있다. 서로 다른 종류의 플립-플롭 회로, 예를 들면 교차 결합형 NOR 게이트를 이용할 수 있는데, 이 경우 회로 내의 하나 이상의 로직 레벨에 대한 정의는 반전된다. 문제가 되는 것은 인터페이스 소자의 정규 입력 신호가 테스트 이전에 인터페이스 소자의 상태에 영향을 주는 것이 일시적으로 디스에이블링되고, 그 후에 테스트 도중에 다시 인에이블링되어 인터페이스 소자의 입력 신호가 부정확하게 예측 가능하도록 일시적으로 전개되게 한다.

또한, 본 발명은 도 2에 도시된 바와 같은 중재 기능 또는 상호 배타적 기능으로 한정되지 않는다. 입력 신호의 상대적인 타이밍에 의존하는 어떤 종류의 공지된 인터페이스 기능도 이용 가능하다. 인에이블링 회로를 알려진 인터페이스 회로에 추가할 수 있는데, 이는 예를 들면 AND 게이트(24, 26) 등과 같은 AND 게이트를 그 입력단에 추가하거나, 이러한 회로를 임의의 다른 적절한 방식으로 수정함으로써 이루어질 수 있다. 테스트 제어 유닛(14)에서의 인에이블링 입력단을 서로 다른 지연으로 구동함으로써, 잘 정의된 응답을 획득할 수 있다.

특히, 본 발명이 2개의 입력단을 갖는 인터페이스 소자로 한정되지 않는다는 것은 당연하다. 2개 이상의 입력단을 갖는 인터페이스 소자는 2개의 입력단을 갖는 인터페이스 소자를 여러 개 조합하는 것에 의해 용이하게 구현될 수 있다. 이 경우에, 인에이블링 신호는 물론 서로 다른 지연을 갖는 서로 다른 입력단을 인에이블링할 수 있어야 한다. 인터페이스 소자들이 캐스케이드(cascade) 방식으로 이용되면, 연속적인 인터페이스 소자는 매번 캐스케이드 내에서 자신의 선행 인터페이스 소자보다 더 큰 지연을 가지고 인에이블링될 수 있다. 물론, 2개의 입력단 인터페이스 소자의 조합 대신에, 인에이블링 입력단이 추가되어 있는 임의의 다중입력단 인터페이스 회로를 이용할 수 있는데, 이는 서로 다른 입력단으로부터의 입력 신호를 서로 다른 지연으로 인에이블링한다.

도 3은 소정의 회로를 도시하는데, 여기에서 인터페이스 회로는, 디스에이블링되면 자신의 출력단을 모든 출력단이 제로 로직 레벨이 되는 상태로 복귀시키고, 인에이블링되면 해당 상태로부터 개시되는 입력 신호에 응답한다. 물론, 본 발명은 이러한 개시 상태로 한정되지 않는다. 본 발명으로부터 벗어나지 않으면서, 출력단을 서로 다른 상태로 설정하는 인터페이스 소자를 이용할 수 있다.

도 4 내지 도 5는 디스에이블링되면 서로 다른 상태가 되도록 가정된 인터페이스 소자의 예를 도시한다. 도 4는 디스에이블링될 때 모든 입력단이 하이인 상태가 되는 인터페이스 소자(18)를 나타내었다. 도 5는 디스에이블링될 때, 하나의 입력단은 로직 하이이고 다른 하나의 입력단은 로직 로우인 상태가 되는 인터페이스 소자(18)를 나타내었다. 다른 실시예에서, 인터페이스 소자는, 테스트 동안에 예를 들면 저장 소자(12) 등으로부터 공급되는 테스트 제어 신호의 제어 하에서 선택되는 프로그래밍된 초기 상태가 되도록 설계될 수 있다. 따라서, 인터페이스 소자의 동작은 서로 다른 상대적인 타이밍 조건 하에서 테스트될 수 있다.

본 발명은 상술된 바와 같은 상호 배타 소자(mutual exclusion elements)로서 이용되는 인터페이스 소자로 한정되지 않는다. 본 발명은 타이밍 의존성 출력 신호를 생성하는 임의의 타입의 인터페이스 소자에 적용될 수 있다. 예를 들면, 본 발명은 셋-리셋 플립-플롭(set-reset flip-flop)에 적용될 수 있다. 이러한 플립-플롭은 제 1 신호 라인 상의 펄스에 의해 제 1 상태로 설정(set)되고, 제 2 신호 라인 상의 신호에 의해 제 2 상태로 리셋(reset)된다. 마지막 최종 펄스는 셋-리셋 플립-플롭의 후속 상태를 결정한다. 정규 동작 동안에는 세트 펄스와 리셋 펄스가 중첩되지 않지만, 테스트 모드 동안에 회로가 테스트를 준비할 때 또는 테스트 패턴이 적용될 때 이러한 중첩 펄스의 위험성이 존재하는데, 이는 정규 동작 동안에는 발생될 수 없다. 이는 테스트 동안에 판정 불가능한 작동이 유발되게 할 수 있다.

도 2에 도시된 바와 같은 교차 결합형 NAND 게이트는, NAND 게이트의 입력단에서 일시적으로 로직 로우가 되는 펄스를 이용할 때, 셋-리셋 플립-플롭으로서 이용될 수 있는 회로의 일례를 형성한다. 테스트 이전에 입력 신호가 회로의 상태에 영향을 주는 것을 일시적으로 디스에이블링하고, 테스트 동안에 입력 신호가 회로의 상태에 영향을 주는 것을 다시 인에이블링함으로써, 잘 정의된 테스트가 구현된다.

도 6은 본 발명의 일실시예에 따른 전자 회로의 일부분을 나타낸다. 전자 회로는 여러 가지 결합형 로직 회로(60a∼60c)와, 스캔 체인(62)과, 테스트 제어 유닛(64)과, 지연 회로(66)와, 인터페이스 소자(68)를 포함한다. 인터페이스 소자(68)는 스캔 체인(62)의 일부분이다. 테스트 제어 유닛(64)은 스캔 체인(62)에 접속되고, 결합형 로직 회로는 스캔 체인(62)에 접속된 입력단 및 출력단을 구비한다. 스캔 체인(62)은 섹션(620a, 620b)을 포함하고, 인터페이스 소자(68)는 스캔 경로를 통해 한 쌍의 섹션(620a, 620b) 사이에서 접속된다. 인터페이스 소자(68)는 또한 섹션(620a, 620b)의 신호 입력단 및 출력단을 경유하여 섹션(620a, 620b)에 접속되고, 신호 경로를 경유하여 결합형 로직 회로(600a, 600b)에 접속된다. 예로서, 추가적인 결합형 로직 회로(60c)가 도시되어 있다. 임의의 개수의 이러한 결합형 로직 회로(60c)가 존재할 수 있다는 것과, 결합형 로직 회로(60a∼60c)가 스캔 체인(62)의 임의의 부분에 접속될 수 있다는 것을 이해할 것이다.

예로서, 셋-리셋 플립-플롭으로서 작동하는 인터페이스 소자를 이용할 수 있다. 인터페이스 소자(68)는 한 쌍의 교차 결합형 NOR 게이트(680a, 680b)와, 한 쌍의 출력 인버터(682a, 682b)와, 한 쌍의 스캐닝 인버터(684a, 684b)를 포함한다. 노드(686a, 686b)는 각각 교차 결합형 NOR 게이트(680a, 680b) 중 하나의 출력단과, 스캐닝 인버터(682a, 682b) 중 하나의 출력단과, 출력 인버터(684a, 684b) 중 하나의 입력단에 접속된다. NOR 게이트(680a, 680b), 스캐닝 인버터(682a, 682b) 및 출력 인버터(684a, 684b)는 클록형 디바이스로서, 이들의 클록 입력단은 테스트 제어 유닛(64)의 클록 출력단에 접속된다. NOR 게이트(680a, 680b)의 클록 입력단은 테스트 제어 유닛(64)의 동일 클록 출력단에 접속되는데, 제 1 NOR 게이트(680a)의 클록 입력단은 직접적으로 접속되고, 제 2 NOR 게이트(680b)의 클록 입력단은 지연 회로(66)를 경유하여 접속된다. 인터페이스 소자(680)는 스캐닝 인버터(682a, 682b)를 경유하여 스캔 경로에 접속되고, 출력 인버터(684a, 684b)를 경유하여 신호 경로에 접속된다.

도 7은 인터페이스 소자(68) 내에서 사용되는 타입의 클록형 NOR 게이트(680a)의 일례를 도시한다. 클록형 NOR 게이트(680a)는 로직 섹션(70)과, 전원 트랜지스터(76a, 76b)를 포함한다. 로직 섹션(70)은 국부 전원 노드(75a, 75b)들 사이에 접속된 PMOS 트랜지스터(72a, 72b) 및 NMOS 트랜지스터(74a, 74b)를 포함하여, 출력 노드(79)에서의 출력을 가지고 NOR 기능을 수행한다. 전원 트랜지스터(76a, 76b)는, 국부 전원 노드(75a, 75b)와 공통 전원 노드(78a, 78b) 사이에 접속되어 전자 회로의 더 큰 부분에 전원을 공급하는 주 전류 채널을 구비한다. NOR 게이트(680a)의 클록 입력단은 전원 트랜지스터(76a, 76b)의 제어 전극에 접속된다. NOR 게이트(680a)의 신호 입력단 및 출력단은 제각기 PMOS 트랜지스터(72a, 72b)와 NMOS 트랜지스터(74a, 74b)의 제어 게이트에 접속되고, 출력 노드(79)에 접속된다. 스캐닝 인버터(682a, 682b) 및 출력 인버터(684a, 684b)는, 당연히 로직 섹션(70)이 그 기능에 적합한 로직 섹션으로 대체된다는 것을 제외하고는, 동일한 구조를 갖는다. 전원 트랜지스터(76a, 76b)의 기능은 공통 전원 노드(78a, 78b) 전부와 출력 노드(79) 사이의 접속 차단을 제어하는 것이다. 이러한 트랜지스터들 중 어느 하나 또는 전부를 예를 들면 로직 섹션(70) 및 출력 노드(79)의 트랜지스터들 사이의 클록형 NOR 게이트 내의 다른 위치로 위치시키는 것에 의해 이러한 기능을 달성할 수 있다는 것을 이해할 것이다.

작동 중에, 도 6에 도시된 회로는 정규 모드 및 테스트 모드로 작동될 수 있다. 정규 모드에서 테스트 제어 유닛(64)으로부터의 클록 신호는, 전원 트랜지스터(66a, 66b)의 주 전류 채널을 도전 상태가 되게 함으로써 NOR 게이트(680a, 680b)가 정규 NOR 게이트로서 작동하게 한다. 정규 모드에서, 클록 신호는 마찬가지로 출력 인버터(684a, 684b)를 작동시키지만, 스캐닝 인버터(682a, 682b)는 디스에이블링된다. 정규 모드에서, 스캔 체인(62)의 섹션(620a, 620b)은 결합형 로직회로(60a∼60d)를 통해 이동하는 신호를 위한 중간 저장 소자로서 기능한다. 인터페이스 소자(68)는 셋-리셋 플립-플롭으로서 작동한다. 정규 입력단에 일시적으로 하이가 되는 펄스를 인가함으로써, 인터페이스 소자를 설정(set)하고 리셋(reset)할 수 있다.

테스트 모드에서, 이 회로는 먼저 테스트 패턴이 스캔 체인(62)을 통해 시프트되는 시프트-인 단계(shift-in phase)가 된다. 시프트가 실행되는 동안에, 인터페이스 소자(68)는 스캔 체인 내에서 동적 시프트 레지스터(dynamic shift register)로서 작동한다. 이러한 모드에서, 스캔 체인(62)은 스캐닝 인버터(682a, 682b) 중의 하나와, 그에 대응되는 출력 인버터(684a, 684b)를 통해 연속적으로 연장되고, 그 후에 스캔 체인(62)은 다른 하나의 스캐닝 인버터(682a, 682b)와, 그에 대응되는 출력단 인버터(684a, 684b)를 통해 연장된다. 테스트 제어 유닛(64)은 NOR 게이트(680a, 680b)로부터 전원을 제거하는 클록 신호를 공급하고, 스캐닝 인버터(682a, 682b) 및 출력단 인버터(684a, 684b)에 클록 신호를 인가함으로써 시프트를 실행하는데, 이것을 번갈아서 실행하면 전원 전류가 스캐닝 인버터(682a, 682b) 및 출력단 인버터(684a, 684b)에 대해 교번적 위상으로 흐르게 된다. 따라서, 스캐닝 인버터(682a, 682b)의 입력단으로부터의 정보는 반전되어 하나의 위상에서 스캐닝 인버터(682a, 682b)의 출력단으로 전달되고, 다른 위상에서 이 정보는 반전되어 스캐닝 인버터(682a, 682b)의 출력단으로부터 출력 인버터(684a, 684b)의 출력단으로 전달되며, 제 2 단계에서 스캐닝 인버터(682a, 682b)의 입력단으로 새로운 정보가 또한 전송된다. 일련의 이러한 교번적인 위상을 가지고, 테스트 패턴은 스캔 체인(62)을 통해 전송된다.

테스트 패턴이 적절한 저장 소자에 도달하면, 평가 단계가 개시된다. 테스트 제어 유닛(64)은 스캐닝 인버터(682)를 클로킹하여 스캐닝 인버터(682)가 전원 전류를 공급받지 않게 하고, 출력단 인버터(684a, 684b)를 클로킹하여 출력단 인버터(684a, 684b)가 전원 전류를 수신하게 한다. 다음에 테스트 제어 유닛(64)은 NOR 게이트(680a, 680b)를 클로킹하여 NOR 게이트(680a, 680b)가 전원 전류를 수신하게 한다. 지연 소자(66)에 기인하여, NOR 게이트(680a, 680b) 중의 하나는 다른 하나의 NOR 게이트(680a, 680b)가 전원 전류를 수신하기 전에 잘 정의된 시간 간격으로 전원 전류를 수신하기 시작한다. NOR 게이트(680a, 680b)가 전원 전류를 수신하기 시작하면, 인터페이스 소자(68)의 적절한 입력 신호를 포함하는 신호를 자신의 입력단으로부터 자신의 출력단으로 전달하기 시작한다.

따라서, 입력 신호는 인터페이스 소자의 상태에 대해 하나씩 영향을 주도록 개시될 수 있다. 입력 신호가 이러한 상태(being 로직 로우 for example)에 영향을 주지 않는 한, 이러한 상태는 시프트 단계 동안에 스캔 체인(62)을 통해 인터페이스 소자에 공급되는 테스트 패턴으로부터의 데이터에 의해 결정된다. 평가 단계의 종료 시에, 스캔 체인(62)으로부터의 신호는 결합형 로직 회로(60a∼60d) 및 인터페이스 소자(68)의 출력단에서의 출력 신호가 된다.

평가 단계 이후에, 출력단 데이터는 스캔 체인(62)에 의해 포착되고, 시프트-아웃 단계(shift-out phase) 동안에 스캔 체인(62)을 통해 시프트된다. 시프트-아웃은 기본적으로 시프트-인에서와 동일한 방식으로 테스트 제어 유닛(64)에 의해제어된다.

따라서, 도 6에 도시된 회로는 입력 신호의 인에이블링과 인터페이스 소자(68)의 초기 상태 설정을 모두 제공하는데, 이 회로는 이를 위하여 적은 수의 구성 요소들을 필요로 한다. 이 회로는 셋-리셋 플립-플롭과 관련하여 설명되었으나, 상호 배타 소자로서 기능하는 인터페이스 소자를 가지고 동일한 회로를 구현할 수 있다는 것을 쉽게 이해할 수 있을 것이다. 또한, NOR 게이트(680a, 680b) 대신에 교차 결합형 NAND 게이트를 이용할 수 있다.

또한, 본 발명은 도 6에 도시된 회로로 한정되지 않는데, 예를 들면 하나의 출력 인버터(684a, 684b)의 출력단이 인터페이스 소자(68)의 스캐닝 인버터(682a, 682b)에 반드시 직접 접속되어야 하는 것은 아니라는 것을 이해할 수 있을 것이다. 다른 저장 소자를 개재시킬 수 있다. 사실상, 스캔 체인(62) 내에 NOR 게이트(680a, 680b)가 모두 포함되어야 할 필요는 없고, NOR 게이트 중의 하나만이 도 1에 도시된 바와 같이 제어될 수 있다. 마찬가지로, 출력 인버터(684a, 684b)를 스캔 체인의 일부로 반드시 사용해야 하는 것이 아니고, 다른 인버터를 이용할 수도 있다. 또한, 테스트 패턴을 시프트-인하는 것과, 결과 패턴을 시프트-아웃하는 데 있어서 스캔 체인(62)을 반드시 이용해야 하는 것은 아니고, 다른 방법을 이용하여 테스트 패턴을 적용하거나 결과 패턴을 판독할 수 있다.

이러한 회로는 테스트와 관련하여 설명되었으나, 입력 신호가 인터페이스 회로에 영향을 주기까지의 지연들 사이에 유효한 차이를 갖는 인터페이스 소자는 테스트 환경 외에, 예를 들면 샘플링 용도로 이용될 수 있다는 것을 이해할 것이다.예를 들면, 인터럽트 요청을 등록하기 위해서는 상호 배타 소자의 출력을 샘플링할 필요가 있을 것이다. 샘플링을 할 때 인터페이스 소자의 준안정 상태가 발생된다면 이러한 샘플링은 에러를 유발할 수 있을 것이다. 차동적 지연(differential delay)을 생성함으로써, 보다 바람직하게는 인터페이스 소자의 입력단을 일시적으로 디스에이블링하고 샘플링 이전에 서로에 대한 상대적 지연을 갖도록 다시 인에이블링함으로써, 이러한 준안정 상태를 방지하거나, 적어도 그 발생 가능성을 감소시킬 수 있다. 그러나, 테스트 절차는 인터페이스 소자를 포함하는 회로의 소정의 비정규적 동작(테스트 패턴의 전송 등)을 필요로 하기 때문에, 테스트 제어가 결정 가능한 응답이 되게 할 수 없다면 테스트 결과를 왜곡시킬 수 있으므로, 테스트 제어 회로에서 지연의 활성화를 제어하는 것이 특히 유리하다.

Claims (7)

1. 전자 회로로서,

   서로 비동기적(asynchronously)으로 작동되는 구성 요소들과,

   1개의 출력단과 적어도 2개의 입력단을 구비하는 인터페이스 소자-각각의 입력단은 상기 구성 요소들 중 제각기의 구성 요소에 접속되고, 상기 인터페이스 소자는 상기 입력단에서의 신호의 상대적인 타이밍에 따라 상기 입력단에서의 상기 신호에 대한 논리 함수인 로직 출력 신호(logic output signal)를 공급함-와,

   상기 입력단에서의 신호가 상기 인터페이스 소자에 영향을 주기까지 걸리는 시간들 사이에 상대적 지연을 유발하도록 결합되는 지연 소자와,

   상기 인터페이스 소자의 출력 신호를 샘플링(sampling)하기 전에 상기 지연 소자에 의해 유발된 상대적 지연을 선택적으로 활성화시키는 제어 회로

   를 포함하는 전자 회로.
2. 제 1 항에 있어서,

   상기 인터페이스 소자에 접속된 테스트 신호원(test signal source)을 더 포함하되,

   상기 제어 회로는 정규 작동 모드와 테스트 모드 사이에서 상기 전자 회로를 스위칭하여, 상기 테스트 모드 동안에 상기 입력단에서의 상기 신호가 상기 테스트신호원으로부터의 테스트 신호에 의해 영향을 받게 하는 테스트 제어 회로로서, 상기 테스트 제어 회로는 상기 테스트 모드에서 상기 상대적 지연을 활성화하고 상기 정규 작동 모드에서 상기 상대적 지연을 비활성 상태로 유지하는 전자 회로.
3. 제 1 항에 있어서,

   상기 인터페이스 소자는 각각 상기 입력단들 각각으로부터의 신호를 인에이블시키는 인에이블링 입력단(enabling inputs)을 구비하고,

   상기 제어 회로는 작동 중에 비활성화 신호에 후속하여 활성화 신호를 공급하는 활성화 출력단을 구비하되, 상기 활성화 출력단은 상기 지연 소자를 통해 적어도 하나의 상기 인에이블링 입력단에 접속되어, 상기 지연 소자가 상기 활성화 출력단으로부터의 활성화 신호가 상기 인에이블링 입력단 중 서로 다른 인에이블링 입력단에 도달하기까지 걸리는 시간 간격들 사이에 차이가 생성되게 하는 전자 회로.
4. 제 3 항에 있어서,

   상기 인터페이스 소자는 한 쌍의 교차 결합형 로직 게이트(cross-coupled logic gates)를 포함하고,

   상기 로직 게이트 중 적어도 하나는 상기 적어도 하나의 로직 게이트의 출력단과 상기 전자 회로의 전원 접속부 사이에 직렬로 배열된 로직 섹션(logic section)과 전원 차단 소자(power supply interruption elements)를 포함하되,

   상기 전원 차단 소자는 상기 적어도 하나의 로직 게이트의 출력단과, 상기 전자 회로의 2개의 전원 접속부 사이에서 스위칭 가능하게 접속을 차단하도록 배치되고,

   상기 인터페이스 소자의 각각의 입력단은 제각기의 상기 로직 게이트의 상기 로직 섹션에 접속되고, 디스에이블링 입력단(disabling inputs) 중의 하나는 상기 적어도 하나의 로직 게이트의 전원 접속 소자의 제어 입력단에 접속되는

   전자 회로.
5. 제 4 항에 있어서,

   상기 정규 작동 모드와 상기 테스트 모드 사이에서 상기 전자 회로를 스위칭하는 테스트 제어 회로-상기 테스트 제어 회로는 상기 테스트 모드에서 상기 상대적 지연을 활성화하고, 상기 정규 작동 모드에서 상기 상대적 지연을 비활성화함-와,

   상기 전자 회로의 내부 및/또는 외부로 테스트 패턴을 시프팅(shifting)하는 스캔 체인(scan chain)-상기 테스트 패턴은 상기 테스트 모드에서 상기 인터페이스 소자의 입력 신호에 영향을 주고, 상기 적어도 하나의 로직 게이트의 출력 노드는 상기 스캔 체인 내에 동적 저장 노드(dynamic storage node)로서 포함되는 전자 회로.
6. 제 2 항에 있어서,

   상기 테스트 모드에서 테스트 결과 패턴을 전송하는 스캔 체인을 포함하되, 상기 스캔 체인은 상기 인터페이스 소자에 접속되어 상기 인터페이스 소자의 출력 신호에 따라 정보를 판독하는 전자 회로.
7. 전자 회로를 테스트하는 방법으로서,

   상기 전자 회로는,

   서로 비동기적으로 작동되는 구성 요소들과,

   1개의 출력단과 적어도 2개의 입력단을 구비하는 인터페이스 소자-각각의 입력단은 상기 구성 요소들 중 제각기의 구성 요소에 접속되고, 상기 인터페이스 소자는 상기 입력단에서의 상기 신호의 상대적인 타이밍에 따라 상기 입력단에서의 상기 신호에 대한 논리 함수인 로직 출력 신호를 공급함-

   를 포함하고,

   상기 방법은,

   상기 전자 회로를 테스트 모드로 스위칭하는 단계와,

   테스트 신호원으로부터의 테스트 입력 신호를 상기 전자 회로에 인가하는 단계와,

   상기 테스트 신호원이 상기 입력단에서 서로 다른 상기 신호들에 영향을 주기까지 걸리는 상기 시간 간격들 사이에 차이를 유발하여 상기 테스트 모드에서 상기 차이를 활성화하고, 상기 정규 작동 모드에서 상기 차이를 비활성화 상태로 유지하는 단계

   를 포함하는 전자 회로 테스트 방법.