KR101874144B1 - 반도체 기억 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 기억 장치는 반도체층에 산화물 반도체를 포함하는 트랜지스터를 포함하는 기억 회로; 기억 회로에 유지된 데이터를 판독하기 위한 전하를 축적하기 위한 용량 소자; 용량 소자에의 전하의 축적을 제어하기 위한 전하 축적 회로; 데이터의 판독을 제어하기 위한 데이터 검출 회로; 전하 축적 회로에 의해 행해지는 용량 소자에의 전하의 축적을 제어하기 위한 제1 신호로서, 전원 전압이 공급된 직후의 기간에 전원 전압의 제2 신호와 전원 전압의 제2 신호를 지연시킨 제3 신호에 의해 생성되는 제1 신호를 생성하기 위한 타이밍 제어 회로; 및 용량 소자의 한쪽의 전극의 전위를 반전하여 얻어진 전위를 출력하기 위한 인버터 회로를 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 전원을 끈 후에도 논리 상태가 소실되지 않는 신호 처리부에서의 반도체 기억 장치에 관한 것이다.
중앙 처리 장치(CPU) 등의 신호 처리부는 그 용도에 따라 구조가 다르다. 신호 처리부는 일반적으로 데이터 또는 프로그램을 기억하기 위한 메인 메모리 및 레지스터와 캐시 메모리 등의 다른 기억 장치를 구비한다. 레지스터는 연산 처리를 행하고 프로그램 실행 상태를 유지하는 것 등을 위하여 일시적으로 데이터 신호를 유지하는 기능을 갖는다. 한편, 연산 장치와 메인 메모리 사이에 배치된 메모리는, 메인 메모리에의 액세스를 저감시키고 연산 처리를 고속화하기 위해 설치되어 있다.
신호 처리부에서의, 레지스터 또는 캐시 메모리 등의 기억 장치에서는, 메인 메모리보다도 고속으로 데이터 신호의 입력을 행할 필요가 있다. 따라서, 통상적으로, 레지스터 또는 캐시 메모리로서 플립 플롭 또는 SRAM(static random access memory) 등이 사용된다. 바꾸어 말하면, 이러한 레지스터, 캐시 메모리 등은 전원 전압의 공급이 정지된 후에 데이터 신호를 소실하는 휘발성의 기억 장치이다.
전력 소비를 억제하기 위해서, 데이터 신호의 입/출력이 행해지지 않는 동안에 신호 처리부에의 전원 전압의 공급을 일시적으로 정지하는 방법이 제안되어 있다(예를 들어, 특허 문헌 1 참조). 특허 문헌 1의 방법에서는, 휘발성의 기억 장치의 주변에 불휘발성의 기억 장치를 배치하고, 상기 데이터를 그 불휘발성의 기억 장치에 일시적으로 기억시킨다.
일본 특허 출원 공개 제2010-124290호 공보
특허 문헌 1에 기재된 구성에서는, 신호 처리부에서 전원 전압의 공급이 정지되어 있는 동안에 휘발성의 기억 장치의 주변에 배치된 불휘발성의 기억 장치에 휘발성의 기억 장치의 데이터를 옮겨서 기억시킬 수 있다.
그러나, 휘발성의 기억 장치와 불휘발성의 기억 장치를 분할해서 동작시키기 위해서는, 전원 전압의 공급을 정지하기 전과 전원 전압의 공급을 재개한 후에 불휘발성의 기억 장치에의 데이터의 기입 및 불휘발성의 기억 장치로부터의 데이터의 판독을 하기 위한 개별 제어 신호가 필요하게 된다. 이로 인해 불휘발성의 기억 장치에의 데이터의 기입 및 불휘발성의 기억 장치로부터의 데이터의 판독을 하기 위한 제어 신호의 생성 및 이들 신호를 공급하기 위한 배선이 필요해진다.
상술한 과제를 감안하여, 본 발명의 일 실시 형태의 목적은 전원 전압의 공급의 정지 및 재개를 행하고, 외부 회로로부터 공급되는 반도체 기억 장치를 제어하기 위한 신호의 수를 삭감할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 일 실시 형태는 휘발성의 기억 장치와 불휘발성의 기억 장치를 분할해서 동작시키지 않는 불휘발성의 반도체 기억 장치이다. 구체적으로, 반도체 기억 장치는, 반도체층에 산화물 반도체를 포함하는 트랜지스터를 포함하는 기억 회로; 기억 회로에 유지된 데이터를 판독하기 위한 전하를 축적하는 용량 소자; 용량 소자에의 전하의 축적을 제어하기 위한 전하 축적 회로; 데이터의 판독을 제어하는 데이터 검출 회로; 전하 축적 회로에 의해 행해지는 용량 소자에의 전하의 축적을 제어하는 제1 신호로서, 전원 전압이 공급된 직후의 기간에 전원 전압의 제2 신호와 전원 전압의 제2 신호를 지연시킨 제3 신호에 의해 생성되는 제1 신호를 생성하기 위한 타이밍 제어 회로; 용량 소자의 한쪽의 전극의 전위를 반전하여 얻어진 전위를 출력하는 인버터 회로를 포함한다. 반도체 기억 장치는, 데이터와 클록 신호에 의해 전원 전압의 공급이 정지 및 재개된 후에도 내부에 데이터를 기억하여 재개될 수 있다.
본 발명의 일 실시 형태는 기억 회로, 제2 용량 소자, 전하 축적 회로, 데이터 검출 회로, 타이밍 제어 회로, 및 인버터 회로를 포함하는 반도체 기억 장치이다. 기억 회로는 제1 단자가 데이터 입력선에 전기적으로 접속되고, 게이트가 클록 신호선에 전기적으로 접속되고, 반도체층에 산화물 반도체를 갖는 제1 트랜지스터; 한쪽의 전극이 상기 제1 트랜지스터의 제2 단자에 전기적으로 접속된 제1 용량 소자; 및 게이트가 상기 제1 트랜지스터의 제2 단자 및 상기 제1 용량 소자의 한쪽의 전극에 전기적으로 접속된 제2 트랜지스터를 포함한다. 제2 용량 소자는 상기 기억 회로에 유지된 데이터를 판독하기 위한 전하를 축적한다. 전하 축적 회로는 전원 전위선에 전기적으로 접속되고 상기 제2 용량 소자에의 전하의 축적을 제어한다. 데이터 검출 회로는 상기 제2 용량 소자의 한쪽의 전극과 상기 제2 트랜지스터의 제1 단자 간의 도통 또는 비도통을 제어한다. 타이밍 제어 회로는 상기 클록 신호선에 클록 신호가 공급되는 제1 기간에 상기 클록 신호의 토글 동작(toggling)에 따라서 상기 전하 축적 회로와 상기 데이터 검출 회로가 교대로 도통 상태로 되도록 하고, 상기 전하 축적 회로에서의 제2 용량 소자에의 전하의 축적을 제어하는 제1 신호를 생성한다. 상기 제1 신호는 상기 전원 전위선에 전원 전압이 공급된 직후의 제2 기간에 상기 전원 전압의 제2 신호와 상기 전원 전압의 제2 신호를 지연시킨 제3 신호에 의해 생성된다. 인버터 회로는 상기 제2 용량 소자의 한쪽의 전극의 전위를 반전하여 얻어진 전위를 출력한다.
본 발명의 일 실시 형태는 기억 회로, 제2 용량 소자, 전하 축적 회로, 데이터 검출 회로, 타이밍 제어 회로, 및 인버터 회로를 포함하는 반도체 기억 장치이다. 기억 회로는 제1 단자가 데이터 입력선에 전기적으로 접속되고, 게이트가 클록 신호선에 전기적으로 접속되고, 반도체층에 산화물 반도체를 갖는 제1 트랜지스터; 한쪽의 전극이 상기 제1 트랜지스터의 제2 단자에 전기적으로 접속된 제1 용량 소자; 및 게이트가 상기 제1 트랜지스터의 제2 단자 및 상기 제1 용량 소자의 한쪽의 전극에 전기적으로 접속된 제2 트랜지스터를 포함한다. 제2 용량 소자는 상기 기억 회로에 유지된 데이터를 판독하기 위한 전하를 축적한다. 전하 축적 회로는 제1 단자가 전원 전위선에 전기적으로 접속되고 제2 단자가 상기 제2 용량 소자의 한쪽의 전극에 전기적으로 접속된 제3 트랜지스터를 포함한다. 데이터 검출 회로는 제1 단자가 상기 제2 용량 소자의 한쪽의 전극에 전기적으로 접속되고 제2 단자가 상기 제2 트랜지스터의 제1 단자에 전기적으로 접속된 제4 트랜지스터를 포함한다. 타이밍 제어 회로는 상기 클록 신호선에 클록 신호가 공급되는 제1 기간에 상기 클록 신호의 토글 동작에 따라서 상기 제3 트랜지스터와 상기 제4 트랜지스터가 교대로 도통 상태로 되도록 하고, 상기 제3 트랜지스터를 도통 상태로 하는 제1 신호를 생성한다. 상기 제1 신호는 상기 전원 전위선에 전원 전압이 공급된 직후의 제2 기간에 상기 전원 전압의 제2 신호와 상기 전원 전압의 제2 신호를 지연시킨 제3 신호에 의해 생성된다. 인버터 회로는 상기 제2 용량 소자의 한쪽의 전극의 전위를 반전하여 얻어진 전위를 출력한다.
본 발명의 일 실시 형태에 따르면, 상기 제2 트랜지스터는 반도체층에 실리콘을 포함하는 것이 바람직하다.
본 발명의 일 실시 형태에 따르면, 상기 제1 트랜지스터와 상기 제2 트랜지스터가 적층 구조를 형성하는 것이 바람직하다.
본 발명의 일 실시 형태에 따르면, 상기 데이터 검출 회로는 상기 제2 용량 소자에 축적된 상기 전하의 방출의 유무에 따라 상기 제2 용량 소자의 한쪽의 전극의 전위를, 반전된 데이터를 갖는 반전 데이터 신호로 변환하는 회로이고, 상기 전하의 방출의 유무는 상기 제2 트랜지스터의 도통 상태에 의해 결정되는 것이 바람직하다.
본 발명의 일 실시 형태에 따르면, 상기 전원 전압의 신호를 지연시키는 회로는 지연 회로 및 버퍼 회로를 포함하는 것이 바람직하다.
본 발명의 일 실시 형태에 따르면, 상기 타이밍 제어 회로는 상기 전원 전압의 신호와 상기 전원 전압을 지연시킨 신호가 입력되는 부정 논리곱(non-conjunction) 회로, 및 상기 부정 논리곱 회로의 출력 신호와 상기 클록 신호가 입력되는 논리합 회로를 포함하는 것이 바람직하다.
본 발명의 일 실시 형태에 따르면, 전원 전압의 공급의 정지 및 재개를 행하는 구성에 있어서, 클록 신호에 의해 데이터가 기억 및 출력될 수 있다. 또한, 전원 전압의 공급이 정지하고 있는 동안에 다른 제어 신호를 외부 회로로부터 공급하지 않고 데이터의 유지를 가능하게 함으로써, 반도체 기억 장치를 제어하기 위한 신호의 수를 삭감할 수 있다.
도 1의 (a) 및 (b)는 반도체 기억 장치의 회로도.
도 2는 반도체 기억 장치를 설명하기 위한 회로도.
도 3은 반도체 기억 장치의 타이밍차트.
도 4의 (a) 및 (b)는 반도체 기억 장치의 동작을 설명하는 도면.
도 5의 (a) 및 (b)는 반도체 기억 장치의 동작을 설명하는 도면.
도 6의 (a) 및 (b)는 반도체 기억 장치의 동작을 설명하는 도면.
도 7은 반도체 기억 장치의 구성을 도시하는 도면.
도 8은 신호 처리부의 블록도.
도 9는 반도체 기억 장치를 사용한 CPU의 블록도.
도 10의 (a) 내지 (d)는 반도체 기억 장치의 제작 공정을 도시하는 도면.
도 11의 (a) 내지 (c)는 반도체 기억 장치의 제작 공정을 도시하는 도면.
도 12의 (a) 내지 (c)는 반도체 기억 장치의 제작 공정을 도시하는 도면.
도 13은 반도체 기억 장치의 구성을 도시하는 단면도.
도 14의 (a) 내지 (e)는 본 발명의 일 실시 형태에 따른 산화물 재료의 결정 구조를 설명하는 도면.
도 15의 (a) 내지 (c)는 본 발명의 일 실시 형태에 따른 산화물 재료의 결정 구조를 설명하는 도면.
도 16의 (a) 내지 (c)는 본 발명의 일 실시 형태에 따른 산화물 재료의 결정 구조를 설명하는 도면.
본 발명의 실시 형태들에 대해서 이하 도면을 참조하면서 설명한다. 본 발명의 구성은 다양한 다른 형태로 구현하는 것이 가능하다는 점에 유의한다. 본 발명의 취지 및 범위로부터 벗어나지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서 본 발명은 본 실시 형태의 기재 내용에 한정해서 해석되지 않아야 한다. 이하에 설명하는 본 발명의 구성에 있어서, 동일한 부분을 나타내는 참조 부호는 다른 도면에서 공통으로 사용된다는 점에 유의한다.
각 실시 형태의 도면 등에 나타내는 각 구성의 크기, 층의 두께, 신호 파형 또는 영역은 명료화를 위해서 과장되어 있는 경우가 있다는 점에 유의한다. 따라서, 각 구성은 반드시 이러한 스케일일 필요는 없다.
"A와 B가 서로 접속된다"라고 명시적으로 기재하는 경우는 A와 B가 서로 전기적으로 접속되는 경우; A와 B가 서로 기능적으로 접속되는 경우; 및 A와 B가 서로 직접 접속되는 경우를 포함한다는 점에 유의한다.
본 명세서에서, "제1", "제2", "제3", 내지 "제N (N은 자연수)"이라고 하는 용어는 단지 구성 요소 간의 혼동을 피하기 위해서 사용된 것이며, 수를 한정하는 것이 아니라는 점에 유의한다.
(실시 형태 1)
신호 처리부는 반도체 기억 장치를 포함한다. 신호 처리부는 하나 이상의 반도체 기억 장치에 의해 1비트 또는 복수 비트의 데이터를 갖는 신호를 기억할 수 있다. 본 실시 형태에서는 신호 처리부에서의 반도체 기억 장치의 구성에 대해서 설명한다.
신호 처리부의 범주의 예는, CPU, 마이크로프로세서, 화상 처리 회로, 디지털 신호 처리기(DSP), 및 필드 프로그래머블 게이트 어레이(FPGA) 등의 대규모 집적 회로(LSI)를 포함한다는 점에 유의한다.
도 1의 (a)은 반도체 기억 장치의 블록도의 일례이다. 도 1의 (a)에 나타내는 본 실시 형태의 반도체 기억 장치(100)는 클록 신호 CLK의 토글 동작을 이용하여 입력되는 데이터 D의 유지 및 출력이 가능한 회로이다. 본 실시 형태의 구성에서는, 클록 신호가 H 레벨(고 전원 전위 VDD의 레벨)로 설정될 때 데이터 D를 기억하고, 클록 신호가 L 레벨(저 전원 전위 VSS의 레벨)로 설정될 때 기억된 데이터 D를 출력 신호 Q로서 출력한다. 또한, 본 실시 형태의 구성에서는, 데이터를 유지하고 있는 동안에 전원 전압(고 전원 전위 VDD와 저 전원 전위 VSS(GND))이 정지해도 반도체 기억 장치에는 기억된 데이터 D의 유지가 가능하다. 전원 전압의 공급이 재개될 때 유지된 데이터 D의 출력으로부터 동작이 재개 가능하다.
본 명세서에 있어서, "신호 또는 전원 전압의 공급이 정지된다"라는 것은 "신호 또는 전원 전압을 공급하는 배선에, 신호 또는 전원 전압이 공급되지 않는 것"을 말한다는 점에 유의한다. 또한, 본 명세서에 있어서, "신호 또는 전원 전압의 공급이 재개된다"라는 것은 "신호 또는 전원 전압의 공급이 정지된 이후에, 신호 또는 전원 전압을 공급하는 배선에, 신호 또는 전원 전압의 공급을 재개하는 것"을 말한다. 본 명세서에 있어서, "신호의 고정"이란, 예를 들어, "미리정해진(predetermined) 주파수에 의해 발진되는 AC 신호를 고 전원 전위 VDD 또는 저 전원 전위 VSS 등의 고정 전위의 DC 신호로 변환하는 것"을 말한다는 점에 유의한다.
다음으로, 반도체 기억 장치(100)의 구체적인 회로 구성을 도 1의 (b)에 나타낸다. 도 1의 (b)의 반도체 기억 장치(100)는 제1 용량 소자(113)를 포함하는 기억 회로(101); 제2 용량 소자(102); 전하 축적 회로(103)(프리차지 회로라고도 칭함); 데이터 검출 회로(104); 타이밍 제어 회로(105); 및 인버터 회로(106)를 포함한다.
도 1의 (b)는 반도체 기억 장치(100)에/로부터 입출력되는 신호를 나타내고 있다. 도 1의 (b)를 참조하면, 고 전원 전위 VDD를 공급하는 제1 전원 전위선 VDD, 저 전원 전위 VSS를 공급하는 제2 전원 전위선 VSS, 데이터 D를 공급하는 데이터 입력선 D, 클록 신호 CLK를 공급하는 클록 신호선 CLK, 및 출력 신호 Q를 출력하는 출력 신호선 Q이 설치되어 있다. 도 1의 (b)를 참조하면, 고 전원 전위 VDD의 공급의 재개 시에 이 고 전원 전위 VDD에 기초하여 전위의 상승을 지연시켜 얻어진 신호 VDD_delay를 공급하는 지연 고 전원 전위선 VDD_delay이 설치되어 있다.
도 1의 (b)의 기억 회로(101)는 제1 트랜지스터(111), 제2 트랜지스터(112), 및 제1 용량 소자(113)를 포함한다. 제1 트랜지스터(111)의 소스 및 드레인 중 한쪽(제1 단자)은 데이터 신호선 D에 접속되어 있다. 제1 트랜지스터(111)의 소스 및 드레인 중 다른 쪽(제2 단자)은 제2 트랜지스터(112)의 게이트 및 제1 용량 소자(113)의 한쪽의 전극에 접속되어 있다. 제1 트랜지스터(111)의 게이트는 클록 신호선 CLK에 접속되어 있다. 제1 용량 소자(113)의 다른 쪽의 전극은 제2 전원 전위선 VSS에 접속되어 있다. 제1 트랜지스터(111), 제2 트랜지스터(112), 및 제1 용량 소자(113)가 접속된 노드는 이하 "기억 노드 D_HOLD"라고 칭한다는 점에 유의한다.
제1 트랜지스터(111)는 게이트에 공급되는 클록 신호 CLK의 토글 동작에 따라서 데이터 D를 기억 노드 D_HOLD에 기억시킨다. 예를 들어, 제1 트랜지스터(111)가 ｎ채널형의 트랜지스터이면, 클록 신호 CLK가 H 레벨일 때, 제1 트랜지스터(111)가 도통 상태로 되어, 데이터 D가 기억 노드 D_HOLD에 기억된다. 클록 신호 CLK가 L 레벨일 때에는, 제1 트랜지스터(111)가 비도통 상태로 되어, 기억 노드 D_HOLD에는 제1 트랜지스터(111)가 비도통 상태로 되기 직전에 기억된 데이터 D가 유지된다.
도 1의 (b)의 제1 트랜지스터(111)는 산화물 반도체층에 채널이 형성된 트랜지스터이다. 도면에서 제1 트랜지스터(111)는 산화물 반도체층에 채널이 형성된 트랜지스터인 것을 인식시키기 위해서 OS로 표시된다는 점에 유의한다.
산화물 반도체는 In, Ga, Sn, 및 Zn으로부터 선택된 적어도 1종 이상의 원소를 함유한다. 예를 들어, In-Sn-Ga-Zn-O계 산화물 반도체 등의 4원계 금속 원소의 산화물; In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체 등의 3원계 금속의 산화물; In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, 또는 In-Ga-O계 산화물 반도체 등의 2원계 금속 원소의 산화물; 또는 In-O계 산화물 반도체, Sn-O계 산화물 반도체, 또는 Zn-O계 산화물 반도체 등의 일원계 금속 원소의 산화물을 사용할 수 있다. 또한, 임의의 상기 산화물 반도체는 In, Ga, Sn, 및 Zn 이외의 원소, 예를 들어 SiO2를 포함할 수 있다.
예를 들어, In-Ga-Zn-O계 산화물 반도체는 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물 반도체를 지칭하며, 그 조성비에는 제한이 없다.
산화물 반도체로서는, 화학식 InMO3(ZnO)m(m>0)로 표기되는 박막을 사용할 수 있다. 여기서, M은 Zn, Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga와 Al, Ga와 Mn, Ga와 Co 등일 수 있다.
산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용된 타겟의 조성비는 원자수비로 In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=1.5:1 내지 15:1(몰수비로 환산하면 In2O3:ZnO=3:4 내지 15:2)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 성막에 사용되는 타겟의 조성비가 원자수비로 In:Zn:O=X:Y:Z일 때, Z> 1.5X+Y로 한다.
산화물 반도체층 내에 포함된 수소를 극단적으로 배제함으로써 고순도화된 산화물 반도체층에 채널이 형성된 트랜지스터에서는, 그 오프 전류 밀도를 100zA/μm 이하, 바람직하게는 10zA/μm 이하, 더욱 바람직하게는 1zA/μm 이하로 할 수 있다. 따라서, 트랜지스터의 오프 전류가 결정성을 갖는 실리콘을 포함하는 트랜지스터의 오프 전류보다 현저하게 낮다. 그 결과, 제1 트랜지스터(111)가 비도통 상태일 때, 기억 노드 D_HOLD의 전위, 즉 제2 트랜지스터(112)의 게이트의 전위를 장기간 동안 유지할 수 있다.
본 명세서에서, 오프 전류는 트랜지스터가 비도통 상태일 때 소스와 드레인 사이에 흐르는 전류를 말한다는 점에 유의한다. ｎ채널형의 트랜지스터(예를 들어, 임계값 전압이 0 내지 2V 정도)의 경우에는, 오프 전류는, 게이트와 소스 사이에 음의 전압이 인가될 때 소스와 드레인 사이에 흐르는 전류를 말한다.
산화물 반도체 재료 대신에 산화물 반도체 재료와 동등한 오프 전류 특성을 실현할 수 있는 재료를 사용할 수 있다. 예를 들어, 탄화 실리콘과 같은 와이드 갭 재료(보다 구체적으로는, 에너지 갭 Eg이 3eV보다 큰 반도체 재료)를 사용할 수 있다. 트랜지스터 대신에, 예를 들어, MEMS 스위치를 사용하여 배선 간의 접속을 분리하는 것에 의해, 기억 노드 D_HOLD의 전하의 장기간 유지를 실현할 수 있다.
도 1의 (b)의 제2 트랜지스터(112)는 스위치로서 기능하는 소자이다. 도 1의 (b)는 일 도전형(예를 들어, ｎ채널형)의 트랜지스터를 제2 트랜지스터(112)로서 사용한 경우를 나타낸다. 여기서, 스위치의 경우, 스위치의 한쪽의 단자는 트랜지스터의 소스 및 드레인 중 한쪽에 대응하고, 스위치의 다른 쪽의 단자는 트랜지스터의 소스 및 드레인 중 다른 쪽에 대응한다. 또한, 스위치의 도통 상태 및 비도통 상태는 트랜지스터의 게이트에 유지되는 데이터 D에 기초하는 전위에 의해 선택된다. ｎ채널형의 트랜지스터인 제2 트랜지스터(112)가 스위치로서 기능하는 경우, 제2 트랜지스터(112)는 H 레벨에 의해 도통 상태(ON 상태)로 되고, L 레벨에 의해 비도통 상태(OFF 상태)로 된다.
도 1의 (b)에서, 제2 트랜지스터(112)는 산화물 반도체 이외의 반도체의 층 또는 기판에 채널이 형성된 트랜지스터일 수 있고, 예를 들어, 실리콘층 또는 실리콘 기판에 채널이 형성된 트랜지스터일 수 있다.
제1 용량 소자(113)는, 예를 들어, 제2 트랜지스터(112)의 게이트와 제1 트랜지스터(111)의 소스 및 드레인 중 한쪽 사이의 용량을 이용함으로써 생략할 수 있다.
도 1의 (b)의 제2 용량 소자(102)의 한쪽의 전극에 축적된 전하의 방출의 유무를 데이터 D에 따라서 선택한다. 방출의 유무에 따라 변화된 전하에 대응하는 전위를 인버터 회로(106)를 통해 출력 신호 Q로서 출력한다. 따라서, 제2 용량 소자는 전하가 축적된 제1 상태와 기억 회로(101)의 기억 노드 D_HOLD에 유지된 데이터 D에 따라서 전하의 방출이 선택된 제2 상태로 설정될 수 있다. 제2 용량 소자(102)의 한쪽의 전극의 노드는 이하 "축적 노드 N_PRE"라고 칭한다는 점에 유의한다.
도 1의 (b)의 전하 축적 회로(103)는 제2 용량 소자(102)의 축적 노드 N_PRE에 전하가 축적되도록 함으로써 제2 용량 소자(102)를 제1 상태로 설정하기 위한 회로이다. 전하 축적 회로(103)는 ｎ채널형의 트랜지스터인 제3 트랜지스터(114)를 포함한다. 제3 트랜지스터(114)의 제1 단자는 고 전원 전위 VDD를 공급하기 위한 제1 전원 전위선 VDD에 접속되어 있다. 제3 트랜지스터(114)의 제2 단자는 제2 용량 소자의 한쪽의 전극에 접속되어 있다. 제3 트랜지스터(114)의 게이트는 타이밍 제어 회로(105)에 접속되어 있다. 타이밍 제어 회로(105)로부터의 신호에 따라서 제3 트랜지스터(114)의 도통 상태 및 비도통 상태가 제어된다.
도 1의 (b)의 데이터 검출 회로(104)는 제2 용량 소자(102)의 축적 노드 N_PRE와 기억 회로(101) 내의 제2 트랜지스터(112)의 제1 단자 간의 도통 상태 또는 비도통 상태를 제어한다. 데이터 검출 회로(104)는 p 채널형의 트랜지스터인 제4 트랜지스터(115)를 포함한다. 제4 트랜지스터(115)의 제1 단자는 제2 용량 소자(102)의 한쪽의 전극에 접속되어 있다. 제4 트랜지스터(115)의 제2 단자는 제2 트랜지스터(112)의 제1 단자에 접속되어 있다. 제4 트랜지스터(115)의 게이트는 타이밍 제어 회로(105)에 접속되어 있다. 타이밍 제어 회로(105)로부터의 신호에 따라서 제4 트랜지스터(115)의 도통 상태 및 비도통 상태가 제어된다.
도 1의 (b)의 타이밍 제어 회로(105)는, 클록 신호 CLK가 클록 신호선 CLK에 공급되는 기간(제1 기간이라고도 칭함)에, 클록 신호 CLK의 토글 동작에 따라서 전하 축적 회로(103)와 데이터 검출 회로(104)가 교대로 도통 상태로 되도록 하는 회로이다. 도 1의 (b)의 타이밍 제어 회로(105)는, 제1 전원 전위선 VDD에 고 전원 전위 VDD가 공급된 직후의 기간(제2 기간이라고도 칭함)에, 전하 축적 회로(103)에 의해 행해지는 제2 용량 소자의 축적 노드 N_PRE에의 전하의 축적을 제어하는 신호를 생성하는 회로이다. 이 신호는 고 전원 전위 VDD의 신호와 이 고 전원 전위 VDD의 신호를 지연시킨 신호 VDD_delay로부터 생성되는 타이밍 신호에 의해 생성된다.
전하 축적 회로(103) 내의 제3 트랜지스터(114) 및 데이터 검출 회로(104) 내의 제4 트랜지스터(115)의 도전형은 이들 트랜지스터가 교대로 도통 상태로 되도록 설정된다는 점에 유의한다. 제3 트랜지스터(114)를 ｎ채널형의 트랜지스터로 하는 것은 고 전원 전위 VDD의 신호와 이 고 전원 전위 VDD의 신호를 지연시킨 신호 VDD_delay로부터 생성되는 타이밍 신호에 의해 도통 상태로 되도록 하기 위해서이다.
고 전원 전위 VDD의 신호를 지연시키기 위한 회로의 일례를 도 2에 나타낸다는 점에 유의한다. 도 2의 회로는 지연 회로부(201) 및 버퍼 회로부(202)를 포함한다. 지연 회로부(201)는 저항 소자(resistor)(203) 및 용량 소자(204)를 포함하는 RC 지연 회로로 구성될 수 있다. 버퍼 회로부(202)는 고 전원 전위 VDD가 공급되는 배선측에 접속된 ｎ채널형 트랜지스터(205), 및 저 전원 전위 VSS가 공급되는 배선측에 접속된 p 채널형 트랜지스터(206)를 가질 수 있다. 이렇게 해서, 지연 회로부(201)에서 생긴 신호 지연을, 버퍼 회로부(202)에의 입력의 L 레벨로부터 H 레벨로의 전환의 타이밍에 반영할 수 있다.
도 1의 (b)를 참조하여 타이밍 제어 회로(105)의 회로 구성의 구체적인 예를 설명한다. 도 1의 (b)에서, 타이밍 제어 회로(105)는 NAND 회로(116)(부정 논리곱 회로) 및 OR 회로(117)(논리합 회로)를 포함한다. NAND 회로(116)는 고 전원 전위 VDD의 신호와 이 고 전원 전위 VDD의 신호를 지연시킨 신호 VDD_delay를 수신하고 NAND 회로 출력 신호(NAND_OUT)를 출력한다. OR 회로(117)는 NAND 회로 출력 신호(NAND_OUT)와 클록 신호 CLK를 수신하고 OR 회로 출력 신호(OR_OUT)를 출력한다.
도 1의 (b)의 인버터 회로(106)는 제2 용량 소자(102)의 축적 노드 N_PRE의 신호를 반전하고 반전된 신호를 출력 신호 Q로서 출력하는 회로이다. 인버터 회로(106)는, 예를 들어 p 채널형 트랜지스터와 ｎ채널형 트랜지스터를 조합하여 사용한 회로 구성을 가질 수 있다.
다음으로, 데이터 D의 유지 및 출력을 반복하는 동작 동안에, 전원 전압의 공급을 정지하고 재개하는 경우의 본 실시 형태의 구성을 갖는 반도체 기억 장치(100)의 동작에 대해서 설명한다. 도 3은 도 1의 (b)의 반도체 기억 장치의 타이밍 차트이다. 이 타이밍 차트를 참조하여 그 동작에 대해 설명한다. 도 3의 타이밍 차트에서, VDD, VDD_delay, VSS, NAND_OUT, OR_OUT, D_HOLD, N_PRE, 및 Q는 도 1의 (b)의 입출력 신호 및 노드의 전위에 대응한다. 도 3의 타이밍 차트는 반도체 기억 장치(100)가 취할 수 있는 복수의 상태를 설명하기 위해서, 도 4의 (a) 및 (b), 도 5의 (a) 및 (b), 및 도 6의 (a) 및 (b)를 참조하여 설명할 복수의 기간(기간 t1 내지 t6)을 나타내고 있다.
도 3, 도 4의 (a) 및 4b, 도 5의 (a) 및 (b), 및 도 6의 (a) 및 (b)를 참조한 설명에서, 데이터 D는 D1 내지 DN(N은 자연수)으로 표시된다는 점에 유의한다. 이것은 반도체 기억 장치(100) 내의 데이터 D가 언제 출력되는지를 설명하기 위해서이다. 데이터 D1 내지 DN의 반전된 신호인 축적 노드 N_PRE의 신호는, 반전 데이터 D1_B 내지 DN_B로서 나타낸다. 반전 데이터 D1_B 내지 DN_B의 반전 신호는 데이터 D1 내지 DN이라는 점에 유의한다.
이하의 도 3의 동작의 설명에서는, 트랜지스터는 도 1의 (b)에 나타낸 각 트랜지스터와 동일한 도전형을 갖고, 논리 회로는 도 1의 (b)의 각 논리 회로와 동일한 구성을 갖는다. 이는, 이하에 설명하는 동작에 반드시 적용되는 것은 아니고; 각 트랜지스터의 도통 상태가 도 3과 동일하다면, 각 트랜지스터의 도전성, 논리 회로의 조합, 및 각 제어 신호의 전위를 적절히 결정할 수 있다. 각 신호는 H 레벨(고 전원 전위 VDD) 및 L 레벨(저 전원 전위 VSS)로 나타낼 수 있다.
우선, 데이터 D의 유지 및 출력을 반복하는 (도 3에 나타낸) 제1 동작 기간 T_ON1 동안의 동작에 대해서 설명한다. 제1 동작 기간 T_ON1은 데이터 입력선 D로부터의 데이터 D1를 기억 노드 D_HOLD에 기억시켜 클록 신호 CLK의 토글 동작에 의해 클록 신호 CLK가 H 레벨이 되는 기간(도 3에서, 기간 t1)과, 기간 t1에서 기억 노드 D_HOLD에 기억된 데이터 D1를 유지하고 이 데이터 D1를 출력 신호 Q로서 출력 신호선에 출력하는 기간(도 3에서, 기간 t2)으로 나눌 수 있다.
도 4의 (a)는 제1 동작 기간 T_ON1의 기간 t1에서 반도체 기억 장치(100)에서의 트랜지스터의 가능한 도통 상태 및 전류의 흐름을 점선 화살표로 가시화한 도면이다.
기간 t1에서는, 클록 신호 CLK는 H 레벨이며 기억 회로(101)의 제1 트랜지스터(111)가 도통 상태로 된다. 결과적으로, 데이터 D1가 데이터 입력선 D으로부터 기억 노드 D_HOLD에 공급된다. 이때, 제2 트랜지스터(112)의 도통 상태는 데이터 D1의 논리 상태에 의존하고, 도면에는 "ON/OFF"로 나타내고 있다.
또한, 기간 t1에서는, 제1 전원 전위선 VDD 및 지연 전원 전위선 VDD_delay이 H 레벨이다. 따라서, NAND_OUT는 L 레벨이 되고, OR_OUT는 H 레벨이 된다. OR_OUT가 H 레벨이 되기 때문에, 전하 축적 회로(103) 내의 제3 트랜지스터(114)는 도통 상태로 되고 데이터 검출 회로(104) 내의 제4 트랜지스터(115)는 비도통 상태로 된다. 그 결과, 축적 노드 N_PRE의 전위는 전하 축적 회로(103)에 의해 행해지는 전하 축적에 의해 H 레벨로 상승된다. 인버터 회로(106)를 통하여 출력되는 출력 신호는 L 레벨이 된다.
도 4의 (b)는 제1 동작 기간 T_ON1의 기간 t2에서 반도체 기억 장치(100)에서의 트랜지스터의 가능한 도통 상태 및 전류의 흐름을 점선 화살표로 가시화한 도면이다.
기간 t2에서는, 클록 신호 CLK는 L 레벨이며 기억 회로(101)의 제1 트랜지스터(111)는 비도통 상태로 된다. 결과적으로, 데이터 입력선 D이 데이터 D2이어도, 기억 노드 D_HOLD에는 이전 기간에 기입된 데이터 D1가 유지된다. 이때, 제2 트랜지스터(112)의 도통 상태는 데이터 D1의 논리 상태에 의존하고, 도면에는 "ON/OFF"로 나타내고 있다.
또한, 기간 t2에서는, 제1 전원 전위선 VDD 및 지연 전원 전위선 VDD_delay이 H 레벨이다. 따라서, NAND_OUT는 L 레벨이 되고, OR_OUT는 L 레벨이 된다. OR_OUT가 L 레벨이 되기 때문에, 전하 축적 회로(103) 내의 제3 트랜지스터(114)는 비도통 상태로 되고 데이터 검출 회로(104) 내의 제4 트랜지스터(115)는 도통 상태로 된다. 그 결과, 기간 t1에 H 레벨로 상승한 축적 노드 N_PRE의 전위는 제2 트랜지스터(112)의 도통 상태에 따라서 변동하게 된다. 구체적으로는, 데이터 D1가 H 레벨이면, 제2 트랜지스터(112)는 도통 상태로 되고, H 레벨로 상승한 축적 노드 N_PRE의 전위는 데이터 D1를 반전하여 얻어진 L 레벨로 하강한다. 데이터 D1가 L 레벨이면, 제2 트랜지스터(112)는 비도통 상태로 되고, H 레벨로 상승한 축적 노드 N_PRE의 전위는 유지되어 데이터 D1를 반전하여 얻어진 H 레벨이 된다. 바꾸어 말하면, 축적 노드 N_PRE는 데이터 D1를 반전하여 얻어진 반전 데이터 D1_B가 된다. 인버터 회로(106)를 통하여 출력된 출력 신호는 반전 데이터 D1_B를 반전하여 얻어진 D1이 된다.
다음으로, 전원 전압의 공급을 정지하는 동작 및 전원 전압 공급 정지 시에 데이터 D의 유지를 행하는 (도 3에 나타낸) 전원 전압 정지 기간 T_OFF 동안의 동작에 대해서 설명한다. 전원 전압 정지 기간 T_OFF은, 데이터 D 및 클록 신호 CLK를 L 신호로 하여 기억 노드 D_HOLD에 그 데이터 D4가 기억되는 기간(도 3에서, 기간 t3)과, 기간 t3에서 기억 노드 D_HOLD에 기억된 데이터 D4를 유지하면서 전원 전압의 공급을 정지하고 입출력 신호를 부정(indefinite) 상태로 하는 기간(도 3에서, 기간 t4)으로 나눌 수 있다.
도 3, 도 4의 (a) 및 4b, 도 5의 (a) 및 5b, 및 도 6의 (a) 및(b)를 참조하여 이루어진 설명에 있어서, 해칭(hatching)을 붙인 'X'의 기간은 입출력 신호 및 전원 전압의 공급의 정지 기간에 포함된 것이고, 전원 전위(H 레벨 또는 L 레벨)에 기초하는 신호의 공급은 행하지 않는 부정 상태의 기간이라는 점에 유의한다.
도 5의 (a)는 전원 전압 정지 기간 T_OFF의 기간 t3에서 반도체 기억 장치(100)에서의 트랜지스터의 가능한 도통 상태 및 전류의 흐름을 점선 화살표로 가시화한 도면이다.
기간 t3에서는, 클록 신호 CLK 및 데이터 D는 L 레벨이며 기억 회로(101)의 제1 트랜지스터(111)는 비도통 상태로 된다. 결과적으로, 데이터 입력선 D이 L 레벨이어도, 기억 노드 D_HOLD에는 이전 기간에 기입된 데이터 D4가 유지된다. 이때, 제2 트랜지스터(112)의 도통 상태는 데이터 D4의 논리 상태에 의존하고, 도면에는 "ON/OFF"로 나타내고 있다.
또한, 기간 t3에서는, 제1 전원 전위선 VDD 및 지연 전원 전위선 VDD_delay이 H 레벨이다. 따라서, NAND_OUT는 L 레벨이 되고, OR_OUT는 L 레벨이 된다. OR_OUT가 L 레벨이 되기 때문에, 전하 축적 회로(103) 내의 제3 트랜지스터(114)는 비도통 상태로 되고 데이터 검출 회로(104) 내의 제4 트랜지스터(115)는 도통 상태로 된다. 그 결과, 이전 기간에 H 레벨로 상승한 축적 노드 N_PRE의 전위는 제2 트랜지스터(112)의 도통 상태에 따라서 변동하게 된다. 구체적으로는, 데이터 D4가 H 레벨이면, 제2 트랜지스터(112)는 도통 상태로 되고, H 레벨로 상승한 축적 노드 N_PRE의 전위는, 데이터 D4를 반전하여 얻어진 L 레벨로 하강한다. 데이터 D4가 L 레벨이면, 제2 트랜지스터(112)는 비도통 상태로 되고, H 레벨로 상승한 축적 노드 N_PRE의 전위는 유지되어 데이터 D4를 반전하여 얻어진 H 레벨이 된다. 바꾸어 말하면, 축적 노드 N_PRE는 데이터 D4를 반전하여 얻어진 반전 데이터 D4_B가 된다. 인버터 회로(106)를 통하여 출력되는 출력 신호는 반전 데이터 D4_B를 반전하여 얻어진 데이터 D4가 된다.
도 5의 (b)는 전원 전압 정지 기간 T_OFF의 기간 t4에서 반도체 기억 장치(100)에서의 트랜지스터의 가능한 도통 상태 및 전류의 흐름을 점선 화살표로 가시화한 도면이다.
기간 t4에서는, 클록 신호 CLK는 L 레벨, 데이터 D는 부정 상태이며, 기억 회로(101) 내의 제1 트랜지스터(111)는 비도통 상태로 된다. 결과적으로, 기억 노드 D_HOLD에는 이전 기간에 기입된 데이터 D4가 계속해서 유지된다. 이때, 제2 트랜지스터(112)의 도통 상태는 데이터 D4의 논리 상태에 의존하고, 도면에는 "ON/OFF"로 나타내고 있다.
또한, 기간 t4에서는, 제1 전원 전위선 VDD 및 지연 전원 전위선 VDD_delay이 부정 상태이다. 따라서, NAND 회로(116) 및 OR 회로(117)의 출력이 부정 상태로 된다. 그 결과, NAND_OUT 및 OR_OUT는 부정 상태로 된다. OR_OUT가 부정 상태가 되기 때문에, 도통 상태로 된 전하 축적 회로(103) 내의 제3 트랜지스터(114) 및 데이터 검출 회로(104) 내의 제4 트랜지스터(115)가 부정 상태로 된다. 그로 인해, 축적 노드 N_PRE의 전위는 부정 상태로 되고, 인버터 회로(106)를 통하여 출력되는 출력 신호도 부정 상태로 된다.
다음으로, 전원 전압의 공급을 재개하고 전원 전압 공급 정지 시에 유지한 데이터 D를 판독하는 (도 3에 나타낸) 제2 동작 기간 T_ON2 동안의 동작에 대해서 설명한다. 제2 동작 기간 T_ON2은, 클록 신호 CLK를 L 레벨, 제1 전원 전위선 VDD를 H 레벨, 및 지연 전원 전위선 VDD_delay을 L 레벨로 하여, 축적 노드 N_PRE의 전위를 H 레벨로 하는 기간(도 3에서, 기간 t5)과, 전원 전압 공급 정지 시에 기억 노드 D_HOLD에 유지된 데이터 D4를 출력 신호 Q로서 출력 신호선으로부터 출력하는 기간(도 3에서, 기간 t6)으로 나눌 수 있다.
도 6의 (a)는 제2 동작 기간 T_ON2의 기간 t5에서 반도체 기억 장치(100)에서의 트랜지스터의 가능한 도통 상태 및 전류의 흐름을 점선 화살표로 가시화한 도면이다.
기간 t5에서는, 클록 신호 CLK 및 데이터 D는 L 레벨이며 기억 회로(101)의 제1 트랜지스터(111)는 비도통 상태로 된다. 결과적으로, 데이터 입력선 D이 L 레벨이어도, 기억 노드 D_HOLD에는 전원 전압 공급 정지 직전에 기입된 데이터 D4가 유지되어 있다. 이때, 제2 트랜지스터(112)의 도통 상태는 데이터 D4의 논리 상태에 의존하고, 도면에는 "ON/OFF"로 나타내고 있다.
또한, 기간 t5에서는, 제1 전원 전위선 VDD는 H 레벨인 반면, 지연 전원 전위선 VDD_delay는 L 레벨이다. 따라서, NAND_OUT과 OR_OUT는 H 레벨이 된다. OR_OUT가 H 레벨이 되기 때문에, 전하 축적 회로(103) 내의 제3 트랜지스터(114)는 도통 상태로 되고, 데이터 검출 회로(104) 내의 제4 트랜지스터(115)는 비도통 상태로 된다. 그 결과, 축적 노드 N_PRE의 전위는 전하 축적 회로(103)에 의해 행해진 전하 축적에 의해 H 레벨로 상승한다. 인버터 회로(106)를 통하여 출력되는 출력 신호는 L 레벨이 된다.
도 6의 (b)는, 제2 동작 기간 T_ON2의 기간 t6에서 반도체 기억 장치(100)에서의 트랜지스터의 가능한 도통 상태 및 전류의 흐름을 점선 화살표로 가시화한 도면이다.
기간 t6에서는, 클록 신호 CLK는 L 레벨이며 기억 회로(101)의 제1 트랜지스터(111)는 비도통 상태로 된다. 결과적으로, 데이터 입력선 D이 데이터 D5이어도, 기억 노드 D_HOLD에는 전원 전압 공급 정지 직전에 기입된 데이터 D4가 유지되어 있다. 이때, 제2 트랜지스터(112)의 도통 상태는 데이터 D4의 논리 상태에 의존하고, 도면에는 "ON/OFF"로 나타내고 있다.
또한, 기간 t6에서는, 제1 전원 전위선 VDD 및 지연 전원 전위선 VDD_delay는 H 레벨이다. 따라서, NAND_OUT는 L 레벨이 되고, OR_OUT는 L 레벨이 된다. OR_OUT가 L 레벨이 되기 때문에, 전하 축적 회로(103) 내의 제3 트랜지스터(114)는 비도통 상태로 되고, 데이터 검출 회로(104) 내의 제4 트랜지스터(115)는 도통 상태로 된다. 그 결과, 기간 t5에서 H 레벨로 상승한 축적 노드 N_PRE의 전위는 제2 트랜지스터(112)의 도통 상태에 따라서 변동하게 된다. 구체적으로는, 데이터 D4가 H 레벨이면, 제2 트랜지스터(112)는 도통 상태로 되고, H 레벨로 상승한 축적 노드 N_PRE의 전위는 데이터 D4를 반전하여 얻어진 L 레벨로 하강한다. 데이터 D4가 L 레벨이면, 제2 트랜지스터(112)는 비도통 상태로 되고, H 레벨로 상승한 축적 노드 N_PRE의 전위는 유지되어 데이터 D4를 반전하여 얻어진 H 레벨이 된다. 바꾸어 말하면, 축적 노드 N_PRE는 데이터 D4를 반전하여 얻어진 반전 데이터 D4_B가 된다. 인버터 회로(106)를 통하여 출력되는 출력 신호는 반전 데이터 D4_B를 반전하여 얻어진 데이터 D4가 된다.
이상 반도체 기억 장치(100)의 동작에 대해 설명하였다.
본 발명의 일 실시 형태인 반도체 기억 장치에/로부터, 휘발성의 기억 장치와 불휘발성의 기억 장치를 분할해서 동작하지 않고, 전원 전압의 공급을 정지하기 전과 전원 전압의 공급을 재개한 후에 데이터를 유지하고 판독할 수 있다. 또한, 데이터의 기입 및 데이터의 판독을 위한 제어 신호 없이 반도체 기억 장치에/로부터 데이터를 유지하고 판독할 수 있어, 반도체 기억 장치를 제어하기 위한 신호의 수를 삭감할 수 있다.
본 실시 형태는 다른 실시 형태들 중 어느 실시 형태와도 적절히 조합해서 구현하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에서는 실시 형태 1에서 설명한 복수의 반도체 기억 장치(100)를 사용한 구성에 대해서 설명한다.
도 7은 본 실시 형태에 따른 반도체 기억 장치의 구성의 일례를 나타낸다. 도 7에 나타내는 반도체 기억 장치는 고 전원 전위 VDD 및 저 전원 전위 VSS가 인가된 인버터 회로(401), 복수의 반도체 기억 장치(402)를 포함하는 반도체 기억 장치군(403), 및 지연 고 전원 전위 생성 회로(404)를 포함한다.
각 반도체 기억 장치(402)로서는 실시 형태 1에서 설명한 반도체 기억 장치(100)를 사용할 수 있다.
반도체 기억 장치군(403) 내의 각 반도체 기억 장치(402)에는, 고 전원 전위 VDD와 저 전원 전위 VSS 사이의 선택 신호 SigA로 전환된 전위가 인버터 회로(401)를 통하여 인가된다.
반도체 기억 장치군(403)에 포함된 각 반도체 기억 장치(402)는 도 2에 나타낸 신호 VDD_delay를 생성하기 위한 지연 고 전원 전위 생성 회로(404)에 접속되어 있다.
또한, 반도체 기억 장치군(403)에 포함된 각 반도체 기억 장치(402)에는 신호 IN의 전위와 저 전원 전위 VSS가 공급된다.
상술한 구성에 의해, 복수의 반도체 기억 장치(100)에 고 전원 전위 VDD 및 이 고 전원 전위 VDD가 지연된 신호 VDD_delay를 공급할 수 있다.
본 실시 형태는 다른 실시 형태들 중 어느 실시 형태와도 적절히 조합해서 구현하는 것이 가능하다.
(실시 형태 3)
본 실시 형태에서는 실시 형태 1에서 설명한 반도체 기억 장치를 사용한 신호 처리부의 구성에 대해서 설명한다.
도 8은 본 발명의 일 실시 형태에 따른 신호 처리부의 일례를 나타낸다. 신호 처리부는 하나 이상의 연산 장치 및 하나 이상의 반도체 기억 장치를 적어도 포함한다. 구체적으로, 도 8에 나타내는 신호 처리부(150)는 연산 장치 (151), 연산 장치(152), 반도체 기억 장치(153), 반도체 기억 장치(154), 반도체 기억 장치(155), 제어 장치(156), 및 전원 제어 회로(157)를 포함한다.
연산 장치(151 및 152)는 각각 단순한 논리 연산 처리를 행하는 논리 회로를 비롯하여, 가산기, 승산기, 및 각종 연산 장치를 포함한다. 반도체 기억 장치(153)는 연산 장치(151)에서의 연산 처리 시에 데이터 신호를 일시적으로 유지하는 레지스터로서 기능한다. 반도체 기억 장치(154)는 연산 장치(152)에서의 연산 처리 시에 데이터 신호를 일시적으로 유지하는 레지스터로서 기능한다.
또한, 반도체 기억 장치(155)는 메인 메모리로서 사용될 수 있고 제어 장치 (156)에 의해 실행되는 프로그램을 데이터 신호로서 기억할 수 있거나 연산 장치(151) 및 연산 장치(152)로부터의 데이터 신호를 기억할 수 있다.
제어 장치(156)는 신호 처리부(150) 내에 포함되는 연산 장치(151), 연산 장치(152), 반도체 기억 장치(153), 반도체 기억 장치(154), 및 반도체 기억 장치(155)의 동작을 총괄적으로 제어하는 회로이다. 도 8에서는, 제어 장치(156)가 신호 처리부(150)에 그의 일부로서 설치된 구성을 나타내고 있지만, 제어 장치(156)는 신호 처리부(150)의 외부에 설치될 수 있다는 점에 유의한다.
실시 형태 1에서 설명한 반도체 기억 장치를 반도체 기억 장치(153), 반도체 기억 장치(154), 및 반도체 기억 장치(155)에 사용함으로써, 반도체 기억 장치(153), 반도체 기억 장치(154), 및 반도체 기억 장치(155)에의 전원 전압의 공급이 정지되어도, 제어 신호의 수를 증가시키지 않고 데이터 신호를 유지할 수 있다. 따라서, 전체 신호 처리부(150)에의 전원 전압의 공급을 정지하여, 전력 소비를 억제할 수 있다. 또는, 반도체 기억 장치(153), 반도체 기억 장치(154), 및 반도체 기억 장치(155) 중 하나 이상에의 전원 전압의 공급을 정지하여, 신호 처리부(150)의 소비 전력을 억제할 수 있다. 전원 전압의 공급을 재개한 후, 반도체 기억 장치는 단시간에 전원 전압 공급 정지 전과 동일한 상태로 복귀할 수 있다.
반도체 기억 장치에의 전원 전압의 공급 정지에 응답하여 반도체 기억 장치에/로부터 데이터 신호를 송수신하는 연산 장치 또는 제어 회로에의 전원 전압의 공급을 정지할 수 있다. 예를 들어, 연산 장치(151)와 반도체 기억 장치(153)가 동작하지 않는 경우, 연산 장치(151) 및 반도체 기억 장치(153)에의 전원 전압의 공급을 정지할 수 있다.
또한, 전원 제어 회로(157)는 신호 처리부(150) 내에 포함되는 연산 장치(151), 연산 장치(152), 반도체 기억 장치(153), 반도체 기억 장치(154), 반도체 기억 장치(155), 및 제어 장치(156)에 공급되는 전원 전압의 크기를 제어한다. 전원 전압의 공급을 정지할 경우, 전원 전압의 공급의 정지는 전원 제어 회로(157)에 의해 또는 연산 장치(151), 연산 장치(152), 반도체 기억 장치(153), 반도체 기억 장치(154), 반도체 기억 장치(155), 및 제어 장치(156)에 의해 행해질 수 있다.
메인 메모리인 반도체 기억 장치(155)와, 연산 장치(151), 연산 장치(152), 및 제어 장치(156) 각각의 사이에, 캐시 메모리로서 기능하는 반도체 기억 장치를 설치할 수 있다. 캐시 메모리를 설치함으로써, 메인 메모리에의 액세스를 저감시켜서 연산 처리 등의 신호 처리를 고속화시킬 수 있다. 캐시 메모리로서 기능하는 반도체 기억 장치로서 상술한 반도체 기억 장치를 사용함으로써, 제어 신호의 수를 증가시키지 않고 신호 처리부(150)의 소비 전력을 억제할 수 있다.
본 실시 형태는 다른 실시 형태들 중 어느 실시 형태와도 적절히 조합해서 구현하는 것이 가능하다.
(실시 형태 4)
본 실시 형태에서는 본 발명의 일 실시 형태에 따른 신호 처리부의 유형인 CPU의 구성에 대해서 설명한다.
도 9는 본 실시 형태의 CPU의 구성을 나타낸다. 도 9에 나타내는 CPU는 기판(9900) 위에, 산술 논리 장치(ALU)(9901), ALU 컨트롤러(9902), 명령어 디코더(9903), 인터럽트 컨트롤러(9904), 타이밍 컨트롤러(9905), 레지스터(9906), 레지스터 컨트롤러(9907), 버스 인터페이스(Bus I/F)(9908), 재기입가능한 ROM(9909), ROM 인터페이스(ROM I/F)(9920)를 주로 포함한다. ROM(9909) 및 ROM I/F(9920)는 서로 다른 칩 위에 설치할 수 있다. 물론, 도 9에 나타내는 CPU는 그 구성을 간략화해서 나타낸 일례일 뿐, 실제의 CPU는 그 용도에 따라 구성을 변화시킬 수 있다.
Bus I/F(9908)를 통하여 CPU에 입력된 명령어는 명령어 디코더(9903)에 입력되고 디코드된 후, ALU 컨트롤러(9902), 인터럽트 컨트롤러(9904), 레지스터 컨트롤러(9907), 및 타이밍 컨트롤러(9905)에 입력된다.
ALU 컨트롤러(9902), 인터럽트 컨트롤러(9904), 레지스터 컨트롤러(9907), 및 타이밍 컨트롤러(9905)는 디코드된 명령어에 따라 제어 동작을 행한다. 구체적으로, ALU 컨트롤러(9902)는 ALU(9901)의 구동을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 동안, 인터럽트 컨트롤러(9904)는 외부의 입/출력 장치 또는 주변 회로로부터의 인터럽트 요구를 그 우선도 또는 마스크 상태에 기초하여 결정하고, 그 요구를 처리한다. 레지스터 컨트롤러(9907)는 레지스터(9906)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(9906)로부터/에 데이터 신호의 판독/기입을 행한다.
타이밍 컨트롤러(9905)는 ALU(9901), ALU 컨트롤러(9902), 명령어 디코더(9903), 인터럽트 컨트롤러(9904), 및 레지스터 컨트롤러(9907)의 구동 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(9905)는 기준 클록 신호 CLK1에 기초하여 내부 클록 신호 CLK2를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호 CLK2를 상기 회로들에 공급한다.
본 실시 형태의 CPU에서는, 레지스터(9906)에는 상기 실시 형태들 중 임의의 실시 형태에서 설명한 구성을 갖는 반도체 기억 장치가 설치되어 있다. 레지스터 컨트롤러(9907)에서는, ALU(9901)로부터의 지시에 따라 제어 신호의 수를 증가시키지 않고 레지스터(9906) 내의 반도체 기억 장치에의 전원 전압의 공급을 정지할 수 있다.
이와 같이 하여, CPU의 동작을 일시적으로 정지하고 전원 전압의 공급을 정지한 경우에도, 데이터 신호를 유지하는 것이 가능하고 소비 전력을 저감할 수 있다. 구체적으로는, 예를 들어, 퍼스널 컴퓨터의 유저가 키보드 등의 입력 장치에 데이터 신호를 입력하지 않는 중에 CPU의 동작을 정지할 수 있으므로, 전력 소비를 저감할 수 있다.
본 실시 형태에서는 CPU를 예로 하여 설명했지만, 본 발명의 신호 처리부는 CPU에 한정되지 않고 마이크로프로세서, 화상 처리 회로, 디지털 신호 처리기(DSP), 필드 프로그래머블 게이트 어레이(FPGA) 등의 LSI에도 사용가능하다.
본 실시 형태는 상기 실시 형태들 중 어느 실시 형태와도 조합해서 구현하는 것이 가능하다.
(실시 형태 5)
본 실시 형태에서는 도 1의 (b)의 기억 회로(101)에 반도체 기억 장치(100), 구체적으로, 채널이 실리콘에 형성된 제2 트랜지스터(112), 채널이 산화물 반도체층에 형성된 제1 트랜지스터(111), 및 제1 용량 소자(113)를 제작하는 방법에 대해서 설명한다.
도 10의 (a)에 도시한 바와 같이, 기판(700) 위에 절연막(701) 및 단결정 반도체 기판으로부터 분리된 반도체막(702)을 형성한다.
기판(700)으로서 사용할 수 있는 재료에는 특정한 제한은 없지만, 재료는, 적어도 이후의 가열 처리를 견딜 수 있는 정도의 내열성을 가질 필요가 있다. 예를 들어, 기판(700)으로서는 퓨전법(fusion process) 또는 플로트법(float process)으로 형성되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 사용할 수 있다. 이후의 가열 처리의 온도가 높은 경우에는, 유리 기판으로서는 왜곡점이 730℃ 이상의 유리 기판을 사용하는 것이 바람직하다.
또한, 본 실시 형태는 예를 들어 반도체막(702)이 단결정 실리콘으로 이루어진, 제2 트랜지스터(112)의 제작 방법에 대해서 설명한다. 단결정 반도체막(702)의 제작 방법의 구체적인 예에 대해서 간단하게 설명한다. 우선, 단결정 반도체 기판인 본드 기판에, 전계에 의해 가속된 이온을 포함하는 이온 빔을 입사시키고 본드 기판의 표면으로부터 일정한 깊이의 영역에, 결정 구조의 국소적 무질서에 의해 취약화된 취화층(embrittlement layer)을 형성한다. 취화층이 형성되는 영역의 깊이는 이온 빔의 가속 에너지와 이온 빔의 입사각에 의해 조절될 수 있다. 그 후, 본드 기판과 절연막(701)이 형성된 기판(700)을, 절연막(701)이 그 사이에 끼이도록 서로 접합한다. 본드 기판과 기판(700)을 서로 중첩한 후에, 본드 기판의 일부와 기판(700)의 일부에 1N/cm2 내지 500N/cm2, 바람직하게는 11N/cm2 내지 20N/cm2 정도의 압력을 가하여 기판들을 서로 접합시킨다. 압력을 가하면, 그 부분들부터 본드 기판과 절연막(701) 간의 접합이 개시되고, 결과적으로는 본드 기판과 절연막(701)이 전체 면에 서로 밀착되어 접합된다. 후속하여, 가열 처리를 행함으로써, 취화층에 존재하는 마이크로보이드들(microvoids)이 결합하고 마이크로보이드들의 체적이 증대한다. 그 결과, 본드 기판의 일부인 단결정 반도체막이 취화층을 따라 본드 기판으로부터 분리된다. 이 가열 처리는 기판(700)의 왜곡점을 초과하지 않는 온도에서 행해진다. 그리고, 단결정 반도체막을 에칭 등에 의해 원하는 형상으로 가공하여 반도체막(702)을 형성한다.
임계값 전압을 제어하기 위해서, 반도체막(702)에는 붕소, 알루미늄, 또는 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 또는 인 또는 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가할 수 있다. 임계값 전압을 제어하기 위한 불순물 원소는 패터닝 전의 반도체막에 첨가될 수 있거나 패터닝 후의 반도체막(702)에 첨가될 수 있다. 또한, 임계값 전압을 제어하기 위한 불순물 원소는 본드 기판에 첨가될 수 있다. 또는, 불순물 원소는 임계값 전압을 대략 조정하기 위해서 본드 기판에 첨가될 수 있고, 임계값 전압을 미세 조정하기 위해서 패터닝 전의 반도체막 또는 패터닝 후의 반도체막(702)에 더 첨가될 수 있다.
본 실시 형태에서는 단결정 반도체막을 사용하는 경우에 대해서 설명하고 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 절연막(701) 위에 기상 증착(vapor deposition)법에 의해 형성된 다결정, 미결정, 또는 비정질의 반도체막을 사용할 수 있다. 또는, 상기 반도체막을 공지된 기술에 의해 결정화할 수 있다. 공지된 결정화 방법의 예는 레이저광을 사용하는 레이저 결정화법, 및 촉매 원소를 사용하는 결정화법을 포함한다. 또는, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합하여 사용할 수도 있다. 석영 등의 내열성이 우수한 기판을 사용하는 경우, 전열로를 사용한 열 결정화 방법, 적외광을 사용한 램프 어닐 결정화법, 촉매 원소를 사용하는 결정화법, 또는 950℃ 정도의 고온 어닐법을 조합한 결정화법을 사용할 수 있다.
다음으로, 도 10의 (b)에 도시한 바와 같이, 반도체막(702) 위에 게이트 절연막(703)을 형성한다. 그 후, 게이트 절연막(703) 위에 마스크(705)를 형성하고 도전성을 부여하는 불순물 원소를 반도체막(702)의 일부에 첨가함으로써, 불순물 영역(704)을 형성한다.
게이트 절연막(703)은 고밀도 플라즈마 처리, 가열 처리 등에 의해 반도체막(702)의 표면을 산화 또는 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, 또는 Xe 등의 불활성 가스와 산소, 산화 질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행한다. 이 경우, 마이크로파의 도입에 의해 플라즈마를 여기함으로써, 저 전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마에 의해 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음) 또는 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해 반도체막의 표면을 산화 또는 질화함으로써, 1nm 내지 20nm, 바람직하게는 5nm 내지 10nm의 절연막이 반도체막에 접하도록 형성될 수 있다. 예를 들어, Ar으로 1 내지 3배(유량비) 희석된 아산화 질소(N2O)를 사용하여 10Pa 내지 30Pa의 압력에서 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 반도체막(702)의 표면을 산화 또는 질화시킨다. 이 처리에 의해, 1nm 내지 10nm(바람직하게는 2nm 내지 6nm)의 절연막을 형성한다. 또한, 아산화 질소(N2O)와 실란(SiH4)을 도입하고 10Pa 내지 30Pa의 압력에서 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 기상 증착법에 의해 산화 질화 실리콘막을 형성함으로써, 게이트 절연막을 형성한다. 고상 반응과 기상 증착법에 의한 반응을 조합함으로써, 계면 준위 밀도가 낮고 절연 내압이 우수한 게이트 절연막을 형성할 수 있다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응에 의해 진행된다. 따라서, 게이트 절연막(703)과 반도체막(702) 간의 계면 준위 밀도를 극도로 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 반도체막(702)을 직접 산화 또는 질화함으로써, 형성되는 절연막들 간의 두께의 변동을 억제할 수 있다. 또한, 반도체막이 결정성을 갖는 경우, 고밀도 플라즈마 처리에 의해 반도체막의 표면을 고상 반응으로 산화시킴으로써, 결정립계에서만 산화가 빠르게 진행하는 것을 억제하므로; 균일성이 있고 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 게이트 절연막의 일부 또는 전부가 고밀도 플라즈마 처리에 의해 형성된 절연막을 포함하는 트랜지스터들 간의 특성의 변동을 억제할 수 있다.
게이트 절연막(703)은, 예를 들어, 플라즈마 CVD법 또는 스퍼터링법에 의해, 산화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x> 0, y> 0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x> 0, y> 0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x> 0, y> 0)) 등을 포함하는 단층 또는 적층일 수 있다.
본 명세서에서, 산화 질화물은 질소보다도 산소의 함유량이 많은 물질을 의미하고, 질화 산화물 화합물은 산소보다도 질소의 함유량이 많은 물질을 의미한다는 점에 유의한다.
게이트 절연막(703)의 두께는, 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하일 수 있다. 본 실시 형태에서는, 플라즈마 CVD법에 의해 산화 실리콘을 포함하는 단층의 절연막을 게이트 절연막(703)으로서 사용한다.
그 후, 마스크(705)를 제거한다. 후속하여, 도 10의 (c)에 도시한 바와 같이 게이트 절연막(703)의 일부를 제거하고 불순물 영역(704)과 중첩하는 영역에 에칭 등에 의해 개구부(706)를 형성한다. 그 후, 게이트 전극(707) 및 도전막(708)을 형성한다.
개구부(706)를 덮도록 도전막을 형성한 후 미리정해진 형상으로 가공(패터닝)함으로써, 게이트 전극(707) 및 도전막(708)을 형성할 수 있다. 도전막(708)은 개구부(706)에서 불순물 영역(704)과 접하고 있다. 상기 도전막은 CVD법, 스퍼터링법, 기상 증착법, 스핀 코트법 등에 의해 형성될 수 있다. 도전막은 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 사용하여 형성될 수 있다. 또한, 도전막은 이들 금속중 어느 하나를 주성분으로 하는 합금, 또는 이들 금속 중 어느 하나를 포함하는 화합물을 사용하여 형성될 수 있다. 또는, 도전막은 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한 다결정 실리콘 등의 반도체를 사용하여 형성될 수 있다.
본 실시 형태에서는 단층의 도전막을 상용하여 게이트 전극(707) 및 도전막(708)을 형성하고 있지만, 본 실시 형태는 이 구조에 한정되지 않는다. 게이트 전극(707) 및 도전막(708)은 적층된 복수의 도전막일 수 있다.
2개의 도전막의 조합의 예는 텅스텐층이 위에 배치된 질화 탄탈륨 또는 탄탈륨층의 적층이다. 다른 예는 질화 텅스텐과 텅스텐, 질화 몰리브덴과 몰리브덴, 알루미늄과 탄탈륨, 및 알루미늄과 티타늄을 포함한다. 텅스텐과 질화 탄탈륨은 내열성이 높기 때문에, 2개의 도전막을 형성한 다음의 후속 공정에서 열 활성화를 목적으로 한 가열 처리를 행할 수 있다. 2개의 도전막의 조합의 다른 예는 n형의 도전성을 부여하는 불순물 원소가 도핑된 실리콘과 니켈 실리사이드, 및 n형의 도전성을 부여하는 불순물 원소가 도핑된 실리콘과 텅스텐 실리사이드를 포함한다.
3개의 도전막의 적층을 사용하는 경우에는, 적층은 몰리브덴막, 알루미늄막, 및 몰리브덴막을 사용하여 형성하는 것이 바람직하다.
게이트 전극(707) 및 도전막(708)은 산화 인듐, 산화 인듐과 산화 주석, 산화 인듐과 산화 아연, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄,산화 아연 갈륨 등의 투광성을 갖는 산화물 도전막일 수 있다.
또한, 마스크 없이 액적 토출법에 의해 게이트 전극(707) 및 도전막(708)을 선택적으로 형성할 수 있다. 액적 토출법은 미리정해진 조성물을 포함하는 액적을, 가는 구멍으로부터 토출 또는 분출함으로써 미리정해진 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, 도전막을 형성한 후 유도 결합형 플라즈마(ICP) 에칭법에 의해 조건(예를 들어, 코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 및 기판측의 전극 온도)을 적절히 조절함으로써 원하는 테이퍼 형상을 갖도록 에칭하는 방식으로 게이트 전극(707) 및 도전막(708)을 형성할 수 있다. 테이퍼 각도 등은 마스크의 형상에 의해서도 제어될 수 있다. 에칭용 가스는, 염소, 염화 붕소, 염화 실리콘, 또는 사염화 탄소 등의 염소계 가스; 4불화 탄소, 불화 황, 또는 불화 질소 등의 불소계 가스; 또는 산소가 적절하다는 점에 유의한다.
스퍼터법에 의해 산화물 반도체층(716)을 형성하는 경우에는, 미리 성막 처리실 내의 물과 수소를 가능한 한 거의 없어지도록 한다. 구체적으로는, 예를 들어, 성막 전에 성막 처리실 내를 가열하고, 성막 처리실 내에 도입되는 가스 내의 물 및/또는 수소 농도를 저감하고, 성막 처리실로부터 배기되는 가스가 성막 처리실 내로 역류하는 것을 방지하는 것이 바람직하다.
다음으로, 도 10의 (d)에 도시한 바와 같이, 게이트 전극(707) 및 도전막(708)을 마스크로 사용하여 하나의 도전성을 부여하는 불순물 원소를 반도체막(702)에 첨가할 때, 게이트 전극(707)과 중첩되는 채널 형성 영역(710), 채널 형성 영역(710)을 사이에 끼우는 한 쌍의 불순물 영역(709), 및 불순물 영역(704)의 일부에 불순물 원소를 더 첨가하여 얻어진 불순물 영역(711)이 반도체막(702)에 형성된다.
본 실시 형태에서는, 반도체막(702)에 p형의 도전성을 부여하는 불순물 원소(예를 들어, 붕소)를 첨가하는 경우를 예로서 설명한다.
다음으로, 도 11의 (a)에 도시한 바와 같이, 게이트 절연막(703), 게이트 전극(707), 및 도전막(708)을 덮도록 절연막(712 및 713)을 형성한다. 구체적으로, 절연막(712 및 713)으로서 산화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 무기 절연막을 사용할 수 있다. 특히, 절연막(712 및 713)은 유전율이 낮은(low-k) 재료를 사용하여 형성하는 것이 바람직한데, 이는 전극 또는 배선의 중첩으로 인한 용량이 충분히 저감될 수 있기 때문이다. 절연막(712 및 713)으로서 이러한 재료를 포함하는 다공성의 절연막을 적용할 수 있다는 점에 유의한다. 다공성의 절연막은 밀도가 높은 절연층보다 유전율이 낮기 때문에, 전극 또는 배선으로 인한 기생 용량이 더욱 저감될 수 있다.
본 실시 형태에서는, 절연막(712)으로서 산화 질화 실리콘을 사용하고 절연막(713)으로서 질화 산화 실리콘을 사용하는 예에 대해 설명한다. 또한, 본 실시 형태에서는, 게이트 전극(707) 및 도전막(708) 위에 절연막(712 및 713)을 형성하는 예이지만, 본 발명의 일 실시 형태에서는, 게이트 전극(707) 및 도전막(708) 위에 하나의 절연막만 형성할 수 있거나, 또는 3층 이상의 절연막을 적층할 수 있다.
다음으로, 도 11의 (b)에 도시한 바와 같이, 절연막(712 및 713)에 CMP(화학적 기계 연마) 처리 또는 에칭 처리를 행함으로써, 게이트 전극(707) 및 도전막(708)의 표면을 노출시킨다. 후에 형성되는 제1 트랜지스터(111)의 특성을 향상시키기 위해서, 절연막(712 및 713)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다는 점에 유의한다.
이상의 공정에 의해, 제2 트랜지스터(112)를 형성할 수 있다.
다음으로, 제1 트랜지스터(111)의 제작 방법에 대해서 설명한다. 우선, 도 11의 (c)에 도시한 바와 같이, 절연막(712) 또는 절연막(713) 위에 산화물 반도체층(716)을 형성한다.
산화물 반도체층(716)은 절연막(712 및 713) 위에 형성된 산화물 반도체막을 원하는 형상으로 가공함으로써 형성할 수 있다. 상기 산화물 반도체막의 막 두께는 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더욱 바람직하게는 3nm 이상 20nm 이하로 한다. 산화물 반도체막은 산화물 반도체 타겟을 사용하는 스퍼터법에 의해 성막된다. 또한, 산화물 반도체막은 희가스(예를 들어, 아르곤) 분위기, 산소 분위기, 또는 희가스(예를 들어, 아르곤)와 산소의 혼합 분위기 하에서 스퍼터법에 의해 형성할 수 있다.
산화물 반도체막을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터법에 의해 절연막(712 및 713)의 표면에 부착되어 있는 진애(dust)를 제거하는 것이 바람직하다는 점에 유의한다. 역스퍼터법은 타겟측에 전압을 인가하지 않고, 아르곤 분위기에서 기판측에 RF 전원을 사용하여 전압을 인가함으로써 기판 근방에 플라즈마를 형성하여 표면을 개질(modify)하는 방법을 말한다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기 등을 사용할 수 있다는 점에 유의한다. 또한, 아르곤 분위기에 산소, 아산화 질소 등을 첨가하여 사용할 수 있다. 또한, 아르곤 분위기에 염소, 사불화 탄소 등을 첨가하여 사용할 수 있다.
산화물 반도체막으로서는, In-Sn-Ga-Zn-O계 산화물 반도체 등의 4원계 금속 산화물; In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, 또는 Hf-In-Zn-O계 산화물 반도체 등의 3원계 금속 산화물; In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, 또는 In-Ga-O계 산화물 반도체 등의 2원계 금속 산화물; In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등의 일원계 금속 산화물 중 어느 하나를 사용할 수 있다.
산화물 반도체막으로서 In-Sn-Zn-O계 산화물 반도체를 사용하는 경우, 트랜지스터의 이동도를 증가시킬 할 수 있다는 점에 유의한다. 또한, In-Sn-Zn-O계 산화물 반도체를 사용하는 것에 의해, 트랜지스터의 임계값 전압을 안정되게 제어하는 것이 가능하다. In-Sn-Zn-O계 산화물 반도체를 사용하는 경우, 타겟의 조성비는 원자수비로, 예를 들어, In:Sn:Zn=1:2:2, In:Sn:Zn=2:1:3 또는 In:Sn:Zn=1:1:1로 할 수 있다.
본 실시 형태에서는, In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 타겟을 사용하는 스퍼터법에 의해 얻어지는 막 두께 30nm의 In-Ga-Zn-O계 산화물 반도체의 박막을 산화물 반도체막으로서 사용한다. 상기 타겟으로서, 예를 들어, 그 조성비가 In:Ga:Zn=1:1:0.5, In:Ga:Zn=1:1:1 또는 In:Ga:Zn=1:1:2인 타겟을 사용할 수 있다. In, Ga, 및 Zn을 포함하는 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타겟을 사용함으로써, 치밀한 산화물 반도체막이 형성된다.
본 실시 형태에서는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하고, 상기 타겟을 사용하는 방식으로 산화물 반도체막을 성막한다. 성막 시에 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 할 수 있다. 기판을 가열한 상태에서 산화물 반도체막을 성막함으로써, 성막된 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감될 수 있다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오펌프, 이온 펌프, 또는 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 배기부는 터보 펌프에 콜드 트랩을 설치한 것일 수 있다. 크라이오펌프로 배기된 처리실에서, 예를 들어, 수소 원자, 물(H2O) 등의 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 제거됨으로써, 이 처리실에서 성막된 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로서는, 기판과 타겟 사이의 거리는 100mm, 압력은 0.6Pa, 직류(DC) 전원 전력은 0.5kW, 분위기는 산소(산소 유량 비율은 100%) 분위기이다. 성막 시에 발생하는 진애를 경감할 수 있고 막 두께 분포도 균일해 질 수 있기 때문에 펄스 직류(DC) 전원이 바람직하다는 점에 유의한다.
또한, 스퍼터링 장치의 처리실의 누설 레이트를 1×10-10Pa·m3/초 이하로 설정함으로써, 스퍼터링법에 의한 성막 도중의 산화물 반도체막에의 알칼리 금속 또는 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 흡착형의 진공 펌프를 사용함으로써, 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
타겟의 순도를 99.99% 이상으로 할 때, 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등을 저감할 수 있다. 또한, 이 타겟을 사용할 때, 산화물 반도체막에서 리튬, 나트륨, 또는 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.
산화물 반도체막에 수소, 수산기, 및 수분이 가능한 한 거의 포함되지 않도록 하기 위해서, 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 절연막(712 및 713)이 위에 형성된 기판(700)을 예비 가열함으로써, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기하는 것이 바람직하다는 점에 유의한다. 예비 가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 배기 수단으로서는, 크라이오펌프를 예비 가열실에 설치하는 바람직하다. 이 예비 가열의 처리는 생략할 수도 있다는 점에 유의한다. 이 예비 가열은 게이트 절연막(721)의 성막 전에 도전막(719 및 720)이 위에 형성된 기판(700)에도 마찬가지로 행할 수 있다.
산화물 반도체층(716)을 형성하기 위한 에칭은 건식 에칭, 습식 에칭, 또는 건식 에칭과 습식 에칭 양쪽일 수 있다는 점에 유의한다. 건식 에칭에 사용하는 에칭 가스로서는, 바람직하게는, 염소를 포함하는 가스(염소(Cl2), 삼염화 붕소(BCl3), 사염화 실리콘(SiCl4), 또는 사염화 탄소(CCl4) 등의 염소계 가스)가 사용된다. 또한, 불소를 포함하는 가스(4불화 탄소(CF4), 6불화 황(SF6), 3불화 질소(NF3), 또는 트리플루오로메탄(CHF3) 등의 불소계 가스), 브롬화 수소(HBr), 산소(O2), 이들 가스 중 어느 하나에, 헬륨(He) 또는 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
건식 에칭법으로서는, 평행 평판형 RIE(reactive ion etching)법 또는 ICP(inductively coupled plasma) 에칭법을 사용할 수 있다. 막을 원하는 형상으로 에칭하기 위해서, 에칭 조건(예를 들어, 코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
습식 에칭에 사용하는 에칭액으로서, 인산과 아세트산과 질산의 혼합 용액, 또는 시트르산 또는 옥살산 등의 유기산을 사용할 수 있다. 본 실시 형태에서는, ITO-07N(간또 가가꾸사(KANTO CHEMICAL CO., INC.)제)을 사용한다.
산화물 반도체층(716)을 형성하기 위해 사용되는 레지스트 마스크는 잉크젯법에 의해 형성할 수 있다. 레지스트 마스크를 잉크젯법에 의해 형성하면 포토마스크가 필요하지 않기 때문에, 제조 비용을 저감할 수 있다.
후속 공정에서 도전막을 형성하기 전에 역스퍼터를 행하여 산화물 반도체층(716) 및 절연막(712 및 713)의 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다는 점에 유의한다.
스퍼터 등에 의해 성막된 산화물 반도체막은 불순물로서 수분 또는 수소(수산기를 포함함)를 다량으로 포함하는 경우가 있다는 점에 유의한다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에 산화물 반도체에서는 불순물로서 역할한다. 본 발명의 일 실시 형태에서는, 산화물 반도체막 내의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위해서, 산화물 반도체층(716)에 대하여, 감압 분위기 하에서, 질소, 희가스 등의 불활성 가스 분위기, 산소 가스 분위기, 또는 초 건조 에어 분위기(캐비티 링 다운 레이저 분광법(CRDS) 방식의 노점계로 측정한 경우에, 수분량이 20ppm(노점으로 환산하여 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 하에서, 가열 처리를 실시하는 것이 바람직하다.
산화물 반도체층(716)에 대하여 가열 처리를 실시함으로써, 산화물 반도체층(716) 내의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 왜곡점 미만의 온도에서 가열 처리를 행할 수 있다. 예를 들어, 500℃에서, 약 3분 내지 6분 동안 가열 처리를 행할 수 있다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있으므로; 유리 기판의 왜곡점을 초과하는 온도에서도 처리할 수 있다.
본 실시 형태에서는, 가열 처리 장치의 하나인 전기로를 사용한다.
가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비할 수 있다는 점에 유의한다. 예를 들어, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 처리되는 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 기체로서는, 아르곤 등의 희가스 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
가열 처리에서는, 헬륨, 네온, 아르곤 등의 희가스 또는 질소에 수분, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입되는 헬륨, 네온, 아르곤 등의 희가스 또는 질소의 순도를 6N (99.9999%) 이상, 바람직하게는 7N (99.99999%) 이상, (즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
산화물 반도체는 불순물에 대하여 둔감해서, 막에 상당한 양의 금속 불순물이 포함되어 있어도 문제가 없으므로, 나트륨 등의 알칼리 금속이 다량으로 포함되는 염가(inexpensive)의 소다 석회 유리도 사용될 수 있다는 것이 지적되어 있다(Kamiya, Nomura, 및 Hosono, "Engineering application of solid state physics: Carrier transport properties and electronic structures of amorphous oxide semiconductors: the present status", 고체 물리(SOLID STATE PHYSICS), 2009, Vol. 44, pp. 621-633.). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체에 포함되는 원소가 아니기 때문에, 불순물이다. 또한, 알칼리 토금속도 알칼리 토금속이 산화물 반도체에 포함되지 않은 경우에는 불순물이다. 특히, 알칼리 금속 중 Na는 산화물 반도체층에 접하는 절연막이 산화물일 때 Na+이 되고 Na는 이 절연막 내로 확산된다. 또한, 산화물 반도체층 내에서, Na는 산화물 반도체에 포함되는 금속과 산소 간의 결합을 분단하거나 또는 그 결합에 들어온다. 그 결과, 예를 들어, 임계값 전압이 음의 방향으로 시프트하는 것에 의한 트랜지스터의 노멀리 온화, 또는 이동도의 저하 등의, 트랜지스터의 특성의 열화가 일어난다. 또한, 특성의 변동도 발생한다. 불순물로 인한 트랜지스터의 특성의 이러한 열화와 특성의 변동은, 산화물 반도체층 내의 수소 농도가 매우 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체층 내의 수소 농도가 1×1018atoms/cm3 이하, 보다 바람직하게는 1×1017atoms/cm3 이하인 경우에는, 상기 불순물의 농도가 바람직하게 저감한다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은 5×1016atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이하, 더욱 바람직하게는 1×1015atoms/cm3 이하로 할 수 있다. 마찬가지로, Li 농도의 측정값은 5×1015atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이하로 할 수 있다. 마찬가지로, K 농도의 측정값은 5×1015atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이하로 할 수 있다.
이상의 공정에 의해, 산화물 반도체층(716) 내의 수소의 농도를 저감하여 산화물 반도체층을 고순도화할 수 있다. 그러므로, 산화물 반도체층의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 온도에서의 가열 처리는, 밴드 갭이 넓은 산화물 반도체층을 형성하는 것을 가능하게 한다. 이로 인해, 대면적 기판을 사용하여 트랜지스터를 제작할 수 있으므로, 양산성을 높일 수 있다. 상기 가열 처리는 산화물 반도체층의 성막 이후이면 언제나 행할 수 있다.
산화물 반도체층은 비정질일 수 있거나 또는 결정성을 가질 수 있다는 점에 유의한다. 결정성을 갖는 산화물 반도체층으로서는, 트랜지스터의 신뢰성을 높이는 효과를 얻을 수 있으므로 c축 배향을 갖는 결정성 산화물 반도체(c-axis aligned crystalline oxide semiconductor(CAAC-OS)라고도 칭함)를 사용하는 것이 바람직하다.
CAAC-OS막은 완전한 단결정도 아니고 완전한 비정질도 아니다. CAAC-OS막은 비정질 상(phase)에 결정부 및 비정질부가 포함된 결정-비정질 혼합 상 구조의 산화물 반도체막이다. 대분분의 경우에, 이 결정부는 한 변이 100nm 미만의 입방체 내에 수용되는 크기라는 점에 유의한다. 투과형 전자 현미경(TEM)에 의해 얻어진 관찰 상에서는, CAAC-산화물 반도체막 내의 비정질부와 결정부 간의 경계는 명확하지 않다. 또한, TEM에 의해, CAAC-산화물 반도체막에서 입계(grain boundary)는 확인할 수 없다. 그러므로, CAAC-OS막에서는, 입계로 인한, 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부 각각에는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 CAAC-OS막의 표면의 법선 벡터에 평행한 방향으로 정렬되고, ab면에 수직인 방향으로부터 보아서 삼각 형상 또는 육각 형상의 원자 배열이 형셩되고, c축에 수직인 방향으로부터 보아서 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 결정부들 중에서, 한 결정부의 a축 및 b축의 방향은 다른 결정부의 것과 상이할 수 있다는 점에 유의한다. 본 명세서에 있어서, 간단히 "수직"이라는 용어는, 85°내지 95°의 범위를 포함한다. 또한, 간단히 "평행"이라는 용어는, -5°내지 5°의 범위를 포함한다.
CAAC-OS막에 있어서, 결정부의 분포는 반드시 균일하지는 않다. 예를 들어, CAAC-OS막의 형성 과정에서, 산화물 반도체막을 한 표면에 형성하고 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, CAAC-OS막의 피형성면의 근방에 비하여 CAAC-OS막의 표면의 근방에서 결정부의 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가할 때, 이 불순물이 첨가되는 영역에서의 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 CAAC-OS막의 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(CAAC-OS막의 피형성면의 단면 형상 또는 CAAC-OS막의 표면의 단면 형상)에 따라서 c축의 방향은 서로 상이할 수 있다. CAAC-OS막이 형성될 때, 결정부의 c축의 방향은 CAAC-OS막의 피형성면의 법선 벡터 또는 CAAC-OS막의 표면의 법선 벡터에 평행한 방향이라는 점에 유의한다. 결정부는 성막에 의해 또는 성막 후에 가열 처리 등의 결정화 처리에 의해 형성된다.
CAAC-OS로 구성된 산화물 반도체막을 포함하는 트랜지스터에서는, 가시광 또는 자외광의 조사에 의한 전기 특성의 변동을 저감하는 것이 가능하다. 따라서, 안정된 전기적 특성을 갖는 트랜지스터를 형성할 수 있다.
CAAC-OS는 스퍼터법에 의해서도 형성할 수 있다. 스퍼터법에 의해, CAAC-OS막의 성막 초기 단계에서 육방정의 결정이 형성되도록 하는 것과 이 육방정의 결정을 시드(seed) 결정으로 하여 다른 결정이 성장되도록 하는 것이 중요하다. 이를 달성하기 위해서는, 타겟과 기판 간의 거리를 길게 하고(예를 들어, 150mm 내지 200mm), 기판 가열 온도를 100℃ 내지 500℃, 보다 바람직하게는 200℃ 내지 400℃, 더 바람직하게는 250℃ 내지 300℃로 하는 것이 바람직하다.
CAAC-OS를 스퍼터법에 의해 성막하는 경우에는 분위기 내의 산소 가스비가 높은 것이 바람직하다. 예를 들어, 아르곤과 산소의 혼합 가스 분위기에서 스퍼터법을 행하는 경우에는, 산소 가스비를 30% 이상으로 설정하는 것이 바람직하고, 40% 이상으로 설정하는 것이 보다 바람직하다. 이것은 분위기로부터의 산소의 공급에 의해 CAAC-OS의 결정화가 촉진되기 때문이다.
스퍼터법에 의해 CAAC-OS를 형성하는 경우에는, CAAC-OS가 성막되는 기판을 150℃ 이상으로 가열하는 것이 바람직하고, 170℃ 이상으로 가열하는 것이 보다 바람직하다. 이것은 기판 온도의 상승에 수반하여 CAAC-OS의 결정화가 촉진되기 때문이다.
질소 분위기 또는 진공에서 가열 처리를 행한 후에는, CAAC-OS에 대하여 산소 분위기 중 또는 산소와 다른 가스의 혼합 분위기에서 가열 처리를 행하는 것이 바람직하다. 이전의 가열 처리로 인한 산소 결손을 이후의 가열 처리에서의 분위기로부터의 산소 공급에 의해 보상하는 것이 가능하기 때문이다.
CAAC-OS가 성막되는 막 표면(피성막면)은 평탄한 것이 바람직하다. 이는, CAAC-OS에는 이 피성막면에 실질적으로 수직인 c축이 존재하므로, 이 피성막면의 요철은 CAAC-OS에서의 입계를 제공하기 때문이다. 따라서, CAAC-OS가 형성되기 전에 이 피성막면에 대하여 화학 기계 연마(CMP) 등의 평탄화 처리를 행하는 것이 바람직하다. 이 피성막면의 평균 조도(roughness)는 0.5nm 이하인 것이 바람직하고, 0.3nm 이하인 것이 보다 바람직하다.
CAAC-OS에 대해서 도 14의 (a) 내지 (e), 도 15의 (a) 내지 (c), 및 도 16의 (a) 내지 (c)를 참조하여 상세하게 설명한다. 다르게 특정되지 않는 한, 도 14의 (a) 내지 (e), 도 15의 (a) 내지 (c), 및 도 16의 (a) 내지 (c)에서, 수직 방향은 c축 방향에 대응하고, c축 방향과 직교하는 면은 ab면에 대응한다. 간단히 "상반부(upper half)" 및 "하반부(lower half)"라는 표현을 사용할 경우, ab면의 위쪽을 상반부라고 하고 ab면의 아래쪽을 하반부라고 한다(ab면에 대한 상반부 및 하반부). 또한, 도 14의 (a) 내지 (e)에서, 원으로 둘러싸인 O는 4배위의 O를 나타내고, 이중 원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 14의 (a)는 1개의 6배위의 In 원자와 In 원자에 근접한 6개의 4배위의 산소(이하 4배위의 O) 원자를 포함하는 구조를 나타낸다. 여기서, 1개의 In 원자와 이에 근접한 산소 원자를 포함하는 구조를 서브유닛이라고 칭한다. 도 14의 (a)의 구조는 실제로 팔면체 구조이지만, 간단화를 위하여 평면 구조로 나타내고 있다. 도 14의 (a)의 상반부 및 하반부 각각에는 3개의 4배위의 O 원자가 있다는 점에 유의한다. 도 14의 (a)에 나타내는 서브유닛은 전하가 0이다.
도 14의 (b)는 1개의 5배위의 Ga 원자, Ga 원자에 근접한 3개의 3배위의 산소 원자(이하 3 배위의 O), 및 Ga 원자에 근접한 2개의 4배위의 O 원자를 포함하는 구조를 나타낸다. 3배위의 O 원자는 모두 ab면에 존재한다. 도 14의 (b)의 상반부 및 하반부 각각에는 1개의 4배위의 O 원자가 있다. In 원자는 5배위를 취할 수 있기 때문에, In 원자도 도 14의 (b)에 나타내는 구조를 취할 수 있다. 도 14의 (b)에 나타내는 서브유닛은 전하가 0이다.
도 14의 (c)는 1개의 4배위의 Zn 원자와 Zn 원자에 근접한 4개의 4배위의 O 원자를 포함하는 구조를 나타낸다. 도 14의 (c)의 상반부에는 1개의 4배위의 O 원자가 있고, 하반부에는 3개의 4배위의 O 원자가 있다. 도 14의 (c)에 나타내는 서브유닛은 전하가 0이다.
도 14의 (d)는 1개의 6배위의 Sn 원자와 Sn 원자에 근접한 6개의 4배위의 O 원자를 포함하는 구조를 나타낸다. 도 14의 (d)의 상반부 및 하반부 각각에는 3개의 4배위의 O 원자가 있다. 도 14의 (d)에 나타내는 서브유닛은 전하가 +1이 된다.
도 14의 (e)는 2개의 Zn 원자를 포함하는 서브유닛을 나타낸다. 도 14의 (e)의 상반부 및 하반부 각각에는 1개의 4배위의 O 원자가 있다. 도 14의 (e)에 나타내는 서브유닛은 전하가 -1이 된다.
여기서는, 몇 개의 서브유닛의 그룹을 1 그룹이라 칭하고, 복수의 그룹의 집합체를 1 유닛이라 칭한다.
이제부터, 이들 서브유닛들 간의 결합 규칙에 대해서 설명한다. 5배위의 Ga 원자의 상반부의 1개의 O 원자는 하측 방향에 1개의 근접 Ga 원자를 갖고, 하반부의 1개의 O 원자는 상측 방향에 1개의 근접 Ga 원자를 갖는다. 4배위의 Zn 원자의 상반부의 1개의 O 원자는 하측 방향에 1개의 근접 Zn 원자를 갖고, 하반부의 3개의 O 원자는 상측 방향에 각각 3개의 근접 Zn 원자를 갖는다. 이와 같이, 금속 원자 위의 4배위의 O 원자의 수는 4배위의 O 원자 각각의 아래에 있고 그에 근접한 금속 원자의 수와 동일하다. 마찬가지로, 금속 원자 아래의 4배위의 O 원자의 수는 4배위의 O원자 각각의 위에 있고 그에 근접한 금속 원자의 수와 동일하다. O 원자의 배위수는 4이므로, O 원자 아래의 그에 근접한 금속 원자의 수와 O 원자 위의 그에 근접한 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자 위에 있는 4배위의 O 원자의 수와 다른 금속 원자 아래에 있는 4배위의 O 원자의 수의 합이 4일 때, 금속 원자를 포함하는 2종의 서브유닛들이 결합될 수 있다. 예를 들어, 6배위의 금속(In 또는 Sn) 원자가 하반부의 3개의 4배위의 O 원자를 개재하여 결합되는 경우, 이것은 5배위의 금속(Ga 또는 In) 원자 또는 4배위의 금속(Zn) 원자와 결합하게 된다.
배위수가 4, 5, 또는 6인 금속 원자는 c축 방향으로 4배위의 O 원자를 개재하여 다른 금속 원자와 결합한다. 상기 이외에도, 층 구조의 총 전하가 0으로 되도록 서브유닛들을 결합하여 하나의 그룹을 서로 다른 방식으로 구성할 수 있다.
도 15의 (a)는 In-Sn-Zn-O계 재료의 층 구조에 포함되는 1 그룹의 모델을 나타낸다. 도 15의 (b)는 3개의 그룹을 포함하는 유닛을 나타낸다. 도 15의 (c)는 도 15의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다는 점에 유의한다.
도 15의 (a)에서는, 간단화를 위하여 3배위의 O 원자는 생략하고, 4배위의 O 원자는 원으로 표시되고; 원 안의 수는 4배위의 O 원자의 수를 나타낸다. 예를 들어 Sn 원자의 상반부 및 하반부 각각에는 3개의 4배위의 O 원자가 있는 것을, 원으로 둘러싸인 3으로서 나타내고 있다. 마찬가지로, 도 15의 (a)에서, In 원자의 상반부 및 하반부 각각에는 1개의 4배위의 O 원자가 있고, 원으로 둘러싸인 1로서 나타내고 있다. 도 15의 (a)는 또한 하반부에는 1개의 4배위의 O 원자가 있고 상반부에는 3개의 4배위의 O 원자가 있는 Zn 원자, 및 상반부에는 1개의 4배위의 O 원자가 있고 하반부에는 3개의 4배위의 O 원자가 있는 Zn 원자를 나타내고 있다.
도 15의 (a)에서 In-Sn-Zn-O계 재료의 층 구조에 포함되는 그룹에서, 위에서부터 순차적으로 3개의 4배위의 O 원자가 상반부 및 하반부 각각에 근접하여 있는 Sn 원자가 1개의 4배위의 O 원자가 상반부 및 하반부 각각에 근접하여 있는 In 원자와 결합하고, 그 In 원자는 상반부에 3개의 4배위의 O 원자에 근접한 Zn 원자와 결합하고, 그 Zn 원자는, Zn 원자의 하반부의 1개의 4배위의 O 원자를 개재해서 3개의 4배위의 O 원자가 상반부 및 하반부 각각에 근접하여 있는 In 원자와 결합하고, 그 In 원자는 2개의 Zn 원자를 포함하고 상반부에 1개의 4배위의 O 원자에 근접한 서브유닛과 결합하고, 이 서브유닛은, 서브유닛 하반부의 1개의 4배위의 O 원자를 개재해서 3개의 4배위의 O 원자가 상반부 및 하반부 각각에 근접하여 있는 Sn 원자와 결합한다. 이러한 복수의 그룹이 서로 결합해서 유닛을 구성한다.
여기서, 3배위의 O 원자의 결합 1개당의 전하 및 4배위의 O 원자의 결합 1개당의 전하는 각각 -0.667 및 -0.5라고 생각할 수 있다. 예를 들어, In 원자(6배위 또는 5배위)의 전하, Zn 원자(4배위)의 전하, 및 Sn 원자(5배위 또는 6배위)의 전하는 각각 +3, +2, 및 +4이다. 따라서, Sn 원자를 포함하는 서브유닛의 전하가 +1이 된다. 그러므로, Sn 원자를 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 14의 (e)에 도시한 바와 같이 2개의 Zn 원자를 포함하는 서브유닛을 들 수 있다. 예를 들어, 2개의 Zn 원자를 포함하는 서브유닛이 1개 있으면, Sn 원자를 포함하는 서브유닛 1개의 전하는 상쇄되기 때문에, 층 구조의 총 전하는 0일 수 있다.
구체적으로는, 도 15의 (b)에 나타낸 각 유닛이 반복됨으로써, In-Sn-Zn-O계 결정(In2SnZn3O8)을 형성할 수 있다. 얻어진 In-Sn-Zn-O계 결정의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)의 조성식으로 나타낼 수 있다는 점에 유의한다.
상술한 규칙은 또한, In-Sn-Ga-Zn-O계 산화물 등의 4원계 금속의 산화물; In-Ga-Zn-O계 산화물(IGZO라고도 표기함), In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, 또는 Sn-Al-Zn-O계 산화물 등의 3원계 금속의 산화물; In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물, 또는 In-Ga-O계 산화물 등의 2원계 금속의 산화물 등에 적용된다.
예를 들어, 도 16의 (a)는 In-Ga-Zn-O계 재료의 층 구조에 포함되는 1 그룹의 모델을 나타낸다.
도 16의 (a)에서 In-Ga-Zn-O계 재료의 층 구조에 포함되는 그룹에서, 위에서부터 순차적으로, 3개의 4배위의 O 원자가 상반부 및 하반부 각각에 근접하여 있는 In 원자가 1개의 4배위의 O 원자가 상반부에 근접하여 있는 Zn 원자와 결합하고, 그 Zn 원자는, Zn 원자의 하반부의 3개의 4배위의 O 원자를 개재하여, 1개의 4배위의 O 원자가 상반부 및 하반부 각각에 근접하여 있는 Ga 원자와 결합하고, 그 Ga 원자는, Ga 원자의 하반부의 1개의 4배위의 O 원자를 개재하여 3개의 4배위의 O 원자가 상반부 및 하반부 각각에 근접하여 있는 In 원자와 결합한다. 이러한 복수의 그룹이 서로 결합해서 유닛을 구성한다.
도 16의 (b)는 3개의 그룹을 포함하는 유닛을 나타낸다. 도 16의 (c)는 도 16의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타내고 있다는 점에 유의한다.
여기서, In 원자(6배위 또는 5배위)의 전하, Zn 원자(4배위)의 전하, 및 Ga 원자(5배위)의 전하는 각각 +3, +2, 및 +3이기 때문에, In 원자, Zn 원자, 및 Ga 원자 중 어느 하나를 포함하는 서브유닛의 전하는 0이다. 그로 인해, 이러한 서브유닛의 조합을 갖는 그룹의 총 전하는 항상 0이다.
In-Ga-Zn-O계 재료의 층 구조를 구성하기 위해서, 도 16의 (a)에 나타낸 그룹뿐만 아니라, In 원자, Ga 원자, 및 Zn 원자의 배열이 도 16의 (a)의 것과는 다른 유닛을 이용하여, 유닛을 형성할 수 있다.
그 후, 도 12의 (a)에 도시한 바와 같이, 게이트 전극(707) 및 산화물 반도체층(716)과 접하는 도전막(719), 및 도전막(708) 및 산화물 반도체층(716)과 접하는 도전막(720)을 형성한다. 도전막(719 및 720)은 소스 전극 및 드레인 전극으로서 기능한다.
구체적으로, 도전막(719 및 720)은, 게이트 전극(707) 및 도전막(708)을 덮도록 스퍼터법이나 진공 증착법에 의해 도전막을 형성한 후 미리정해진 형상으로 가공(패터닝)하는 방식으로 형성할 수 있다.
도전막(719 및 720)의 역할을 하는 도전막으로서는, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소; 이들 원소 중 어느 하나를 포함하는 합금; 상술한 원소를 조합한 합금막 등 중에서 임의의 것을 사용할 수 있다. 또한, 알루미늄 또는 구리의 금속막의 위 또는 아래에 크롬, 탄탈륨, 티타늄, 몰리브덴, 또는 텅스텐 등의 고융점 금속막을 적층시킨 구성이 채용될 수 있다. 알루미늄 또는 구리는 내열성 및 부식성의 문제를 피하기 위해서 고융점 금속 재료와 조합하여 사용하는 것이 바람직하다. 고융점 금속 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.
또한, 도전막(719 및 720)을 형성하기 위한 도전막은 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조; 알루미늄막 및 그 위에 티타늄막을 적층한 2층 구조; 티타늄막, 그 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 적층한 3층 구조 등을 들 수 있다. Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 및 Mo는 산화막과의 밀착성이 높다. 따라서, 하층에는 Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 또는 Mo을 포함하는 도전막을 사용하고, 상층에는 Cu를 포함하는 도전막을 사용한 적층 구조를 도전막(719 및 720)에 채용할 때, 산화막인 절연막과 도전막(719 및 720) 간의 밀착성을 높일 수 있다.
도전막(719 및 720)의 역할을 하는 도전막으로서는, 도전성의 금속 산화물을 사용할 수 있다. 도전성의 금속 산화물로서는, 산화 인듐, 산화 주석, 산화 아연, 산화 인듐과 산화 주석, 산화 인듐과 산화 아연, 또는 실리콘 또는 산화 실리콘을 포함하는 도전성 금속 산화물 재료를 사용할 수 있다.
도전막 형성 후에 가열 처리를 행하는 경우에는, 도전막이, 이 가열 처리에 견딜 정도의 내열성을 갖는 것이 바람직하다.
도전막의 에칭 시에 산화물 반도체층(716)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다는 점에 유의한다. 에칭 조건에 따라서는, 산화물 반도체층(716)이 노출된 부분이 일부 에칭됨으로써, 홈부(오목부)가 형성되는 경우도 있다.
본 실시 형태에서는, 도전막에 티타늄막을 사용한다. 그러므로, 암모니아와 과산화수소수를 포함하는 용액(암모니아 과산화수소 혼합물)을 사용하여 선택적으로 도전막을 습식 에칭할 수 있다. 구체적으로는, 암모니아 과산화수소 혼합물로서, 31 중량％의 과산화수소수, 28 중량％의 암모니아수, 및 물을, 체적비 5:2:2로 혼합한 용액을 사용한다. 또는, 염소(Cl2), 염화 붕소(BCl3) 등을 포함하는 가스를 사용하여 도전막을 건식 에칭할 수 있다.
포토리소그래피 공정에서의 포토마스크수 및 공정수를 삭감하기 위해서, 복수의 강도를 갖도록 광이 투과되는 노광 마스크인 다계조 마스크를 이용하여 형성된 레지스트 마스크를 사용하여 에칭 공정을 행할 수 있다. 다계조 마스크를 사용하여 형성된 레지스트 마스크는 복수의 막 두께를 갖고 에칭을 행함으로써 형상이 변형될 수 있으므로; 레지스트 마스크는 서로 다른 패턴으로 막을 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1매의 다계조 마스크에 의해, 적어도 2종류 이상의 서로 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 그러므로, 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정수도 삭감할 수 있기 때문에, 공정의 간략화가 실현될 수 있다.
또한, 산화물 반도체층(716)과, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719 및 720) 사이에 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치할 수 있다. 산화물 도전막의 재료는 산화 아연을 성분으로서 포함하는 것이 바람직하고 산화 인듐을 포함하지 않는 것이 바람직하다. 그러한 산화물 도전막으로서, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 산화 갈륨 아연 등을 사용할 수 있다.
예를 들어, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 패터닝과 도전막(719 및 720)을 형성하기 위한 패터닝을 일괄적으로 행할 수 있다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써, 산화물 반도체층(716)과 도전막(719 및 720) 사이의 저항을 내릴 수 있으므로, 트랜지스터를 고속으로 동작시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 설치함으로써, 트랜지스터의 내압을 높일 수 있다.
계속해서, N2O, N2, 또는 Ar 등의 가스를 사용하여 플라즈마 처리를 행할 수 있다. 이 플라즈마 처리에 의해, 산화물 반도체층의 노출된 표면에 부착된 물 등을 제거한다. 산소와 아르곤의 혼합 가스를 사용하여 플라즈마 처리를 행할 수도 있다.
플라즈마 처리를 행한 후, 도 12의 (b)에 도시한 바와 같이, 도전막(719 및 720) 및 산화물 반도체층(716)을 덮도록 게이트 절연막(721)을 형성한다. 그 후, 게이트 절연막(721) 위에, 산화물 반도체층(716)과 중첩되도록 게이트 전극(722)을 형성하고, 도전막(719) 위에, 도전막(719)과 중첩되도록 도전막(723)을 형성한다.
게이트 절연막(721)은 게이트 절연막(703)과 마찬가지의 재료와 적층 구조를 사용하여 형성할 수 있다. 게이트 절연막(721)은 수분 또는 수소 등의 불순물을 가능한 한 거의 포함하지 않는 것이 바람직하고, 게이트 절연막(721)은 단층 절연막 또는 복수의 적층 절연막을 사용하여 구성될 수 있다. 게이트 절연막(721)에 수소가 포함되면, 그 수소가 산화물 반도체층(716)에 들어가거나 또는 수소에 의해 산화물 반도체층(716) 내의 산소가 방출되어, 산화물 반도체층(716)이 저저항화(n형의 도전성)되므로; 기생 채널이 형성될 우려가 있다. 따라서, 가능한 한 수소를 포함하지 않는 게이트 절연막(721)을 형성하기 위해서 수소를 사용하지 않는 성막 방법을 채용하는 것이 중요하다. 게이트 절연막(721)에는 배리어성이 높은 재료를 사용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등을 사용할 수 있다. 복수의 적층 절연막을 사용하는 경우, 산화 실리콘막, 산화 질화 실리콘막 등의, 질소의 함유 비율이 낮은 절연막을, 배리어성이 높은 절연막보다도 산화물 반도체층(716)에 가까운 측에 형성한다. 그 후, 질소의 함유 비율이 낮은 절연막을 사이에 끼우고 도전막(719 및 720) 및 산화물 반도체층(716)과 중첩되도록 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 사용할 때, 산화물 반도체층(716), 게이트 절연막(721), 및/또는 산화물 반도체층(716)과 다른 절연막 간의 계면과 그 근방에 수분 또는 수소 등의 불순물이 침입하는 것을 방지할 수 있다. 또한, 산화물 반도체층(716)에 접하도록, 산화 실리콘막, 산화 질화 실리콘막 등의, 질소의 비율이 낮은 절연막을 형성함으로써, 배리어성이 높은 절연막이 직접 산화물 반도체층(716)에 접하는 것을 방지할 수 있다.
본 실시 형태에서는, 스퍼터법에 의해 형성된 막 두께 200nm의 산화 실리콘막 위에, 스퍼터법에 의해 형성된 막 두께 100nm의 질화 실리콘막을 적층시킨 구조를 갖는 게이트 절연막(721)을 형성한다. 성막 시의 기판 온도는 실온 이상 300℃이하로 할 수 있고, 본 실시 형태에서는 100℃로 한다.
게이트 절연막(721)을 형성한 후에, 가열 처리를 실시할 수 있다. 가열 처리는 질소 분위기, 초 건조 에어 분위기 또는 희가스(예를 들어, 아르곤 또는 헬륨)의 분위기 하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하에서 행한다. 가스 내의 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시 형태에서는, 예를 들어, 질소 분위기 하에서 250℃, 1시간의 가열 처리를 행한다. 또는, 도전막(719 및 720)을 형성하기 전에, 수분 또는 수소를 저감시키기 위해 산화물 반도체층에 대해 행해진 가열 처리와 마찬가지 방식으로 고온에서 단시간의 RTA 처리를 행할 수 있다. 산소를 포함하는 게이트 절연막(721)이 설치된 후에 가열 처리가 실시됨으로써 산화물 반도체층(716)에 대해 행해진 가열 처리에 의해 산화물 반도체층(716)에 산소 결손이 발생할 때에도, 게이트 절연막(721)으로부터 산화물 반도체층(716)에 산소가 공급된다. 산화물 반도체층(716)에 산소가 공급됨으로써, 산화물 반도체층(716)에서 도너로서 역할을 하는 산소 결손을 저감하고 화학양론적 조성비를 만족시킬 수 있다. 산화물 반도체층(716)에서의 산소의 비율은 화학양론적 조성비보다 높은 것이 바람직하다. 그 결과, 산화물 반도체층(716)을 실질적으로 i형이 되도록 할 수 있고 산소 결손으로 인한 트랜지스터의 전기 특성의 변동을 경감시켜; 전기 특성을 향상시킬 수 있다. 이 가열 처리의 타이밍은 게이트 절연막(721)의 형성 후이면 특별히 한정되지 않는다. 이 가열 처리는 다른 공정(예를 들어, 수지막 형성 시의 가열 처리 또는 투명 도전막을 저저항화시키기 위한 가열 처리)의 가열 처리와 겸할 때, 공정수를 증가시키지 않고서 산화물 반도체층(716)을 실질적으로 i형이 되도록 할 수 있다.
또한, 산소 분위기 하에서 산화물 반도체층(716)에 가열 처리를 실시하여 산화물 반도체에 산소를 첨가함으로써 산화물 반도체층(716) 내에서 도너로서 역할을 하는 산소 결손을 저감시킬 수 있다. 가열 처리는, 예를 들어, 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만의 온도에서 행한다. 산소 분위기 하에서의 가열 처리에 사용되는 산소 가스에는 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입되는 산소 가스의 순도를 6N (99.9999%) 이상, 바람직하게는 7N (99.99999%) 이상, (즉, 산소 가스 내의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm이하)로 하는 것이 바람직하다.
또는, 이온 주입법 또는 이온 도핑법 등에 의해 산화물 반도체층(716)에 산소를 첨가함으로써, 도너로서 역할을 하는 산소 결손을 저감시킨다. 예를 들어, 2.45GHz의 마이크로파에서 플라즈마화된 산소를 산화물 반도체층(716)에 첨가할 수 있다.
게이트 전극(722) 및 도전막(723)은 게이트 절연막(721) 위에 도전막을 형성한 후 상기 도전막을 패터닝함으로써 형성할 수 있다. 게이트 전극(722) 및 도전막(723)은 게이트 전극(707) 및 도전막(719 및 720)과 마찬가지의 재료 및 층 구조를 사용하여 형성하는 것이 가능하다.
게이트 전극(722) 및 도전막(723)의 각각의 두께는 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm이다. 본 실시 형태에서는, 텅스텐 타겟을 사용한 스퍼터법에 의해 150nm의 게이트 전극용의 도전막을 형성한 후, 상기 도전막을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써, 게이트 전극(722) 및 도전막(723)을 형성한다. 레지스트 마스크를 잉크젯법에 의해 형성할 수 있다는 점에 유의한다. 레지스트 마스크를 잉크젯법에 의해 형성하면 포토마스크가 필요하지 않기 때문에, 제조 비용을 저감할 수 있다.
이상의 공정에 의해, 제1 트랜지스터(111)가 형성된다.
게이트 절연막(721)이 사이에 설치된 도전막(719)과 도전막(723)이 서로 중첩되는 부분은 제1 용량 소자(113)에 대응한다는 점에 유의한다.
제1 트랜지스터(111)는 싱글 게이트 트랜지스터로 하여 설명했지만, 필요에 따라, 전기적으로 접속된 복수의 게이트 전극을 포함할 때, 복수의 채널 형성 영역을 포함하는 듀얼 게이트 또는 멀티 게이트 트랜지스터도 형성할 수 있다.
산화물 반도체층(716)에 접하는 절연막(본 실시 형태에서는, 게이트 절연막(721)에 대응함)은 제13족에 속하는 원소 및 산소를 포함하는 절연 재료를 사용하여 형성될 수 있다는 점에 유의한다. 많은 산화물 반도체 재료는 제13족에 속하는 원소를 포함하고, 제13족에 속하는 원소를 포함하는 절연 재료는 산화물 반도체와의 상성이 좋다. 제13족에 속하는 원소를 포함하는 이러한 절연 재료를, 산화물 반도체층에 접하는 절연막에 사용함으로써, 산화물 반도체층과의 계면을 양호한 상태로 유지할 수 있다.
제13족에 속하는 원소를 포함하는 절연 재료는 하나 이상의 제13족에 속하는 원소를 포함하는 절연 재료를 지칭한다. 제13족에 속하는 원소를 포함하는 절연 재료로서는, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등을 들 수 있다. 여기서, 산화 알루미늄 갈륨은 원자%로 갈륨의 함유량보다 알루미늄의 함유량이 많은 재료를 지칭하고, 산화 갈륨 알루미늄은 원자%로 갈륨의 함유량이 알루미늄의 함유량 이상인 재료를 지칭한다.
예를 들어, 갈륨을 함유하는 산화물 반도체층에 접해서 절연막을 형성하는 경우에, 절연막으로서 산화 갈륨을 포함하는 재료를 사용함으로써, 산화물 반도체층과 절연막 간의 계면 특성을 양호하게 유지할 수 있다. 예를 들어, 산화물 반도체층과 산화 갈륨을 포함하는 절연막을 서로 접하여 설치할 때, 산화물 반도체층과 절연막 간의 계면에서의 수소의 파일업(pileup)을 저감할 수 있다. 절연막에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에 마찬가지의 효과를 얻는 것이 가능하다는 점에 유의한다. 예를 들어, 산화 알루미늄을 함유하는 재료를 사용하여 절연막을 형성하는 것도 유효하다. 산화 알루미늄은 물을 투과시키기 쉽지 않다는 특성을 갖고 있다는 점에 유의한다. 그러므로, 산화 알루미늄을 포함하는 재료를 사용하는 것은 산화물 반도체층에의 물의 침입을 방지한다는 점에 있어서도 바람직하다.
산화물 반도체층(716)에 접하는 절연막은, 산소 분위기 하에서의 가열 처리 또는 산소 도핑에 의해, 화학양론적 조성비보다 높은 비율로 산소를 포함하는 것이 바람직하다. "산소 도핑"은 산소를 벌크에 첨가하는 것을 지칭한다. 용어 "벌크"는 산소를 박막의 표면뿐만 아니라 박막 내측에 첨가하는 것을 명확히 하는 취지로 사용하고 있다는 점에 유의한다. 또한, "산소 도핑"에는, 플라즈마화된 산소를 벌크에 첨가하는 "산소 플라즈마 도핑"이 포함된다. 산소 도핑은 이온 주입법 또는 이온 도핑법에 의해 행할 수 있다.
예를 들어, 산화물 반도체층(716)에 접하는 절연막을 산화 갈륨을 사용하여 형성한 경우, 산소 분위기 하에서의 가열 처리 또는 산소 도핑을 행함으로써, 산화 갈륨의 조성을 Ga2OX(X=3+α, 0 <α <1)로 설정할 수 있다.
산화물 반도체층(716)에 접하는 절연막을 산화 알루미늄을 사용하여 형성한 경우, 산소 분위기 하에서의 가열 처리 또는 산소 도핑에 의해, 산화 알루미늄의 조성을 Al2OX(X=3+α, 0 <α <1)로 설정할 수 있다.
산화물 반도체층(716)에 접하는 절연막을 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 사용하여 형성한 경우, 산소 분위기 하에서의 가열 처리 또는 산소 도핑에 의해, 산화 갈륨 알루미늄(산화 알루미늄 갈륨)의 조성을 GaXAl2 - XO3 +α(0 <X <2, 0 <α <1)로 설정할 수 있다.
산소 도핑 처리에 의해, 화학양론적 조성비보다 산소의 비율이 높은 영역을 포함하는 절연막을 형성할 수 있다. 이러한 영역을 포함하는 절연막과 산화물 반도체층이 접할 때, 절연막 내에 과잉으로 존재하는 산소가 산화물 반도체층에 공급되고, 산화물 반도체층 내 또는 산화물 반도체층과 절연막 간의 계면에서의 산소 결함이 저감된다. 따라서, 산화물 반도체층을 i형 또는 실질적으로 i형이 되도록 할 수 있다.
절연막 내의 과잉 산소가 산화물 반도체층에 공급됨으로써 산소 결함이 저감된 산화물 반도체층은, 수소 농도가 충분히 저감된, 고순도화된 산화물 반도체층이고, 충분한 산소의 공급에 의해 산소 결손으로 인한 에너지 갭의 결함 준위가 저감된다. 결과적으로, 산화물 반도체층은 캐리어 농도가 극도로 낮은 산화물 반도체층일 수 있어, 오프 전류가 현저하게 낮은 트랜지스터로 할 수 있다. 오프 전류가 현저하게 낮은 이러한 트랜지스터를 상기 실시 형태에 따른 제1 트랜지스터에 사용하는 경우, 제1 트랜지스터는 비도통 상태일 때 거의 절연체로 간주할 수 있다. 따라서, 제1 트랜지스터에 이러한 트랜지스터를 사용함으로써, 기억 노드 D_HOLD에 유지된 전위의 저하를 극도로 낮은 레벨까지 저감할 수 있다. 그 결과, 전원 전압의 공급이 정지된 경우에도, 기억 노드 D_HOLD의 전위의 변동을 작게 할 수 있으므로, 기억된 데이터의 소실을 방지할 수 있는 불휘발성 기억 장치를 제공할 수 있다.
화학양론적 조성비보다 산소의 비율이 높은 영역을 포함하는 절연막은, 산화물 반도체층(716)에 접하는 절연막: 산화물 반도체층의 상부측(upper side)에 위치하는 절연막 및 산화물 반도체층의 하부측(lower side)에 위치하는 절연막 중 어느 한쪽에 적용될 수 있지만, 이러한 절연막을 산화물 반도체층(716)에 접하는 양쪽의 절연막에 적용하는 것이 바람직하다. 화학양론적 조성비보다 산소의 비율이 높은 영역을 각각 포함하는 절연막들을 산화물 반도체층(716)에 접하고 산화물 반도체층(716)의 상부측과 하부측에 위치하는 절연막들로서 사용하고, 그 절연막들 사이에 산화물 반도체층(716)을 제공하는 구성으로 함으로써, 상기 효과를 보다 높일 수 있다.
산화물 반도체층(716)의 상부측 및 하부측의 절연막은 동일한 구성 원소 또는 상이한 구성 원소를 포함할 수 있다. 예를 들어, 상부측 및 하부측의 절연막은 모두 조성이 Ga2OX(X=3+α, 0 <α <1)인 산화 갈륨으로 형성될 수 있다. 또는, 상부측 및 하부측의 절연막 중 한쪽은 조성이 Ga2OX(X=3+α, 0 <α <1)으로 형성될 수 있고, 다른 쪽은 조성이 Al2OX(X=3+α, 0 <α <1)인 산화 알루미늄으로 형성될 수 있다.
산화물 반도체층(716)에 접하는 절연막은 화학양론적 조성비보다 산소의 비율이 높은 영역을 포함하는 절연막의 적층에 의해 형성될 수 있다. 예를 들어, 산화물 반도체층(716)의 상부측의 절연막은 다음과 같이 형성될 수 있다: 조성이 Ga2OX(X=3+α, 0 <α <1)인 산화 갈륨이 형성되고, 조성이 GaXAl2 - XO3 +α(0 <X <2, 0 <α <1)인 산화 갈륨 알루미늄(산화 알루미늄 갈륨)이 그 위에 형성될 수 있다. 산화물 반도체층(716)의 하부측의 절연막은 화학양론적 조성비보다 산소의 비율이 높은 영역을 각각 포함하는 절연막들의 적층에 의해 형성될 수 있다는 점에 유의한다. 또는, 산화물 반도체층(716)의 상부측 및 하부측의 양쪽의 절연막은, 화학양론적 조성비보다 산소의 비율이 높은 영역을 각각 포함하는 절연막들의 적층에 의해 형성될 수 있다.
다음으로, 도 12의 (c)에 도시한 바와 같이, 게이트 절연막(721), 도전막(723), 및 게이트 전극(722)을 덮도록 절연막(724)을 형성한다. 절연막(724)은 PVD법, CVD법 등에 의해 형성할 수 있다. 절연막(724)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 또는 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 절연막(724)에는, 유전율이 낮은 재료 또는 유전율이 낮은 구조(예를 들어, 다공성의 구조)를 사용하는 것이 바람직하다는 점에 유의한다. 절연막(724)의 유전율을 낮게 할 때, 배선들 또는 전극들 사이에 발생하는 기생 용량을 저감시켜, 동작의 고속화를 도모할 수 있다. 본 실시 형태에서는 절연막(724)을 단층 구조를 갖지만, 본 발명의 일 실시 형태는 이 구조에 한정되지 않는다는 점에 유의한다. 절연막(724)은 2층 이상의 적층 구조를 가질 수 있다.
이어서, 게이트 절연막(721) 및 절연막(724)에 개구부(725)를 형성하여, 도전막(720)의 일부를 노출시킨다. 그 후, 절연막(724) 위에, 상기 개구부(725)를 통해 도전막(720)과 접하는 배선(726)을 형성한다.
PVD법 또는 CVD법에 의해 도전막을 형성한 다음 패터닝하여, 배선(726)을 형성한다. 도전막의 재료로서는, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소; 이들 원소 중 임의의 원소를 포함하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 하나를 포함하는 재료 또는 이들 원소 중 임의의 원소를 조합한 재료를 사용할 수 있다.
구체적으로는, 예를 들어, 절연막(724)의 개구부를 포함하는 영역에 PVD법에 의해 티타늄막을 얇게 (5nm 정도의 두께로) 형성한 후에, 개구부(725)에 매립되도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티타늄막은, 티타늄막의 피형성면에 형성된 산화막(예를 들어, 자연 산화막)을 환원하여, 하부 전극 등(여기서는, 도전막(720))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록(hillock)을 방지할 수 있다. 티타늄, 질화 티타늄 등의 배리어막을 형성한 후에 도금법에 의해 구리막을 형성할 수 있다.
절연막(724)에 형성되는 개구부(725)는 도전막(708)과 중첩하는 영역에 형성하는 것이 바람직하다. 이러한 영역에 개구부(725)를 형성함으로써, 콘택트 영역으로 인한 소자 면적의 증대를 억제할 수 있다.
여기서, 도전막(708)을 사용하지 않고 불순물 영역(704)과 도전막(720)의 접속 위치와 도전막(720)과 배선(726)의 접속 위치를 서로 중첩시키는 경우에 대해서 설명한다. 이 경우, 불순물 영역(704) 위에 형성된 절연막(712 및 713)에 개구부(하부의 개구부라고 칭함)를 형성하고, 하부의 개구부를 덮도록 도전막(720)을 형성한다. 그 후, 게이트 절연막(721) 및 절연막(724)에서 하부의 개구부와 중첩하는 영역에 개구부(상부의 개구부라고 칭함)를 형성하고, 배선(726)을 형성한다. 하부의 개구부와 중첩하는 영역에 상부의 개구부를 형성할 때, 하부의 개구부에 형성된 도전막(720)이 에칭에 의해 단선될 우려가 있다. 이 단선을 피하기 위해서, 하부의 개구부와 상부의 개구부가 서로 중첩하지 않도록 형성함으로써, 소자 면적이 증대한다는 문제가 일어난다.
본 실시 형태에서 설명한 바와 같이, 도전막(708)을 사용함으로써, 도전막(720)을 단선시키지 않고 상부의 개구부를 형성할 수 있다. 이에 의해, 하부의 개구부와 상부의 개구부를 서로 중첩하도록 형성할 수 있기 때문에, 개구부로 인한 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
이어서, 배선(726)을 덮도록 절연막(727)을 형성한다. 상술한 일련의 공정에 의해, 반도체 기억 장치를 제작할 수 있다.
상기 제작 방법에서는, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719 및 720)이 산화물 반도체층(716)의 형성 후에 형성된다는 점에 유의한다. 따라서, 도 12의 (b)에 도시한 바와 같이, 상기 제작 방법에 의해 얻어지는 제1 트랜지스터(111)에서, 도전막(719 및 720)은 산화물 반도체층(716) 위에 형성된다. 그러나, 제1 트랜지스터(111)에서, 소스 전극 및 드레인 전극으로서 기능하는 도전막은 산화물 반도체층(716) 아래, 즉, 산화물 반도체층(716)과 절연막들(712 및 713) 사이에 형성될 수 있다.
도 13은 소스 전극 및 드레인 전극으로서 기능하는 도전막(719 및 720)이 산화물 반도체층(716)과 절연막들(712 및 713) 사이에 제공되어 있을 때의 제1 트랜지스터(111)의 단면도를 도시한다. 도 13에 나타내는 제1 트랜지스터(111)는 절연막(713)을 형성한 후에 도전막(719 및 720)을 형성하고, 그 다음 산화물 반도체층(716)을 형성하는 방식으로 얻을 수 있다.
불휘발성의 반도체 기억 장치에 사용하는 트랜지스터로서 자기 터널 접합 소자(MTJ 소자)가 일반적으로 알려져 있다. MTJ 소자는 절연막의 위아래에 제공된 막의 스핀 방향이 평행하면 저저항 상태, 스핀 방향이 반평행이면 고저항 상태로 되어 데이터를 기억한다. 따라서, 본 실시 형태의 산화물 반도체를 포함하는 반도체 기억 장치는 MTJ 소자의 원리와 전혀 상이한 원리를 갖는다. 표 1은 MTJ 소자와 본 실시 형태에 따른 반도체 기억 장치 간의 비교를 나타낸다.
스핀트로닉스(MTJ 소자) OS/Si
내열성

 퀴리 온도 프로세스 온도 500℃
(신뢰성 150℃)
구동 방식 전류 구동 전압 구동
기입 원리
 자성체의 자화 방향을 변화 시킨다 FET의 온/오프
Si LSI

 바이폴라 LSI에 적합
(바이폴라 LSI는 고집적화에 부적합하기 때문에, MOS LSI가 고집적화에 양호하다. 단, W가 커진다.)		 MOS LSI에 적합
오버헤드

 큼
(주울 열이 크기 때문)		 2 내지 3 이상의 차수 만큼 MTJ 소자의 오버헤드보다 작음
(기생 용량의 충방전 때문에)
불휘발성
 스핀을 이용 오프 전류가 작은 것을 이용
판독수 무제한 무제한
3D 변환 어려움(기껏해야 2층) 쉬움(층수 제한 없음)
집적도(F2)

 4 내지 15F2 3D 변환에서 적층된 층수에 의존(상부 OS FET을 형성하는 프로세서에서 높은 내열성을 보장하는 것이 필요)
재료 자성을 갖는 희토류 원소 OS 재료

비트 당 비용		 높음 낮음
(OS 재료에 따라 다소 높을 수 있다)
자계 내성
 낮음 높음
MTJ 소자는 자성 재료를 포함하기 때문에 온도가 퀴리 온도 이상이면 자성이 상실되는 결점이 있다. 또한, MTJ 소자는 전류 구동이므로 실리콘 바이폴라 장치와 호환가능하다. 그러나, 실리콘 바이폴라 장치는 고집적화에 부적합하다. 또한, MTJ 소자는, MTJ 소자가 낮은 기입 전류를 필요하더라도, 메모리의 대용량화에 의해 소비 전력이 증대한다는 문제가 있다.
원리적으로, MTJ 소자는 자계 내성이 약하여, MTJ가 강 자계에 노출되면 스핀 방향이 변화하기 쉽다. 또한, MTJ 소자에 사용하는 자성체의 나노스케일화(nanoscaling)로 인한 자화 요동(magnetic fluctuation)을 제어할 필요가 있다.
또한, MTJ 소자용으로 희토류 원소가 사용되므로; 금속 오염에 민감한 실리콘 반도체를 형성하는 프로세스에 MTJ 소자를 형성하는 프로세스를 편입시키기 위해서는 상당한 주의를 필요로 한다. 또한, MTJ 소자는 비트 당의 재료 비용이 고가이다.
한편, 본 실시 형태의 산화물 반도체를 포함하는 반도체 기억 장치는 채널용의 반도체 재료가 금속 산화물인 것을 제외하고는 소자 구조 및 동작 원리가 실리콘 MOSFET와 마찬가지이다. 또한, 산화물 반도체를 포함하는 반도체 기억 장치는 자계의 영향을 받지 않고, 소프트 에러를 발생하지 않는다. 이것은 실리콘 집적 회로와 매우 호환성이 좋다는 것을 나타낸다.
본 실시 형태는 다른 실시 형태들 중 임의의 실시 형태와도 적절히 조합해서 구현하는 것이 가능하다.
100: 반도체 기억 장치, 101: 기억 회로, 102: 제2 용량 소자, 103: 전하 축적 회로, 104: 데이터 검출 회로, 105: 타이밍 제어 회로, 106: 인버터 회로, 111: 제1 트랜지스터, 112: 제2 트랜지스터, 113: 제1 용량 소자, 114: 제3 트랜지스터, 115: 제4 트랜지스터, 116: NAND 회로, 117: OR 회로, 150: 신호 처리부, 151: 연산 장치, 152: 연산 장치, 153: 반도체 기억 장치, 154: 반도체 기억 장치, 155: 반도체 기억 장치, 156: 제어 장치, 157: 전원 제어 회로, 201: 지연 회로부, 202: 버퍼 회로부, 203: 저항 소자, 204: 용량 소자, 205: ｎ채널형 트랜지스터, 206: p 채널형 트랜지스터, 401: 인버터 회로, 402: 반도체 기억 장치, 403: 반도체 기억 장치군, 404: 지연 고 전원 전위 생성 회로, 700: 기판, 701: 절연막, 702: 반도체막, 703: 게이트 절연막, 704: 불순물 영역, 705: 마스크, 706: 개구부, 707: 게이트 전극: 708: 도전막, 709: 불순물 영역, 710: 채널 형성 영역, 711: 불순물 영역, 712: 절연막, 713: 절연막, 716: 산화물 반도체층, 719: 도전막, 720: 도전막, 721: 게이트 절연막, 722: 게이트 전극, 723: 도전막, 724: 절연막, 725: 개구부, 726: 배선, 727: 절연막, 9900: 기판, 9901: ALU, 9902: ALU 컨트롤러, 9903: 명령어 디코더, 9904: 인터럽트 컨트롤러, 9905: 타이밍 컨트롤러, 9906: 레지스터, 9907: 레지스터 컨트롤러, 9908: Bus I/F, 9909: ROM, 9920: ROM I/F
본 출원은 2011년 5월 6일자 일본 특허청에 출원된 일본 특허 출원 제2011-103773호에 기초하며, 그 전체 내용은 본 명세서에 참조로서 원용된다.

Claims (17)

  1. 반도체 기억 장치로서,
    기억 회로로서,
    데이터 입력선에 전기적으로 접속된 제1 단자, 제2 단자, 클록 신호선에 전기적으로 접속된 게이트, 및 산화물 반도체를 포함하는 반도체층을 포함하는 제1 트랜지스터와,
    상기 제1 트랜지스터의 상기 제2 단자에 전기적으로 접속된 전극을 포함하는 제1 용량 소자와,
    상기 제1 트랜지스터의 상기 제2 단자 및 상기 제1 용량 소자의 상기 전극에 전기적으로 접속된 게이트를 포함하는 제2 트랜지스터
    를 포함하는, 상기 기억 회로;
    상기 기억 회로에 유지된 데이터를 판독하기 위한 전하를 축적하는 제2 용량 소자;
    전원 전위선에 전기적으로 접속되고, 상기 제2 용량 소자에의 전하의 축적을 제어하는 전하 축적 회로;
    상기 제2 용량 소자의 전극과 상기 제2 트랜지스터의 제1 단자 간의 도통 또는 비도통을 제어하는 데이터 검출 회로;
    상기 클록 신호선에 클록 신호가 공급되는 제1 기간에 상기 클록 신호의 토글 동작(toggling)에 따라서 상기 전하 축적 회로와 상기 데이터 검출 회로가 교대로 도통 상태로 되도록 하고, 상기 전하 축적 회로에 의해 행해지는 상기 제2 용량 소자에의 전하의 축적을 제어하기 위한 제1 신호로서, 상기 전원 전위선에 전원 전압이 공급된 직후의 제2 기간에 상기 전원 전압의 제2 신호와 상기 전원 전압의 상기 제2 신호를 지연시킨 제3 신호에 의해 생성되는 상기 제1 신호를 생성하는 타이밍 제어 회로; 및
    상기 제2 용량 소자의 상기 전극의 전위를 반전하여 얻어진 전위를 출력하는 인버터 회로
    를 포함하는, 반도체 기억 장치.
  2. 반도체 기억 장치로서,
    기억 회로로서,
    데이터 입력선에 전기적으로 접속된 제1 단자, 제2 단자, 클록 신호선에 전기적으로 접속된 게이트, 및 산화물 반도체를 포함하는 반도체층을 포함하는 제1 트랜지스터와,
    상기 제1 트랜지스터의 상기 제2 단자에 전기적으로 접속된 전극을 포함하는 제1 용량 소자와,
    상기 제1 트랜지스터의 상기 제2 단자 및 상기 제1 용량 소자의 상기 전극에 전기적으로 접속된 게이트를 포함하는 제2 트랜지스터
    를 포함하는, 상기 기억 회로;
    상기 기억 회로에 유지된 데이터를 판독하기 위한 전하를 축적하는 제2 용량 소자;
    전원 전위선에 전기적으로 접속된 제1 단자 및 상기 제2 용량 소자의 전극에 전기적으로 접속된 제2 단자를 포함하는 제3 트랜지스터를 포함하는 전하 축적 회로;
    상기 제2 용량 소자의 상기 전극에 전기적으로 접속된 제1 단자 및 상기 제2 트랜지스터의 제1 단자에 전기적으로 접속된 제2 단자를 포함하는 제4 트랜지스터를 포함하는 데이터 검출 회로;
    상기 클록 신호선에 클록 신호가 공급되는 제1 기간에 상기 클록 신호의 토글 동작에 따라서 상기 제3 트랜지스터와 상기 제4 트랜지스터가 교대로 도통 상태로 되도록 하고, 상기 제3 트랜지스터를 도통 상태로 하기 위한 제1 신호로서, 상기 전원 전위선에 전원 전압이 공급된 직후의 제2 기간에 상기 전원 전압의 제2 신호와 상기 전원 전압의 상기 제2 신호를 지연시킨 제3 신호에 의해 생성되는 상기 제1 신호를 생성하는 타이밍 제어 회로; 및
    상기 제2 용량 소자의 상기 전극의 전위를 반전하여 얻어진 전위를 출력하는 인버터 회로
    를 포함하는, 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제2 트랜지스터는 반도체층에 실리콘을 포함하는, 반도체 기억 장치.
  4. 제3항에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 적층된, 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서, 상기 데이터 검출 회로는 상기 제2 용량 소자에 축적된 상기 전하의 방출의 유무에 따라 상기 제2 용량 소자의 상기 전극의 전위를, 반전된 데이터를 갖는 반전 데이터 신호로 변환하는 회로이고, 상기 전하의 방출의 유무는 상기 제2 트랜지스터의 도통 상태에 의해 결정되는, 반도체 기억 장치.
  6. 제1항 또는 제2항에 있어서, 지연 회로 및 버퍼 회로를 포함하는 회로를 더 포함하고, 상기 회로는 상기 전원 전압의 상기 신호를 지연시키는, 반도체 기억 장치.
  7. 제1항 또는 제2항에 있어서, 상기 타이밍 제어 회로는 상기 전원 전압의 신호와 상기 전원 전압의 상기 신호를 지연시킨 신호가 입력되는 부정 논리곱 회로, 및 상기 부정 논리곱 회로의 출력 신호와 상기 클록 신호가 입력되는 논리합 회로를 포함하는, 반도체 기억 장치.
  8. 반도체 기억 장치로서,
    기억 회로로서,
    데이터 입력선에 전기적으로 접속된 제1 단자, 제2 단자, 클록 신호선에 전기적으로 접속된 게이트, 및 산화물 반도체를 포함하는 반도체층을 포함하는 제1 트랜지스터와,
    상기 제1 트랜지스터의 상기 제2 단자에 전기적으로 접속된 전극을 포함하는 제1 용량 소자와,
    상기 제1 트랜지스터의 상기 제2 단자에 전기적으로 접속된 게이트를 포함하는 제2 트랜지스터
    를 포함하는, 상기 기억 회로;
    제2 용량 소자;
    전원 전위선에 전기적으로 접속된 제1 단자 및 상기 제2 용량 소자의 전극에 전기적으로 접속된 제2 단자를 포함하는 제3 트랜지스터;
    상기 제2 용량 소자의 상기 전극에 전기적으로 접속된 제1 단자 및 상기 제2 트랜지스터의 제1 단자에 전기적으로 접속된 제2 단자를 포함하는 제4 트랜지스터;
    상기 제1 트랜지스터의 상기 게이트, 상기 제3 트랜지스터의 게이트, 상기 제4 트랜지스터의 게이트, 상기 전원 전위선, 및 지연 전원 전위선에 전기적으로 접속된 타이밍 제어 회로; 및
    상기 제2 용량 소자의 상기 전극에 전기적으로 접속된 인버터 회로
    를 포함하는, 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 클록 신호선은 클록 신호를 공급하고,
    상기 전원 전위선은 전원 전압을 공급하고,
    상기 지연 전원 전위선은 지연 전원 전위 신호를 공급하고,
    상기 타이밍 제어 회로는 상기 클록 신호, 상기 전원 전압, 및 상기 지연 전원 전위 신호에 따라 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 제어하는, 반도체 기억 장치.
  10. 제8항에 있어서, 상기 제2 트랜지스터는 반도체층에 실리콘을 포함하는, 반도체 기억 장치.
  11. 제9항에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 적층된, 반도체 기억 장치.
  12. 제8항에 있어서, 지연 회로 및 버퍼 회로를 포함하는 회로를 더 포함하고, 상기 회로는 상기 지연 전원 전위선에 전기적으로 접속되는, 반도체 기억 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
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