KR101711236B1 - 반도체 장치 - Google Patents

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다이스께 가와에
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

단극성 트랜지스터가 이용될 때에도 동작할 수 있는 논리 회로를 제공하는 것이 목적이다. 논리 회로는 소스 폴로워 회로 및 입력부가 소스 폴로워 회로의 출력부에 접속되고 모든 트랜지스터는 단극성 트랜지스터인 논리 회로를 포함한다. 소스 폴로워 회로에 접속된 저 전위를 공급하는 배선의 전위는 단극성 트랜지스터를 포함하는 논리 회로에 접속된 저 전위를 공급하는 배선의 전위보다 낮다. 이 방식으로, 단극성 공핍형 트랜지스터의 경우에도 동작할 수 있는 논리 회로가 제공될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 논리 회로에 관한 것이다. 본 발명은 또한 논리 회로를 구비한 반도체 장치, 특히, 표시 장치에 관한 것이다.
최근, 박막 트랜지스터와 박막 트랜지스터를 이용하는 반도체 장치에 대한 연구와 개발이 집중적으로 행해지고 있다.
박막 트랜지스터의 반도체 재료로서 실리콘이 가장 널리 이용되고 있다. 반도체 장치로서, 예를 들면, 표시 장치(액정 표시 장치, EL 표시 장치 등)를 들 수 있다.
표시 장치에 적용되는 박막 트랜지스터에서, 비정질 실리콘과 결정성 실리콘이 용도에 따라 사용되고 있다. 예를 들어, 비정질 실리콘은 대형의 표시 장치에 사용된다. 그러나, 보다 높은 전계 효과 이동도를 얻고 싶을 경우에는, 예를 들어, 액정 표시 장치를 배속 구동시키는 경우에, 비정질 실리콘은 이러한 요구를 충분히 만족시켜 주지 못한다.
그러므로, 결정성 실리콘의 일종인 저온 폴리실리콘이 액정 표시 장치에 이용될 때, 구동 회로가 글래스 기판 위에 형성될 수 있고, 표시 장치의 협소한 프레임화와 고정밀화를 도모할 수 있다. 다르게는, 결정성 실리콘의 일종인 고온 폴리실리콘이 이용될 때, 저온 폴리실리콘을 이용하는 경우에 비해 고정밀화를 도모할 수 있어서, 고온 폴리실리콘이 프로젝터의 화소 등에 적용된다.
그러나, 레이저 결정화 공정은 일반적으로 저온 폴리실리콘의 제조에 포함되므로, 저온 폴리실리콘은 대형의 기판에 적용될 수 없다. 고온 폴리실리콘의 제조에는 비싼 석영 기판이 이용되기 때문에, 대면적을 갖는 저렴한 글래스 기판 위에 충분히 높은 전계 효과 이동도를 갖는 박막 트랜지스터를 제조하는 기술이 아직 확립되어 있지 않다.
그러므로, 저렴한 글래스 기판 위에 충분히 높은 전계 효과 이동도를 갖는 박막 트랜지스터를 제조하는 한 기술로서, 미결정(microcrystalline) 실리콘을 이용하여 형성된 박막 트랜지스터가 개발되었다. 또한, 최근에는, 산화물 반도체를 이용하여 형성된 박막 트랜지스터가 개발되었다(예를 들어, 특허 문헌 1 및 특허 문헌 2). 산화물 반도체를 이용하면 박막 트랜지스터가 충분한 이동도를 얻게 되어, 높은 전계 효과 이동도를 갖는 박막 트랜지스터가 대면적을 갖는 저렴한 글래스 기판 위에 형성될 수 있다.
상기 반도체 재료를 이용하여 형성된 박막 트랜지스터들 중 어떤 것은 단극성 트랜지스터일 것이다. 다르게는, p형 도전성을 갖는 박막 트랜지스터와 n형 도전성을 갖는 박막 트랜지스터 둘 다가 형성될 수 있는 경우라도, p 채널 박막 트랜지스터와 n 채널 박막 트랜지스터는 별도로 형성되기 때문에, 제조 단계의 수가 현저하게 증가된다. 그러므로, 동일 기판 위에 형성될 박막 트랜지스터들은 하나의 도전형을 갖는 것이 바람직하다. 비교적 높은 캐리어 이동도를 갖는 N 채널 박막 트랜지스터가 특히 바람직하다.
일본 특허 공개 번호 제2007-123861호 일본 특허 공개 번호 제2007-096055호
그러나, 예를 들어, 상기 산화물 반도체를 이용하여 형성된 단극성 박막 트랜지스터에서는 공핍형(노멀리 온)으로 되는 경우가 많아 구동 회로에서 적절하게 동작하는 논리 회로를 제공하기가 어렵다.
본 발명의 한 실시예에 따르면, 단극성 공핍형 트랜지스터가 이용되는 경우에도 문제 없이 동작할 수 있는 보다 간단한 구조를 갖는 회로를 제공하는 것이 목적이다.
본 발명의 한 실시예에 따르면, 대면적을 갖는 저렴한 글래스 기판 위에 문제 없이 동작할 수 있는 회로(예를 들어, 구동 회로)를 구비한 표시 장치를 제공하는 것이 목적이다.
또한, 본 발명의 한 실시예에 따르면, 전력 소비를 줄이는 것이 목적이다.
본 발명의 한 실시예는, 소스 폴로워 회로, 및 입력부가 소스 폴로워 회로의 출력부에 접속되고 모든 트랜지스터가 단극성 트랜지스터인 논리 회로를 포함하는 논리 회로이다. 소스 폴로워 회로에 접속된 저 전위를 공급하는 배선의 전위는 논리 회로에 접속된 저 전위를 공급하는 배선의 전위보다 낮다.
본 발명의 한 실시예는, 복수의 소스 폴로워 회로, 및 입력부가 소스 폴로워 회로의 출력부에 접속되고 모든 트랜지스터가 단극성 트랜지스터인 인버터 회로를 포함하는 논리 회로이다. 소스 폴로워 회로에 접속된 저 전위를 공급하는 배선의 전위는 인버터 회로에 접속된 저 전위를 공급하는 배선의 전위보다 낮다.
본 발명의 한 실시예는, 복수의 소스 폴로워 회로, 및 입력부가 복수의 소스 폴로워 회로의 각각의 출력부에 접속되고 모든 트랜지스터가 단극성인 NOR 회로를 포함하는 논리 회로이다. 복수의 소스 폴로워 회로에 접속된 저 전위를 공급하는 배선의 전위는 NOR 회로에 접속된 저 전위를 공급하는 배선의 전위보다 낮다.
본 발명의 한 실시예는, 복수의 소스 폴로워 회로, 및 입력부가 복수의 소스 폴로워 회로의 각각의 출력부에 접속되고 모든 트랜지스터가 단극성인 NAND 회로를 포함하는 논리 회로이다. 복수의 소스 폴로워 회로에 접속된 저 전위를 공급하는 배선의 전위는 NAND 회로에 접속된 저 전위를 공급하는 배선의 전위보다 낮다.
본 발명의 한 실시예는 입력 단자, 출력 단자, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 및 제4 트랜지스터를 포함하는 논리 회로이다. 제1 트랜지스터의 소스 및 드레인 중 하나는 고 전위 배선에 접속되고 제1 트랜지스터의 게이트는 입력 단자에 접속된다. 제2 트랜지스터의 소스 및 드레인 중 하나는 제1 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되고, 제2 트랜지스터의 소스 및 드레인 중 다른 하나는 제1 저 전위 배선에 접속되고, 정전위가 제2 트랜지스터의 게이트에 공급된다. 제3 트랜지스터의 소스 및 드레인 중 하나는 고 전위 배선에 접속되고 정전위가 제3 트랜지스터의 게이트에 공급된다. 제4 트랜지스터의 소스 및 드레인 중 하나는 제3 트랜지스터의 소스 및 드레인 중 다른 하나에 접속되고, 제4 트랜지스터의 소스 및 드레인 중 다른 하나는 제2 저 전위 배선에 접속되고, 제4 트랜지스터의 게이트는 제1 트랜지스터와 제2 트랜지스터 사이에 접속된다. 출력 단자는 제3 트랜지스터와 제4 트랜지스터 사이에 접속된다. 제1 저 전위 배선의 전위는 제2 저 전위 배선의 전위보다 낮다. 인버터 회로 대신에, NOR 회로 또는 NAND 회로가 사용될 수 있다는 점에 유의한다.
상기 구조를 갖는 본 발명의 한 실시예에서, 모든 단극성 트랜지스터는 양호하게는 산화물 반도체를 이용하여 형성되는 것이 바람직하지만, 산화물 반도체로 한정되지 않고, 예를 들어, 비정질 실리콘 및 결정성 실리콘이 사용될 수 있다.
상기 구조를 갖는 본 발명의 한 실시예인 논리 회로는 표시 장치의 구동 회로부에 적용될 수 있다.
상기 구조를 갖는 본 발명의 한 실시예인 표시 장치의 한 바람직한 실시예는 액정 표시 장치 또는 전자 페이퍼이다.
트랜지스터는 게이트 단자, 드레인 단자, 및 소스 단자의 적어도 3개의 단자를 갖는 소자이고, 드레인 영역과 소스 영역 사이에 채널 형성 영역을 갖는다는 점에 유의한다. 트랜지스터에서, 소스 단자의 전위에 대한 게이트 단자의 전위는 소정의 전위로 설정되어, 채널 형성 영역을 통해 드레인 영역과 소스 영역 사이에 전류가 흐를 수 있다. 본 명세서에서는, 고 전위 Vdd를 공급하는 배선에 접속된 단자를 드레인이라고 하고, 저 전위 Vss1 또는 저 전위 Vss2를 공급하는 배선에 접속된 단자를 소스라고 한다.
고 전위 Vdd는 기준 전위보다 높은 전위를 갖는 신호이고, 저 전위 Vss1 및 저 전위 Vss2는 기준 전위보다 낮거나 동일한 전위를 갖는 신호라는 점에 유의한다. 회로의 동작 설명에서, 고 전위 Vdd는 회로에서 최고 전위이고, 저 전위 Vss1 또는 저 전위 Vss2는 회로에서 최저 전위이다. 회로를 포함하는 반도체 장치에서, 고 전위 Vdd는 반드시 최고 전위일 필요는 없고, 저 전위 Vss1 또는 저 전위 Vss2는 반드시 최저 전위일 필요는 없다는 점에 유의한다.
반도체 장치는 적어도 하나의 트랜지스터를 포함하는 장치를 말한다는 점에 유의한다.
박막 트랜지스터의 구조는 특별히 다르게 언급하지 않는 한 특정한 구조로 한정되지 않는다는 점에 유의한다. 예를 들어, 보텀 게이트형 박막 트랜지스터 또는 톱 게이트형 박막 트랜지스터가 이용될 수 있다. 다르게는, 코플래너형(coplanar) 박막 트랜지스터 또는 스태거형 박막 트랜지스터가 이용될 수 있다.
다르게는, 2개 이상의 게이트 전극을 갖는 멀티 게이트 구조가 이용될 수 있다. 여기서, 게이트 전극은 반도체층을 개재하도록 반도체층의 위와 아래에 배치될 수 있거나, 예를 들어, 반도체층을 개재하지 않고서 동일층 위에 배치될 수 있다.
"A와 B가 접속된다"라는 것은 (1) A와 B가 전기적으로 접속된 경우, (2) A와 B가 기능적으로 접속된 경우, 및 (3) A와 B가 직접 접속된 경우가 포함되는 것으로 명시적으로 설명된다는 점에 유의한다. 여기서, A 및 B 각각은 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층에 대응한다. 그러므로, 본 발명의 한 실시예에서, 접속 관계는 도면에 도시되거나 여기서 설명된 것으로 한정되지 않고, 다른 접속 관계가 이용될 수 있다. 따라서, 본 발명의 한 실시예에서, 접속 관계는 도면에 도시된 것으로 한정되지 않고 취지를 벗어나지 않고서 범위 내에서 적절히 변경될 수 있다.
게이트 길이 L은 트랜지스터의 게이트와 반도체층이 서로 중첩하는 영역에서 소스와 드레인 사이의 길이라는 점에 유의한다.
주사선은 게이트에 접속된 배선(게이트선)이고, 신호선은 소스에 접속된 배선(소스 배선)이라는 점에 유의한다. 주사선은 게이트 전극과 동일한 층을 이용하여 형성되고, 신호선은 소스 전극 및 드레인 전극과 동일한 층을 이용하여 형성될 수 있다.
본 발명의 한 실시예에 따르면, 단극성 공핍형 박막 트랜지스터가 사용될 때에도 문제없이 동작할 수 있는 회로가 간단한 구조를 이용하여 형성될 수 있다. 또한, 회로에 제공된 박막 트랜지스터의 특성(예를 들어, 임계 전압)은 반드시 서로 다를 필요는 없다.
또한, 본 발명의 한 실시예에 따르면, 문제없이 동작할 수 있는 회로(예를 들어, 구동 회로)가 대면적을 갖는 저렴한 글래스 기판 위에 제공되는 표시 장치가 제공될 수 있다.
또한, 본 발명의 한 실시예에 따르면, 전력 소비가 또한 감소될 수 있다.
도 1a 및 도 1b는 본 발명의 한 실시예인 회로를 도시한 도면.
도 2는 도 1a 및 도 1b에 도시된 회로의 동작예를 도시한 그래프.
도 3은 본 발명의 한 실시예인 회로를 도시한 도면.
도 4는 본 발명의 한 실시예인 회로를 도시한 도면.
도 5는 본 발명의 한 실시예인 회로를 도시한 도면.
도 6은 본 발명의 한 실시예인 회로를 도시한 도면.
도 7은 도 1a 및 도 1b에 도시된 회로가 적용되는 소자 구조의 한 실시예를 도시한 상면도.
도 8a, 도 8b, 도 8ca 및 도 8cb는 도 7에 도시된 상면도의 소정 부분의 단면도.
도 9a 및 도 9b는 본 발명의 한 실시예인 표시 장치의 예를 각각 도시한 도면.
도 10a 내지 도 10c는 본 발명의 한 실시예인 표시 장치의 예를 각각 도시한 도면.
도 11a 내지 11c는 본 발명의 한 실시예인 표시 장치를 각각 구비한 전자 장치의 예를 도시한 도면.
도 12는 예 1을 도시한 그래프.
도 13은 예 1을 도시한 그래프.
도 14는 예 1을 도시한 그래프.
도 15는 예 1을 도시한 그래프.
이후, 본 발명의 실시예들 및 예를 도면을 참조하여 설명한다. 그러나, 본 발명은 다음의 설명에 한정되지 않는다. 당업자라면 본 발명의 범위 및 취지를 벗어나지 않고 다양한 방식으로 모드 및 상세가 변경될 수 있다는 것을 알 수 있다. 그러므로, 이러한 변경 및 수정이 본 발명의 범위를 벗어나지 않는다면, 그 범위에 포함되는 것으로 해석되어야 한다. 도면을 참조하여 본 발명을 설명하는 데 있어서, 동일한 소자를 표시하는 참조 번호는 다른 도면에서도 사용된다.
실시예들의 도면 등에 도시된 각 구조의 크기, 층의 두께, 및 영역은 어떤 경우에는 명료화를 위해 과장되어 있다는 점에 유의한다. 그러므로, 본 발명의 실시예들은 이러한 스케일로 한정되지 않는다.
본 명세서에서 "제1", "제2", 및 "제3"과 같은 서수는 소자를 식별하기 위해 사용되는 것으로, 그 용어는 소자들을 수치적으로 한정하는 것은 아니라는 점에 유의한다.
(실시예 1)
본 실시예에서, 본 발명의 한 실시예인 회로에 대해 설명한다.
도 1a에, 본 발명의 한 실시예인 인버터 회로(100)(NOT 회로라고도 함)가 도시된다. 도 1a에 도시된 바와 같이, 인버터 회로(100)는 입력 단자(전위 Vin)에 접속된 소스 폴로워 회로(102) 및 출력 단자(전위 Vout)에 접속된 인버터 회로(104)를 포함한다. 소스 폴로워 회로(102) 및 인버터 회로(104)는 서로 접속된다.
도 1b에, 도 1a에 도시된 인버터 회로(100)의 특정 회로 구성이 도시된다.
도 1b에서, 소스 폴로워 회로(102)는 트랜지스터(106) 및 트랜지스터(108)를 갖는다. 트랜지스터(106)의 게이트는 입력 단자(전위 Vin)에 접속되고, 고 전위 Vdd는 트랜지스터(106)의 드레인에 공급되고, 트랜지스터(106)의 소스는 트랜지스터(108)의 드레인에 접속된다. 바이어스 전위 Vbias2는 트랜지스터(108)의 게이트에 공급되고, 트랜지스터(108)의 드레인은 트랜지스터(106)의 소스에 접속되고, 저 전위 Vss2는 트랜지스터(108)의 소스에 공급된다. 트랜지스터(106)의 소스 및 트랜지스터(108)의 드레인으로부터 출력된 신호는 노드(114)를 통해 인버터 회로(104)에 입력된다는 점에 유의한다.
노드(114)의 전위는 다음 설명에서 Vbuf라고 한다는 점에 유의한다. 즉, 다음 설명에서, Vbuf는 소스 폴로워 회로(102)의 출력 신호의 전위를 나타낸다.
마찬가지로, 도 1b에서, 인버터 회로(104)는 트랜지스터(110) 및 트랜지스터(112)를 갖는다. 바이어스 전위 Vbias1은 트랜지스터(110)의 게이트에 공급되고, 고 전위 Vdd는 트랜지스터(110)의 드레인에 공급되고, 트랜지스터(110)의 소스는 트랜지스터(112)의 드레인에 접속된다. 소스 폴로워 회로(102)로부터 출력된 신호는 노드(114)를 통해 트랜지스터(112)의 게이트에 입력되고, 트랜지스터(112)의 드레인은 트랜지스터(110)의 소스에 접속되고, 저 전위 Vss1은 트랜지스터(112)의 소스에 공급된다.
여기서, 트랜지스터(106), 트랜지스터(108), 트랜지스터(110), 및 트랜지스터(112) 모두는 n 채널 공핍형 트랜지스터이다. 그러나, 본 발명의 한 실시예는 이에 한정되지 않고, 이들 트랜지스터 모두는 p 채널 공핍형 트랜지스터일 수 있다.
트랜지스터 모두가 p 채널 공핍형 트랜지스터인 경우, 트랜지스터 모두가 n 채널 공핍형 트랜지스터인 경우의 회로 구성에서 고 전위가 공급되는 측과 저 전위가 공급되는 측이 서로 교환될 수 있다는 점에 유의한다.
본 실시예에서, 트랜지스터 모두는 특별히 다르게 언급하지 않는 한 공핍형 트랜지스터로 설명되지만, 본 발명의 실시예는 이에 한정되지 않고 증진형(enhancement) 트랜지스터가 이용될 수 있다.
도 1a 및 1b에 도시된 인버터 회로(100)는 입력 신호가 소스 폴로워 회로(102)를 통해 입력된다는 점에서 종래의 인버터 회로와 다르다. 한가지 특성은 소스 폴로워 회로(102)의 저 전위 Vss2는 인버터 회로(104)의 저 전위 Vss1과 다르고 저 전위 Vss2는 저 전위 Vss1보다 작다는 것이다.
트랜지스터 모두가 p 채널 공핍형 트랜지스터인 경우, 고 전위측의 소스 폴로워 회로(102)의 전위는 고 전위측의 인버터 회로(104)의 전위와 다를 수 있고, 저 전위측의 전위는 공통 전위일 수 있다는 점에 유의한다.
여기서, 도 1b에 도시된 인버터 회로(100)의 상세한 동작에 대해 설명한다. 여기서, 트랜지스터(106), 트랜지스터(108), 트랜지스터(110), 및 트랜지스터(112)의 임계 전압 Vth가 설명을 간단히 하기 위해 서로 동일한 경우를 설명한다는 점에 유의한다. 그러나, 본 발명의 한 실시예는 이에 한정되지 않고, 트랜지스터(106), 트랜지스터(108), 트랜지스터(110), 및 트랜지스터(112)의 임계 전압 Vth는 서로 다를 수 있다.
먼저, Vin이 충분히 낮고 Vgs=Vin-Vss2<Vth가 트랜지스터(106)에서 만족되는 경우(도 2에서 제1 범위로 나타내는 범위)에 대해 설명한다. 트랜지스터(108)에서, Vbias2는 Vgs=Vbias2-Vss2>Vth를 만족하도록 설정된다는 점에 유의한다. 이때, 트랜지스터(106)는 오프되고 트랜지스터(108)는 온되어, Vbuf=Vss2가 만족된다. 다음에, 트랜지스터(112)의 게이트 전위는 Vss2로 되어, Vgs=Vss2-Vss1이 트랜지스터(112)에서 만족된다. 여기서, 트랜지스터(112)는 오프되어야 하기 때문에, Vss2-Vss1<Vth가 설정된다.
다음에, Vin-Vss2>Vth가 만족되는 경우(도 2에서 제2 범위로 나타내는 범위)에, 트랜지스터(106)는 온되고 Vbuf>Vss2가 만족된다.
다음에, Vbuf>Vbias2-Vth가 만족되는 경우에(도 2에서 제3 범위로 나타내는 범위)에, 트랜지스터(108)는 포화 영역에서 동작하고 Vin-Vbuf는 일정한 것으로 설정된다. 이것은 Vin을 도시한 직선이 Vbuf를 도시한 직선과 평행한 도 2에 도시되어 있다.
마지막으로, Vin이 충분히 높고 Vbuf>Vss1+Vth가 만족되는 경우(도 2에서 제4 범위로 나타내는 범위)에 대해 설명한다. 이때, Vgs(=Vbuf-Vss1)>Vth가 트랜지스터(112)에서 만족되므로, 트랜지스터(112)는 온된다.
여기서, 인버터 회로(104)에 제공된 트랜지스터(112)가 온되는 영역에서 적어도, Vin-Vbuf는 일정한 것으로 설정된다. 따라서, 도 2에서 분명한 바와 같이, Vbias2-Vth<Vss1+Vth가 만족된다. Vbias2-Vss2>Vth는 소스 폴로워 회로(102)의 트랜지스터(108)를 온으로 하기 위해 만족될 수 있다. 그러므로, Vss2+Vth<Vbias2<Vss1+2Vth가 만족되어야 한다.
이때, 소스 폴로워 회로(102)의 트랜지스터(108)가 온될 때, Vin-Vbuf=Vth+k(Vbias2-Vss2-Vth)가 만족된다. 여기서, k는 트랜지스터의 크기 등에 의해 결정되는 계수이다. 간단화를 위해 k가 1일 때, Vin-Vbuf=Vbias2-Vss2가 만족된다. 따라서, Vin-Vbuf는 Vbias2 및 Vss2 중 하나 또는 양자를 제어함으로써 제어될 수 있다. Vbias2는 Vss2+Vth<Vbias2<Vss1+2Vth가 만족되어야 하기 때문에 조정하기가 곤란하므로, Vss2가 조정될 수 있다.
임계값의 변화를 보상하기 위한 방법에 대해 설명한다. 예를 들어, 임계값이 음 전위측으로 시프트할 때, Vin-Vbuf는 그 시프트의 양만큼 증가될 수 있으므로, Vbias2 및 Vss2 중 하나 또는 양자가 -△Vth=△(Vbias2-Vss2)=△Vbias2-△Vss2를 만족하도록 제어될 수 있다.
상술한 바와 같이, 인버터 회로(100)가 동작될 수 있다. 즉, 고 전위 신호가 입력 단자(전위 Vin)로부터 입력될 때, 저 전위 신호가 출력 단자(전위 Vout)로부터 출력되는 회로가 얻어질 수 있다.
본 발명의 한 실시예인 인버터 회로는 도 1a 및 도 1b에 도시된 구조로 한정되지 않고, 다른 회로 구성이 적절히 이용될 수 있다는 점에 유의한다.
본 발명의 한 실시예인 회로는 인버터 회로(NOT 회로)로 한정되지 않고, 예를 들어 NAND 회로 또는 NOR 회로가 이용될 수 있다는 점에 유의한다.
본 발명의 한 실시예인, 2개의 입력 단자를 갖는 NAND 회로가 도 3에 도시된다. 도 3에 도시된 NAND 회로는 제1 입력 단자(전위 Vin1)에 접속된 제1 소스 폴로워 회로(102A), 제2 입력 단자(전위 Vin2)에 접속된 제2 소스 폴로워 회로(102B), 및 출력 단자에 접속된 NAND 회로(120)를 포함한다. 제1 소스 폴로워 회로(102A) 및 제2 소스 폴로워 회로(102B)는 NAND 회로(120)에 접속되어 신호들이 제1 소스 폴로워 회로(102A) 및 제2 소스 폴로워 회로(102B)로부터 NAND 회로(120)로 출력된다. 제1 소스 폴로워 회로(102A) 및 제2 소스 폴로워 회로(102B)는 각각 도 1a 및 도 1b에 도시된 소스 폴로워 회로(102)의 구조와 마찬가지의 구조를 갖는다는 점에 유의한다.
도 3에, NAND 회로(120)의 특정 회로 구성의 예가 도시된다. NAND 회로(120)는 트랜지스터(122), 트랜지스터(124), 및 트랜지스터(126)를 갖는다. 바이어스 전위 Vbias1은 트랜지스터(122)의 게이트에 공급되고, 고 전위 Vdd는 트랜지스터(122)의 드레인에 공급되고, 트랜지스터(122)의 소스는 트랜지스터(124)의 드레인에 접속된다. 제1 소스 폴로워 회로(102A)로부터 출력된 신호는 트랜지스터(124)의 게이트에 입력되고, 트랜지스터(124)의 드레인은 트랜지스터(122)의 소스에 접속되고, 트랜지스터(124)의 소스는 트랜지스터(126)의 드레인에 접속된다. 제2 소스 폴로워 회로(102B)로부터 출력된 신호는 트랜지스터(126)의 게이트에 입력되고, 트랜지스터(126)의 드레인은 트랜지스터(124)의 소스에 접속되고, 저 전위 Vss1은 트랜지스터(126)의 소스에 공급된다. 즉, 트랜지스터(122), 트랜지스터(124), 및 트랜지스터(126)는 직렬로 접속된다.
트랜지스터(122)의 소스 및 트랜지스터(124)의 드레인은 출력 단자(전위 Vout)에 접속된다는 점에 유의한다.
도 3에 도시된 NAND 회로는 표 1에 표시한 바와 같이 동작될 수 있다. 즉, 고 전위(H)가 제1 입력 단자(전위 Vin1) 및 제2 입력 단자(전위 Vin2) 양자로부터 입력될 때만 저 전위 신호(L)가 출력 단자(전위 Vout)로부터 출력되는 회로가 얻어질 수 있다.
제1 입력 단자 (Vin1) 제2 입력 단자 (Vin2) 출력 단자 (Vout)
H H L
H L H
L H H
L L H
본 발명의 한 실시예인, 2개의 입력 단자를 갖는 NOR 회로가 도 4에 도시된다. 도 4에 도시된 NOR 회로는 제1 입력 단자(전위 Vin1)에 접속된 제1 소스 폴로워 회로(102A), 제2 입력 단자(전위 Vin2)에 접속된 제2 소스 폴로워 회로(102B), 및 출력 단자에 접속된 NOR 회로(130)를 갖는다. 제1 소스 폴로워 회로(102A) 및 제2 소스 폴로워 회로(102B)는 NOR 회로(130)에 접속되어 신호들이 제1 소스 폴로워 회로(102A) 및 제2 소스 폴로워 회로(102B)로부터 NOR 회로(130)로 출력된다. 도 3과 마찬가지 방식으로, 제1 소스 폴로워 회로(102A) 및 제2 소스 폴로워 회로(102B)는 각각 도 1a 및 도 1b에 도시된 소스 폴로워 회로(102)의 구조와 마찬가지의 구조를 갖는다.
도 4에, NOR 회로(130)의 특정 회로 구성의 예가 도시된다. NOR 회로(130)는 트랜지스터(132), 트랜지스터(134), 및 트랜지스터(136)를 갖는다. 바이어스 전위 Vbias1은 트랜지스터(132)의 게이트에 공급되고, 고 전위 Vdd는 트랜지스터(132)의 드레인에 공급되고, 트랜지스터(132)의 소스는 트랜지스터(134)의 드레인 및 트랜지스터(136)의 드레인에 접속된다. 제1 소스 폴로워 회로(102A)로부터 출력된 신호는 트랜지스터(134)의 게이트에 입력되고, 트랜지스터(134)의 드레인은 트랜지스터(132)의 소스에 접속되고, 저 전위 Vss1은 트랜지스터(134)의 소스에 공급된다. 제2 소스 폴로워 회로(102B)로부터 출력된 신호는 트랜지스터(136)의 게이트에 입력되고, 트랜지스터(136)의 드레인은 트랜지스터(132)의 소스에 접속되고, 저 전위 Vss1은 트랜지스터(136)의 소스에 공급된다. 즉, 트랜지스터(134) 및 트랜지스터(136)는 병렬로 접속되고, 이러한 트랜지스터들과 트랜지스터(132)는 직렬로 접속된다.
트랜지스터(132)의 소스, 트랜지스터(134)의 드레인, 및 트랜지스터(136)의 드레인은 출력 단자(전위 Vout)에 접속된다는 점에 유의한다.
도 4에 도시된 NAND 회로는 표 2에 표시한 바와 같이 동작될 수 있다. 즉, 저 전위 신호(L)가 제1 입력 단자(전위 Vin1) 및 제2 입력 단자(전위 Vin2) 양자로부터 입력될 때만 고 전위 신호(H)가 출력 단자(전위 Vout)로부터 출력되는 회로가 얻어질 수 있다.
제1 입력 단자 (Vin1) 제2 입력 단자 (Vin2) 출력 단자 (Vout)
H H L
H L L
L H L
L L H
본 발명의 한 실시예인, 3개의 입력 단자를 갖는 NAND 회로는 도 5에 도시된다. 도 5에 도시된 NAND 회로는 제1 입력 단자(전위 Vin1)에 접속된 제1 소스 폴로워 회로(102A), 제2 입력 단자(전위 Vin2)에 접속된 제2 소스 폴로워 회로(102B), 제3 입력 단자(전위 Vin3)에 접속된 제3 소스 폴로워 회로(102C), 및 출력 단자에 접속된 NAND 회로(140)를 갖는다. 제1 소스 폴로워 회로(102A), 제2 소스 폴로워 회로(102B), 및 제3 소스 폴로워 회로(102C)는 NAND 회로(140)에 접속되어 신호들이 제1 소스 폴로워 회로(102A), 제2 소스 폴로워 회로(102B), 및 제3 소스 폴로워 회로(102C)로부터 NAND 회로(140)에 출력된다. 제1 소스 폴로워 회로(102A), 제2 소스 폴로워 회로(102B), 및 제3 소스 폴로워 회로(102C)는 각각 도 1a 및 도 1b에 도시된 소스 폴로워 회로(102)의 것과 마찬가지의 구조를 가질 수 있다는 점에 유의한다.
도 5에서, NAND 회로(140)의 특정 회로 구성의 예가 도시된다. NAND회로(140)는 트랜지스터(142), 트랜지스터(144), 트랜지스터(146), 및 트랜지스터(148)를 갖는다. 바이어스 전위 Vbias1은 트랜지스터(142)의 게이트에 공급되고, 고 전위 Vdd는 트랜지스터(142)의 드레인에 공급되고, 트랜지스터(142)의 소스는 트랜지스터(144)의 드레인에 접속된다. 제2 소스 폴로워 회로(102A)로부터 출력된 신호는 트랜지스터(144)의 게이트에 입력되고, 트랜지스터(144)의 드레인은 트랜지스터(142)의 소스에 접속되고, 트랜지스터(144)의 소스는 트랜지스터(146)의 드레인에 접속된다. 제2 소스 폴로워 회로(102B)로부터 출력된 신호는 트랜지스터(146)의 게이트에 입력되고, 트랜지스터(146)의 드레인은 트랜지스터(144)의 소스에 접속되고, 트랜지스터(146)의 소스는 트랜지스터(148)의 드레인에 접속된다. 제3 소스 폴로워 회로(102C)로부터 출력된 신호는 트랜지스터(148)의 게이트에 입력되고, 트랜지스터(148)의 드레인은 트랜지스터(146)의 소스에 접속되고, 저 전위 Vss1은 트랜지스터(148)의 소스에 공급된다. 즉, 트랜지스터(142), 트랜지스터(144), 트랜지스터(146), 및 트랜지스터(148)는 직렬로 접속된다.
트랜지스터(142)의 소스 및 트랜지스터(144)의 드레인은 출력 단자(전위 Vout)에 접속된다는 점에 유의한다.
도 5에 도시된 NAND 회로는 표 3에 도시한 바와 같이 동작될 수 있다. 즉, 고 전위 신호(H)가 제1 입력 단자(전위 Vin1), 제2 입력 단자(전위 Vin2), 및 제3 입력 단자(전위 Vin3)의 모두로부터 입력될 때에만 저 전위 신호(L)가 출력 단자(전위 Vout)로부터 출력되는 회로가 얻어질 수 있다.
제1 입력 단자
(Vin1)		 제2 입력 단자
(Vin2)		 제3 입력 단자
(Vin3)		 출력 단자
(Vout)
H H H L
L H H H
H L H H
H H L H
H L L H
L H L H
L L H H
L L L H
본 발명의 한 실시예인, 3개의 입력 단자를 갖는 NOR 회로는 도 6에 도시된다. 도 6에 도시된 NOR 회로는 제1 입력 단자(전위 Vin1)에 접속된 제1 소스 폴로워 회로(102A), 제2 입력 단자(전위 Vin2)에 접속된 제2 소스 폴로워 회로(102B), 제3 입력 단자(전위 Vin3)에 접속된 제3 소스 폴로워 회로(102C), 및 출력 단자에 접속된 NOR 회로(150)를 갖는다. 제1 소스 폴로워 회로(102A), 제2 소스 폴로워 회로(102B), 및 제3 소스 폴로워 회로(102C)는 NOR 회로(150)에 접속되어 신호들이 제1 소스 폴로워 회로(102A), 제2 소스 폴로워 회로(102B), 제3 소스 폴로워 회로(102C)로부터 NOR 회로(150)로 출력된다. 제1 소스 폴로워 회로(102A), 제2 소스 폴로워 회로(102B), 및 제3 소스 폴로워 회로(102C)는 각각 도 1a 및 도 1b에 도시된 소스 폴로워 회로(102)의 구조와 마찬가지의 구조를 가질 수 있다는 점에 유의한다.
도 6에, NOR 회로(150)의 특정 회로 구성의 예가 도시된다. NOR 회로(150)는 트랜지스터(152), 트랜지스터(154), 트랜지스터(156), 및 트랜지스터(158)를 갖는다. 바이어스 전위 Vbias1은 트랜지스터(152)의 게이트에 공급되고, 고 전위 Vdd는 트랜지스터(152)의 드레인에 공급되고, 트랜지스터(152)의 소스는 트랜지스터(154)의 드레인, 트랜지스터(156)의 드레인, 및 트랜지스터(158)의 드레인에 접속된다. 제1 소스 폴로워 회로(102A)로부터 출력된 신호는 트랜지스터(154)의 게이트에 입력되고, 트랜지스터(154)의 드레인은 트랜지스터(152)의 소스에 접속되고, 저 전위 Vss1이 트랜지스터(154)의 소스에 공급된다. 제2 소스 폴로워 회로(102B)로부터 출력된 신호는 트랜지스터(156)의 게이트에 입력되고, 트랜지스터(156)의 드레인은 트랜지스터(152)의 소스에 접속되고, 저 전위 Vss1이 트랜지스터(156)의 소스에 공급된다. 제3 소스 폴로워 회로(102C)로부터 출력된 신호는 트랜지스터(158)의 게이트에 입력되고, 트랜지스터(158)의 드레인은 트랜지스터(152)의 소스에 접속되고, 저 전위 Vss1이 트랜지스터(158)의 소스에 공급된다. 즉, 트랜지스터(154), 트랜지스터(156), 및 트랜지스터(158)는 병렬로 접속되고, 이러한 트랜지스터들과 트랜지스터(152)는 직렬로 접속된다.
트랜지스터(152)의 소스, 트랜지스터(154)의 드레인, 트랜지스터(156)의 드레인, 및 트랜지스터(158)의 드레인은 출력 단자(전위 Vout)에 접속된다.
도 6에 도시된 NAND 회로는 표 4에 표시한 바와 같이 동작될 수 있다. 즉, 저 전위 신호(L)가 제1 입력 단자(전위 Vin1), 제2 입력 단자(전위 Vin2), 및 제3 입력 단자(전위 Vin3)의 모두로부터 입력될 때에만 고 전위 신호(H)가 출력 단자(전위 Vout)로부터 출력되는 회로가 얻어질 수 있다.
제1 입력 단자
(Vin1)		 제2 입력 단자
(Vin2)		 제3 입력 단자
(Vin3)		 출력 단자
(Vout)
H H H L
L H H L
H L H L
H H L L
H L L L
L H L L
L L H L
L L L H
도 3, 도 4, 도 5, 및 도 6을 참조하여 설명한 바와 같이, 본 발명의 한 실시예인 회로는 인버터 회로로 한정되지 않고, NAND 회로 또는 NOR 회로일 수 있다. 또한, 회로 구성은 도면에 도시된 구조로 한정되지 않고 마찬가지 방식으로 동작하는 다양한 회로에 적용될 수 있다.
본 발명의 한 실시예의 상기 구조에서, 트랜지스터는 특정 구조로 한정되지 않는다는 점에 유의한다. 예를 들어, 박막 트랜지스터, 전계 효과 트랜지스터 등이 있지만, 본 발명의 실시예는 이들로 한정되지 않는다.
본 실시예에 따르면, 단극성 공핍형 트랜지스터가 이용될 때에도 문제 없이 동작할 수 있는 회로가 간단한 구조를 이용하여 형성될 수 있다. 또한, 회로에 제공된 박막 트랜지스터의 특성(예를 들어, 임계 전압)은 서로 반드시 다를 필요는 없다. 이러한 회로는, 예를 들어, 표시 장치에 제공되는 구동 회로에 적용될 수 있다. 또한, 본 발명의 한 실시예에 따르면, 전력 소비가 또한 감소될 수 있다.
본 발명의 한 실시예인, 본 실시예에서 설명된 회로는 게이트 길이 L이 짧은 경우에 특히 효과적이다. 왜냐하면 트랜지스터는 게이트 길이 L이 짧을 때 공핍형 트랜지스터로 되기 쉽기 때문이다. 예를 들어, 산화물 반도체를 포함하는 트랜지스터는 L < 10㎛가 만족될 때 공핍형 트랜지스터로 되는 경향이 있다. 게이트 길이 L이 감소할 때, 소스와 드레인 사이에 흐르는 전류가 증가할 수 있다. 따라서, 소스와 드레인 사이에 흐르는 전류가 증가할 수 있고 상기 효과를 갖는 회로가 얻어질 수 있다.
본 실시예는 임의의 다른 실시예들에서 설명된 구조들과 적절히 조합하여 구현될 수 있다.
(실시예 2)
본 실시예에서, 반도체층이 산화물 반도체를 이용하여 형성된 박막 트랜지스터가 실시예 1에서 설명된 회로에 적용될 수 있는 트랜지스터의 특히 바람직한 일 실시예로서 설명될 것이다. 또한, 트랜지스터를 구비한 회로를 갖는 표시 장치의 예에 대해 설명한다.
도 7은 인버터 회로(100)의 상면도이다. 즉, 도 7은 트랜지스터(106) 및 트랜지스터(108)를 갖는 소스 폴로워 회로(102) 및 트랜지스터(110) 및 트랜지스터(112)를 갖는 인버터 회로(104)의 상면도이다.
도 8a, 도 8b, 도 8ca, 및 도 8cb는 도 7에 도시된 인버터 회로(100)의 제조 공정의 예를 도시한다. 도 8ca 및 도 8cb는 도 7의 선 A1-A2 및 B1-B2를 따라 절취한 인버터 회로(100)의 단면도이다.
먼저, 하지막(202)이 기판(200) 위에 형성된다. 다음에, 제1 전극층(204)이 하지막(202) 위에 형성된다.
기판(200)으로서, 예를 들어, 글래스 기판이 이용될 수 있다. 글래스 기판의 재료로서, 예를 들어, 알루미노실리케이트 글래스, 알루미노보로실리케이트 글래스, 또는 바륨 보로실리케이트 글래스 등의 글래스 재료가 이용될 수 있다.
하지막(202)은 기판(200)으로부터 불순물 원소가 확산하는 것을 방지하는 기능을 갖고, 질화 실리콘막, 산화 실리콘막, 질화 산화 실리콘막, 및 산화 질화 실리콘막 중 하나 이상을 포함하는 단층 또는 적층 구조를 갖도록 형성된다. 하지막(202)은 질소를 포함하는 것이 바람직하다.
제1 전극층(204)은 적어도 게이트 전극 및 용량 전극을 형성한다. 제1 전극(204)을 형성하기 위한 재료는 특별히 한정되지 않고, 도전성 재료가 이용될 수 있다. 예를 들어, 알루미늄, 크롬, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐; 이들 중 임의의 것을 주성분으로서 포함하는 합금; 및 이들 중 2개 이상을 주성분으로서 포함하는 합금을 들 수 있다. 예를 들어, 스퍼터링법 등으로 형성한 도전막은 포토리소그래피법으로 가공되어, 제1 전극층(204)을 형성할 수 있다. 다르게는, 잉크 제트법이 이용될 수 있다. 제1 전극층(204)은 단층 구조 또는 복수의 층을 포함하는 적층 구조를 가질 수 있다.
다음에, 제1 절연층(206)이 제1 전극층(204)을 덮도록 형성된다.
제1 절연층(206)은 적어도 박막 트랜지스터의 게이트 절연층 및 용량 소자의 유전체층으로서 기능한다. 제1 절연층(206)을 형성하기 위해 이용되는 재료는 특별히 한정되지 않고, 절연성 재료가 이용될 수 있다. 예를 들어, 제1 절연층(206)은 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 및 질화 산화 실리콘층 중 임의의 것을 포함하는 단층 구조 또는 적층 구조를 이용하여 형성될 수 있다. 제1 절연층(206)은, 예를 들어, 플라즈마 CVD법, 스퍼터링법 등으로 형성될 수 있다. 예를 들어, 모노실란, 산소, 및 질소가 챔버 내에 도입되고, 산화 질화 실리콘층이 플라즈마 CVD 법으로 형성될 수 있다.
다음으로, 예를 들어, 제1 절연층(206)의 일부가 포토리소그래피법으로 선택적으로 에칭되고, 개구부(208)가 제1 전극층(204)을 노출하도록 형성된다.
개구부(208)는 이 단계에서 반드시 제공될 필요는 없고, 제1 전극층(204) 및 제2 전극층(214)이 나중에 형성될 제3 도전층을 이용하여 서로 접속될 수 있다는 점에 유의한다.
다음으로, 제1 절연층(206) 위에는, 산화물 반도체층(210)이 형성된다(도 8b 참조). 산화물 반도체층(210)은 산화물 반도체층이 형성되고 포토리소그래피법으로 섬 형상으로 가공되는 방식으로 형성된다. 산화물 반도체막의 두께는 5nm 내지 200nm일 수 있다. 산화물 반도체를 이용하여 형성된 반도체막이 비정질 구조를 가질 때, 산화물 반도체막의 두께는 50nm 이하가 바람직하다. 산화물 반도체막의 두께는 50nm 이하로 되어, 이후에 설명될 탈수화 또는 탈수소화를 위한 가열 처리가 산화물 반도체막의 형성 후에 행해져도 산화물 반도체막의 비정질 상태가 유지될 수 있다.
산화물 반도체막으로서, InMO3(ZnO)m(m>0, m은 정수가 아님)으로 표현되는 박막이 이용될 수 있다는 점에 유의한다. 여기서, M은 Ga, Fe, Ni, Mn, 또는 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga와 Ni, Ga와 Fe 등일 수 있다. 산화물 반도체막은 M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 천이 금속 원소 또는 천이 금속 원소의 산화물을 포함할 수 있다. 본 명세서에서는, InMO3(ZnO)m(m>0, m은 정수가 아님)으로 표현되는 조성식을 갖는 산화물 반도체막 중에서, M으로서 Ga를 포함하는 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 하고, In-Ga-Zn-O계 산화물 반도체의 박막을 In-Ga-Zn-O계 비단결정막이라고 한다.
산화물 반도체막으로서, In-Ga-Zn-O계 산화물 반도체막 이외에, 다음의 산화물 반도체막 중 임의의 것이 적용될 수 있다: In-Sn-O계 산화물 반도체막; In-Sn-Zn-O계 산화물 반도체막; In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막; Al-Ga-Zn-O계 산화물 반도체막; Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막; Sn-Zn-O계 산화물 반도체막; Al-Zn-O계 산화물 반도체막; In-O계 산화물 반도체막; Sn-O계 산화물 반도체막; 및 Zn-O계 산화물 반도체막. 또한, 산화물 반도체막은 희가스(예를 들어, 아르곤) 및 산소 가스 중 하나 또는 양자를 이용하는 스퍼터링법으로 형성될 수 있다.
여기서, 스퍼터링은 In, Ga, 및 Zn(In2O3:Ga2O3:ZnO=1:1:1[mol%], In:Ga:Zn=1:1:0.5[원자%])를 포함하는 산화물 반도체 타겟이 사용되고, 기판과 타겟 사이의 거리는 100mm, 압력은 0.6 Pa, 직류(DC) 전원은 0.5kW로 설정되고, 분위기는 (100%의 산소 유량 비율의) 산소 분위기의 조건하에서 행해지는 것이 바람직하다. 다르게는, 스퍼터링은 기판과 타겟 사이의 거리는 170mm, 압력은 0.4 Pa, 및 직류(DC) 전원은 0.5kW로 설정되고, 분위기는 (100%의 산소 유량 비율)의 산소 분위기인 조건하에서 행해질 수 있다. 여기서, 펄스 DC 전원이 사용될 때, 먼지의 발생이 억제될 수 있어, 막 두께의 균일성도 향상되므로 특히 바람직하다는 점에 유의한다.
스퍼터링법으로서는, 다음과 같은 방법들이 있다: 스퍼터링 전원에 고주파 전원을 적용하는 무선 주파수(RF) 스퍼터링법, 및 스퍼터링 전원에 직류 전원을 적용하는 DC 스퍼터링법이 있다. 또한, 펄스 바이어스를 가하는 펄스 DC 스퍼터링법이 있다. RF 스퍼터링법은 절연막을 형성하기 위해 이용하면 바람직하고, DC 스퍼터링법과 펄스 DC 스퍼터링법은 금속 도전막을 형성하기 위해 이용하면 바람직하다.
또한, 다른 재료의 복수의 타겟이 설치될 수 있는 다원 스퍼터링 장치도 있다. 다원 스퍼터링 장치를 이용함으로써, 다른 재료의 막이 동일 챔버 내에 적층되도록 형성될 수 있거나, 복수 종의 재료의 막이 동일한 챔버 내에서 방전에 의해 동시에 형성될 수 있다. 본 실시예에서의 산화물 반도막은 다원 스퍼터링 장치를 이용하여 형성될 수 있다.
또한, 챔버 내에 자석 기구를 구비한 장치를 이용하여 행해지는 마그네트론 스퍼터링법과, 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생된 플라즈마를 이용하는 ECR(electron current resonance) 스퍼터링법이 있다. 본 실시예에서의 산화물 반도체막은 이들 스퍼터링 장치 중 어느 하나를 이용하여 형성될 수 있다.
또한, 타겟 물질과 스퍼터링 가스 성분을 화학 반응시켜서 이들의 화합물의 박막을 형성하는 반응성 스퍼터링법과, 막 형성 중에 기판측에도 전압을 가하는 바이어스 스퍼터링법이 있다. 본 실시예에서의 산화물 반도체막은 이들 스퍼터링법 중 어느 하나를 이용하여 형성될 수 있다.
산화물 반도체막이 스퍼터링법에 의해 형성되기 전에, 제1 절연층(206)의 표면 위의 먼지가 아르곤 가스가 도입되고 플라즈마가 발생되는 역 스퍼터링에 의해 제거되는 것이 바람직하다는 점에 유의한다. 여기서, 역 스퍼터링은 RF 전원을 사용하여 아르곤 분위기에서, 전압을 타겟 측이 아니라 기판 측에 인가하고, 플라즈마가 발생되고, 기판 표면이 플라즈마에 노출되어, 기판 표면이 개질되는 방법이다. 그러나, 그 표면을 반드시 개질할 필요는 없다. 질소 분위기, 헬륨 분위기, 산소 분위기 등이 아르곤 분위기 대신에 이용될 수 있다는 점에 유의한다.
섬 형상의 산화물 반도체층(210)을 형성하기 위한 레지스트 마스크는 잉크 제트법으로 형성될 수 있다는 점에 유의한다.
다음에, 산화물 반도체층(210)의 탈수화 또는 탈수소화가 행해질 수 있다. 탈수화 또는 탈수소화는 가열 처리에 의해 행해질 수 있다. 여기서, 가열 처리는 400℃ 이상과 750℃ 이하, 바람직하게는, 425℃ 이상 기판의 왜곡점 미만이다. 가열 처리는 온도가 425℃ 이상일 때 1시간 이하 동안 행해질 수 있고, 가열 처리는 온도가 425℃ 미만일 때, 1시간 이상 동안 행해질 수 있다. 여기서, 기판을 가열 처리 장치의 일종인 전기로에 넣고 질소 분위기에서 산화물 반도체층에 가열 처리를 행한 후, 산화물 반도체층이 공기에 노출되는 것을 방지함으로써 물 또는 수소가 산화물 반도체층 내에 혼입되는 것이 방지되므로, 산화물 반도체층(210)이 얻어질 수 있다. 여기서, 전기로는 산화물 반도체의 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터 물이 들어오는 것을 방지하는 데 충분한 온도로 온도가 낮아질 때까지 사용된다. 구체적으로, 바람직하게는 가열 온도 T가 100℃ 미만일 때까지 질소 분위기에서 서랭이 행해질 수 있다. 탈수화 또는 탈수소화를 위한 가열 처리는 질소 분위기에서 행해지는 것이 바람직하지만, 본 발명의 한 실시예는 이것으로 한정되지 않고, 탈수화 또는 탈수소화는 헬륨 분위기, 네온 분위기, 또는 아르곤 분위기에서 행해질 수도 있다는 점에 유의한다. 이때, 탈수화 또는 탈수소화는 H2O가 20 ppm 이하인 질소 분위기, 또는 H2O가 20 ppm 이하인 초건조 에어에서 행해지는 것이 특히 바람직하다. 여기서, 초건조 에어는 노점이 -40℃ 이하, 바람직하게는, -60℃ 이하인 에어이다. 반도체 산화물층의 결정화율은 소정의 가열 조건 하에서 90% 이상 또는 80% 이상이라는 점에 유의한다.
여기서 사용될 수 있는 가열 처리 장치는 전기로에 한정되지 않고 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비할 수 있다. 예를 들어, GRTA(gas rapid thermal annealing) 또는 LRTA(lamp rapid thermal annealing) 등의 RTA(rapid thermal annealing)가 사용될 수 있다. LRTA 장치는 할로겐 램프, 메탈 할로겐 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 방출된 광(전자기파)의 복사에 의해 피처리물을 가열할 수 있는 장치이다. GRTA 장치는 고온 가스를 이용하여 가열 처리가 행해지는 장치이다. 여기서 사용된 가스는 가열 처리에 의해 피처리물과 반응하지 않는 불활성 가스(아르곤 또는 질소 등의 희가스)일 수 있다.
탈수화 또는 탈수소화가 가해졌던 산화물 반도체층(210)에 대해, 측정이 TDS(thermal desorption spectroscopy)에 의해 450℃까지 행해져도 H2O의 제거에 의해 발생된 2개의 피크가 검출되지 않는 정도까지 탈수화 또는 탈수소화를 위한 가열 처리가 행해지는 것이 바람직하다. 적어도 300℃ 근방에서 나타나는 제1 피크가 검출되지 않도록 설정되는 것이 바람직하다.
탈수소화는 수소가 H2의 형태로 제거되는 경우로 한정되지 않고, 일반적으로 수소가 적어도 수소를 포함하는 임의의 형태로 제거되는 경우도 가능하다는 점에 유의한다.
탈수화 또는 탈수소화를 위한 가열 처리 이후에 행해질 냉각은 공기에 노출하지 않고 행해지는 것이 바람직하다. 왜냐하면 물 또는 수소가 산화물 반도체층에 혼입되는 것을 방지하기 때문이다. 따라서, 냉각은 가열 처리가 행해지는 노에서 행해지는 것이 바람직하다.
냉각은 가열 처리시의 분위기와 동일하거나 다른 분위기에서 행해질 수 있다는 점에 유의한다. 예를 들어, 산소 가스, 일산화 이질소 가스, 또는 초건조 에어가 이용될 수 있고, H20는 20ppm 이하가 바람직하다.
제2 전극층(214)은 제1 절연층(206) 및 산화물 반도체층(210) 위에 형성된다. 제2 전극층(214)은 적어도 소스 전극 및 드레인 전극을 형성한다. 제2 전극층(214)을 형성하기 위한 재료에 특정한 제한은 없고, 도전성을 갖는 재료가 사용될 수 있다. 예를 들어, 알루미늄, 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐, 또는 구리; 이들 중 임의의 것을 주성분으로 하는 합금; 및 이들 중 2개 이상을 주성분으로 하는 합금을 들 수 있다. 예를 들어, 스퍼터링법 등으로 형성한 도전막은 포토리소그래피법으로 가공되어, 제2 전극층(214)이 형성될 수 있다. 다르게는, 잉크 제트법이 이용될 수 있다. 제2 전극층(214)은 단층 구조 또는 복수의 층을 포함하는 적층 구조를 가질 수 있다.
도 8a, 도 8b, 도 8ca, 및 도 8cb에서, 적어도 산화물 반도체층(210) 위에 접하여 있는 도전막이 선택적으로 제거될 수 있다는 점에 유의한다. 즉, 산화물 반도체막에 대한 도전막의 에칭 레이트는 높은 것이 바람직하다. 예를 들어, 산화물 반도체층 위의 도전막은 암모니아 과수 혼합물(과산화수소: 암모니아수: 물=5: 2: 2) 등을 알칼리성 에천트로서 사용하는 웨트 에칭에 의해 선택적으로 제거되어, 산화물 반도체층이 남을 수 있다.
반도체층(210)과 제2 전극층(214) 사이에는 산화물 도전층(212)이 제공될 수 있다. 산화물 도전층(212)의 도전성은 산화물 반도체층(210)의 도전성보다 높고 제2 전극층(214)의 도전성보다 낮다. 산화물 도전층(212)은 산화 아연을 포함하고 산화 인듐을 포함하지 않는 것으로 형성되는 것이 바람직하다. 예를 들어, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 산화 아연 갈륨 등이 사용될 수 있다. 산화물 도전층(212)은 저저항 드레인(LRD, LRN이라고도 함(저저항 n형 도전성)) 영역이라고 한다. 구체적으로, 이 영역의 캐리어 농도는 고저항 드레인 영역의 것보다 높고 1 ×1020/cm3 이상 1 ×1021/cm3 이하가 바람직하다. 산화물 도전층(212)은 산화물 반도체층(210)과 제2 전극층(214) 사이에 제공되어, 접촉 저항이 감소되므로, 트랜지스터의 고속 동작에 기여한다. 따라서, 구동 회로의 주파수 특성이 향상될 수 있다.
산화물 도전층(212)은 채널 형성 영역으로서 사용되는 산화물 반도체층(210)보다 얇게 형성되는 것이 바람직하다.
산화물 도전층(212)은 산화물 도전막(예를 들어, In-Ga-Zn-O계 비단결정막)이 스퍼터링법으로 형성되는 방식으로 형성될 수 있다. 산화물 도전층의 막 형성 조건은 산화물 반도체막의 막 형성 조건과 다르다. 예를 들어, 도입된 가스 내의 산소의 유량 비율은 산화물 반도체막으로 되는 In-Ga-Zn-O계 비단결정막이 형성될 때 높은 것이 바람직하다. 구체적으로, 산화물 도전막으로 되는 In-Ga-Zn-O계 비단결정막은 희가스 분위기(또는 산소 가스가 10% 이하의 비율로 포함될 수 있음)에서 형성될 수 있고, 산화물 반도체막으로 되는 In-Ga-Zn-O계 비단결정막은 산소 분위기(또는 희가스가 50% 미만의 비율로 포함될 수 있음)에서 형성될 수 있다.
산화물 반도체층(210)으로 되는 산화물 반도체막 및 산화물 도전층(212)으로 되는 산화물 도전막은 동일 챔버 또는 다른 챔버들에서 형성될 수 있다.
상기 공정을 통해, 제1 트랜지스터 및 제2 트랜지스터가 형성될 수 있다.
도 8a, 도 8b, 도 8ca, 및 도 8cb에 도시된 제1 트랜지스터 및 제2 트랜지스터는 산화물 반도체가 반도체층으로 사용되는 보텀 게이트형 박막 트랜지스터이나, 본 발명의 한 실시예는 이에 한정되지 않고 톱 게이트형 박막 트랜지스터가 사용될 수 있다는 점에 유의한다.
다음으로, 제2 절연층(216)이 제1 절연층(206), 산화물 반도체층(210), 및 제2 전극층(214) 위에 형성된다(도 8ca 참조). 제2 절연층(216)은 적어도 1mm 이상의 두께로 스퍼터링법 등으로, 적절히 물 또는 수소 등의 불순물이 산화물 반도체층(210)에 혼입되지 않는 방법으로 형성될 수 있다. 산화물 반도체층(210)과 접하여 있는 제2 절연층(216)은 물 또는 수소 이온 등의 불순물을 포함하지 않고 외부로부터 이러한 불순물들이 들어오는 것을 방지하는 무기 절연막을 이용하여 형성될 수 있다. 예를 들어, 산화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄 등이 이용될 수 있다. 제2 절연층(216)은 스퍼터링법으로 형성되는 것이 바람직하다.
산화물 반도체층(210)의 도전성은 탈수화 또는 탈수소화를 위한 가열 처리로 인해 과잉 향상된다. 산소를 다량 포함하는 막(예를 들어, 스퍼터링법으로 형성된 산화 실리콘막)은 제2 절연층(216)으로 사용되어, 산화물 반도체층(210)의 채널 형성 영역의 저항이 증가하고 도전성이 적절하게 된다. 구체적으로, 캐리어 농도는 바람직하게는 1 ×1018/cm3 이다. 따라서, 고저항이 아니고 제2 전극층(214)과 중첩하는 산화물 반도체층(210)의 부분은 산소 결핍된다. 이 영역을 고저항 드레인(HRD) 영역 또는 고저항 소스(HRS) 영역이라고 한다. 여기서, 이 영역의 캐리어 농도는 1 ×1018/cm3 이상이고 적어도 채널 형성 영역의 캐리어 농도보다 높다. 여기서, 캐리어 농도는 실온에서 홀 효과 측정으로부터 계산될 수 있다. 제2 절연층(216)의 캐리어 농도는 이 방식으로 제어되어, 소스 전극과 드레인 전극 사이의 거리가 조절되므로, 채널 길이 L이 제어될 수 있다.
채널 형성 영역으로 되는 산화물 반도체층(210)의 부분의 저항을 증가시키는 방법은 제2 절연층(216)이 형성되는 방법으로 한정되지 않고, 제2 절연층(216)의 형성후 가열 처리가 행해지는 방법일 수 있다는 점에 유의한다. 여기서의 가열 처리는 바람직하게는 산소 분위기에서 행해진다. 다르게는, 가열 처리 이후에 행해지는 냉각은 산소 분위기 또는 초건조 에어에서 행해질 수 있다.
다음으로, 제2 전극층(214)을 노출하도록 제2 절연층(216)의 원하는 부분에 컨택트 홀이 형성되고, 제3 도전층은 컨택트 홀을 통해 제2 전극층(214) 위에 형성된다. 제3 도전층은 화소 전극으로 기능한다.
도시되지는 않았지만, 도전층은 채널 형성 영역과 중첩하는 제2 절연층(216) 위에 형성되는 것이 바람직하다. 이 도전층은 제3 도전층 또는 다른 층일 수 있다.
제3 도전층은 투광성을 갖는 도전성 고분자(도전성 폴리머라고도 함)을 포함하는 도전성 조성물을 이용하여 형성될 수 있다. 도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자가 사용될 수 있다. 이것의 예는 폴리아닐린 및 그 유도체, 폴리피롤 및 그 유도체, 폴리티오펜 및 그 유도체, 및 이것들의 2종 이상의 공중합체를 포함한다. 다르게는, 제3 도전층은, 예를 들어, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이후, ITO라고 함), 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등을 사용하여 형성될 수 있다. 제3 도전층의 두께는 바람직하게는 10nm 이상 1000nm 이하, 보다 바람직하게는, 50nm 이상 300nm 이하이다. 제3 도전층은 스퍼터링법 및 포토리소그래피법 또는 잉크 제트법을 이용하여 형성될 수 있다.
다음에, 대향 기판으로서 사용되는 다른 기판 위에는, 적어도 도전층이 제3 도전층과 마찬가지 방식으로 형성될 수 있고, 기판(200)과 대향 기판을 실란트 등으로 서로 접착하여, 액정 재료가 주입될 수 있다. 배향막을 필요로 하지 않는 블루 상(blue-phase) 액정이 액정 재료로서 바람직하게 사용된다. 블루 상은 액정 상(liquid crystal phase)의 일종이고 콜레스테릭 액정의 온도가 올라갈 때 콜레스테릭 상으로부터 등방성 상으로 상 전이하기 직전에 나타난다. 블루 상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 개선하기 위해서 5 중량% 이상의 키랄제를 혼합시킨 액정 조성물이 액정층(174)에 사용될 수 있다. 블루 상 액정과 키랄제를 포함하는 액정 조성물로는, 응답 속도가 10㎲ 내지 100㎲ 만큼 빠르고, 광학적으로 등방성이므로 배향 처리가 불필요해서, 시야각 의존성이 낮다.
액정 재료를 위해 블루 상과는 다른 것을 이용하면, 제3 도전층 및 대향 전극 위의 도전층은 각각 배향막을 구비할 수 있다.
상술한 바와 같이 형성된 액정 표시 장치의 구조에 대해 도 9a 및 도 9b에 도시된 블록도를 참조하여 설명한다.
도 9a는 상술한 바와 같이 형성된 액티브 매트릭스 액정 표시 장치의 블록도의 예를 도시한다. 기판(250) 위에는 화소부(251), 제1 주사선 구동 회로(252), 제2 주사선 구동 회로(253), 및 신호선 구동 회로(254)가 제공된다. 화소부(251)에는, 신호선 구동 회로(254)에 접속된 복수의 신호선이 배치되고, 제1 주사선 구동 회로(252) 및 제2 주사선 구동 회로(253)에 접속된 복수의 주사선이 배치된다. 표시 소자를 포함하는 화소는 주사선과 신호선이 서로 교차하는 각각의 영역에서 매트릭스 형상으로 제공된다는 점에 유의한다. 표시 장치의 기판(250)은 플렉시블 인쇄 회로(FPC) 등의 접속점을 통해 타이밍 제어 회로(255)(컨트롤러 또는 제어 IC라고도 함)에 접속된다.
도 9a에서, 제1 주사선 구동 회로(252), 제2 주사선 구동 회로(253), 및 신호선 구동 회로(254)가 화소부(251)를 구비한 기판(250) 위에 형성된다. 따라서, 외부에 제공된 구동 회로 등의 소자의 수가 감소되어, 좁은 프레임화 및 저비용화를 도모할 수 있다. 구동 회로가 기판(250) 외부에 제공되어 이에 접속된 경우에 비해, 접속점의 수가 감소되어, 수율 및 신뢰성을 향상시킬 수 있다.
타이밍 제어 회로(255)는, 예를 들어, 제1 주사선 구동 회로(252)에 제1 주사선 구동 회로 스타트 신호 GSP1(스타트 신호는 스타트 펄스라고도 함) 및 주사선 구동 회로 클록 신호 GCLK1을 공급한다는 점에 유의한다. 또한, 타이밍 제어 회로(255)는, 예를 들어, 제2 주사선 구동 회로(253)에 제2 주사선 구동 회로 스타트 신호 GSP2 및 주사선 구동 회로 클록 신호 GCLK2를 공급한다. 또한, 타이밍 제어 회로(255)는 신호선 구동 회로(254)에 신호선 구동 회로 스타트 신호 SSP, 신호선 구동 회로 클록 신호 SCLK, 비디오 신호 데이터 DATA(간단히 비디오 신호라고도 함), 및 래치 신호 LAT를 공급한다. 각각의 클록 신호는 위상이 시프트된 복수의 신호일 수 있고, 또는 클록 신호를 반전하여 얻은 신호 CLKB와 함께 공급될 수 있다. 제1 주사선 구동 회로(252) 및 제2 주사선 구동 회로(253) 중 하나만이 제공될 수 있다는 점에 유의한다.
도 9b에 도시된 바와 같이 상기한 바로 한정하지 않고, 낮은 구동 주파수를 갖는 주사선 구동 회로가, 기판(250) 위에 형성될 수 있고, 기판(250)과는 다른 기판 위에 형성된 높은 구동 주파수를 갖는 신호선 구동 회로에 접속될 수 있다.
도 9b에서, 제1 주사선 구동 회로(252) 및 제2 주사선 구동 회로(253)는 화소부(251)를 구비한 기판(250) 위에 형성되고, 기판(250)(예를 들어, 단결정 기판)과는 다른 기판 위에 형성된 신호선 구동 회로(254)는 기판(250)에 접속된다. 이러한 구조는 단결정 반도체를 이용하여 형성된 트랜지스터에 비해, 낮은 전계 효과 이동도를 갖는 박막 트랜지스터를 이용하여 기판(250) 위에 구동 회로를 형성할 수 있게 한다. 따라서, 도 9b에 도시된 구조에 의해서도, 공정 수 및 비용이 저감될 수 있고, 수율이 향상될 수 있다.
본 실시예에 따르면, 높은 전계 효과 이동도를 갖는 박막 트랜지스터는 대형 기판 위에 형성될 수 있고, 구동 회로 및 화소 회로는 동일한 기판 위에 형성될 수 있으므로, 예를 들어, 배속 구동을 가능하게 하는 부가 가치가 높은 표시 장치가 제공될 수 있다. 이러한 표시 장치는, 예를 들어, 본 실시예에서 설명된 바와 같은 산화물 반도체를 이용하여 형성될 수 있으나, 본 발명의 한 실시예는 이에 한정되지 않고, 예를 들어, 미결정 실리콘을 사용하여 형성된 박막 트랜지스터가 이용될 수 있다.
본 실시예에서, 액정 표시 장치가 본 발명의 한 실시예인 표시 장치의 예로서 설명되지만, 본 발명의 한 실시예는 이에 한정되지 않고, 본 발명의 한 실시예인 표시 장치가 유기 EL 소자를 갖는 EL 표시 장치에 적용될 수 있다.
본 실시예는 임의의 다른 실시예들에서 설명된 구조들과의 적절한 조합으로 구현될 수 있다.
(제3 실시예)
본 실시예에서, 실시예 2의 것과는 다른 표시 장치의 예에 대해 설명한다. 구체적으로, 전기영동 소자를 이용하여 형성된 전자 페이퍼에 대해 설명한다.
도 10a 내지 도 10c는 액티브 매트릭스 전자 페이퍼가 표시 패널로서 사용된 단면도이다. 전자 페이퍼는 종이와 같이 시인성이 높고, 다른 표시 패널보다 전력 소비가 낮고, 박형 및 경량으로 만들어질 수 있다.
도 10a는 트위스트 볼 방식을 이용하는 전자 페이퍼의 단면도이다. 트위스트 볼 방식은 흑과 백으로 각각 착색된 구형 입자들이 표시 소자에 포함된 전극층들 사이에 배치되고 구형 입자들의 배향이 화상을 표시할 전극층들 사이의 전압으로 제어되는 방식이다.
도 10a에 도시된 트위스트 볼 방식을 이용하는 전자 페이퍼는 표시부(314) 및 구동 회로부(316)를 포함한다. 표시부(314)는 기판(300) 위에서 박막 트랜지스터(302)에 접속된 제1 전극층(304), 기판(306) 위에 제공된 제2 전극층(308), 및 제1 전극층(304)과 제2 전극층(308) 사이에 배치된 구형 입자(310)를 포함한다. 구형 입자(310)는 각각 흑색 영역(310a), 백색 영역(310b), 및 백색 영역과 흑색 영역 주위에 액체로 채워진 캐비티(310c)를 포함한다. 구형 입자(310) 주위의 공간은 유기 수지 등의 충전재(312)로 충전된다. 제2 전극층(308)은 공통 전극(대향 전극)에 대응하고 공통 전위선에 전기적으로 접속된다. 구동 회로부(316)는 표시부(314) 내의 박막 트랜지스터(302)와 동일한 공정을 통해 형성된 박막 트랜지스터를 포함한다는 점에 유의한다.
도 10b는 전기영동 방식을 이용하는 전자 페이퍼의 단면도이다. 도 10b에서, 마이크로캡슐(318)이 도 10a의 구형 입자(310) 대신에 이용된다. 마이크로캡슐(318)은 각각 투명 액체(318c), 음으로 대전된 흑색 입자(318a), 및 양으로 대전된 백색 입자(318b)를 포함한다. 마이크로캡슐(318)은 각각 약 10㎛ 내지 200㎛의 직경을 갖는다.
제1 전극층(304)과 제2 전극층(308) 사이에 제공된 마이크로캡슐(318)에서, 전계가 제1 전극층(304) 및 제2 전극층(308)에 의해 발생될 때, 제1 입자로서의 백색 입자(318b) 및 제2 입자로서의 흑색 입자(318a)는 반대 방향으로 이동하여, 백색 또는 흑색이 표시될 수 있다. 이 입자를 이용하는 표시 소자는 전기영동 표시 소자이다. 전기영동 표시 소자는 반사율이 높으므로, 보조 라이트가 불필요하고, 전력 소비가 적고, 어두운 장소에서도 시인성이 높다. 더구나, 전력이 표시부에 공급되지 않아도 한번 표시되었던 화상이 유지될 수 있다.
제1 입자 및 제2 입자는 각각 염료를 포함하고, 전위 구배가 없을 때 이동하지 않는다는 점에 유의한다. 제1 입자 및 제2 입자의 색은 흑색 및 백색으로 한정되지 않고, 제1 입자 및 제2 입자의 색이 서로 다른(색은 무색을 포함함) 한 임의의 색이 제1 입자 및 제2 입자로 사용될 수 있다.
상기 언급된 마이크로캡슐이 용매 중에 분산된 용액을 전자 잉크라고 한다. 전자 잉크는 글래스, 플라스틱, 천, 종이 등에 인쇄될 수 있다. 또한, 컬러 필터나 색소를 갖는 입자를 사용하여, 컬러 표시가 또한 이루어질 수 있다.
마이크로캡슐(318) 내의 제1 입자 및 제2 입자는 도전 재료, 절연 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전계 발광 재료, 일렉트로크로믹 재료, 또는 자기영동 재료로부터 선택된 단일 재료, 또는 이들 중 임의의 것의 복합 재료를 사용하여 형성될 수 있다.
도 10c는 전자 액상 분말을 이용하는 방식을 이용하는 전자 페이퍼의 단면도이다. 양으로 대전된 흑색 액상 분말(324A) 및 음으로 대전된 백색 액상 분말(324B)이 제1 전극층(304), 제2 전극층(308), 및 리브(320)에 의해 둘러싸인 공간(322) 내에 포함된다. 공간(322)은 예를 들어, 에어로 충전될 수 있다는 점에 유의한다.
제1 전극층(304) 및 제2 전극층(308)에 의해 발생된 전위 구배로, 흑색 액상분말(324A) 및 백색 액상 분말(324B)은 반대 방향으로 이동하여, 백색 또는 흑색이 표시될 수 있다. 액상 분말로서, 적색, 황색, 및/또는 청색의 컬러 분말이 사용될 수 있다.
도 10a 내지 도 10c에서, 투광성의 플라스틱 기판 등이 기판(300)으로서 사용될 수 있다. 여기서, 플라스틱 기판으로서, 예를 들어, FRP(fiberglass-reinforced plastics)판, PVF(polyvinyl fluoride) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름이 이용될 수 있다. 다르게는, 알루미늄 호일이 PVF 필름 또는 폴리에스테르 필름 사이에 개재된 시트가 이용될 수 있다.
플라스틱 기판 등이 기판(300)으로 사용될 때, 예를 들어, 글래스 기판 위에 박리층이 형성되고, 박리층 위에 소자가 형성되고, 소자의 상면은 다른 기판에 접착되고, 박리층은 제거되어, 소자가 플라스틱 기판으로부터 다른 기판으로 옮겨질 수 있다. 여기서, 예를 들어, 박리층으로 산화 텅스텐이 사용될 수 있다. 박리층은 산화 텅스텐으로 형성되는 것이 바람직하며, 이에 따라 박리가 물에 의해 행해질 수 있으므로 바람직하다. 다른 기판은 또한 플라스틱 기판일 수 있다.
본 실시예에 따르면, 높은 전계 효과 이동도를 갖는 박막 트랜지스터는 대형 기판 위에 형성될 수 있고, 구동 회로 및 화소 회로가 동일 기판 위에 형성될 수 있으므로, 예를 들어 배속 구동을 가능하게 하는 부가 가치가 전자 페이퍼가 제공될 수 있다.
본 실시예에서, 본 발명의 한 실시예인 전기영동 소자 등을 이용하여 형성된 전자 페이퍼의 예에 대해 설명하지만, 본 발명의 한 실시예는 이에 한정되지 않고, 다른 실시예의 전자 페이퍼가 이용될 수 있다. 예를 들어, 액정 소자 또는 EL 소자가 표시 소자에 사용되는 전자 페이퍼가 사용될 수 있다.
본 실시예는 임의의 다른 실시예들에서 설명된 구조들과의 적절한 조합으로 구현될 수 있다.
(제4 실시예)
본 실시예에서, 실시예 2 및 실시예 3에서 설명된 표시 장치가 표시부에 적용된 전자 장치에 대해 설명한다.
실시예 2의 표시 장치가 표시부에 적용된 전자 장치의 예로서, 다음을 들 수 있다: 비디오 카메라 및 디지털 카메라 등의 카메라, 고글형 디스플레이, 내비게이션 시스템, 오디오 재생 장치(예를 들어, 카 오디오 시스템 및 오디오 시스템), 컴퓨터, 게임기, 휴대형 정보 단말기(예를 들어, 모바일 컴퓨터, 휴대 전화, 휴대형 게임기, 및 전자북 리더), 기록 매체가 제공된 화상 재생 장치(구체적으로, DVD(digital versatile disc) 등의 기록 매체를 재생할 수 있으며 화상을 표시할 수 있는 디스플레이를 구비한 장치) 등이다.
도 11a에 도시된 디스플레이는 하우징(400), 지지대(401), 및 표시부(402)를 포함하고, 표시부(402)에 다양한 입력 정보(예를 들어, 정지 화상, 동화상, 및 텍스트 화상)를 표시하는 기능을 갖고 있다. 도 11a에 도시된 디스플레이에 포함된 기능은 이에 한정되지 않고, 예를 들어, 디스플레이는 스피커를 구비할 수 있고, 디스플레이는 정보가 표시되는 것뿐만 아니라 입력될 수 있는 터치 패널일 수 있다는 점에 유의한다.
도 11b에 도시된 텔레비전 세트에서, 표시부(412)가 하우징(411)에 통합되어 있다. 화상이 표시부(412)에 표시될 수 있다. 도 11b에는 하우징의 후면이 벽(410)에 고정되어 지지되는 구조가 도시된다.
도 11b에 도시된 텔레비전 세트는 하우징(411)의 조작 스위치 또는 리모트 컨트롤러(415)에 의해 조작될 수 있다. 채널 및 볼륨이 리모트 컨트롤러(415)의 조작 키(414)로 제어될 수 있고 표시부(412)에 표시된 화상이 제어될 수 있다. 또한, 리모트 컨트롤러(415)는 리모트 컨트롤러(415)로부터 출력된 정보를 표시하기 위한 표시부(413)를 구비할 수 있다.
도 11b에 도시된 것과 같은 텔레비전 세트는 수신기, 모뎀 등을 구비한다. 수신기로, 일반 텔레비전 방송이 수신될 수 있다. 또한, 표시 장치가 모뎀을 통해 유선 또는 무선으로 통신망에 접속될 때, 일방향(송신기로부터 수신기로) 또는 양방향(송신기와 수신기 사이 또는 수신기들 사이) 정보 통신이 행해질 수 있다.
도 11c에 도시된 컴퓨터는 본체(420), 하우징(421), 표시부(422), 키보드(423), 외부 접속 포트(424), 및 포인팅 디바이스(425)를 포함하고, 표시부(422)에 다양한 입력 정보(예를 들어, 정지 화상, 동화상, 및 텍스트 화상)를 표시하는 기능을 갖고 있다. 도 11c에 도시된 컴퓨터는 이 기능으로 한정되지 않고, 예를 들어, 정보를 표시하는 것뿐만 아니라 정보를 입력할 수 있는 터치 패널의 기능을 포함할 수 있다는 점에 유의한다.
실시예 2에서 설명된 표시 장치는 본 실시예에서 설명된 전자 장치의 표시부로 사용되어, 배속 구동을 가능하게 하는 표시부를 갖는 부가 가치가 높은 표시 장치가 제공될 수 있다.
본 실시예는 임의의 다른 실시예들과 적절히 조합될 수 있다.
[예 1]
본 예에서, 실시예 1에서 설명한 인버터 회로(100)의 특정예로서, 입출력 특성의 계산 결과가, 임계 전압 Vth가 1.0V의 초기값에서 음의 값까지 변화한다는 가정하에서 도시된다(노멀리 온 특성). 다양한 바이어스 전위 및 전원 전위의 값은 다음과 같이 설정되었다. 즉, 다음의 공식이 만족되었다: Vbias2=Vss1+2Vth, Vss2=Vss2(초기값)+△Vbias2+△Vth=Vss2(초기값)+3(Vth-Vth(초기값)), 및 Vbias1=Vbias1(초기값)+Vth-Vth(초기값). 다음의 공식이 만족되었다: Vss1=Vss2(초기값)=0V, Vth(초기값)=1.0V, 및 Vbias1(초기값)=Vdd=10.0V. 임계 전압 Vth는 1.0V 내지 -0.5V이었다.
도 12, 도 13, 도 14, 및 도 15에서, Vss1은 Vss로 표시되고, Vbias1은 Vbias로 표시된다.
도 12는 임계 전압 Vth가 1.0V일 때 얻어진 입출력 특성을 도시한다. 도 13은 임계 전압 Vth가 0.5V일 때 얻어진 입출력 특성을 도시한다. 도 14는 임계 전압 Vth가 0V일 때 얻어진 입출력 특성을 도시한다. 도 15는 임계 전압 Vth가 -0.5V일 때 얻어진 입출력 특성을 도시한다. 도 12, 도 13, 도 14, 및 도 15에서, 임계 전압 Vth가 변화할 때에도, 출력 성능도는 전혀 변화하지 않는다는 것이 판명되었다.
본 예의 계산 결과가 보여주는 바와 같이, 논리 회로는 공핍형 n 채널 트랜지스터만을 사용하여 형성될 수 있다.
Vin-Vbuf는 Vss2 및 Vbias2에 의해 제어될 수 있어서, 본 발명의 한 실시예는 초기에는 증진형 트랜지스터이지만 시간이 지남에 따라 공핍형 트랜지스터로 되는 트랜지스터를 이용하여 형성되는 회로에 특히 유효하다는 점에 유의한다.
본 출원은 그 전체가 본 명세서에 참고로 원용되는, 2009년 10월 9일자로 일본 특허청에 제출된 일본 특허 출원 번호 제2009-235165호에 기초한다.
100: 인버터 회로, 102: 소스 폴로워 회로, 102A: 소스 폴로워 회로, 102B: 소스 폴로워 회로, 102C: 소스 폴로워 회로, 104: 인버터 회로, 106: 트랜지스터, 108: 트랜지스터, 110: 트랜지스터, 112: 트랜지스터, 114: 노드, 120: NAND 회로, 122: 트랜지스터, 124: 트랜지스터, 126: 트랜지스터, 130: NOR 회로, 132: 트랜지스터, 134: 트랜지스터, 136: 트랜지스터, 140: NAND 회로, 142: 트랜지스터, 144: 트랜지스터, 146: 트랜지스터, 148: 트랜지스터, 150: NOR 회로, 152: 트랜지스터, 154: 트랜지스터, 156: 트랜지스터, 158: 트랜지스터, 200: 기판, 202: 하지막, 204: 제1 전극층, 206: 제1 절연층, 208: 개구부, 210: 산화물 반도체층, 212: 산화물 도전층, 214: 제2 전극층, 216: 제2 절연층, 250: 기판, 251: 화소부, 252: 주사선 구동 회로, 253: 주사선 구동 회로, 254: 신호선 구동 회로, 255: 타이밍 제어 회로, 300: 기판, 302: 박막 트랜지스터, 304: 제1 전극층, 306: 기판, 308: 제2 전극층, 310: 구형 입자, 310a: 흑색 영역, 310b: 백색 영역, 310c: 캐비티, 312; 충전재, 314: 표시부, 316: 구동 회로부, 318: 마이크로캡슐, 318a: 흑색 입자, 318b: 백색 입자, 318c: 액체, 320: 리브, 322: 공간, 324A: 흑색 액상 분말, 324B: 백색 액상 분말, 400: 하우징, 401: 지지대, 402: 표시부, 410: 벽, 411: 하우징, 412: 표시부, 413: 표시부, 414: 조작 키, 415: 리모트 컨트롤러, 420: 본체, 421: 하우징, 422: 표시부, 423: 키보드, 424: 외부 접속 포트, 및 425: 포인팅 디바이스.

Claims (18)

  1. 반도체 장치로서,
    입력부, 출력부 및 바이어스 입력부를 포함하는 소스 폴로워 회로;
    상기 소스 폴로워 회로의 상기 출력부에 전기적으로 접속된 입력부를 포함하고, 트랜지스터를 포함하는 논리 회로;
    상기 소스 폴로워 회로에 전기적으로 접속되고, 제1 저(low) 정전위가 공급되는 제1 배선;
    상기 논리 회로에 전기적으로 접속되고, 제2 저 정전위가 공급되는 제2 배선;
    상기 소스 폴로워 회로에 전기적으로 접속되고, 제1 고(high) 정전위가 공급되는 제3 배선; 및
    상기 논리 회로에 전기적으로 접속되고, 제2 고 정전위가 공급되는 제4 배선
    을 포함하고,
    상기 제1 저 정전위는 상기 제2 저 정전위보다 낮고,
    Vss2 + Vth < Vbias2 < Vss1 + 2Vth의 관계를 만족하며, Vth, Vbias2, Vss2 및 Vss1는 각각 상기 트랜지스터의 임계 전압, 상기 바이어스 입력부의 전위, 상기 제1 저 정전위 및 상기 제2 저 정전위를 나타내는, 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 트랜지스터는 NOR 회로의 일부인, 반도체 장치.
  4. 제1항에 있어서,
    상기 트랜지스터는 NAND 회로의 일부인, 반도체 장치.
  5. 제1항에 있어서,
    상기 트랜지스터는 산화물 반도체를 이용하여 형성된 반도체층을 포함하는, 반도체 장치.
  6. 제1항에 있어서,
    상기 트랜지스터는 음(negative)의 임계 전압을 갖는 n 채널 공핍형 트랜지스터인, 반도체 장치.
  7. 반도체 장치로서,
    입력부, 출력부 및 바이어스 입력부를 포함하는 소스 폴로워 회로;
    상기 소스 폴로워 회로의 상기 출력부에 전기적으로 접속된 입력부를 포함하고, 복수의 트랜지스터를 포함하는 논리 회로;
    상기 소스 폴로워 회로에 전기적으로 접속되고, 제1 저 정전위가 공급되는 제1 배선;
    상기 논리 회로에 전기적으로 접속되고, 제2 저 정전위가 공급되는 제2 배선;
    상기 소스 폴로워 회로에 전기적으로 접속되고, 제1 고 전위가 공급되는 제3 배선; 및
    상기 논리 회로에 전기적으로 접속되고, 제2 고 전위가 공급되는 제4 배선
    을 포함하고,
    상기 제1 저 정전위는 상기 제2 저 정전위보다 낮고,
    Vss2 + Vth < Vbias2 < Vss1 + 2Vth의 관계를 만족하며, Vth, Vbias2, Vss2 및 Vss1는 각각 상기 트랜지스터의 임계 전압, 상기 바이어스 입력부의 전위, 상기 제1 저 정전위 및 상기 제2 저 정전위를 나타내는, 반도체 장치.
  8. 삭제
  9. 제7항에 있어서,
    상기 복수의 트랜지스터는 NOR 회로의 일부인, 반도체 장치.
  10. 제7항에 있어서,
    상기 복수의 트랜지스터는 NAND 회로의 일부인, 반도체 장치.
  11. 제7항에 있어서,
    상기 복수의 트랜지스터는 각각 산화물 반도체를 이용하여 형성되는 반도체층을 포함하는, 반도체 장치.
  12. 제7항에 있어서,
    상기 복수의 트랜지스터는 각각 음의 임계 전압을 갖는 n 채널 공핍형 트랜지스터인, 반도체 장치.
  13. 반도체 장치로서,
    논리 회로를 포함하고,
    상기 논리 회로는,
    입력부, 출력부, 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는, 고 정전위가 공급되는 제1 배선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트는 상기 입력부에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는, 상기 제1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는, 제1 저 정전위가 공급되는 제2 배선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는, 제1 정전위가 공급되는 제3 배선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는, 상기 고 정전위가 공급되는 제4 배선에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는, 제2 정전위가 공급되는 제5 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 하나는, 상기 제3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는, 제2 저 정전위가 공급되는 제6 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 접속인 제1 전기 노드에 전기적으로 접속되고,
    상기 출력부는, 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이의 전기적 접속인 제2 전기 노드에 전기적으로 접속되고,
    상기 제1 저 정전위는 상기 제2 저 정전위보다 낮고,
    Vss2 + Vth < Vbias2 < Vss1 + 2Vth의 관계를 만족하며, Vth, Vbias2, Vss2 및 Vss1는 각각 상기 제1 트랜지스터의 임계 전압, 상기 제1 정전위, 상기 제1 저 정전위 및 상기 제2 저 정전위를 나타내는, 반도체 장치.
  14. 제1항, 제7항 및 제13항 중 어느 한 항에 있어서,
    상기 논리 회로는 인버터 회로인, 반도체 장치.
  15. 제13항에 있어서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터는 NOR 회로의 일부인, 반도체 장치.
  16. 제13항에 있어서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터는 NAND 회로의 일부인, 반도체 장치.
  17. 제13항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 산화물 반도체를 이용하여 형성되는 반도체층을 포함하는, 반도체 장치.
  18. 제13항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 각각 음의 임계 전압을 갖는 n 채널 공핍형 트랜지스터인, 반도체 장치.
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