JP3821040B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、積分回路と積分回路の出力からの信号を一時的に蓄えるサンプルホールド回路を備えた半導体装置に関する。また本発明は、積分回路とサンプルホールド回路をそれぞれ複数備え、サンプルホールド回路からの信号を出力端子に順次出力するマルチプレクサ回路及び出力バッファから構成される回路に関する。
【０００２】
【従来の技術】
抵抗体の抵抗値変化を検出する場合には、一般的に抵抗体に流れる電流を積分する積分回路により抵抗値変化を電圧として検出し、その出力をサンプリングし外部へ出力するが、近年、熱型赤外線センサの１つであるボロメータ型赤外線センサでは、センササイズの縮小によりボロメータの抵抗変化が微弱な変化になってきており、その抵抗変化を検出する回路の低ノイズ化することが要求されている。
【０００３】
この要請に応えるために、例えば、文献１（"Low Cost 160×128 uncooled infrared sensor array", SPIE Vol.3360, Part of the SPIE Conference on Infrared Readout Electronics IV April 1998）に開示されているように、ボロメータの抵抗変化を検出するために、トランジスタを介しバイアス電圧を供給し、ボロメータに流れる電流変化をＯＰアンプ（Operational Amplifier；オペアンプ、演算増幅器ともいう）を用いた積分回路で積分することで電圧として検出している。その後、積分回路の出力のサンプルホールドを行なっている。積分動作及びサンプルホールド動作は複数の読み出し回路で同時に動作している。その後、各読み出し回路のサンプルホールド出力を、順次、マルチプレクサすることで外部に出力するようにした構成が提案されている。
【０００４】
この文献に開示された手法は、図１３に示すように、ボロメータ１３０１は、ＰｃｈＭＯＳＦＥＴ１３０２のソースにスイッチを介して接続され、ＰチャネルＭＯＳトランジスタ（「ＰｃｈＭＯＳＦＥＴ」という）１３０２のゲートは、Ｄ／Ａ変換器１３０３の出力端に接続されている。また、熱的に短絡しているボロメータ１３０５は、ＮチャネルＭＯＳトランジスタ（「ＮｃｈＭＯＳＦＥＴ」という）１３０４のソースに接続され、ＮｃｈＭＯＳＦＥＴ１３０４のゲートは、Ｄ／Ａ（デジタル／アナログ）変換器１３０６の出力端に接続されている。
【０００５】
ＰｃｈＭＯＳＦＥＴ１３０２のドレインとＮｃｈＭＯＳＦＥＴ１３０４のドレインとが接続され、その接続ノードが積分器１３０７に接続され、ボロメータ１３０１の入射赤外線による変位電流が積分コンデンサ１３０８によって積分電圧に変換される。
【０００６】
また、積分回路１３１２は、積分器１３０７、積分コンデンサ１３０８及びリセットスイッチ１３０９で構成され、積分コンデンサ１３０８は、リセットスイッチ１３０９により、定期的にリセットされる。
【０００７】
サンプルホールド回路（Ｓ／Ｈ回路）１３１０は、積分回路１３１２の出力電圧をサンプルホールドし、マルチプレクサスイッチ１３１１により読み出し回路１３１３の出力が外部へ順次出力される。この文献においては、読み出し回路１３１３は９回路で構成されている。
【０００８】
サンプルホールド回路１３１０は、図１４に示すような回路が一般的に用いられる。図１４を参照すると、バッファ１４０１は、サンプルホールド動作が積分動作に影響を与えないよう入力インピーダンスを大きくする必要があるために設けられている。スイッチ１４０２、ホールドコンデンサ１４０３、ソースフォロワ回路１４０４により、サンプルホールド回路が構成される。回路構成によっては、バッファ１４０１はソースフォロワ回路に、ソースフォロワ回路１４０４はオペアンプに各々置き換えられることがある。
【０００９】
【発明が解決しようとする課題】
ところで、上記文献１に記載された構成においては、並列に同時積分及びサンプルホールドを行ない、マルチプレクサにより、順次出力を行なっていることから、サンプリング時間は、必然的に短くなる。
【００１０】
この動作の一例を図１５に模式的に示す。なお、図１５は、前記文献１に記載された図ではなく、本願発明者側が本明細書用に用意したものである。図１５を参照すると、Ｓ／Ｈ（サンプルホールド）パルスがｈｉｇｈレベル期間、サンプルホールド回路はサンプルモードとなり、積分回路の出力をサンプリングし、Ｓ／Ｈパルスのｌｏｗレベル期間、サンプルホールド回路はホールドモードとなる。積分動作はリセット後、積分モードとなる。図１５では、積分モードの終端部に近いタイミングで、サンプルホールド回路はサンプルモードとなり、積分回路の出力をサンプリングしており、ｎチャネル分のサンプルホールド回路の出力がマルチプレクサを介して時分割で出力されている。
【００１１】
これにより、積分器の出力電圧をサンプリングする際、セトリング時間を確保するために、積分器の出力を受けるバッファは、数ＭＨｚ程度の高速性が必要になる。
【００１２】
しかしながら、一方では、サンプリングによるホールドコンデンサへの折り返しノイズの影響を低減するために、スイッチのオン抵抗や、ホールドコンデンサの値を大きくして、ノイズ帯域を狭める必要があり、このため、セトリング時間の確保ができなくなる。すなわち、トレードオフの問題がある。
【００１３】
この問題は、熱電変換素子の多画素化などにより、読み出し回路数が多くなると、サンプリング時間が短くなるため、一層顕著となる。
【００１４】
したがって、本発明が解決しようとする主たる課題は、特に、高速性を必要とせず、低ノイズで、積分及びサンプルホールドを実現する回路を提供することにある。
【００１５】
本発明は、抵抗体とそれに流れる電流を積分する積分回路と、積分回路の出力からのアナログ信号を一時的に蓄えるサンプルホールド回路がそれぞれ複数あり、それらのサンプルホールド回路からの信号を出力端子に順次出力するマルチプレクサ回路と出力バッファから構成される半導体装置において、高速性を必要とせず、低ノイズな半導体装置を提供することもその課題の１つとしている。
【００１６】
さらに、本発明は、半導体装置の安定動作及びリニアリティを改善する回路構成を提供することもその課題の１つとしている。
【００１７】
【課題を解決するための手段】
前記課題の少なくとも１つを解決する本発明は、２つのコンデンサを、積分回路の積分コンデンサと、積分出力をサンプルホールドする回路のホールドコンデンサとに交互に切り替えられるようにしたものである。本発明に係る回路は、信号入力端子に１つの入力端子が接続されるオペアンプの出力端子と前記入力端子との間に、少なくとも２つのコンデンサが配設されており、前記２つのコンデンサの一方のコンデンサが、前記オペアンプの帰還路内に接続されて前記信号入力端子からの入力信号を積分する積分コンデンサとされるとき、他方のコンデンサは、前記オペアンプの帰還路から外され、積分結果を保持するホールドコンデンサとされ、前記他方のコンデンサの端子電圧に従うサンプルホールド出力が取り出され、つぎに前記他方のコンデンサを積分コンデンサとし、前記一方のコンデンサをホールドコンデンサに交互に切り替える手段を備えている。
【００１８】
本発明に係る半導体装置は、物理量を抵抗値に変換する少なくとも１個以上の測定抵抗体からなる測定抵抗群と、前記各測定抵抗体に接続され、所望の前記測定抵抗体を導通可能とするスイッチ手段と、前記各測定抵抗群に接続され、前記各測定抵抗群にバイアス電圧を印加するバイアス回路と、前記各測定抵抗群に流れる電流を積分して蓄積する積分回路と、前記積分回路の出力を所定期間保持するサンプルホールド回路と、を有する読み出し回路を備え、前記積分回路の蓄積された電流に基づいて、前記各測定抵抗群の抵抗値の変化を検出して、前記物理量を間接的に測定するようにした半導体装置であって、前記読み出し回路において、前記積分回路は、オペアンプと積分コンデンサを備え、前記積分コンデンサは２個で構成され、予め定められた期間毎に、２個の前記積分コンデンサが、積分用と、サンプルホールド用とに交互に切り替える手段を備えている。本発明に係る半導体装置において、前記積分回路は、前記期間毎に、交互に切り換わる、前記積分コンデンサとは別の積分コンデンサを備えた構成としてもよい。
【００１９】
本発明においては、入力信号に追従した信号を出力する第１のフォロワ回路の出力を入力とするオペアンプを備え、前記オペアンプのフィードバックループ内に、第２のフォロワ回路が挿入されている構成としてもよい。
【００２０】
本発明に係るサンプルホールド回路においては、ホールドコンデンサとは別に、第２のコンデンサを備え、入力信号と前記ホールドコンデンサとの接続を制御するサンプルホールドスイッチとは別に、第２のスイッチと第３のスイッチを備え、前記第２のコンデンサの一端は、前記サンプルホールドスイッチの一端と前記ホールドコンデンサとの接続ノードに接続され、前記第２のコンデンサの他端は、前記第２のスイッチを介して、前記サンプルホールドスイッチの他端に接続され、さらに、前記第２のコンデンサの他端は、前記第３のスイッチを介してバイアス電圧に接続され、前記第２のスイッチ及び前記第３のスイッチをオン・オフ制御することにより、前記第２のコンデンサを通じて、前記ホールドコンデンサから電荷を流入または流出する構成としてもよい。
【００２１】
【発明の実施の形態】
まず、本発明の概要、実施の形態について説明し、ついで具体的な実施例について説明する。本発明に係る半導体装置は、抵抗体とそれに流れる電流を積分する積分回路と、積分回路の出力からのアナログ信号を一時的に蓄えるサンプルホールド回路をそれぞれ複数備え、サンプルホールド回路からの信号を出力端子に順次出力するマルチプレクサ回路及び出力バッファを有する半導体装置におけるサンプルホールド回路の部分に、積分コンデンサとホールドコンデンサを兼用する構成としたことを特徴としている。
【００２２】
かかる構成では、積分期間中は、積分器につながっているコンデンサを、ホールド期間中になる時に、サンプルホールド回路側に切り換えて、その電圧を出力する動作を実行する。
【００２３】
この動作を行うために、２つのコンデンサ（例えばＡとＢとする）を形成している。
【００２４】
フェーズ１の期間コンデンサＡは、積分回路につながって積分動作を行うと共に、コンデンサＢはサンプルホールド回路につながっており、前期間の積分結果（フェーズ２）のホールド動作を行っている。
【００２５】
フェーズ２では、コンデンサＡとＢが交替する。従って、積分コンデンサからホールドコンデンサへの信号の受け渡しがなくなり、積分器の出力を受けるバッファの高速性の必要が無くなる、という効果が得られる。
【００２６】
本発明の実施の形態に係る積分サンプルホールド回路（例えば図１の１３１）は、その好ましい一実施の形態において、信号入力端子に反転入力端子が接続されるオペアンプ（例えば図１の１１６）の反転入力端子と出力端子の間に、少なくとも２つのコンデンサ（キャパシタ）（例えば図１の１１９、１２２）が用意されており、ある期間で、２つのコンデンサの一方のコンデンサがオペアンプの帰還路に接続されて積分コンデンサのとき、他方のコンデンサはオペアンプの帰還路から外されて、積分結果を保持するホールドコンデンサとされ、その端子電圧が、サンプルホールド出力として取り出され、つぎの期間では前記他方のコンデンサを積分コンデンサとし、前記一方のコンデンサをホールドコンデンサに、交互に切り替える手段を備え、２つのコンデンサは、積分器の積分コンデンサとサンプルホールド回路のホールドコンデンサに交互に切り替えられる。１つのコンデンサ（例えば図１の１１９）は、一端が第１のスイッチ(例えば図１の１２０)を介して前記オペアンプ（１１６）の出力端子に接続され、他端は第１の切替スイッチ（例え図１の１１８）を介して前記入力端子と電圧供給端子（例えば図１の１２４）のいずれかに接続するように切り替えられ、前記他のコンデンサ（例えば図１の１２２）は、一端が第２のスイッチ（図１の１２３）を介して前記オペアンプ（１１６）の出力端子に接続され、他端は第２の切替スイッチ（図１の１２１）を介して前記入力端子と前記電圧供給端子のいずれかに接続するように切り替えられる。
【００２７】
一方のコンデンサ（例えば図１の１１９）が、オペアンプの帰還路に接続されて積分コンデンサとして機能する場合、一方のコンデンサ（１１９）の一端に接続される前記第１のスイッチ（１２０）がオンされ、一方のコンデンサ（１１９）の他端は第１の切替スイッチ（１１８）を介して前記入力端子に接続され、他方のコンデンサ（例えば図１の１２２）は、サンプルホールド用のコンデンサとして機能し、他方のコンデンサ（１２２）の一端に接続される第２のスイッチ（１２３）がオフされ、他方のコンデンサ（１２２）の他端は第２の切替スイッチ（１２１）を介して電圧供給端子（１２４）に接続され、他方のコンデンサ（１２２）の端子電圧がサンプルホールド出力として取り出される。他方のコンデンサ（１２２）が、積分コンデンサとして機能する場合、他方のコンデンサ（１２２）の一端に接続される第２のスイッチ（１２３）がオンされ、他方のコンデンサ（１２２）の他端は第２の切替スイッチ（１２１）を介して前記入力端子に接続され、一方のコンデンサ（１１９）は、サンプルホールド用のコンデンサとして機能し、一方のコンデンサ（１１９）の一端に接続される第１のスイッチ（１２０）がオフされ、一方のコンデンサ（１１９）の他端は第１の切替スイッチ（１１８）を介して電圧供給端子（１２４）に接続され、一方コンデンサ（１１９）の端子電圧がサンプルホールド出力として取り出される。
【００２８】
本発明の実施の形態に係る積分サンプルホールド回路において、前記オペアンプ（図１の１１６）の入力端子と出力端子間にリセット用のスイッチ（例えば図１の１２５）を備え、リセット用のスイッチがオンされたとき、前記積分用のコンデンサには、前記オペアンプの第２の入力端子に入力される電圧（ＶＣＣ／２）にリセットされる。
【００２９】
本発明の実施の形態に係る積分サンプルホールド回路において、前記オペアンプ（図７の７０２）の入力端子と出力端子間に積分用のコンデンサ（図７の７２０）を備えた構成としてもよい。
【００３０】
本発明の実施の形態に係る積分サンプルホールド回路において、２つのコンデンサ（１１９、１２２）に対応して、前記コンデンサの端子電圧を入力し前記入力信号に追従する信号を出力するフォロワ構成の回路（１２８、１２９）を備え、前記２つのコンデンサに対応したフォロワ構成の回路の出力を切り替えて出力する選択回路（１３０）を備えている。
【００３１】
本発明の実施の形態に係る読み出し回路において、抵抗素子（例えば図１の１０２）にスイッチ（例えば図１の１０３）を介して接続され、前記抵抗素子にバイアス電圧を印加するバイアス回路（例えば図１の１４１）と、積分サンプルホールド回路（例えば図１の１３１）と、を備え、前記バイアス回路は、非反転入力端子がバイアス電圧供給端子に接続される第２のオペアンプ（例えば図１の１０５）と、前記第２のオペアンプの出力端子にゲートが接続された第１導電型の第１のＭＯＳトランジスタ（図１の１０４）と、を備え、第１のＭＯＳトランジスタ（１０４）のソースは、前記第２のオペアンプの反転入力端子に接続されるとともにスイッチ（例えば図１の１０３）を介して前記抵抗素子（例えば図１の１０２）の一端に接続され、前記第１のＭＯＳトランジスタのゲートとソース間に接続されたスイッチ（例えば図１の１０６）、又は、並列に接続されたスイッチ（１０６）及びコンデンサ（例えば図１の１０７）と、を備え、前記第１のＭＯＳトランジスタのドレインは、前記オペアンプ（１１６）の１つの入力端子に接続される。また、電源ＶＣＣに一端が接続されたバイアスキャンセル用の抵抗（例えば図１の図１の１０９）と、前記バイアスキャンセル用の抵抗の他端にスイッチ（例えば図１の１１０）を介してソースが接続され、第３のオペアンプ（例えば図１の１１２）の出力端子にゲートが接続された第２導電型の第２のＭＯＳトランジスタ（例えば図１の１１１）と、を備え、前記第３のオペアンプ（１１２）の反転入力端子は、第２のＭＯＳトランジスタ（１１１）のソースに接続され、非反転入力端子は、電圧供給端子（１２４）に接続され、第２のＭＯＳトランジスタ（１１１）のソースとゲート間には、スイッチ（１１３）が接続されて、第２のＭＯＳトランジスタ（１１１）のドレインは前記第１のＭＯＳトランジスタ（１０４）のドレインに接続されているバイアスキャンセル回路（１４２）を備えている。前記第１、第２のＭＯＳトランジスタのドレインの接続点がスイッチ（１１５）を介して積分サンプルホールド回路（１３１）の入力端子に接続される。
【００３２】
本発明の実施の形態において、前記読み出し回路は、積分サンプルホールド回路の選択回路（図１の１３０）の出力を入力し前記入力信号に追従する信号を出力するソースフォロワ（バイポーラプロセスの場合、エミッタフォロワ）等のフォロワ構成の回路（１３２）を１つ又は複数段（図１の１３２と１３３）備える。読み出し回路を複数備え、複数の前記読み出し回路の出力はマルチプレクサ（図１の１３５）を介してバッファ回路（１３６）に接続され、前記バッファ回路は、帰還路に、フォロワ構成の回路を１つ又は複数段（１３７、１３８、１３９）備えている。
【００３３】
本発明の実施の形態においては、前記第１のスイッチ（図８の８１３）に並列に、第３のスイッチ（図８の８１４）と第３のコンデンサ（図８の８１５）との直列回路が接続され、前記第３のスイッチと第３のコンデンサの接続点が第４のスイッチ（図８の８１６）を介して電圧供給端子（８１７）に接続されている。また第２のスイッチ（図８の８０７）と並列に、第５のスイッチ（図８の８０８）と第４のコンデンサ（図８の８０９）との直列回路が接続され、第５のスイッチと第４のコンデンサの接続点が第６のスイッチ（図８の８１０）を介して電圧供給端子（８１７）に接続される。
【００３４】
本発明に係るサンプルホールド回路は、入力信号を入力するバッファ回路（例えば図１２の１２０１）の出力とホールドコンデンサ（図１２の１２０３）との間に挿入されたサンプルホールドスイッチ（図１２の１２０２）と並列に、第２のスイッチ（図１２の１２０４）と第２のコンデンサ（図１２の１２０５）との直列回路が接続され、第２のスイッチと第２のコンデンサとの接続点は、第３のスイッチ（図１２の１２０６）を介して電圧供給端子（１２０７）に接続されており、ホールドコンデンサの端子電圧を受けるフォロワ回路（図１２の１２０８）を備えている。第２のコンデンサを通じて、ホールドコンデンサから電荷が流入または流出する。
【００３５】
【実施例】
本発明の上記および他の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。以下の実施の形態では、熱型赤外線撮像装置を中心に説明するが、本発明は、電流を積分して検出する半導体装置の全てにおいて適用可能である。
【００３６】
図１は、本発明の一実施例として、撮像装置の読み出し回路部分の回路構成を示す図である。この撮像装置では、半導体基板上に熱電変換素子１０２が形成されている。熱電変換素子１０２は、この例ではダイアフラム上に形成されたボロメータを用いており、入射赤外線に対して感度を持つ。
【００３７】
熱電変換素子１０２は、後述するように、基板上に、１次元ないし２次元に多数形成され、画素スイッチ１０１及び水平スイッチ１０３により切り替えて、順次選択されていく。
【００３８】
熱電変換素子１０２には、ＮｃｈＭＯＳＦＥＴ１０４、ＯＰアンプ（Operational amplifier；オペアンプともいう）１０５、スイッチ１０６、コンデンサ１０７から構成されるバイアス回路１４１を介しバイアス電圧１０８が印加される。より詳細には、バイアス回路１４１は、ＯＰアンプ１０５の出力端子にゲートが接続されたＮｃｈＭＯＳＦＥＴ１０４と、ＮｃｈＭＯＳＦＥＴ１０４のソースとゲート間に、互いに並列に接続されたコンデンサ１０７及びスイッチ１０６を備え、ＮｃｈＭＯＳＦＥＴ１０４のソースは、ＯＰアンプ１０５の反転入力端子（−）に接続され、ＯＰアンプ１０５の非反転入力端子（＋）には、バイアス電圧端子１０８が接続されており、ＮｃｈＭＯＳＦＥＴ１０４のソースが、スイッチ１０３の一端に接続され、スイッチ（「水平スイッチ」という）１０３の他端は熱電変換素子１０２に接続されている。
【００３９】
ＯＰアンプ１０５はＮｃｈＭＯＳＦＥＴ１０４のゲート・ソース間電圧ＶＧＳ電圧降下の補償を目的に設けられている。
【００４０】
また、バイアスキャンセル抵抗１０９、スイッチ１１０、ＰｃｈＭＯＳＦＥＴ１１１、ＯＰアンプ１１２、スイッチ１１３から構成されるバイアスキャンセル回路１４２を備え、バイアスキャンセル電圧１１４により、ＮｃｈＭＯＳＦＥＴ１０４のドレイン電流、即ち熱電変換素子１０２に流れる電流のオフセット成分の除去を行なう。より詳細には、バイアスキャンセル回路１４２は、電源ＶＣＣとスイッチ１１０の一端の間に接続されたバイアスキャンセル抵抗１０９と、スイッチ１１０の他端にソースが接続され、ＯＰアンプ１１２の出力端子にゲートが接続されたＰｃｈＭＯＳＦＥＴ１１１と、を備え、ＯＰアンプ１１２の反転入力端子（−）は、ＰｃｈＭＯＳＦＥＴ１１１のソースに接続され、非反転入力端子（＋）は、電圧端子１１４に接続され、ＰｃｈＭＯＳＦＥＴ１１１のソースとゲート間には、スイッチ１１３が接続されて、ＰｃｈＭＯＳＦＥＴ１１１のドレインはＮｃｈＭＯＳＦＥＴ１０４のドレインに接続されている。ＯＰアンプ１１２も上記と同様にＰｃｈＭＯＳＦＥＴ１１１のＶＧＳ電圧降下の補償を目的に設けられている。
【００４１】
バイアス回路１４１は、後述するフェーズ切り替え時の水平スイッチ１０３のオフ期間や、垂直ライン切り替え時の画素スイッチ１０１のオフ期間、即ち、熱電変換素子１０２の非選択期間には、バイアス電流が流れない。このため、ＮｃｈＭＯＳＦＥＴ１０４の相互コンダクタンスｇｍが低下し、ＯＰアンプ１０５のフィードバックループの抵抗成分が大きくなる影響により、位相の遅れ要素が大きくなるため、ＯＰアンプ１０５の位相余裕が確保できなくなる。
【００４２】
そのため、熱電変換素子１０２の非選択期間では、ＯＰアンプ１０５がボルテージフォロワ接続となるように、ＮｃｈＭＯＳＦＥＴ１０４のゲート・ソース間にスイッチ１０６を挿入し、制御を行なっている。スイッチ１０６をオンとすることで、ＯＰアンプ１０５の出力端子は、反転入力端子（−）に接続され、ボルテージフォロワ構成となる。
【００４３】
また、バイアスキャンセル回路１４２も上記と同様に、熱電変換素子１０２の非選択期間に、ＯＰアンプ１１２がボルテージフォロワ接続となるように、ＰｃｈＭＯＳＦＥＴ１１１のゲート・ソース間に、スイッチ１１３を挿入し、制御を行なっている。これは、バイアス回路１４１が上記制御を行なうと、バイアスキャンセル回路１４２の電流が余分となることから、スイッチ１１０も水平スイッチ１０３と同期してオフするように制御を行なうためである。
【００４４】
さらに、熱電変換素子１０２の非選択期間には、ＯＰアンプ（「積分器」ともいう）１１６は、リセット動作が行われるが、この非選択期間には、バイアス回路１４１及びバイアスキャンセル回路１４２が無効状態になる。このため、リセット動作を確実に行えるように、ＯＰアンプ１１６と、バイアス回路１４１及びバイアスキャンセル回路１４２を切り離すスイッチ１１５が設けられ、切替制御が行なわれる。スイッチ１１５は、ＯＰアンプ１１６のリセット期間中、オフ状態とされる。
【００４５】
また、熱電変換素子１０２がプロセス不良によるオープン（ＯＰＥＮ）などの画素欠陥が存在する場合も同様に、バイアス電流が流れない。このため、ＮｃｈＭＯＳＦＥＴ１０４の相互コンダクタンスｇｍが低下し、ＯＰアンプ１０５のフィードバックループの抵抗成分が大きくなる影響で、位相の遅れ要素が大きくなり、ＯＰアンプの位相余裕が確保できなくなる。そのため、ＮｃｈＭＯＳＦＥＴ１０４のゲート・ソース間に、バイパスコンデンサ１０７を挿入し、位相余裕を確保している。
【００４６】
ある一回路が発振を起こした場合、並列積分を行っているため、電源ライン等を通じて他の回路に影響を及ぼす可能性がある。そこで、本実施例のバイアス回路１４１の構成は、安定動作を補償している。
【００４７】
本実施例では、積分コンデンサとホールドコンデンサを兼用する構成をその特徴の１つとしている。具体的には、積分期間中に積分器１１６につながっているコンデンサを、サンプリングのタイミングで、サンプルホールド回路側に、切り換えてその電圧を出力（ホールド）させる。
【００４８】
この動作を行うために、積分／ホールドコンデンサＡ（１１９）、積分／ホールドコンデンサＢ（１２２）の２つのコンデンサを備えている。
【００４９】
また、ソースフォロワ回路も、積分／ホールドコンデンサＡ（１１９）、及び積分／ホールドコンデンサＢ（１２２）に対応させて、２つのソースフォロワ１Ａ（１２８）、及びソースフォロワ１Ｂ（１２９）を設けている。
【００５０】
スイッチＡ２（１１８）、スイッチＡ１（１２０）、スイッチＢ２（１２１）、スイッチＢ１（１２３）、出力選択スイッチ１３０は、上記動作を制御するためのスイッチである。
【００５１】
ＯＰアンプ１１６の非反転入力端子（＋）はＶＣＣ／２（電源電圧ＶＣＣの１／２）に接続され、反転入力端子（−）はスイッチ１１５に接続され、ＯＰアンプ１１６の反転入力端子と出力端子間にはリセット用スイッチ１２５を備え、一端が、コンデンサ１１９の一端に接続され、他端が、反転入力端子と電圧ＶＣＣ／２の端子１２４とに切替接続される切替スイッチＡ２（１１８）と、一端が、コンデンサ１２２の一端に接続され、他端が、反転入力端子と電圧ＶＣＣ／２の端子１２４とに切替接続される切替スイッチＢ２（１２１）と、一端が、コンデンサ１１９の他端に接続され、他端が、ＯＰアンプ１１６の出力端子に接続され、オン・オフ制御されるスイッチＡ１（１２０）と、一端が、コンデンサ１２２の他端に接続され、他端が、ＯＰアンプ（１１６）の出力端子に接続され、オン・オフ制御されるスイッチＢ１（１２３）とを備え、コンデンサ１１９とスイッチ１２０の接続点と、コンデンサ１２２とスイッチ１２３の接続点とがそれぞれ、出力ＯＵＴＡ（１２６）、ＯＵＴＢ（１２７）として、ソースフォロワ１Ａ（１２８）と、ソースフォロワ１Ｂ（１２９）とに入力され、ソースフォロワ１Ａ（１２８）と、ソースフォロワ１Ｂ（１２９）の出力は、切替スイッチ１３０を介して一方が選択出力される。この回路のタイミング等の詳細は後述の動作説明で行なう。
【００５２】
また、積分／ホールドコンデンサＡ（１１９）及び積分／ホールドコンデンサＢ（１２２）はリセットスイッチ１２５により、定期的にリセットされる。このリセットレベルは、通常、ダイナミックレンジを最大にするために、電源電圧ＶＣＣの１／２が好ましいことから、ＶＣＣ／２の電圧が、積分器１１６の非反転入端子（＋）に入力されている。
【００５３】
また、前記各スイッチは、例えばＭＯＳトランジスタを用いたスイッチ回路、例えばＣＭＯＳトランスファゲートなどにより構成される。
【００５４】
ソースフォロワ２（１３２）は、積分サンプルホールド回路１３１の出力を受け、ソースフォロワ３（１３３）はマルチプレクサスイッチ１３５を介し出力バッファ１３６に接続される。
【００５５】
出力バッファ１３６のフィードバックループ内には、ソースフォロワ１Ｃ（１３７）、ソースフォロワ２Ｃ（１３８）及びソースフォロワ３Ｃ（１３９）が構成されている。これは、ソースフォロワ１Ａ（１２８）またはソースフォロワ１Ｂ（１２９）、ソースフォロワ２（１３２）、ソースフォロワ３（１３３）の３段のソースフォロワ回路による、ゲート・ソース間電圧（ＶＧＳ）の電圧降下によるリニアリティの動作点依存性を改善する目的で設けられている。
【００５６】
このため、ソースフォロワ１Ｃ（１３７）は、ソースフォロワ１Ａ（１２８）またはソースフォロワ１Ｂ（１２９）のゲート・ソース間電圧（ＶＧＳ）の電圧降下と同一になるように、ゲート長（Ｌ）及びゲート幅（Ｗ）が設定されている。同様に、ソースフォロワ２Ｃ（１３８）はソースフォロワ２（１３２）と、ソースフォロワ３Ｃ（１３９）はソースフォロワ３（１３３）とＶＧＳ電圧降下と同一になるように、ゲート長及びゲート幅が設定されている。
【００５７】
本発明の実施例において、ソースフォロワ回路が３段構成、すなわち、
１段目：ソースフォロワ１Ａ（１２８）又はソースフォロワ１Ｂ（１２９）、
２段目：ソースフォロワ２（１３２）、
３段目：ソースフォロワ３（１３３）
とした理由は以下のためである。
【００５８】
まず、セトリング時間を短縮するためには、マルチプレクサスイッチ１３５や配線に存在する大きな寄生容量を充放電できる電流能力の高いソースフォロワが必要となるが、読み出し回路数が多くなるほど、ソースフォロワのバイアス電流を大きくすると、消費電力が莫大となってしまう。
【００５９】
そのため、ソースフォロワ２（１３２）及びソースフォロワ３（１３３）は、その回路に対応するマルチプレクサ１３５が選択されるときにのみ、大きな電流を流すように、ゲート電圧のバイアス制御が行われている。但し、バイアス電流を０まで落とす制御を行うとフィードスルーが大きくなる。このため、待機時のバイアス電流として、微小電流（数マイクロＡ）を流している。
【００６０】
ソースフォロワ２（１３２）は、ソースフォロワ３（１３３）のゲート電圧の立ち上がり及び立ち下がり時に、ゲート端子に乗るクロックフィードスルーがソースフォロワ１Ａ（１２８）またはソースフォロワ１Ｂ（１２９）を介してホールドコンデンサまで影響しないようにするバッファの役割と、フィードスルーを速やかに収束させるための役割を持つ。
【００６１】
また、ソースフォロワ１Ａ（１２８）またはソースフォロワ１Ｂ（１２９）は、出力選択スイッチ１３０とソースフォロワ２（１３２）の寄生容量を駆動するためとノイズ低減のために、バイアス電流が多く必要とされる。
【００６２】
本実施例では、上記と同様に、消費電力の点から、ソースフォロワのバイアス制御を行っている。
【００６３】
そのバイアス制御は、当該回路に対応するマルチプレクサスイッチ１３５の動作時に、通常電流を流すほか、積分／ホールドコンデンサＡ（１１９）、積分／ホールドコンデンサＢ（１２２）の２つを切り換えるタイミングで、全読み出し回路のソースフォロワ１Ａ（１２８）またはソースフォロワ１Ｂ（１２９）に、通常電流を流している。
【００６４】
これは、積分／ホールドコンデンサＡ（１１９）、積分／ホールドコンデンサＢ（１２２）を切り換える時に、ホールド電圧のレベル差によっては、大きな振幅が発生する場合があり、マルチプレクサ１３５の動作に入る前に、その前段のノード電圧を収束させるためである。
【００６５】
なお、上記実施例では、各バッファとして、ソースフォロワを用いているが、ソースフォロワの代わりに、ＯＰアンプをボルテージフォロワ接続として用いてもよい。この場合には、ＯＰアンプのドライブ能力が十分にあれば、バッファを複数段設ける必要がない。また、ＯＰアンプのオフセット電圧が小さければ、出力バッファ１３６のフィードバックループ内に、ボルテージフォロワ接続されたＯＰアンプ（ソースフォロワの代わり）を設ける必要もない。但し、消費電力を考えると、ＯＰアンプよりも、ソースフォロワを用いるほうが低電力化になる。
【００６６】
図２は、図１の読み出し回路と、その周辺を含めた撮像素子全体の回路構成を示す図である。熱電変換素子２０２は、この例では、基板上に、２次元にマトリクス状に形成され、画素スイッチ２０１、水平スイッチ２０４によって切り替えて順次選択されていく。信号線２０３と走査線２１１との交差する箇所に画素スイッチ２０１を備え、画素スイッチ２０１は、ソースが接地され、ドレインが熱電変換素子２０２を介して信号線２０３に接続され、ゲートが、走査線に接続されたＮｃｈＭＯＳＦＥＴよりなる。信号線２０３は水平スイッチ２０４を介して、読み出し回路２０６に接続されている。読み出し回路２０６の出力は、マルチプレクサスイッチ２０７を介して出力バッファ２０９に接続される。マルチプレクサスイッチ２０７のオン・オフ制御は、水平シフトレジスタ２０８によって行われる。
【００６７】
各熱電変換素子２０２の信号を読み出すために、マトリクスの２列毎に読み出し回路２０６を形成している。垂直シフトレジスタ２０５は、マトリクスの各行を順次選択し、水平シフトレジスタ２０８は、マルチプレクサスイッチ２０７を順次選択していき、各読み出し回路２０６の出力を出力バッファ２０９に出力する。
【００６８】
以下、本実施例の動作について説明する。まず、積分及びサンプルホールドの動作について説明する。
【００６９】
図３は、図１の本発明の一実施例の積分サンプルホールド回路１３１の構成を詳細に示す図である。図３を参照すると、ＯＰアンプ３０２（図１の１１６に対応）の非反転入力端子は端子Ｖ１（３１１）（図１の１２４に対応）に接続され、反転入力端子は入力端子Ｉｉｎ（３０１）（図１のスイッチ１１５の一端に対応）に接続され、ＯＰアンプ３０２の反転入力端子と出力端子間にはリセット用スイッチＲＳＴ（３０３）（図１の１２５に対応）を備え、一端が、コンデンサ３０５（図１の１１９に対応）の一端に接続され、他端が、入力端子３０１と電圧Ｖ１の端子３１０とに切替接続される切替スイッチ３０４（図１の１１８に対応）と、一端が、コンデンサ３０８（図１の１２２に対応）の一端に接続され、他端が、入力端子３０１と電圧Ｖ１の端子３１０とに切替接続される切替スイッチ３０７（図１の１２１に対応）と、一端が、コンデンサ３０５の他端に接続され、他端が、ＯＰアンプ３０２の出力端子に接続され、オン・オフ制御されるスイッチ３０６（図１の１２０に対応）と、一端が、コンデンサ３０７の他端に接続され、他端が、ＯＰアンプ３０２の出力端子に接続され、オン・オフ制御されるスイッチ３０９（図１の１２３に対応）とを備え、コンデンサ３０５とスイッチ３０６の接続点、コンデンサ３０８とスイッチ３０９の接続点の出力電圧（ＯＵＴＡ、ＯＵＴＢ）はそれぞれ、ソースフォロワ３１４、３１５（図１の１２９、１２９に対応）のＰｃｈＭＯＳＦＥＴ３１４−１、３１５−１のゲートに接続されている。
【００７０】
ソースフォロワ３１４は、ドレインがグランドＧＮＤに接続され、ゲートに、出力電圧ＯＵＴＡ（３１２）が入力され、ソースが出力端子ＡｃｈＯＵＴ（３１６）に接続されソースフォロワトランジスタをなすＰｃｈＭＯＳＦＥＴ３１４−２と、ドレインがソースフォロワトランジスタのＰｃｈＭＯＳＦＥＴ３１４−２のソースに接続され、ソースが電源ＶＣＣに接続され、ゲートにバイアス電圧ＢＩＡＳ１が供給され電流源トランジスタをなすＰｃｈＭＯＳＦＥＴ３１４−１を有する。出力電圧ＯＵＴＢ（３１３）を入力するソースフォロワ３１５も同様に、ＰｃｈＭＯＳＦＥＴ３１５−２、３１５−１より構成され、ソースフォロワ３１５のＰｃｈＭＯＳＦＥＴ３１５−１のゲートには、ソースフォロワ３１４と共通に、バイアス電圧ＢＩＡＳ１が供給され、バイアス制御される。
【００７１】
図４は、図３に示した積分サンプルホールド回路１３１の動作タイミングを示す図である。図４には、フェーズ１期間中は、積分／ホールドコンデンサＡ（３０５）がサンプルホールドモード、積分／ホールドコンデンサＢ（３０８）が積分動作モードになっており、フェーズ２ではこれらのモードが切り替わり、積分／ホールドコンデンサＢ（３０８）がサンプルホールドモード、積分／ホールドコンデンサＡ（３０５）が積分動作モードとなっている。
【００７２】
フェーズ１期間について説明する。まず、各フェーズの最初には、リセットスイッチ３０３がオンし、積分（Ｉｎｔｅｇｒａｔｉｏｎ）動作モードになるコンデンサをリセットする。
【００７３】
スイッチＡ１（３０６）はオフ、スイッチＡ２（３０４）は電圧Ｖ１（３１０）に接続されており、スイッチＢ１（３０９）はオン、スイッチＢ２（３０７）は入力端子（３０１）に接続されている。
【００７４】
この例では、積分／ホールドコンデンサＢ（３０８）がＯＰアンプ３０２の仮想接地（imaginary short）により、ＯＰアンプ３０２の非反転入力端子(+)３１１につながる電圧Ｖ１（３１０）にリセットされる(図４のＯＵＴＢ３１３の「Ｒｅｓｅｔ」参照)。前記したように、リセットレベルは通常、ダイナミックレンジを最大にするために、電源電圧ＶＣＣの１／２、即ち、電圧Ｖ１（３１０）＝ＶＣＣ／２となるようになされている。
【００７５】
一方、積分／ホールドコンデンサＡ（３０５）は、前のフェーズの終端部の積分電圧をホールドした結果を、ソースフォロワ１Ａ（３１４）及び選択スイッチ３１８により、積分サンプルホールド回路１３１の出力端子（Ｓ／ＨＯＵＴ）３１９に出力している。これは、後段のマルチプレクス（図１の１３５）の動作のためフェーズ１期間中、出力し続ける。
【００７６】
ついで、リセットスイッチ３０３がオフ状態になると、入力端子３０１の入力電流３０１を、積分／ホールドコンデンサＢ（３０８）により積分する(図４のＯＵＴＢ３１３の「Ｉｎｔｅｇｒａｔｉｏｎ」参照)。
【００７７】
フェーズ１期間の終端部になると、まず、スイッチＢ１（３０９）をオフし、積分／ホールドコンデンサＢ（３０８）を、ＯＰアンプ３０２の出力端子から切り離す。
【００７８】
これにより、出力電圧ＯＵＴＢ（３１３）はハイインピーダンスになるため、コンデンサ３０８に貯まった電荷の移動はない。即ち、積分電圧をサンプルすることになる（図４のＯＵＴＢ３１３の「Ｓａｍｐｌｅ」参照）。
【００７９】
次に、スイッチＢ２（３０７）を電圧Ｖ１（３１０）側に切替接続することで、入力端子３０１と非接続とし、ホールド動作に移る（図４のＯＵＴＢ３１３の「Ｈｏｌｄ」参照）。
【００８０】
これは、積分期間中、積分／ホールドコンデンサＢ（３０８）は、積分器（ＯＰアンプ）３０２の仮想接地による電圧Ｖ１（３１０）を基準に積分動作をしているため、スイッチＢ２（３０７）により、積分／ホールドコンデンサＢ（３０８）を、積分器３０２から、完全に切り離し、電圧Ｖ１（３１０）に接続することで、積分／ホールドコンデンサＢ（３０８）でサンプリングした電圧は、そのままホールドされることになる。
【００８１】
上記動作により、積分コンデンサから、ホールドコンデンサへの信号の受け渡しがなくなる。
【００８２】
ここで、比較例として、前記した文献１に記載された回路（図１３参照）では、積分器の出力電圧をサンプリングする際に、積分器の出力を受けるバッファの数ＭＨｚ程度の高速性が必要とされていた。
【００８３】
これに対して、本発明では、高速のバッファが不要になり、低消費電力化になる効果がある。
【００８４】
積分／ホールドコンデンサＢ（３０８）による、ホールド動作が開始すると、ソースフォロワ１Ｂ（３１５）及び選択スイッチ３１８により、このホールド電圧を、積分サンプルホールド回路１３１の出力端子（Ｓ／ＨＯＵＴ）３１９に出力する。これにより、次のフェーズ２期間で積分動作と、サンプルホールド動作を切り替えることが可能になる。
【００８５】
フェーズ２期間になると、スイッチＡ１（３０６）はオンし、スイッチＡ２（３０４）は入力端子３０１側に切替接続し、コンデンサＡ（３０５）は、入力端子３０１の電流に接続されるとともに、リセットスイッチ３０３により、積分／ホールドコンデンサＡ（３０５）はリセットされ、積分／ホールドコンデンサＡ（３０５）が積分動作モードに移行し、積分／ホールドコンデンサＢ（３０８）がサンプルホールドモードになり、動作モードが入れ替わる。
【００８６】
図５は、フェーズ２期間中の動作状態を表す回路を示す図である。積分／ホールドコンデンサＢ（５０５）がホールドモードであり、この出力電圧ＯＵＴＢ（５０９）を入力とするソースフォロワ１Ｂ（５１２）により、出力端子ＢｃｈＯＵＴ（５１３）に出力している。
【００８７】
一方、積分／ホールドコンデンサＡ（５０４）は入力電流５０１に従い、積分動作を行なっている。この出力電圧ＯＵＴＡ（５０８）がソースフォロワ１Ａ（５１０）を介し、出力端子ＡｃｈＯＵＴ（５１１）に出力されているが、この後の出力選択スイッチにより、無効状態（Disable）となる。
【００８８】
また、本発明の積分及びサンプルホールドの構成及び動作におけるその他の効果について説明する。
【００８９】
図６（ａ）は、図３及び図４において、フェーズ１期間中のスイッチＢ１（３０９）がオフとなった時の動作状態（サンプルモード）を表す図であり、図６（ｂ）は、その後、スイッチＢ２（３０７）が電圧Ｖ１（３１０）に接続（オフ）した時の動作状態（ホールドモード）を表す図である。
【００９０】
図６（ａ）において、スイッチＢ１（６０４ａ）をオフし、積分／ホールドコンデンサＢ（６０５ａ）を積分器６０２ａの出力から切り離す（サンプリングする）時、積分器６０２ａの折り返しノイズが積分／ホールドコンデンサＢ（６０５ａ）へ入り込む。これはサンプリング定理による。しかし、実際には、図６（ａ）に示すように、積分器（ＯＰアンプ）６０２ａの反転入力端子（−）には、寄生容量６０６ａがあるため、上記折り返しノイズの影響を低減することができる。
【００９１】
ここで、積分／ホールドコンデンサＢ（６０５ａ）の容量値をＣｉｎｔ、寄生容量６０６ａの容量値をＣｐａｒａ、積分器６０２ａの出力端子での折り返しノイズ電圧をＶｎｏｐａとすると、積分／ホールドコンデンサＢ（６０５ａ）の両端に発生する折り返しノイズによるノイズ電圧Ｖｎは、次式（１）で表される。
【００９２】
Ｖn＝Ｖnopa×Ｃpara/(Ｃint＋Ｃpara) …(1)
【００９３】
ノイズ電圧Ｖｎは、折り返しノイズ電圧が積分コンデンサと寄生容量により分圧される形となり、寄生容量６０６ａを低減することによりノイズ電圧を低減することができる。
【００９４】
その後、図６（ｂ）に示すように、積分／ホールドコンデンサＢ（６０５ｂ）の一端を電圧Ｖ１（６０８ｂ）に切り替え、積分／ホールドコンデンサＢ（６０５ｂ）の両端の電圧（端子間電圧）を、次段のソースフォロワ１Ｂ（６１０ｂ）を介し出力することで、サンプリング時の折り返しノイズが低減される。
【００９５】
これに対して、比較例として、図１４に示したような一般的なサンプルホールド回路では、上記（１）式のように、ノイズ電圧が分圧されることはなく、バッファ１４０１の出力の折り返しノイズがホールドコンデンサ１４０３にそのまま入り込んでしまう、という問題がある。
【００９６】
本発明の他の実施例として、その基本的構成は上記の通りであるが、積分及びホールドコンデンサの構成についてさらに工夫している。
【００９７】
図７は、本発明の別の実施例の回路構成を示す図である。この実施例は、図１の積分サンプルホールド回路１３１を改良したものであり、図３の積分Ｓ／Ｈ回路１３１を詳細に示した図と対比すると、図７において、積分コンデンサ７２０が追加されている。
【００９８】
本発明の第１の実施例において、各フェーズ毎に積分／ホールドコンデンサＡ（７０５）及び積分／ホールドコンデンサＢ（７０８）の切り替えを行ない、積分動作もしくはサンプルホールドの動作を行なうため、回路構成上２つのコンデンサが必要とされる。
【００９９】
ところで、シリコンＩＣを製作する上でコンデンサ（キャパシタ）を形成することは、トランジスタを形成するのに比べ、面積を必要とする。この実施例は、これを解決するためのものである。
【０１００】
まず、電流を積分し電圧へ変換する際の変換ゲインを考える。積分電圧をＶｉｎｔ、積分電流をＩｉｎｔ、積分時間をｔｉｎｔ、積分容量をＣｉｎｔとすると、次式（２）で与えられる。
【０１０１】
Ｖint＝Ｉint×ｔint/Ｃint …(2)
【０１０２】
式（２）より、積分電圧Ｖｉｎｔは、積分容量Ｃｉｎｔに反比例することがわかる。
【０１０３】
システムの都合上、積分電流Ｉｉｎｔ及び積分時間ｔｉｎｔが何らかの制約を受け変更できない場合、積分器の出力ダイナミックレンジを確保するためには、積分容量をＣｉｎｔを大きくして、積分電圧Ｖｉｎｔを飽和しないようにしなければならない。
【０１０４】
こういった場合、本発明の第１の実施例では、大きなコンデンサを２つ形成する必要があるが、図７に示す実施例のように、積分コンデンサ７２０を追加することでこの課題を解決している。
【０１０５】
例えば、積分容量Ｃｉｎｔに、２０ｐＦ必要である場合、積分コンデンサ７２０の容量値を１８ｐＦ、積分／ホールドコンデンサＡ７０５、及び、積分／ホールドコンデンサＢ７０８をそれぞれ２ｐＦとする。
【０１０６】
積分を行なうフェーズでは、積分コンデンサ７２０と、積分／ホールドコンデンサＡ（７０５）または積分／ホールドコンデンサＢ（７０８）が積分器７０２の入出力間に接続されることになるので、積分容量としての合計２０ｐＦとなる。
【０１０７】
この場合、形成しているコンデンサの総容量値は２２ｐＦであり、第１の実施例では、２０ｐＦが２つ必要になるため、面積的には約１／２の小面積化が出来る。
【０１０８】
次に、本発明の第３の実施例について説明する。本発明の実施例の基本的構成は、前記実施例と同様であるが、サンプルホールド時に生じるチャージインジェクションノイズの低減についてさらに工夫している。
【０１０９】
図８は、本発明の第３の実施例の構成を示す図である。図８を参照すると、この実施例は、図１の積分サンプルホールド（Ｓ／Ｈ）回路１３１を改良したものであり、積分サンプルホールド回路１３１を詳細に示した図３の回路構成と対比すると、スイッチＡ３（８１４）、ダミーコンデンサ８１５、スイッチＡ４（８１６）及びスイッチＢ３（８０８）、ダミーコンデンサ８０９、スイッチＢ４（８１０）を追加した構成となっている。ＯＰアンプ８０３の出力端子と、スイッチＡ１（８１３）の一端との接続点に一端が接続されたスイッチＡ３（８１４）と、スイッチＡ３（８１４）の他端と、スイッチＡ１（８１３）の他端との間に接続されたダミーコンデンサ８１５と、スイッチＡ３（８１４）の他端と電圧Ｖ１（８１７）との間に接続されたスイッチ８１６と、ＯＰアンプ８０３の出力端子と、スイッチＢ1(８０７)の一端との接続点に一端が接続されたスイッチＢ３（８０８）と、スイッチＢ３（８０８）の他端と、スイッチＢ1(８０７)の他端との間に接続されたダミーコンデンサ８０９と、スイッチＢ３（８０８）の他端と電圧Ｖ１（８１７）との間に接続されたスイッチ８１０と、を備えている。
【０１１０】
サンプルホールド回路では、サンプリングする際のサンプリングスイッチがオフとなる瞬間、そのスイッチのチャネルにある電荷がホールドコンデンサに入り込む（チャージインジェクションノイズ）ため、サンプリングした電圧にオフセットが生じる。本実施例では、この影響を低減する構成としたものである。
【０１１１】
図９は、図８に示した構成のタイミング動作を説明するためのタイミング図である。また図１０は、図９のフェーズ１期間中の積分／ホールドコンデンサＢ８０６の動作状態を表す図である。これを用いて説明する。
【０１１２】
図１０（ａ）は、図８及び図９において、フェーズ１期間中のリセットスイッチ８０４がオフとなり、入力電流８０１を積分／ホールドコンデンサＢ８０４により積分している動作状態を表している。この時、スイッチＢ３（８０８）はＯＮとなっており、ダミーコンデンサ８０９の両端は短絡状態にある。
【０１１３】
次に図１０（ｂ）は、サンプリングした直後の動作状態、即ちスイッチＢ１（１００３ｂ）及びスイッチＢ３（１００４ｂ）がオフとなった瞬間を表している。スイッチＢ１（１００３ｂ）がオフすることにより、そのチャネルにあった電荷（＋ΔＱ）が積分／ホールドコンデンサＢ１００１ｂに入り込む（チャージインジェクション）。
【０１１４】
ここで、積分／ホールドコンデンサＢ（１００１ｂ）の値をＣｉｎｔ、この電荷により生じるオフセット電圧をＶｏｆｆｓｅｔとすると、次式（３）が成り立つ。
【０１１５】
Ｖoffset＝ΔＱ／Ｃint …(3)
【０１１６】
ここで、図１１に、図８に示す積分器８０３の出力電圧と積分／ホールドコンデンサＡ８１２及び積分／ホールドコンデンサＢ８０６の電荷変動量（ΔＱ）の関係を示す。
【０１１７】
積分器８０３の正端子の電圧Ｖ１（８１７）を基準に、出力電圧が大きい場合はプラスの電荷が注入され、出力電圧が小さい場合はマイナスの電荷が注入される。これは、まず上述のように通常、積分器８０３の非反転入力端子（「正端子」ともいう）の電圧Ｖ１はダイナミックレンジを最大にするために、電源電圧ＶＣＣの１／２が好ましいことから、ＶＣＣ／２の電圧に設定されており、また前記各スイッチはＣＭＯＳトランスファゲートなどにより構成されている。
【０１１８】
したがって、電圧Ｖ１を基準に、出力電圧が大きい場合には、スイッチのＰｃｈＭＯＳが支配的にオンしていたために、プラスの電荷が、また出力電圧が小さい場合はスイッチのＮｃｈＭＯＳが支配的にオンしていたため、マイナスの電荷が注入される。
【０１１９】
また、ダミーコンデンサ１００２ｂはフローティング状態であるため、スイッチＢ１（１００３ｂ）及びスイッチＢ３（１００４ｂ）がオフとなった瞬間によるチャージインジェクションはない。
【０１２０】
次に図１０（ｃ）は、図８及び図９において、スイッチＢ２（８０５）を切り替え、積分／ホールドコンデンサＢ（８０６）の一端を電圧Ｖ１（８１７）につなぎ変えた動作状態を表している。
【０１２１】
次に図１０（ｄ）は、図８及び図９において、スイッチＢ４（８１０）をＯＮし、ダミーコンデンサＢ（８０９）の一端を電圧Ｖ１（８１７）につなぎ変えた動作状態を表している。この動作により、図１０（ｂ）で発生したチャージインジェクションの影響を低減する。
【０１２２】
これは、スイッチＢ４（８１０）をオンし、ダミーコンデンサＢ（８０９）の一端を電圧Ｖ１（８１７）に切り替える前までは、ダミーコンデンサ８０９の両端には積分器８０３の出力電圧になっているが、その後、スイッチＢ４（８１０）をオンし、ダミーコンデンサＢ（８０９）の一端を電圧Ｖ１（８１７）側に切り替えることにより、チャージインジェクションにより流入された電荷を引きぬく（デイスチャージ）。図１１は、この様子を示している。図１１において、横軸は、積分器８０３の出力電圧、縦軸は、積分／ホールドコンデンサＡ（８１２）と積分／ホールドコンデンサＢ（８０６）の電荷移動量ΔＱを示している。破線は、ダミーコンデンサＡ（８１５）、Ｂ（８０９）を電圧Ｖ１に接続することにより、積分／ホールドコンデンサＡ（８１２）と積分／ホールドコンデンサＢ（８０６）のディスチャージを示している。
【０１２３】
より具体的に説明する。スイッチＢ４（８１０）がオンとなる直前の積分器８０３の出力電圧をＶ０、電圧Ｖ１（８１７）の電圧をＶ１、ダミーコンデンサＢ（８０９）の容量値をＣｄｕｍｍｙ、スイッチＢ４（８１０）がオンした時に生じるダミーコンデンサＢ８０９の電荷変化量をΔＱｄｕｍｍｙとした時、次式（４）が与えられる。
【０１２４】
ΔＱdummy＝Ｃdummy（Ｖ１−Ｖ０） …(4)
【０１２５】
この電荷は積分／ホールドコンデンサＢ（８０６）から供給され、電荷供給による、積分／ホールドコンデンサＢ（８０６）の端子電圧の変化をＶdisとすると、次式（５）で与えられる。
【０１２６】
Ｖdis＝Ｃdummy／Ｃint×（Ｖ１−Ｖ０） …(5)
【０１２７】
このＶｄｉｓが、上式（３）のＶｏｆｆｓｅｔを打ち消す電圧になるように、Ｃｄｕｍｍｙの決定をすれば、チャージインジェクションノイズの低減を行なうことが出来る。
【０１２８】
例えば、Ｃｉｎｔ＝２０ｐＦ、Ｖ０＝７Ｖ、Ｖ１＝５Ｖとした時に、Ｖｏｆｆｓｅｔ＝１０ｍＶの場合には、Ｃｄｕｍｍｙ＝０．１ｐＦとなる。
【０１２９】
また、上記構成及び動作を一般的なサンプルホールド（Ｓ／Ｈ）回路にも適用できる。図１２は、本発明にしたがって、改良したサンプルホールド（Ｓ／Ｈ）回路の構成を示す図である。
【０１３０】
図１２を参照すると、図１４に示した一般的なサンプルホールド回路に、スイッチ１２０４、ダミーコンデンサ１２０５、スイッチ１２０６を追加した構成である。入力信号（積分器の出力）を入力するＯＰアンプ（インピーダンス変換用のバッファ）１２０１の出力端子に一端が接続されたサンプルホールドスイッチ１２０２と、サンプルホールドスイッチ１２０２の他端に一端が接続され、他端がグランド電位に接続されたホールドコンデンサ１２０３と、ホールドコンデンサ１２０３を入力とするソースフォロワ回路１２０８を備え、さらに、サンプルホールドスイッチ１２０２とホールドコンデンサ１２０３の接続点に一端が接続されたコンデンサ１２０５と、コンデンサ１２０５の他端と電圧Ｖ２（１２０７）間に接続されたスイッチ１２０６と、コンデンサ１２０５の他端と、サンプルホールドスイッチ１２０２の一端との間に接続されたスイッチ１２０４を備えている。詳細な動作説明は、図８、図１０及び図１１を参照してなされた上記説明とほぼ同様であるため、省略する。
【０１３１】
また、図１を参照して説明した本発明の実施例は、ＭＲＡＭ（Magnetic-RAM：磁気メモリ）や相変化メモリ（ＯＵＭ：Ovonic Unified Memoryともいう）の読み出し回路などについても適用できる。以下では、ＭＲＡＭの読み出し回路について説明する。
【０１３２】
ＭＲＡＭの読み出し方式に自己リファレンス方式（２回読み出し）と呼ばれる方式がある。この方式は、まず未知データの読み出しを行ない、その情報を保持する。その後、既知データ（例えば”１”）の書き込みを行ない、その情報を読み出し、未知データの読み出し結果と、既知データの読み出し結果とを比較するものである。
【０１３３】
図１６は、本発明の実施例をＭＲＡＭの読み出し回路に適用した構成を示す図である。図１６を参照すると、ＭＲＡＭのセルアレイには、ＴＭＲ（トンネル磁気抵抗）素子１６０１が２次元に配列されており、ワード線１６０５及びスイッチ１６０２とビット線１６０３及びスイッチ１６０４により、あるＴＭＲ素子１６０１が選択される。
【０１３４】
選択されたＴＭＲ素子１６０１には、バイアス電圧１６０６が印加され、電流が流れる。前述したように、まず未知データの読み出しを行なう場合、例えば積分／ホールドコンデンサＡ（１６０９）を選択して積分動作を行ない、読み出しが終わった時点で、スイッチＡ１（１６１０）及びスイッチＡ２（１６０８）により、積分器１６１６から切り離して、ホールド動作を行なう。
【０１３５】
次に、既知データの書き込みを行なった後にその情報を読み出す時に、スイッチＢ１（１６１３）及びスイッチＢ２（１６１１）により、積分／ホールドコンデンサＢ（１６１２）を選択して、積分動作を行ない、ホールドモードになっている積分／ホールドコンデンサＡ（１６０９）の電圧と、コンパレータ１６２２で比較する。
【０１３６】
本発明の第１の実施例を適用することにより、積分コンデンサからホールドコンデンサへの信号の受け渡しがなくなり、高速のバッファが不要になる。また、サンプリングによる折り返しノイズの低減効果がある。
【０１３７】
本発明は、上記したＭＲＡＭの読み出し回路、あるいは、相変化メモリの読み出し回路以外にも、例えば赤外線センサ、マイクロ波／ミリ波検出器、温度センサ、磁気センサ、圧力センサ、ガスセンサまたはフローセンサ等に適用して好適とされる。
【０１３８】
上記本発明の実施例において、積分回路のＯＰアンプ１１５、３０２等は、差動入力端子に入力された差動入力電圧を差動増幅する差動対を含む差動入力段と、差動入力段の後段に設けられる高利得増幅段と、位相補償回路を備え、必要に応じて高帯域、低インピーダンスの出力バッファを備えた、ＮＭＯＳあるいはＣＭＯＳ等の公知の回路構成が用いられ、ＯＰアンプ（演算増幅器）には、かかる差動構成の差動増幅回路も含まれることは勿論である。
【０１３９】
なお、本発明は、上記各実施例に限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内において、当業者であればなし得るであろう各種変形、修正を含むことは、勿論である。
【０１４０】
【発明の効果】
以上説明したように、本発明によれば、積分コンデンサからホールドコンデンサへの信号の受け渡しがなくなり、積分器の出力を受けるバッファの高速性を要さなくする、という効果を奏する。その理由は、本発明においては、２つのコンデンサを、一方が前記積分器の帰還路に接続された積分コンデンサのとき、他方は前記帰還路から外され積分結果を保持するホールドコンデンサとなるように、交互に切替制御する構成としたためである。
【０１４１】
また、本発明によれば、特に抵抗体とそれに流れる電流を積分する積分回路と、その積分回路の出力からのアナログ信号を一時的に蓄えるサンプルホールド回路がそれぞれ複数あり、それらのサンプルホールド回路からの信号を出力端子に順次出力するマルチプレクサ回路及び出力バッファから構成される半導体装置におけるサンプルホールド回路の部分に、積分コンデンサとホールドコンデンサを兼用する構成とし、積分コンデンサからホールドコンデンサへの信号の受け渡しがなくなり、積分器の出力を受けるバッファの高速性の必要が無くなるという効果を奏する。
【０１４２】
さらに、本発明によれば、サンプリングによるホールドコンデンサへの折り返しノイズの影響の低減を実現している。
【０１４３】
本発明の半導体装置は、ＭＲＡＭ、相変化メモリ、赤外線センサ、マイクロ波／ミリ波検出器、温度センサ、磁気センサ、圧力センサ、ガスセンサまたはフローセンサ等にも好適に適用され、積分器の出力を受けるバッファの高速性の必要を無くし、さらに、サンプリングによるホールドコンデンサへの折り返しノイズの影響を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す読み出し回路の構成を示す図である。
【図２】本発明の第１の実施例を示す撮像素子全体の構成を示す図である。
【図３】図１の積分サンプルホールド回路の回路構成を示す図である。
【図４】図３の動作を示すタイミング図である。
【図５】図３の動作状態を示した回路構成を示す図である。
【図６】図３の動作状態を詳細に示した回路構成を示す図である。
【図７】本発明の第２の実施例を示す読み出し回路の構成を示す図である。
【図８】本発明の第３の実施例を示す読み出し回路の構成を示す図である。
【図９】図８の動作を示すタイミング図である。
【図１０】図８の動作状態を示した回路構成を示す図である。
【図１１】チャージインジェクションの影響を示す模式図である。
【図１２】本発明の第４の実施例を示す読み出し回路の構成を示す図である。
【図１３】従来の熱型赤外線撮像装置を示す回路構成を示す図である。
【図１４】一般的なサンプルホールド回路を示した回路構成を示す図である。
【図１５】熱型赤外線撮像装置の動作を示す模式図である。
【図１６】本発明をＭＲＡＭの読み出し回路に適用した回路構成を示す図である。
【符号の説明】
１０１ 画素スイッチ
１０２ 熱電変換素子
１０３ 水平スイッチ
１０４ ＮｃｈＭＯＳＦＥＴ
１０５ ＯＰアンプ
１０６ スイッチ
１０７ ＯＰアンプ
１０８ バイアス電圧
１０９ バイアスキャンセル抵抗
１１０ スイッチ
１１１ ＰｃｈＭＯＳＦＥＴ
１１２ ＯＰアンプ
１１３ スイッチ
１１４ バイアスキャンセル電圧
１１５ スイッチ
１１６ 積分器
１１７ 非反転入力端子
１１８ スイッチＡ２
１１９ 積分／ホールドコンデンサＡ
１２０ スイッチＡ１
１２１ スイッチＢ２
１２２ 積分／ホールドコンデンサＢ
１２３ スイッチＢ１
１２４ 電圧ＶＣＣ／２
１２５ リセットスイッチ
１２６ 出力電圧Ａ
１２７ 出力電圧Ｂ
１２８ ソースフォロワ１Ａ
１２９ ソースフォロワ１Ｂ
１３０ 出力選択スイッチ
１３１ 積分サンプルホールド（Ｓ／Ｈ）回路
１３２ ソースフォロワ２
１３３ ソースフォロワ３
１３４ 読み出し回路
１３５ マルチプレクサスイッチ
１３６ 出力バッファ
１３７ ソースフォロワ１Ｃ
１３８ ソースフォロワ２Ｃ
１３９ ソースフォロワ３Ｃ
１４０ 出力端子
２０１ 画素スイッチ
２０２ 熱電変換素子
２０３ 信号線
２０４ 水平スイッチ
２０５ 垂直シフトレジスタ
２０６ 読み出し回路
２０７ マルチプレクサスイッチ
２０８ 水平シフトレジスタ
２０９ 出力バッファ
２１０ 出力端子
２１１ 走査線
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、積分回路と積分回路の出力からの信号を一時的に蓄えるサンプルホールド回路を備えた半導体装置に関する。また本発明は、積分回路とサンプルホールド回路をそれぞれ複数備え、サンプルホールド回路からの信号を出力端子に順次出力するマルチプレクサ回路及び出力バッファから構成される回路に関する。
【０００２】
【従来の技術】
抵抗体の抵抗値変化を検出する場合には、一般的に抵抗体に流れる電流を積分する積分回路により抵抗値変化を電圧として検出し、その出力をサンプリングし外部へ出力するが、近年、熱型赤外線センサの１つであるボロメータ型赤外線センサでは、センササイズの縮小によりボロメータの抵抗変化が微弱な変化になってきており、その抵抗変化を検出する回路の低ノイズ化することが要求されている。
【０００３】
この要請に応えるために、例えば、文献１（"Low Cost 160×128 uncooled infrared sensor array", SPIE Vol.3360, Part of the SPIE Conference on Infrared Readout Electronics IV April 1998）に開示されているように、ボロメータの抵抗変化を検出するために、トランジスタを介しバイアス電圧を供給し、ボロメータに流れる電流変化をＯＰアンプ（Operational Amplifier；オペアンプ、演算増幅器ともいう）を用いた積分回路で積分することで電圧として検出している。その後、積分回路の出力のサンプルホールドを行なっている。積分動作及びサンプルホールド動作は複数の読み出し回路で同時に動作している。その後、各読み出し回路のサンプルホールド出力を、順次、マルチプレクサすることで外部に出力するようにした構成が提案されている。
【０００４】
この文献に開示された手法は、図１３に示すように、ボロメータ１３０１は、ＰｃｈＭＯＳＦＥＴ１３０２のソースにスイッチを介して接続され、ＰチャネルＭＯＳトランジスタ（「ＰｃｈＭＯＳＦＥＴ」という）１３０２のゲートは、Ｄ／Ａ変換器１３０３の出力端に接続されている。また、熱的に短絡しているボロメータ１３０５は、ＮチャネルＭＯＳトランジスタ（「ＮｃｈＭＯＳＦＥＴ」という）１３０４のソースに接続され、ＮｃｈＭＯＳＦＥＴ１３０４のゲートは、Ｄ／Ａ（デジタル／アナログ）変換器１３０６の出力端に接続されている。
【０００５】
ＰｃｈＭＯＳＦＥＴ１３０２のドレインとＮｃｈＭＯＳＦＥＴ１３０４のドレインとが接続され、その接続ノードが積分器１３０７に接続され、ボロメータ１３０１の入射赤外線による変位電流が積分コンデンサ１３０８によって積分電圧に変換される。
【０００６】
また、積分回路１３１２は、積分器１３０７、積分コンデンサ１３０８及びリセットスイッチ１３０９で構成され、積分コンデンサ１３０８は、リセットスイッチ１３０９により、定期的にリセットされる。
【０００７】
サンプルホールド回路（Ｓ／Ｈ回路）１３１０は、積分回路１３１２の出力電圧をサンプルホールドし、マルチプレクサスイッチ１３１１により読み出し回路１３１３の出力が外部へ順次出力される。この文献においては、読み出し回路１３１３は９回路で構成されている。
【０００８】
サンプルホールド回路１３１０は、図１４に示すような回路が一般的に用いられる。図１４を参照すると、バッファ１４０１は、サンプルホールド動作が積分動作に影響を与えないよう入力インピーダンスを大きくする必要があるために設けられている。スイッチ１４０２、ホールドコンデンサ１４０３、ソースフォロワ回路１４０４により、サンプルホールド回路が構成される。回路構成によっては、バッファ１４０１はソースフォロワ回路に、ソースフォロワ回路１４０４はオペアンプに各々置き換えられることがある。
【０００９】
【発明が解決しようとする課題】
ところで、上記文献１に記載された構成においては、並列に同時積分及びサンプルホールドを行ない、マルチプレクサにより、順次出力を行なっていることから、サンプリング時間は、必然的に短くなる。
【００１０】
この動作の一例を図１５に模式的に示す。なお、図１５は、前記文献１に記載された図ではなく、本願発明者側が本明細書用に用意したものである。図１５を参照すると、Ｓ／Ｈ（サンプルホールド）パルスがｈｉｇｈレベル期間、サンプルホールド回路はサンプルモードとなり、積分回路の出力をサンプリングし、Ｓ／Ｈパルスのｌｏｗレベル期間、サンプルホールド回路はホールドモードとなる。積分動作はリセット後、積分モードとなる。図１５では、積分モードの終端部に近いタイミングで、サンプルホールド回路はサンプルモードとなり、積分回路の出力をサンプリングしており、ｎチャネル分のサンプルホールド回路の出力がマルチプレクサを介して時分割で出力されている。
【００１１】
これにより、積分器の出力電圧をサンプリングする際、セトリング時間を確保するために、積分器の出力を受けるバッファは、数ＭＨｚ程度の高速性が必要になる。
【００１２】
しかしながら、一方では、サンプリングによるホールドコンデンサへの折り返しノイズの影響を低減するために、スイッチのオン抵抗や、ホールドコンデンサの値を大きくして、ノイズ帯域を狭める必要があり、このため、セトリング時間の確保ができなくなる。すなわち、トレードオフの問題がある。
【００１３】
この問題は、熱電変換素子の多画素化などにより、読み出し回路数が多くなると、サンプリング時間が短くなるため、一層顕著となる。
【００１４】
したがって、本発明が解決しようとする主たる課題は、特に、高速性を必要とせず、低ノイズで、積分及びサンプルホールドを実現する回路を提供することにある。
【００１５】
本発明は、抵抗体とそれに流れる電流を積分する積分回路と、積分回路の出力からのアナログ信号を一時的に蓄えるサンプルホールド回路がそれぞれ複数あり、それらのサンプルホールド回路からの信号を出力端子に順次出力するマルチプレクサ回路と出力バッファから構成される半導体装置において、高速性を必要とせず、低ノイズな半導体装置を提供することもその課題の１つとしている。
【００１６】
さらに、本発明は、半導体装置の安定動作及びリニアリティを改善する回路構成を提供することもその課題の１つとしている。
【００１７】
【課題を解決するための手段】
前記課題の少なくとも１つを解決する本発明は、２つのコンデンサを、積分回路の積分コンデンサと、積分出力をサンプルホールドする回路のホールドコンデンサとに交互に切り替えられるようにしたものである。本発明に係る回路は、信号入力端子に１つの入力端子が接続されるオペアンプの出力端子と前記入力端子との間に、少なくとも２つのコンデンサが配設されており、前記２つのコンデンサの一方のコンデンサが、前記オペアンプの帰還路内に接続されて前記信号入力端子からの入力信号を積分する積分コンデンサとされるとき、他方のコンデンサは、前記オペアンプの帰還路から外され、積分結果を保持するホールドコンデンサとされ、前記他方のコンデンサの端子電圧に従うサンプルホールド出力が取り出され、つぎに前記他方のコンデンサを積分コンデンサとし、前記一方のコンデンサをホールドコンデンサに交互に切り替える手段を備えている。
【００１８】
本発明に係る半導体装置は、物理量を抵抗値に変換する少なくとも１個以上の測定抵抗体からなる測定抵抗群と、前記各測定抵抗体に接続され、所望の前記測定抵抗体を導通可能とするスイッチ手段と、前記各測定抵抗群に接続され、前記各測定抵抗群にバイアス電圧を印加するバイアス回路と、前記各測定抵抗群に流れる電流を積分して蓄積する積分回路と、前記積分回路の出力を所定期間保持するサンプルホールド回路と、を有する読み出し回路を備え、前記積分回路の蓄積された電流に基づいて、前記各測定抵抗群の抵抗値の変化を検出して、前記物理量を間接的に測定するようにした半導体装置であって、前記読み出し回路において、前記積分回路は、オペアンプと積分コンデンサを備え、前記積分コンデンサは２個で構成され、予め定められた期間毎に、２個の前記積分コンデンサが、積分用と、サンプルホールド用とに交互に切り替える手段を備えている。本発明に係る半導体装置において、前記積分回路は、前記期間毎に、交互に切り換わる、前記積分コンデンサとは別の積分コンデンサを備えた構成としてもよい。
【００１９】
本発明においては、入力信号に追従した信号を出力する第１のフォロワ回路の出力を入力とするオペアンプを備え、前記オペアンプのフィードバックループ内に、第２のフォロワ回路が挿入されている構成としてもよい。
【００２０】
本発明に係るサンプルホールド回路においては、ホールドコンデンサとは別に、第２のコンデンサを備え、入力信号と前記ホールドコンデンサとの接続を制御するサンプルホールドスイッチとは別に、第２のスイッチと第３のスイッチを備え、前記第２のコンデンサの一端は、前記サンプルホールドスイッチの一端と前記ホールドコンデンサとの接続ノードに接続され、前記第２のコンデンサの他端は、前記第２のスイッチを介して、前記サンプルホールドスイッチの他端に接続され、さらに、前記第２のコンデンサの他端は、前記第３のスイッチを介してバイアス電圧に接続され、前記第２のスイッチ及び前記第３のスイッチをオン・オフ制御することにより、前記第２のコンデンサを通じて、前記ホールドコンデンサから電荷を流入または流出する構成としてもよい。
【００２１】
【発明の実施の形態】
まず、本発明の概要、実施の形態について説明し、ついで具体的な実施例について説明する。本発明に係る半導体装置は、抵抗体とそれに流れる電流を積分する積分回路と、積分回路の出力からのアナログ信号を一時的に蓄えるサンプルホールド回路をそれぞれ複数備え、サンプルホールド回路からの信号を出力端子に順次出力するマルチプレクサ回路及び出力バッファを有する半導体装置におけるサンプルホールド回路の部分に、積分コンデンサとホールドコンデンサを兼用する構成としたことを特徴としている。
【００２２】
かかる構成では、積分期間中は、積分器につながっているコンデンサを、ホールド期間中になる時に、サンプルホールド回路側に切り換えて、その電圧を出力する動作を実行する。
【００２３】
この動作を行うために、２つのコンデンサ（例えばＡとＢとする）を形成している。
【００２４】
フェーズ１の期間コンデンサＡは、積分回路につながって積分動作を行うと共に、コンデンサＢはサンプルホールド回路につながっており、前期間の積分結果（フェーズ２）のホールド動作を行っている。
【００２５】
フェーズ２では、コンデンサＡとＢが交替する。従って、積分コンデンサからホールドコンデンサへの信号の受け渡しがなくなり、積分器の出力を受けるバッファの高速性の必要が無くなる、という効果が得られる。
【００２６】
本発明の実施の形態に係る積分サンプルホールド回路（例えば図１の１３１）は、その好ましい一実施の形態において、信号入力端子に反転入力端子が接続されるオペアンプ（例えば図１の１１６）の反転入力端子と出力端子の間に、少なくとも２つのコンデンサ（キャパシタ）（例えば図１の１１９、１２２）が用意されており、ある期間で、２つのコンデンサの一方のコンデンサがオペアンプの帰還路に接続されて積分コンデンサのとき、他方のコンデンサはオペアンプの帰還路から外されて、積分結果を保持するホールドコンデンサとされ、その端子電圧が、サンプルホールド出力として取り出され、つぎの期間では前記他方のコンデンサを積分コンデンサとし、前記一方のコンデンサをホールドコンデンサに、交互に切り替える手段を備え、２つのコンデンサは、積分器の積分コンデンサとサンプルホールド回路のホールドコンデンサに交互に切り替えられる。１つのコンデンサ（例えば図１の１１９）は、一端が第１のスイッチ(例えば図１の１２０)を介して前記オペアンプ（１１６）の出力端子に接続され、他端は第１の切替スイッチ（例え図１の１１８）を介して前記入力端子と電圧供給端子（例えば図１の１２４）のいずれかに接続するように切り替えられ、前記他のコンデンサ（例えば図１の１２２）は、一端が第２のスイッチ（図１の１２３）を介して前記オペアンプ（１１６）の出力端子に接続され、他端は第２の切替スイッチ（図１の１２１）を介して前記入力端子と前記電圧供給端子のいずれかに接続するように切り替えられる。
【００２７】
一方のコンデンサ（例えば図１の１１９）が、オペアンプの帰還路に接続されて積分コンデンサとして機能する場合、一方のコンデンサ（１１９）の一端に接続される前記第１のスイッチ（１２０）がオンされ、一方のコンデンサ（１１９）の他端は第１の切替スイッチ（１１８）を介して前記入力端子に接続され、他方のコンデンサ（例えば図１の１２２）は、サンプルホールド用のコンデンサとして機能し、他方のコンデンサ（１２２）の一端に接続される第２のスイッチ（１２３）がオフされ、他方のコンデンサ（１２２）の他端は第２の切替スイッチ（１２１）を介して電圧供給端子（１２４）に接続され、他方のコンデンサ（１２２）の端子電圧がサンプルホールド出力として取り出される。他方のコンデンサ（１２２）が、積分コンデンサとして機能する場合、他方のコンデンサ（１２２）の一端に接続される第２のスイッチ（１２３）がオンされ、他方のコンデンサ（１２２）の他端は第２の切替スイッチ（１２１）を介して前記入力端子に接続され、一方のコンデンサ（１１９）は、サンプルホールド用のコンデンサとして機能し、一方のコンデンサ（１１９）の一端に接続される第１のスイッチ（１２０）がオフされ、一方のコンデンサ（１１９）の他端は第１の切替スイッチ（１１８）を介して電圧供給端子（１２４）に接続され、一方コンデンサ（１１９）の端子電圧がサンプルホールド出力として取り出される。
【００２８】
本発明の実施の形態に係る積分サンプルホールド回路において、前記オペアンプ（図１の１１６）の入力端子と出力端子間にリセット用のスイッチ（例えば図１の１２５）を備え、リセット用のスイッチがオンされたとき、前記積分用のコンデンサには、前記オペアンプの第２の入力端子に入力される電圧（ＶＣＣ／２）にリセットされる。
【００２９】
本発明の実施の形態に係る積分サンプルホールド回路において、前記オペアンプ（図７の７０２）の入力端子と出力端子間に積分用のコンデンサ（図７の７２０）を備えた構成としてもよい。
【００３０】
本発明の実施の形態に係る積分サンプルホールド回路において、２つのコンデンサ（１１９、１２２）に対応して、前記コンデンサの端子電圧を入力し前記入力信号に追従する信号を出力するフォロワ構成の回路（１２８、１２９）を備え、前記２つのコンデンサに対応したフォロワ構成の回路の出力を切り替えて出力する選択回路（１３０）を備えている。
【００３１】
本発明の実施の形態に係る読み出し回路において、抵抗素子（例えば図１の１０２）にスイッチ（例えば図１の１０３）を介して接続され、前記抵抗素子にバイアス電圧を印加するバイアス回路（例えば図１の１４１）と、積分サンプルホールド回路（例えば図１の１３１）と、を備え、前記バイアス回路は、非反転入力端子がバイアス電圧供給端子に接続される第２のオペアンプ（例えば図１の１０５）と、前記第２のオペアンプの出力端子にゲートが接続された第１導電型の第１のＭＯＳトランジスタ（図１の１０４）と、を備え、第１のＭＯＳトランジスタ（１０４）のソースは、前記第２のオペアンプの反転入力端子に接続されるとともにスイッチ（例えば図１の１０３）を介して前記抵抗素子（例えば図１の１０２）の一端に接続され、前記第１のＭＯＳトランジスタのゲートとソース間に接続されたスイッチ（例えば図１の１０６）、又は、並列に接続されたスイッチ（１０６）及びコンデンサ（例えば図１の１０７）と、を備え、前記第１のＭＯＳトランジスタのドレインは、前記オペアンプ（１１６）の１つの入力端子に接続される。また、電源ＶＣＣに一端が接続されたバイアスキャンセル用の抵抗（例えば図１の図１の１０９）と、前記バイアスキャンセル用の抵抗の他端にスイッチ（例えば図１の１１０）を介してソースが接続され、第３のオペアンプ（例えば図１の１１２）の出力端子にゲートが接続された第２導電型の第２のＭＯＳトランジスタ（例えば図１の１１１）と、を備え、前記第３のオペアンプ（１１２）の反転入力端子は、第２のＭＯＳトランジスタ（１１１）のソースに接続され、非反転入力端子は、電圧供給端子（１２４）に接続され、第２のＭＯＳトランジスタ（１１１）のソースとゲート間には、スイッチ（１１３）が接続されて、第２のＭＯＳトランジスタ（１１１）のドレインは前記第１のＭＯＳトランジスタ（１０４）のドレインに接続されているバイアスキャンセル回路（１４２）を備えている。前記第１、第２のＭＯＳトランジスタのドレインの接続点がスイッチ（１１５）を介して積分サンプルホールド回路（１３１）の入力端子に接続される。
【００３２】
本発明の実施の形態において、前記読み出し回路は、積分サンプルホールド回路の選択回路（図１の１３０）の出力を入力し前記入力信号に追従する信号を出力するソースフォロワ（バイポーラプロセスの場合、エミッタフォロワ）等のフォロワ構成の回路（１３２）を１つ又は複数段（図１の１３２と１３３）備える。読み出し回路を複数備え、複数の前記読み出し回路の出力はマルチプレクサ（図１の１３５）を介してバッファ回路（１３６）に接続され、前記バッファ回路は、帰還路に、フォロワ構成の回路を１つ又は複数段（１３７、１３８、１３９）備えている。
【００３３】
本発明の実施の形態においては、前記第１のスイッチ（図８の８１３）に並列に、第３のスイッチ（図８の８１４）と第３のコンデンサ（図８の８１５）との直列回路が接続され、前記第３のスイッチと第３のコンデンサの接続点が第４のスイッチ（図８の８１６）を介して電圧供給端子（８１７）に接続されている。また第２のスイッチ（図８の８０７）と並列に、第５のスイッチ（図８の８０８）と第４のコンデンサ（図８の８０９）との直列回路が接続され、第５のスイッチと第４のコンデンサの接続点が第６のスイッチ（図８の８１０）を介して電圧供給端子（８１７）に接続される。
【００３４】
本発明に係るサンプルホールド回路は、入力信号を入力するバッファ回路（例えば図１２の１２０１）の出力とホールドコンデンサ（図１２の１２０３）との間に挿入されたサンプルホールドスイッチ（図１２の１２０２）と並列に、第２のスイッチ（図１２の１２０４）と第２のコンデンサ（図１２の１２０５）との直列回路が接続され、第２のスイッチと第２のコンデンサとの接続点は、第３のスイッチ（図１２の１２０６）を介して電圧供給端子（１２０７）に接続されており、ホールドコンデンサの端子電圧を受けるフォロワ回路（図１２の１２０８）を備えている。第２のコンデンサを通じて、ホールドコンデンサから電荷が流入または流出する。
【００３５】
【実施例】
本発明の上記および他の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。以下の実施の形態では、熱型赤外線撮像装置を中心に説明するが、本発明は、電流を積分して検出する半導体装置の全てにおいて適用可能である。
【００３６】
図１は、本発明の一実施例として、撮像装置の読み出し回路部分の回路構成を示す図である。この撮像装置では、半導体基板上に熱電変換素子１０２が形成されている。熱電変換素子１０２は、この例ではダイアフラム上に形成されたボロメータを用いており、入射赤外線に対して感度を持つ。
【００３７】
熱電変換素子１０２は、後述するように、基板上に、１次元ないし２次元に多数形成され、画素スイッチ１０１及び水平スイッチ１０３により切り替えて、順次選択されていく。
【００３８】
熱電変換素子１０２には、ＮｃｈＭＯＳＦＥＴ１０４、ＯＰアンプ（Operational amplifier；オペアンプともいう）１０５、スイッチ１０６、コンデンサ１０７から構成されるバイアス回路１４１を介しバイアス電圧１０８が印加される。より詳細には、バイアス回路１４１は、ＯＰアンプ１０５の出力端子にゲートが接続されたＮｃｈＭＯＳＦＥＴ１０４と、ＮｃｈＭＯＳＦＥＴ１０４のソースとゲート間に、互いに並列に接続されたコンデンサ１０７及びスイッチ１０６を備え、ＮｃｈＭＯＳＦＥＴ１０４のソースは、ＯＰアンプ１０５の反転入力端子（−）に接続され、ＯＰアンプ１０５の非反転入力端子（＋）には、バイアス電圧端子１０８が接続されており、ＮｃｈＭＯＳＦＥＴ１０４のソースが、スイッチ１０３の一端に接続され、スイッチ（「水平スイッチ」という）１０３の他端は熱電変換素子１０２に接続されている。
【００３９】
ＯＰアンプ１０５はＮｃｈＭＯＳＦＥＴ１０４のゲート・ソース間電圧ＶＧＳ電圧降下の補償を目的に設けられている。
【００４０】
また、バイアスキャンセル抵抗１０９、スイッチ１１０、ＰｃｈＭＯＳＦＥＴ１１１、ＯＰアンプ１１２、スイッチ１１３から構成されるバイアスキャンセル回路１４２を備え、バイアスキャンセル電圧１１４により、ＮｃｈＭＯＳＦＥＴ１０４のドレイン電流、即ち熱電変換素子１０２に流れる電流のオフセット成分の除去を行なう。より詳細には、バイアスキャンセル回路１４２は、電源ＶＣＣとスイッチ１１０の一端の間に接続されたバイアスキャンセル抵抗１０９と、スイッチ１１０の他端にソースが接続され、ＯＰアンプ１１２の出力端子にゲートが接続されたＰｃｈＭＯＳＦＥＴ１１１と、を備え、ＯＰアンプ１１２の反転入力端子（−）は、ＰｃｈＭＯＳＦＥＴ１１１のソースに接続され、非反転入力端子（＋）は、電圧端子１１４に接続され、ＰｃｈＭＯＳＦＥＴ１１１のソースとゲート間には、スイッチ１１３が接続されて、ＰｃｈＭＯＳＦＥＴ１１１のドレインはＮｃｈＭＯＳＦＥＴ１０４のドレインに接続されている。ＯＰアンプ１１２も上記と同様にＰｃｈＭＯＳＦＥＴ１１１のＶＧＳ電圧降下の補償を目的に設けられている。
【００４１】
バイアス回路１４１は、後述するフェーズ切り替え時の水平スイッチ１０３のオフ期間や、垂直ライン切り替え時の画素スイッチ１０１のオフ期間、即ち、熱電変換素子１０２の非選択期間には、バイアス電流が流れない。このため、ＮｃｈＭＯＳＦＥＴ１０４の相互コンダクタンスｇｍが低下し、ＯＰアンプ１０５のフィードバックループの抵抗成分が大きくなる影響により、位相の遅れ要素が大きくなるため、ＯＰアンプ１０５の位相余裕が確保できなくなる。
【００４２】
そのため、熱電変換素子１０２の非選択期間では、ＯＰアンプ１０５がボルテージフォロワ接続となるように、ＮｃｈＭＯＳＦＥＴ１０４のゲート・ソース間にスイッチ１０６を挿入し、制御を行なっている。スイッチ１０６をオンとすることで、ＯＰアンプ１０５の出力端子は、反転入力端子（−）に接続され、ボルテージフォロワ構成となる。
【００４３】
また、バイアスキャンセル回路１４２も上記と同様に、熱電変換素子１０２の非選択期間に、ＯＰアンプ１１２がボルテージフォロワ接続となるように、ＰｃｈＭＯＳＦＥＴ１１１のゲート・ソース間に、スイッチ１１３を挿入し、制御を行なっている。これは、バイアス回路１４１が上記制御を行なうと、バイアスキャンセル回路１４２の電流が余分となることから、スイッチ１１０も水平スイッチ１０３と同期してオフするように制御を行なうためである。
【００４４】
さらに、熱電変換素子１０２の非選択期間には、ＯＰアンプ（「積分器」ともいう）１１６は、リセット動作が行われるが、この非選択期間には、バイアス回路１４１及びバイアスキャンセル回路１４２が無効状態になる。このため、リセット動作を確実に行えるように、ＯＰアンプ１１６と、バイアス回路１４１及びバイアスキャンセル回路１４２を切り離すスイッチ１１５が設けられ、切替制御が行なわれる。スイッチ１１５は、ＯＰアンプ１１６のリセット期間中、オフ状態とされる。
【００４５】
また、熱電変換素子１０２がプロセス不良によるオープン（ＯＰＥＮ）などの画素欠陥が存在する場合も同様に、バイアス電流が流れない。このため、ＮｃｈＭＯＳＦＥＴ１０４の相互コンダクタンスｇｍが低下し、ＯＰアンプ１０５のフィードバックループの抵抗成分が大きくなる影響で、位相の遅れ要素が大きくなり、ＯＰアンプの位相余裕が確保できなくなる。そのため、ＮｃｈＭＯＳＦＥＴ１０４のゲート・ソース間に、バイパスコンデンサ１０７を挿入し、位相余裕を確保している。
【００４６】
ある一回路が発振を起こした場合、並列積分を行っているため、電源ライン等を通じて他の回路に影響を及ぼす可能性がある。そこで、本実施例のバイアス回路１４１の構成は、安定動作を補償している。
【００４７】
本実施例では、積分コンデンサとホールドコンデンサを兼用する構成をその特徴の１つとしている。具体的には、積分期間中に積分器１１６につながっているコンデンサを、サンプリングのタイミングで、サンプルホールド回路側に、切り換えてその電圧を出力（ホールド）させる。
【００４８】
この動作を行うために、積分／ホールドコンデンサＡ（１１９）、積分／ホールドコンデンサＢ（１２２）の２つのコンデンサを備えている。
【００４９】
また、ソースフォロワ回路も、積分／ホールドコンデンサＡ（１１９）、及び積分／ホールドコンデンサＢ（１２２）に対応させて、２つのソースフォロワ１Ａ（１２８）、及びソースフォロワ１Ｂ（１２９）を設けている。
【００５０】
スイッチＡ２（１１８）、スイッチＡ１（１２０）、スイッチＢ２（１２１）、スイッチＢ１（１２３）、出力選択スイッチ１３０は、上記動作を制御するためのスイッチである。
【００５１】
ＯＰアンプ１１６の非反転入力端子（＋）はＶＣＣ／２（電源電圧ＶＣＣの１／２）に接続され、反転入力端子（−）はスイッチ１１５に接続され、ＯＰアンプ１１６の反転入力端子と出力端子間にはリセット用スイッチ１２５を備え、一端が、コンデンサ１１９の一端に接続され、他端が、反転入力端子と電圧ＶＣＣ／２の端子１２４とに切替接続される切替スイッチＡ２（１１８）と、一端が、コンデンサ１２２の一端に接続され、他端が、反転入力端子と電圧ＶＣＣ／２の端子１２４とに切替接続される切替スイッチＢ２（１２１）と、一端が、コンデンサ１１９の他端に接続され、他端が、ＯＰアンプ１１６の出力端子に接続され、オン・オフ制御されるスイッチＡ１（１２０）と、一端が、コンデンサ１２２の他端に接続され、他端が、ＯＰアンプ（１１６）の出力端子に接続され、オン・オフ制御されるスイッチＢ１（１２３）とを備え、コンデンサ１１９とスイッチ１２０の接続点と、コンデンサ１２２とスイッチ１２３の接続点とがそれぞれ、出力ＯＵＴＡ（１２６）、ＯＵＴＢ（１２７）として、ソースフォロワ１Ａ（１２８）と、ソースフォロワ１Ｂ（１２９）とに入力され、ソースフォロワ１Ａ（１２８）と、ソースフォロワ１Ｂ（１２９）の出力は、切替スイッチ１３０を介して一方が選択出力される。この回路のタイミング等の詳細は後述の動作説明で行なう。
【００５２】
また、積分／ホールドコンデンサＡ（１１９）及び積分／ホールドコンデンサＢ（１２２）はリセットスイッチ１２５により、定期的にリセットされる。このリセットレベルは、通常、ダイナミックレンジを最大にするために、電源電圧ＶＣＣの１／２が好ましいことから、ＶＣＣ／２の電圧が、積分器１１６の非反転入端子（＋）に入力されている。
【００５３】
また、前記各スイッチは、例えばＭＯＳトランジスタを用いたスイッチ回路、例えばＣＭＯＳトランスファゲートなどにより構成される。
【００５４】
ソースフォロワ２（１３２）は、積分サンプルホールド回路１３１の出力を受け、ソースフォロワ３（１３３）はマルチプレクサスイッチ１３５を介し出力バッファ１３６に接続される。
【００５５】
出力バッファ１３６のフィードバックループ内には、ソースフォロワ１Ｃ（１３７）、ソースフォロワ２Ｃ（１３８）及びソースフォロワ３Ｃ（１３９）が構成されている。これは、ソースフォロワ１Ａ（１２８）またはソースフォロワ１Ｂ（１２９）、ソースフォロワ２（１３２）、ソースフォロワ３（１３３）の３段のソースフォロワ回路による、ゲート・ソース間電圧（ＶＧＳ）の電圧降下によるリニアリティの動作点依存性を改善する目的で設けられている。
【００５６】
このため、ソースフォロワ１Ｃ（１３７）は、ソースフォロワ１Ａ（１２８）またはソースフォロワ１Ｂ（１２９）のゲート・ソース間電圧（ＶＧＳ）の電圧降下と同一になるように、ゲート長（Ｌ）及びゲート幅（Ｗ）が設定されている。同様に、ソースフォロワ２Ｃ（１３８）はソースフォロワ２（１３２）と、ソースフォロワ３Ｃ（１３９）はソースフォロワ３（１３３）とＶＧＳ電圧降下と同一になるように、ゲート長及びゲート幅が設定されている。
【００５７】
本発明の実施例において、ソースフォロワ回路が３段構成、すなわち、
１段目：ソースフォロワ１Ａ（１２８）又はソースフォロワ１Ｂ（１２９）、
２段目：ソースフォロワ２（１３２）、
３段目：ソースフォロワ３（１３３）
とした理由は以下のためである。
【００５８】
まず、セトリング時間を短縮するためには、マルチプレクサスイッチ１３５や配線に存在する大きな寄生容量を充放電できる電流能力の高いソースフォロワが必要となるが、読み出し回路数が多くなるほど、ソースフォロワのバイアス電流を大きくすると、消費電力が莫大となってしまう。
【００５９】
そのため、ソースフォロワ２（１３２）及びソースフォロワ３（１３３）は、その回路に対応するマルチプレクサ１３５が選択されるときにのみ、大きな電流を流すように、ゲート電圧のバイアス制御が行われている。但し、バイアス電流を０まで落とす制御を行うとフィードスルーが大きくなる。このため、待機時のバイアス電流として、微小電流（数マイクロＡ）を流している。
【００６０】
ソースフォロワ２（１３２）は、ソースフォロワ３（１３３）のゲート電圧の立ち上がり及び立ち下がり時に、ゲート端子に乗るクロックフィードスルーがソースフォロワ１Ａ（１２８）またはソースフォロワ１Ｂ（１２９）を介してホールドコンデンサまで影響しないようにするバッファの役割と、フィードスルーを速やかに収束させるための役割を持つ。
【００６１】
また、ソースフォロワ１Ａ（１２８）またはソースフォロワ１Ｂ（１２９）は、出力選択スイッチ１３０とソースフォロワ２（１３２）の寄生容量を駆動するためとノイズ低減のために、バイアス電流が多く必要とされる。
【００６２】
本実施例では、上記と同様に、消費電力の点から、ソースフォロワのバイアス制御を行っている。
【００６３】
そのバイアス制御は、当該回路に対応するマルチプレクサスイッチ１３５の動作時に、通常電流を流すほか、積分／ホールドコンデンサＡ（１１９）、積分／ホールドコンデンサＢ（１２２）の２つを切り換えるタイミングで、全読み出し回路のソースフォロワ１Ａ（１２８）またはソースフォロワ１Ｂ（１２９）に、通常電流を流している。
【００６４】
これは、積分／ホールドコンデンサＡ（１１９）、積分／ホールドコンデンサＢ（１２２）を切り換える時に、ホールド電圧のレベル差によっては、大きな振幅が発生する場合があり、マルチプレクサ１３５の動作に入る前に、その前段のノード電圧を収束させるためである。
【００６５】
なお、上記実施例では、各バッファとして、ソースフォロワを用いているが、ソースフォロワの代わりに、ＯＰアンプをボルテージフォロワ接続として用いてもよい。この場合には、ＯＰアンプのドライブ能力が十分にあれば、バッファを複数段設ける必要がない。また、ＯＰアンプのオフセット電圧が小さければ、出力バッファ１３６のフィードバックループ内に、ボルテージフォロワ接続されたＯＰアンプ（ソースフォロワの代わり）を設ける必要もない。但し、消費電力を考えると、ＯＰアンプよりも、ソースフォロワを用いるほうが低電力化になる。
【００６６】
図２は、図１の読み出し回路と、その周辺を含めた撮像素子全体の回路構成を示す図である。熱電変換素子２０２は、この例では、基板上に、２次元にマトリクス状に形成され、画素スイッチ２０１、水平スイッチ２０４によって切り替えて順次選択されていく。信号線２０３と走査線２１１との交差する箇所に画素スイッチ２０１を備え、画素スイッチ２０１は、ソースが接地され、ドレインが熱電変換素子２０２を介して信号線２０３に接続され、ゲートが、走査線に接続されたＮｃｈＭＯＳＦＥＴよりなる。信号線２０３は水平スイッチ２０４を介して、読み出し回路２０６に接続されている。読み出し回路２０６の出力は、マルチプレクサスイッチ２０７を介して出力バッファ２０９に接続される。マルチプレクサスイッチ２０７のオン・オフ制御は、水平シフトレジスタ２０８によって行われる。
【００６７】
各熱電変換素子２０２の信号を読み出すために、マトリクスの２列毎に読み出し回路２０６を形成している。垂直シフトレジスタ２０５は、マトリクスの各行を順次選択し、水平シフトレジスタ２０８は、マルチプレクサスイッチ２０７を順次選択していき、各読み出し回路２０６の出力を出力バッファ２０９に出力する。
【００６８】
以下、本実施例の動作について説明する。まず、積分及びサンプルホールドの動作について説明する。
【００６９】
図３は、図１の本発明の一実施例の積分サンプルホールド回路１３１の構成を詳細に示す図である。図３を参照すると、ＯＰアンプ３０２（図１の１１６に対応）の非反転入力端子は端子Ｖ１（３１１）（図１の１２４に対応）に接続され、反転入力端子は入力端子Ｉｉｎ（３０１）（図１のスイッチ１１５の一端に対応）に接続され、ＯＰアンプ３０２の反転入力端子と出力端子間にはリセット用スイッチＲＳＴ（３０３）（図１の１２５に対応）を備え、一端が、コンデンサ３０５（図１の１１９に対応）の一端に接続され、他端が、入力端子３０１と電圧Ｖ１の端子３１０とに切替接続される切替スイッチ３０４（図１の１１８に対応）と、一端が、コンデンサ３０８（図１の１２２に対応）の一端に接続され、他端が、入力端子３０１と電圧Ｖ１の端子３１０とに切替接続される切替スイッチ３０７（図１の１２１に対応）と、一端が、コンデンサ３０５の他端に接続され、他端が、ＯＰアンプ３０２の出力端子に接続され、オン・オフ制御されるスイッチ３０６（図１の１２０に対応）と、一端が、コンデンサ３０７の他端に接続され、他端が、ＯＰアンプ３０２の出力端子に接続され、オン・オフ制御されるスイッチ３０９（図１の１２３に対応）とを備え、コンデンサ３０５とスイッチ３０６の接続点、コンデンサ３０８とスイッチ３０９の接続点の出力電圧（ＯＵＴＡ、ＯＵＴＢ）はそれぞれ、ソースフォロワ３１４、３１５（図１の１２９、１２９に対応）のＰｃｈＭＯＳＦＥＴ３１４−１、３１５−１のゲートに接続されている。
【００７０】
ソースフォロワ３１４は、ドレインがグランドＧＮＤに接続され、ゲートに、出力電圧ＯＵＴＡ（３１２）が入力され、ソースが出力端子ＡｃｈＯＵＴ（３１６）に接続されソースフォロワトランジスタをなすＰｃｈＭＯＳＦＥＴ３１４−２と、ドレインがソースフォロワトランジスタのＰｃｈＭＯＳＦＥＴ３１４−２のソースに接続され、ソースが電源ＶＣＣに接続され、ゲートにバイアス電圧ＢＩＡＳ１が供給され電流源トランジスタをなすＰｃｈＭＯＳＦＥＴ３１４−１を有する。出力電圧ＯＵＴＢ（３１３）を入力するソースフォロワ３１５も同様に、ＰｃｈＭＯＳＦＥＴ３１５−２、３１５−１より構成され、ソースフォロワ３１５のＰｃｈＭＯＳＦＥＴ３１５−１のゲートには、ソースフォロワ３１４と共通に、バイアス電圧ＢＩＡＳ１が供給され、バイアス制御される。
【００７１】
図４は、図３に示した積分サンプルホールド回路１３１の動作タイミングを示す図である。図４には、フェーズ１期間中は、積分／ホールドコンデンサＡ（３０５）がサンプルホールドモード、積分／ホールドコンデンサＢ（３０８）が積分動作モードになっており、フェーズ２ではこれらのモードが切り替わり、積分／ホールドコンデンサＢ（３０８）がサンプルホールドモード、積分／ホールドコンデンサＡ（３０５）が積分動作モードとなっている。
【００７２】
フェーズ１期間について説明する。まず、各フェーズの最初には、リセットスイッチ３０３がオンし、積分（Ｉｎｔｅｇｒａｔｉｏｎ）動作モードになるコンデンサをリセットする。
【００７３】
スイッチＡ１（３０６）はオフ、スイッチＡ２（３０４）は電圧Ｖ１（３１０）に接続されており、スイッチＢ１（３０９）はオン、スイッチＢ２（３０７）は入力端子（３０１）に接続されている。
【００７４】
この例では、積分／ホールドコンデンサＢ（３０８）がＯＰアンプ３０２の仮想接地（imaginary short）により、ＯＰアンプ３０２の非反転入力端子(+)３１１につながる電圧Ｖ１（３１０）にリセットされる(図４のＯＵＴＢ３１３の「Ｒｅｓｅｔ」参照)。前記したように、リセットレベルは通常、ダイナミックレンジを最大にするために、電源電圧ＶＣＣの１／２、即ち、電圧Ｖ１（３１０）＝ＶＣＣ／２となるようになされている。
【００７５】
一方、積分／ホールドコンデンサＡ（３０５）は、前のフェーズの終端部の積分電圧をホールドした結果を、ソースフォロワ１Ａ（３１４）及び選択スイッチ３１８により、積分サンプルホールド回路１３１の出力端子（Ｓ／ＨＯＵＴ）３１９に出力している。これは、後段のマルチプレクス（図１の１３５）の動作のためフェーズ１期間中、出力し続ける。
【００７６】
ついで、リセットスイッチ３０３がオフ状態になると、入力端子３０１の入力電流３０１を、積分／ホールドコンデンサＢ（３０８）により積分する(図４のＯＵＴＢ３１３の「Ｉｎｔｅｇｒａｔｉｏｎ」参照)。
【００７７】
フェーズ１期間の終端部になると、まず、スイッチＢ１（３０９）をオフし、積分／ホールドコンデンサＢ（３０８）を、ＯＰアンプ３０２の出力端子から切り離す。
【００７８】
これにより、出力電圧ＯＵＴＢ（３１３）はハイインピーダンスになるため、コンデンサ３０８に貯まった電荷の移動はない。即ち、積分電圧をサンプルすることになる（図４のＯＵＴＢ３１３の「Ｓａｍｐｌｅ」参照）。
【００７９】
次に、スイッチＢ２（３０７）を電圧Ｖ１（３１０）側に切替接続することで、入力端子３０１と非接続とし、ホールド動作に移る（図４のＯＵＴＢ３１３の「Ｈｏｌｄ」参照）。
【００８０】
これは、積分期間中、積分／ホールドコンデンサＢ（３０８）は、積分器（ＯＰアンプ）３０２の仮想接地による電圧Ｖ１（３１０）を基準に積分動作をしているため、スイッチＢ２（３０７）により、積分／ホールドコンデンサＢ（３０８）を、積分器３０２から、完全に切り離し、電圧Ｖ１（３１０）に接続することで、積分／ホールドコンデンサＢ（３０８）でサンプリングした電圧は、そのままホールドされることになる。
【００８１】
上記動作により、積分コンデンサから、ホールドコンデンサへの信号の受け渡しがなくなる。
【００８２】
ここで、比較例として、前記した文献１に記載された回路（図１３参照）では、積分器の出力電圧をサンプリングする際に、積分器の出力を受けるバッファの数ＭＨｚ程度の高速性が必要とされていた。
【００８３】
これに対して、本発明では、高速のバッファが不要になり、低消費電力化になる効果がある。
【００８４】
積分／ホールドコンデンサＢ（３０８）による、ホールド動作が開始すると、ソースフォロワ１Ｂ（３１５）及び選択スイッチ３１８により、このホールド電圧を、積分サンプルホールド回路１３１の出力端子（Ｓ／ＨＯＵＴ）３１９に出力する。これにより、次のフェーズ２期間で積分動作と、サンプルホールド動作を切り替えることが可能になる。
【００８５】
フェーズ２期間になると、スイッチＡ１（３０６）はオンし、スイッチＡ２（３０４）は入力端子３０１側に切替接続し、コンデンサＡ（３０５）は、入力端子３０１の電流に接続されるとともに、リセットスイッチ３０３により、積分／ホールドコンデンサＡ（３０５）はリセットされ、積分／ホールドコンデンサＡ（３０５）が積分動作モードに移行し、積分／ホールドコンデンサＢ（３０８）がサンプルホールドモードになり、動作モードが入れ替わる。
【００８６】
図５は、フェーズ２期間中の動作状態を表す回路を示す図である。積分／ホールドコンデンサＢ（５０５）がホールドモードであり、この出力電圧ＯＵＴＢ（５０９）を入力とするソースフォロワ１Ｂ（５１２）により、出力端子ＢｃｈＯＵＴ（５１３）に出力している。
【００８７】
一方、積分／ホールドコンデンサＡ（５０４）は入力電流５０１に従い、積分動作を行なっている。この出力電圧ＯＵＴＡ（５０８）がソースフォロワ１Ａ（５１０）を介し、出力端子ＡｃｈＯＵＴ（５１１）に出力されているが、この後の出力選択スイッチにより、無効状態（Disable）となる。
【００８８】
また、本発明の積分及びサンプルホールドの構成及び動作におけるその他の効果について説明する。
【００８９】
図６（ａ）は、図３及び図４において、フェーズ１期間中のスイッチＢ１（３０９）がオフとなった時の動作状態（サンプルモード）を表す図であり、図６（ｂ）は、その後、スイッチＢ２（３０７）が電圧Ｖ１（３１０）に接続（オフ）した時の動作状態（ホールドモード）を表す図である。
【００９０】
図６（ａ）において、スイッチＢ１（６０４ａ）をオフし、積分／ホールドコンデンサＢ（６０５ａ）を積分器６０２ａの出力から切り離す（サンプリングする）時、積分器６０２ａの折り返しノイズが積分／ホールドコンデンサＢ（６０５ａ）へ入り込む。これはサンプリング定理による。しかし、実際には、図６（ａ）に示すように、積分器（ＯＰアンプ）６０２ａの反転入力端子（−）には、寄生容量６０６ａがあるため、上記折り返しノイズの影響を低減することができる。
【００９１】
ここで、積分／ホールドコンデンサＢ（６０５ａ）の容量値をＣｉｎｔ、寄生容量６０６ａの容量値をＣｐａｒａ、積分器６０２ａの出力端子での折り返しノイズ電圧をＶｎｏｐａとすると、積分／ホールドコンデンサＢ（６０５ａ）の両端に発生する折り返しノイズによるノイズ電圧Ｖｎは、次式（１）で表される。
【００９２】
Ｖn＝Ｖnopa×Ｃpara/(Ｃint＋Ｃpara) …(1)
【００９３】
ノイズ電圧Ｖｎは、折り返しノイズ電圧が積分コンデンサと寄生容量により分圧される形となり、寄生容量６０６ａを低減することによりノイズ電圧を低減することができる。
【００９４】
その後、図６（ｂ）に示すように、積分／ホールドコンデンサＢ（６０５ｂ）の一端を電圧Ｖ１（６０８ｂ）に切り替え、積分／ホールドコンデンサＢ（６０５ｂ）の両端の電圧（端子間電圧）を、次段のソースフォロワ１Ｂ（６１０ｂ）を介し出力することで、サンプリング時の折り返しノイズが低減される。
【００９５】
これに対して、比較例として、図１４に示したような一般的なサンプルホールド回路では、上記（１）式のように、ノイズ電圧が分圧されることはなく、バッファ１４０１の出力の折り返しノイズがホールドコンデンサ１４０３にそのまま入り込んでしまう、という問題がある。
【００９６】
本発明の他の実施例として、その基本的構成は上記の通りであるが、積分及びホールドコンデンサの構成についてさらに工夫している。
【００９７】
図７は、本発明の別の実施例の回路構成を示す図である。この実施例は、図１の積分サンプルホールド回路１３１を改良したものであり、図３の積分Ｓ／Ｈ回路１３１を詳細に示した図と対比すると、図７において、積分コンデンサ７２０が追加されている。
【００９８】
本発明の第１の実施例において、各フェーズ毎に積分／ホールドコンデンサＡ（７０５）及び積分／ホールドコンデンサＢ（７０８）の切り替えを行ない、積分動作もしくはサンプルホールドの動作を行なうため、回路構成上２つのコンデンサが必要とされる。
【００９９】
ところで、シリコンＩＣを製作する上でコンデンサ（キャパシタ）を形成することは、トランジスタを形成するのに比べ、面積を必要とする。この実施例は、これを解決するためのものである。
【０１００】
まず、電流を積分し電圧へ変換する際の変換ゲインを考える。積分電圧をＶｉｎｔ、積分電流をＩｉｎｔ、積分時間をｔｉｎｔ、積分容量をＣｉｎｔとすると、次式（２）で与えられる。
【０１０１】
Ｖint＝Ｉint×ｔint/Ｃint …(2)
【０１０２】
式（２）より、積分電圧Ｖｉｎｔは、積分容量Ｃｉｎｔに反比例することがわかる。
【０１０３】
システムの都合上、積分電流Ｉｉｎｔ及び積分時間ｔｉｎｔが何らかの制約を受け変更できない場合、積分器の出力ダイナミックレンジを確保するためには、積分容量をＣｉｎｔを大きくして、積分電圧Ｖｉｎｔを飽和しないようにしなければならない。
【０１０４】
こういった場合、本発明の第１の実施例では、大きなコンデンサを２つ形成する必要があるが、図７に示す実施例のように、積分コンデンサ７２０を追加することでこの課題を解決している。
【０１０５】
例えば、積分容量Ｃｉｎｔに、２０ｐＦ必要である場合、積分コンデンサ７２０の容量値を１８ｐＦ、積分／ホールドコンデンサＡ７０５、及び、積分／ホールドコンデンサＢ７０８をそれぞれ２ｐＦとする。
【０１０６】
積分を行なうフェーズでは、積分コンデンサ７２０と、積分／ホールドコンデンサＡ（７０５）または積分／ホールドコンデンサＢ（７０８）が積分器７０２の入出力間に接続されることになるので、積分容量としての合計２０ｐＦとなる。
【０１０７】
この場合、形成しているコンデンサの総容量値は２２ｐＦであり、第１の実施例では、２０ｐＦが２つ必要になるため、面積的には約１／２の小面積化が出来る。
【０１０８】
次に、本発明の第３の実施例について説明する。本発明の実施例の基本的構成は、前記実施例と同様であるが、サンプルホールド時に生じるチャージインジェクションノイズの低減についてさらに工夫している。
【０１０９】
図８は、本発明の第３の実施例の構成を示す図である。図８を参照すると、この実施例は、図１の積分サンプルホールド（Ｓ／Ｈ）回路１３１を改良したものであり、積分サンプルホールド回路１３１を詳細に示した図３の回路構成と対比すると、スイッチＡ３（８１４）、ダミーコンデンサ８１５、スイッチＡ４（８１６）及びスイッチＢ３（８０８）、ダミーコンデンサ８０９、スイッチＢ４（８１０）を追加した構成となっている。ＯＰアンプ８０３の出力端子と、スイッチＡ１（８１３）の一端との接続点に一端が接続されたスイッチＡ３（８１４）と、スイッチＡ３（８１４）の他端と、スイッチＡ１（８１３）の他端との間に接続されたダミーコンデンサ８１５と、スイッチＡ３（８１４）の他端と電圧Ｖ１（８１７）との間に接続されたスイッチ８１６と、ＯＰアンプ８０３の出力端子と、スイッチＢ1(８０７)の一端との接続点に一端が接続されたスイッチＢ３（８０８）と、スイッチＢ３（８０８）の他端と、スイッチＢ1(８０７)の他端との間に接続されたダミーコンデンサ８０９と、スイッチＢ３（８０８）の他端と電圧Ｖ１（８１７）との間に接続されたスイッチ８１０と、を備えている。
【０１１０】
サンプルホールド回路では、サンプリングする際のサンプリングスイッチがオフとなる瞬間、そのスイッチのチャネルにある電荷がホールドコンデンサに入り込む（チャージインジェクションノイズ）ため、サンプリングした電圧にオフセットが生じる。本実施例では、この影響を低減する構成としたものである。
【０１１１】
図９は、図８に示した構成のタイミング動作を説明するためのタイミング図である。また図１０は、図９のフェーズ１期間中の積分／ホールドコンデンサＢ８０６の動作状態を表す図である。これを用いて説明する。
【０１１２】
図１０（ａ）は、図８及び図９において、フェーズ１期間中のリセットスイッチ８０４がオフとなり、入力電流８０１を積分／ホールドコンデンサＢ８０４により積分している動作状態を表している。この時、スイッチＢ３（８０８）はＯＮとなっており、ダミーコンデンサ８０９の両端は短絡状態にある。
【０１１３】
次に図１０（ｂ）は、サンプリングした直後の動作状態、即ちスイッチＢ１（１００３ｂ）及びスイッチＢ３（１００４ｂ）がオフとなった瞬間を表している。スイッチＢ１（１００３ｂ）がオフすることにより、そのチャネルにあった電荷（＋ΔＱ）が積分／ホールドコンデンサＢ１００１ｂに入り込む（チャージインジェクション）。
【０１１４】
ここで、積分／ホールドコンデンサＢ（１００１ｂ）の値をＣｉｎｔ、この電荷により生じるオフセット電圧をＶｏｆｆｓｅｔとすると、次式（３）が成り立つ。
【０１１５】
Ｖoffset＝ΔＱ／Ｃint …(3)
【０１１６】
ここで、図１１に、図８に示す積分器８０３の出力電圧と積分／ホールドコンデンサＡ８１２及び積分／ホールドコンデンサＢ８０６の電荷変動量（ΔＱ）の関係を示す。
【０１１７】
積分器８０３の正端子の電圧Ｖ１（８１７）を基準に、出力電圧が大きい場合はプラスの電荷が注入され、出力電圧が小さい場合はマイナスの電荷が注入される。これは、まず上述のように通常、積分器８０３の非反転入力端子（「正端子」ともいう）の電圧Ｖ１はダイナミックレンジを最大にするために、電源電圧ＶＣＣの１／２が好ましいことから、ＶＣＣ／２の電圧に設定されており、また前記各スイッチはＣＭＯＳトランスファゲートなどにより構成されている。
【０１１８】
したがって、電圧Ｖ１を基準に、出力電圧が大きい場合には、スイッチのＰｃｈＭＯＳが支配的にオンしていたために、プラスの電荷が、また出力電圧が小さい場合はスイッチのＮｃｈＭＯＳが支配的にオンしていたため、マイナスの電荷が注入される。
【０１１９】
また、ダミーコンデンサ１００２ｂはフローティング状態であるため、スイッチＢ１（１００３ｂ）及びスイッチＢ３（１００４ｂ）がオフとなった瞬間によるチャージインジェクションはない。
【０１２０】
次に図１０（ｃ）は、図８及び図９において、スイッチＢ２（８０５）を切り替え、積分／ホールドコンデンサＢ（８０６）の一端を電圧Ｖ１（８１７）につなぎ変えた動作状態を表している。
【０１２１】
次に図１０（ｄ）は、図８及び図９において、スイッチＢ４（８１０）をＯＮし、ダミーコンデンサＢ（８０９）の一端を電圧Ｖ１（８１７）につなぎ変えた動作状態を表している。この動作により、図１０（ｂ）で発生したチャージインジェクションの影響を低減する。
【０１２２】
これは、スイッチＢ４（８１０）をオンし、ダミーコンデンサＢ（８０９）の一端を電圧Ｖ１（８１７）に切り替える前までは、ダミーコンデンサ８０９の両端には積分器８０３の出力電圧になっているが、その後、スイッチＢ４（８１０）をオンし、ダミーコンデンサＢ（８０９）の一端を電圧Ｖ１（８１７）側に切り替えることにより、チャージインジェクションにより流入された電荷を引きぬく（デイスチャージ）。図１１は、この様子を示している。図１１において、横軸は、積分器８０３の出力電圧、縦軸は、積分／ホールドコンデンサＡ（８１２）と積分／ホールドコンデンサＢ（８０６）の電荷移動量ΔＱを示している。破線は、ダミーコンデンサＡ（８１５）、Ｂ（８０９）を電圧Ｖ１に接続することにより、積分／ホールドコンデンサＡ（８１２）と積分／ホールドコンデンサＢ（８０６）のディスチャージを示している。
【０１２３】
より具体的に説明する。スイッチＢ４（８１０）がオンとなる直前の積分器８０３の出力電圧をＶ０、電圧Ｖ１（８１７）の電圧をＶ１、ダミーコンデンサＢ（８０９）の容量値をＣｄｕｍｍｙ、スイッチＢ４（８１０）がオンした時に生じるダミーコンデンサＢ８０９の電荷変化量をΔＱｄｕｍｍｙとした時、次式（４）が与えられる。
【０１２４】
ΔＱdummy＝Ｃdummy（Ｖ１−Ｖ０） …(4)
【０１２５】
この電荷は積分／ホールドコンデンサＢ（８０６）から供給され、電荷供給による、積分／ホールドコンデンサＢ（８０６）の端子電圧の変化をＶdisとすると、次式（５）で与えられる。
【０１２６】
Ｖdis＝Ｃdummy／Ｃint×（Ｖ１−Ｖ０） …(5)
【０１２７】
このＶｄｉｓが、上式（３）のＶｏｆｆｓｅｔを打ち消す電圧になるように、Ｃｄｕｍｍｙの決定をすれば、チャージインジェクションノイズの低減を行なうことが出来る。
【０１２８】
例えば、Ｃｉｎｔ＝２０ｐＦ、Ｖ０＝７Ｖ、Ｖ１＝５Ｖとした時に、Ｖｏｆｆｓｅｔ＝１０ｍＶの場合には、Ｃｄｕｍｍｙ＝０．１ｐＦとなる。
【０１２９】
また、上記構成及び動作を一般的なサンプルホールド（Ｓ／Ｈ）回路にも適用できる。図１２は、本発明にしたがって、改良したサンプルホールド（Ｓ／Ｈ）回路の構成を示す図である。
【０１３０】
図１２を参照すると、図１４に示した一般的なサンプルホールド回路に、スイッチ１２０４、ダミーコンデンサ１２０５、スイッチ１２０６を追加した構成である。入力信号（積分器の出力）を入力するＯＰアンプ（インピーダンス変換用のバッファ）１２０１の出力端子に一端が接続されたサンプルホールドスイッチ１２０２と、サンプルホールドスイッチ１２０２の他端に一端が接続され、他端がグランド電位に接続されたホールドコンデンサ１２０３と、ホールドコンデンサ１２０３を入力とするソースフォロワ回路１２０８を備え、さらに、サンプルホールドスイッチ１２０２とホールドコンデンサ１２０３の接続点に一端が接続されたコンデンサ１２０５と、コンデンサ１２０５の他端と電圧Ｖ２（１２０７）間に接続されたスイッチ１２０６と、コンデンサ１２０５の他端と、サンプルホールドスイッチ１２０２の一端との間に接続されたスイッチ１２０４を備えている。詳細な動作説明は、図８、図１０及び図１１を参照してなされた上記説明とほぼ同様であるため、省略する。
【０１３１】
また、図１を参照して説明した本発明の実施例は、ＭＲＡＭ（Magnetic-RAM：磁気メモリ）や相変化メモリ（ＯＵＭ：Ovonic Unified Memoryともいう）の読み出し回路などについても適用できる。以下では、ＭＲＡＭの読み出し回路について説明する。
【０１３２】
ＭＲＡＭの読み出し方式に自己リファレンス方式（２回読み出し）と呼ばれる方式がある。この方式は、まず未知データの読み出しを行ない、その情報を保持する。その後、既知データ（例えば”１”）の書き込みを行ない、その情報を読み出し、未知データの読み出し結果と、既知データの読み出し結果とを比較するものである。
【０１３３】
図１６は、本発明の実施例をＭＲＡＭの読み出し回路に適用した構成を示す図である。図１６を参照すると、ＭＲＡＭのセルアレイには、ＴＭＲ（トンネル磁気抵抗）素子１６０１が２次元に配列されており、ワード線１６０５及びスイッチ１６０２とビット線１６０３及びスイッチ１６０４により、あるＴＭＲ素子１６０１が選択される。
【０１３４】
選択されたＴＭＲ素子１６０１には、バイアス電圧１６０６が印加され、電流が流れる。前述したように、まず未知データの読み出しを行なう場合、例えば積分／ホールドコンデンサＡ（１６０９）を選択して積分動作を行ない、読み出しが終わった時点で、スイッチＡ１（１６１０）及びスイッチＡ２（１６０８）により、積分器１６１６から切り離して、ホールド動作を行なう。
【０１３５】
次に、既知データの書き込みを行なった後にその情報を読み出す時に、スイッチＢ１（１６１３）及びスイッチＢ２（１６１１）により、積分／ホールドコンデンサＢ（１６１２）を選択して、積分動作を行ない、ホールドモードになっている積分／ホールドコンデンサＡ（１６０９）の電圧と、コンパレータ１６２２で比較する。
【０１３６】
本発明の第１の実施例を適用することにより、積分コンデンサからホールドコンデンサへの信号の受け渡しがなくなり、高速のバッファが不要になる。また、サンプリングによる折り返しノイズの低減効果がある。
【０１３７】
本発明は、上記したＭＲＡＭの読み出し回路、あるいは、相変化メモリの読み出し回路以外にも、例えば赤外線センサ、マイクロ波／ミリ波検出器、温度センサ、磁気センサ、圧力センサ、ガスセンサまたはフローセンサ等に適用して好適とされる。
【０１３８】
上記本発明の実施例において、積分回路のＯＰアンプ１１５、３０２等は、差動入力端子に入力された差動入力電圧を差動増幅する差動対を含む差動入力段と、差動入力段の後段に設けられる高利得増幅段と、位相補償回路を備え、必要に応じて高帯域、低インピーダンスの出力バッファを備えた、ＮＭＯＳあるいはＣＭＯＳ等の公知の回路構成が用いられ、ＯＰアンプ（演算増幅器）には、かかる差動構成の差動増幅回路も含まれることは勿論である。
【０１３９】
なお、本発明は、上記各実施例に限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内において、当業者であればなし得るであろう各種変形、修正を含むことは、勿論である。
【０１４０】
【発明の効果】
以上説明したように、本発明によれば、積分コンデンサからホールドコンデンサへの信号の受け渡しがなくなり、積分器の出力を受けるバッファの高速性を要さなくする、という効果を奏する。その理由は、本発明においては、２つのコンデンサを、一方が前記積分器の帰還路に接続された積分コンデンサのとき、他方は前記帰還路から外され積分結果を保持するホールドコンデンサとなるように、交互に切替制御する構成としたためである。
【０１４１】
また、本発明によれば、特に抵抗体とそれに流れる電流を積分する積分回路と、その積分回路の出力からのアナログ信号を一時的に蓄えるサンプルホールド回路がそれぞれ複数あり、それらのサンプルホールド回路からの信号を出力端子に順次出力するマルチプレクサ回路及び出力バッファから構成される半導体装置におけるサンプルホールド回路の部分に、積分コンデンサとホールドコンデンサを兼用する構成とし、積分コンデンサからホールドコンデンサへの信号の受け渡しがなくなり、積分器の出力を受けるバッファの高速性の必要が無くなるという効果を奏する。
【０１４２】
さらに、本発明によれば、サンプリングによるホールドコンデンサへの折り返しノイズの影響の低減を実現している。
【０１４３】
本発明の半導体装置は、ＭＲＡＭ、相変化メモリ、赤外線センサ、マイクロ波／ミリ波検出器、温度センサ、磁気センサ、圧力センサ、ガスセンサまたはフローセンサ等にも好適に適用され、積分器の出力を受けるバッファの高速性の必要を無くし、さらに、サンプリングによるホールドコンデンサへの折り返しノイズの影響を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す読み出し回路の構成を示す図である。
【図２】本発明の第１の実施例を示す撮像素子全体の構成を示す図である。
【図３】図１の積分サンプルホールド回路の回路構成を示す図である。
【図４】図３の動作を示すタイミング図である。
【図５】図３の動作状態を示した回路構成を示す図である。
【図６】図３の動作状態を詳細に示した回路構成を示す図である。
【図７】本発明の第２の実施例を示す読み出し回路の構成を示す図である。
【図８】本発明の第３の実施例を示す読み出し回路の構成を示す図である。
【図９】図８の動作を示すタイミング図である。
【図１０】図８の動作状態を示した回路構成を示す図である。
【図１１】チャージインジェクションの影響を示す模式図である。
【図１２】本発明の第４の実施例を示す読み出し回路の構成を示す図である。
【図１３】従来の熱型赤外線撮像装置を示す回路構成を示す図である。
【図１４】一般的なサンプルホールド回路を示した回路構成を示す図である。
【図１５】熱型赤外線撮像装置の動作を示す模式図である。
【図１６】本発明をＭＲＡＭの読み出し回路に適用した回路構成を示す図である。
【符号の説明】
１０１ 画素スイッチ
１０２ 熱電変換素子
１０３ 水平スイッチ
１０４ ＮｃｈＭＯＳＦＥＴ
１０５ ＯＰアンプ
１０６ スイッチ
１０７ ＯＰアンプ
１０８ バイアス電圧
１０９ バイアスキャンセル抵抗
１１０ スイッチ
１１１ ＰｃｈＭＯＳＦＥＴ
１１２ ＯＰアンプ
１１３ スイッチ
１１４ バイアスキャンセル電圧
１１５ スイッチ
１１６ 積分器
１１７ 非反転入力端子
１１８ スイッチＡ２
１１９ 積分／ホールドコンデンサＡ
１２０ スイッチＡ１
１２１ スイッチＢ２
１２２ 積分／ホールドコンデンサＢ
１２３ スイッチＢ１
１２４ 電圧ＶＣＣ／２
１２５ リセットスイッチ
１２６ 出力電圧Ａ
１２７ 出力電圧Ｂ
１２８ ソースフォロワ１Ａ
１２９ ソースフォロワ１Ｂ
１３０ 出力選択スイッチ
１３１ 積分サンプルホールド（Ｓ／Ｈ）回路
１３２ ソースフォロワ２
１３３ ソースフォロワ３
１３４ 読み出し回路
１３５ マルチプレクサスイッチ
１３６ 出力バッファ
１３７ ソースフォロワ１Ｃ
１３８ ソースフォロワ２Ｃ
１３９ ソースフォロワ３Ｃ
１４０ 出力端子
２０１ 画素スイッチ
２０２ 熱電変換素子
２０３ 信号線
２０４ 水平スイッチ
２０５ 垂直シフトレジスタ
２０６ 読み出し回路
２０７ マルチプレクサスイッチ
２０８ 水平シフトレジスタ
２０９ 出力バッファ
２１０ 出力端子
２１１ 走査線
Claims (34)
- 信号入力端子に反転入力端子が接続される積分器と、
前記積分器の反転入力端子と出力端子の間に配設される、少なくとも２つのコンデンサと、
を有し、
前記２つのコンデンサのうち、一方のコンデンサが、前記積分器の帰還路に接続され前記信号入力端子に入力された信号を積分する積分コンデンサとされ、他方のコンデンサが、前記積分器の帰還路から切り離され積分結果を保持するホールドコンデンサとされる状態と、
前記一方のコンデンサが、前記積分器の帰還路から切り離され積分結果を保持するホールドコンデンサとされ、前記他方のコンデンサが前記積分器の帰還路に接続され前記信号入力端子に入力された信号を積分する積分コンデンサとされる状態と、を切り替える手段を有する、ことを特徴とする半導体装置。 - 前記２つのコンデンサは、その一端が第１のスイッチを介して前記積分器の前記出力端子に接続され、他端が第２のスイッチを介して、前記入力端子と電圧供給端子のいずれかに接続するように切り替えられるように配設され、
第１の期間では、前記２つのコンデンサのうちの前記一方のコンデンサを、前記第１のスイッチを介して前記積分器に接続するとともに、前記第２のスイッチを介して、前記入力端子に接続させることにより、積分動作を行う積分コンデンサとし、他方のコンデンサを、前記第１のスイッチをオフして前記積分器から切り離すとともに、前記第２のスイッチを介して、他方のコンデンサを前記電圧供給端子に接続させることにより、積分結果を保持するホールドコンデンサとし、
第２の期間では、前記一方のコンデンサと前記他方のコンデンサとを切り替え、前記一方のコンデンサをサンプルホールドコンデンサとし、前記他方のコンデンサを積分コンデンサと切り替える手段を有する、ことを特徴とする請求項１に記載の半導体装置。 - 物理量を抵抗値に変換する少なくとも１個以上の測定抵抗体からなる測定抵抗群と、
前記各測定抵抗体に接続され、所望の前記抵抗測定体を導通可能とするスイッチ手段と、
前記各測定抵抗群に接続され、前記各測定抵抗群にバイアス電圧を印加するバイアス回路と、
前記各測定抵抗群に流れる電流を積分して蓄積する積分回路と、
前記積分回路の出力を所定期間保持するサンプルホールド回路と、
を有する読み出し回路を備え、
前記積分回路の蓄積された電流に基づいて、前記各測定抵抗群の抵抗値の変化を検出し、前記物理量を間接的に測定するようにした半導体装置であって、
前記読み出し回路の前記積分回路は、
信号入力端子に反転入力端子が接続されるオペアンプと、
前記オペアンプの反転入力端子と出力端子の間に配設される、少なくとも２つのコンデンサと、
を有し、
前記２つのコンデンサのうち、一方のコンデンサが、前記オペアンプの帰還路に接続され前記信号入力端子に入力された信号を積分する積分コンデンサとされ、他方のコンデンサが、前記オペアンプの帰還路から切り離され積分結果を保持するホールドコンデンサとされる状態と、
前記２つのコンデンサのうちの前記一方のコンデンサが、前記オペアンプの帰還路から切り離され積分結果を保持するホールドコンデンサとされ、前記他方のコンデンサが前記オペアンプの帰還路に接続され前記信号入力端子に入力された信号を積分する積分コンデ ンサとされる状態と、を予め定められた期間毎に交互に切り替える手段を有する、ことを特徴とする半導体装置。 - 前記積分回路は、前記期間毎に、交互に切替制御される前記２個の積分コンデンサとは別に積分コンデンサをさらに備えている、ことを特徴とする請求項３記載の半導体装置。
- 前記バイアス回路は、
非反転入力端子がバイアス電圧供給端子に接続されたオペアンプと、
ゲートが前記オペアンプの出力端子に接続されたＭＯＳトランジスタと、
を備え、
前記ＭＯＳトランジスタのソースは、前記オペアンプの反転入力端子に接続されるとともに、前記スイッチ手段を介して、前記測定抵抗体に接続され、
前記ＭＯＳトランジスタのゲートとソース間に挿入されたスイッチを備え、
前記スイッチを制御することで、前記オペアンプがボルテージフォロワ接続に切り替えられる、ことを特徴とする請求項３記載の半導体装置。 - 前記バイアス回路が、前記ＭＯＳトランジスタのゲートとソース間に接続されたコンデンサを備えている、ことを特徴とする請求項５記載の半導体装置。
- 入力信号に追従した信号を出力する第１のフォロワ回路の出力を入力とするオペアンプを備え、
前記オペアンプのフィードバックループ内に、第２のフォロワ回路が挿入されている、バッファ回路を備えたことを特徴とする請求項３記載の半導体装置。 - 前記第２のフォロワ回路が前記第１のフォロワ回路と同一の特性をもつ、ことを特徴とする請求項７記載の半導体装置。
- 前記第１のフォロワ回路を縦続形態に複数段備え、
前記第２のフォロワ回路が、前記第１のフォロワ回路に対応した段数分、前記フィードバックループ内に縦続形態に接続されている、ことを特徴とする請求項８記載の半導体装置。 - 前記読み出し回路が、その出力段に、入力した信号に追従した信号を出力する少なくとも１つのフォロワ回路を備え、
前記読み出し回路の出力を入力とするオペアンプを備え、
前記オペアンプのフィードバックループ内に、少なくとも１つのフォロワ回路が挿入されている、ことを特徴とする請求項３記載の半導体装置。 - 前記測定抵抗群が、ＭＲＡＭである、ことを特徴とする請求項２乃至６のいずれか一に記載の半導体装置。
- 前記測定抵抗群が、相変化メモリである、ことを特徴とする請求項２乃至６のいずれか一に記載の半導体装置。
- 請求項２乃至６のいずれか一に記載の前記半導体装置が、赤外線センサ、マイクロ波／ミリ波検出器、温度センサ、磁気センサ、圧力センサ、ガスセンサ、及び、フローセンサのうちのいずれかである、ことを特徴とする半導体装置。
- 反転入力端子をなす１つの入力端子が信号入力端子に接続されるオペアンプと、
前記オペアンプの出力端子と前記入力端子との間に配設されている、少なくとも２つのコンデンサと、
前記２つのコンデンサの一方のコンデンサが、前記オペアンプの帰還路内に接続されて前記信号入力端子に入力された信号を積分する積分コンデンサとされるとき、他方のコンデンサは、前記オペアンプの帰還路から外され積分結果を保持するホールドコンデンサとされ、前記他方のコンデンサの端子電圧に従うサンプルホールド出力が取り出され、つぎに、前記他方のコンデンサを積分コンデンサとし、前記一方のコンデンサをホールドコンデンサに切り替える手段と、
を備え、前記２つのコンデンサは、それぞれ積分用とサンプルホールド用とに交互に切り替えられる、ことを特徴とする積分サンプルホールド回路。 - 前記少なくとも２つのコンデンサのうちの１つのコンデンサは、一端が第１のスイッチを介して前記オペアンプの出力端子に接続され、他端は第１の切替スイッチを介して前記入力端子と電圧供給端子のいずれかに接続するように切り替えられ、
前記他のコンデンサは、一端が第２のスイッチを介して前記オペアンプの出力端子に接続され、他端は第２の切替スイッチを介して前記入力端子と前記電圧供給端子のいずれかに接続するように切り替えられる、ことを特徴とする請求項１４記載の積分サンプルホールド回路。 - 前記１つのコンデンサが、積分コンデンサとして機能する場合、前記１つのコンデンサの一端に接続される前記第１のスイッチがオンされ、前記１つのコンデンサの他端は前記第１の切替スイッチを介して前記入力端子に接続され、
前記他のコンデンサは、ホールドコンデンサとして機能し、前記他のコンデンサの一端に接続される前記第２のスイッチがオフされ、前記他のコンデンサの他端は前記第２の切替スイッチを介して前記電圧供給端子に接続され、前記他のコンデンサの端子電圧がサンプルホールド出力として取り出され、
前記他のコンデンサが、積分コンデンサに切り替えられる場合、前記他のコンデンサの一端に接続される前記第２のスイッチがオンされ、前記他のコンデンサの他端は前記第２の切替スイッチを介して前記入力端子に接続され、前記１つのコンデンサは、ホールドコンデンサに切り替えられ、前記１つのコンデンサの一端に接続される前記第１のスイッチがオフされ、前記１つのコンデンサの他端は前記第１の切替スイッチを介して前記電圧供給端子に接続され、前記１つのコンデンサの端子電圧がサンプルホールド出力として取り出される、ことを特徴とする請求項１５記載の積分サンプルホールド回路。 - 前記オペアンプの前記入力端子と前記出力端子との間に接続された積分用のコンデンサを備えている、ことを特徴とする請求項１４乃至１６のいずれか一に記載の積分サンプルホールド回路。
- 前記オペアンプの前記入力端子と前記出力端子との間に接続されたリセット用のスイッチを備え、
前記オペアンプの非反転入力端子には、前記セット用のスイッチがオンされたときに前記積分用のコンデンサをリセットするための定電圧が供給される、ことを特徴とする請求項１４乃至１７のいずれか一に記載の積分サンプルホールド回路。 - 前記２つのコンデンサのそれぞれに対応して、前記コンデンサの端子電圧を入力し前記入力信号に追従する信号を出力するフォロワ回路を備え、
前記２つのコンデンサに対応したフォロワ回路の出力を切り替えて出力する選択回路を備えている、ことを特徴とする請求項１４乃至１８のいずれか一に記載の積分サンプルホールド回路。 - 前記第１のスイッチに対して並列形態に、第３のスイッチと第３のコンデンサとの直列回路が接続されており、
前記第３のスイッチと前記第３のコンデンサとの接続点は、第４のスイッチを介して、前記電圧供給端子に接続される、ことを特徴とする請求項１５乃至１９のいずれか一に記載の積分サンプルホールド回路。 - 前記第２のスイッチに対して並列形態に、第５のスイッチと第４のコンデンサとの直列回路が接続されており、
前記第５のスイッチと前記第４のコンデンサの接続点は、第６のスイッチを介して前記電圧供給端子に接続される、ことを特徴とする請求項１５乃至２０のいずれか一に記載の積分サンプルホールド回路。 - 抵抗素子にスイッチを介して接続され、前記抵抗素子にバイアス電圧を印加するバイアス回路と、
前記抵抗素子に流れる電流を入力して積分し、積分値をサンプルホールドする回路であって、請求項１４乃至２１のいずれか一に記載の積分サンプルホールド回路と、
を備えている、ことを特徴とする読み出し回路。 - 抵抗素子にスイッチを介して接続され、前記抵抗素子にバイアス電圧を印加するバイアス回路と、
前記抵抗素子に流れる電流を入力して積分し積分値をサンプルホールドする回路であって、請求項１４乃至２１のいずれか一に記載の積分サンプルホールド回路と、
を備え、
前記バイアス回路は、非反転入力端子がバイアス電圧供給端子に接続された第２のオペアンプと、
ゲートが前記第２のオペアンプの出力端子に接続された第１のＭＯＳトランジスタと、
を備え、
前記第１のＭＯＳトランジスタのソースは、前記第２のオペアンプの反転入力端子に接続されるとともに、スイッチを介して前記抵抗素子の一端に接続され、
前記第１のＭＯＳトランジスタのゲートとソース間に接続されたスイッチ、又は、並列に接続されたスイッチ及びコンデンサと、
を備え、
前記第１のＭＯＳトランジスタのドレインは、前記積分サンプルホールド回路の信号入力端子に接続される、ことを特徴とする読み出し回路。 - 電源に一端が接続されたバイアスキャンセル用の抵抗と、
前記バイアスキャンセル用の抵抗の他端にスイッチを介してソースが接続され、第３のオペアンプの出力端子にゲートが接続され、前記第１のＭＯＳトランジスタと異なる導電型の第２のＭＯＳトランジスタと、
を備え、
前記第３のオペアンプの反転入力端子は、前記第２のＭＯＳトランジスタのソースに接続され、非反転入力端子は、バイアスキャンセル用電圧の供給端子に接続され、前記第２のＭＯＳトランジスタのソースとゲート間には、スイッチが接続されて、前記第２のＭＯＳトランジスタのドレインは前記第１のＭＯＳトランジスタのドレインに接続されているバイアスキャンセル回路を備えている、ことを特徴とする請求項２３記載の読み出し回路。 - 前記第１のＭＯＳトランジスタのドレインと前記第２のＭＯＳトランジスタのドレインとの接続点ノードが、スイッチを介して、前記積分サンプルホールド回路の信号入力端子に接続される、ことを特徴とする請求項２４記載の読み出し回路。
- 前記積分サンプルホールド回路の出力を入力し前記入力した信号に追従する信号を出力するフォロワ回路を、１つ又は縦続形態に複数段備えた、ことを特徴とする請求項２２記載の読み出し回路。
- 請求項２２乃至２６のいずれか一に記載の前記読み出し回路を複数備え、
複数の前記読み出し回路の出力は、マルチプレクサスイッチを介して出力バッファ回路に接続される、ことを特徴とする読み出し回路。 - 前記出力バッファ回路は、帰還路に、入力した信号に追従する信号を出力するフォロワ回路を１つ又は複数段備えている、ことを特徴とする請求項２７記載の読み出し回路。
- 前記２つのコンデンサの積分コンデンサとホールドコンデンサの切り替えのタイミング、及び／又は、前記マルチプレクサスイッチのオン時に、前記フォロワ回路に通常電流が供給されるように、前記フォロワ回路がバイアス制御されている、ことを特徴とする請求項２７記載の読み出し回路。
- 前記フォロワ回路が、入力信号をゲートに入力し、電源にドレインが接続され、出力端子にソースが接続されたソースフォロワ構成のトランジスタと、
前記ソースフォロワ構成のトランジスタのソースに接続された電流源トランジスタと、を有し、前記電流源トランジスタに供給されるバイアス電圧が制御される、ことを特徴とする請求項２９記載の読み出し回路。 - 請求項１４乃至２１のいずれか一に記載の積分サンプルホールド回路を備えている、ことを特徴とする半導体装置。
- 請求項２２乃至３０のいずれか一に記載の読み出し回路を備えたことを特徴とする半導体装置。
- ＭＲＡＭ（マグネティックランダムアクセスメモリ）アレイの読み出し回路が、請求項２２乃至３０のいずれか一に記載の読み出し回路よりなる、ことを特徴とする半導体装置。
- 相変化メモリアレイの読み出し回路が、請求項２２乃至３０のいずれか一に記載の読み出し回路よりなる、ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002122424A JP3821040B2 (ja) | 2002-04-24 | 2002-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002122424A JP3821040B2 (ja) | 2002-04-24 | 2002-04-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003318712A JP2003318712A (ja) | 2003-11-07 |
| JP3821040B2 true JP3821040B2 (ja) | 2006-09-13 |
Family
ID=29538044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002122424A Expired - Lifetime JP3821040B2 (ja) | 2002-04-24 | 2002-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3821040B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2075914A2 (en) | 2007-12-28 | 2009-07-01 | NEC Electronics Corporation | Read circuit, variable resistive element device, and imaging device |
| EP2075913A2 (en) | 2007-12-28 | 2009-07-01 | NEC Electronics Corporation | Read circuit, variable resistive element device, and imaging device |
| US9297701B2 (en) | 2013-03-27 | 2016-03-29 | Nec Corporation | Electromagnetic wave detector with improved wavelength selection property |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4639783B2 (ja) * | 2004-12-03 | 2011-02-23 | 日産自動車株式会社 | 赤外線検出装置 |
| JP4606268B2 (ja) * | 2005-07-26 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4854410B2 (ja) | 2006-07-14 | 2012-01-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2011043175A1 (en) | 2009-10-09 | 2011-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit and display device having the same |
| CN112040157B (zh) * | 2019-06-04 | 2023-11-28 | 半导体元件工业有限责任公司 | 具有减少的信号采样反冲的图像传感器 |
| CN112332842B (zh) * | 2020-11-16 | 2023-11-28 | 成都善思微科技有限公司 | 一种电流-电压积分器、电流数字转换器及其工作方法 |
| CN112710886B (zh) * | 2020-12-02 | 2023-03-28 | 江苏应能微电子有限公司 | 一种电流采样电路 |
-
2002
- 2002-04-24 JP JP2002122424A patent/JP3821040B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2075914A2 (en) | 2007-12-28 | 2009-07-01 | NEC Electronics Corporation | Read circuit, variable resistive element device, and imaging device |
| EP2075913A2 (en) | 2007-12-28 | 2009-07-01 | NEC Electronics Corporation | Read circuit, variable resistive element device, and imaging device |
| US9297701B2 (en) | 2013-03-27 | 2016-03-29 | Nec Corporation | Electromagnetic wave detector with improved wavelength selection property |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003318712A (ja) | 2003-11-07 |
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