JP4854410B2

JP4854410B2 - 半導体装置

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Publication number: JP4854410B2
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Inventors: 勝弥川野
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Description

本発明は、半導体装置に関し、特に、一次元または二次元のセンサアレイと読み出し回路から構成されるボロメータ型赤外線撮像装置に関する。

ボロメータ型赤外線撮像装置において、赤外線の信号は微小レベルであることから、読み出し回路は、赤外線の信号以外の変動成分を抑える必要がある。読み出し回路の特性の重要な項目として、回路ノイズや高温偽信号、回路の温度ドリフトがあり、これら全てが小さいほど、特性が良い回路となる。

従来のボロメータ型赤外線撮像装置では、温度ドリフトの低減や、高温偽信号の防止する目的で、回路の一部に、オペアンプが用いられている。温度ドリフトの低減や高温偽信号の防止する目的でオペアンプを用いた従来のボロメータ型赤外線撮像装置として特許文献１、２等が参照される。

図４は、特許文献１に開示される装置の全体構成（読み出し回路と、その周辺を含めた撮像素子全体の回路構成）を示す図である。この回路は、熱電変換素子を二次元マトリクス状に配列し、受光した赤外信号を素子毎に検知、出力するための回路である。ここで、垂直シフトレジスタ２０５により選択された画素スイッチ２０１、および水平スイッチ２０４を介して、熱電変換素子に接続する読み出し回路２０６により、信号を並列処理することができ、読み出し回路の出力は水平シフトレジスタ２０８によって、出力端子２１０から順次、外部に出力される。熱電変換素子２０２は、この例では、基板上に、２次元にマトリクス状に形成され、画素スイッチ２０１、水平スイッチ２０４によって切り替えて順次選択されていく。信号線２０３と走査線２１１との交差する箇所に画素スイッチ２０１を備え、画素スイッチ２０１は、ソースが接地され、ドレインが熱電変換素子２０２を介して信号線２０３に接続され、ゲートが、走査線に接続されたＮｃｈＭＯＳＦＥＴよりなる。信号線２０３は、水平スイッチ２０４を介して、読み出し回路２０６に接続されている。読み出し回路２０６の出力は、マルチプレクサスイッチ２０７を介して出力バッファ２０９に接続される。マルチプレクサスイッチ２０７のオン・オフ制御は、水平シフトレジスタ２０８によって行われる。各熱電変換素子２０２の信号を読み出すために、マトリクスの２列毎に読み出し回路２０６が設けられている。垂直シフトレジスタ２０５は、マトリクスの各行を順次選択し、水平シフトレジスタ２０８は、マルチプレクサスイッチ２０７を順次選択していき、各読み出し回路２０６の出力を出力バッファ２０９に出力する。

図５は、特許文献１に開示されている読み出し回路の構成の一例を示す図である。読み出し回路１３４には、入力電圧ＶＢＯＬ、ＶＣＡＮがそれぞれ入力電圧配線を介し入力されている。読み出し回路１３４は、熱電変換素子１０２に定電圧を印加するバイアス回路１４１と、被写体の信号以外の成分のオフセット電流を除去するバイアスキャンセル回路１４２、バイアス回路１４１とバイアスキャンセル回路１４２の共通接続点に接続されている積分器（積分オペアンプ）１１６から構成される。

読み出し回路１３４は、それぞれ、同時並列に動作を行う。被写体からの赤外入射光の強度に応じて生じた各熱電変換素子１０２の抵抗変化が、ＶＢＯＬ、ＶＣＡＮにより決まる熱電変換素子１０２の電流と、バイアスキャンセル回路１４２の電流との差として検出され、積分器１１６により、積分と同時に、電流―電圧変換されて電圧値として出力される。

より詳細には、図５を参照すると、バイアス回路１４１は、熱電変換素子１０２の一端にソースが接続されるＮｃｈＭＯＳＦＥＴ（以下、「バイアストランジスタ」という）１０４と、オペアンプ（「演算増幅器」、「ＯＰアンプ」ともいう）１０５等から構成されている。バイアストランジスタ１０４のゲートに、オペアンプ１０５の出力端子が接続され、バイアストランジスタ１０４のソースに、オペアンプ１０５の反転入力端子（−）が接続され、オペアンプ１０５の非反転入力端子（＋）は、バイアス電圧１０８が印加されている。さらに、バイアストランジスタ１０４のソースは、水平スイッチ１０３を介して熱電交換素子１０２が接続されている。なお、熱電交換素子１０２とＧＮＤ間のスイッチ１０１は画素スイッチである。

バイアス回路１４１により、各熱電変換素子１０２に定電圧を印加し、熱電変換素子１０２の抵抗値変化を電流値に変換する。バイアス回路１４１は、かかる構成により、熱電変換素子に印加される電圧を高精度に制御することが可能とされ、バイアストランジスタ１０４のゲート・ソース間電圧ＶＧＳの温度係数の影響（温度ドリフト）を除去している。さらに、バイアス回路１０４においては、バイアストランジスタ１０４を低インピーダンスで駆動しており、各読み出し回路１３４の飛び込みノイズを抑えることができる。

ここで、バイアストランジスタ１０４のドレイン電流、即ち、熱電交換素子１０２に流れる電流には、赤外線の信号成分の他に大きなオフセット成分を持ち、そのオフセット成分の上に、被写体からの信号成分が微小なレベルで存在する。このオフセット成分を除去する目的で、バイアスキャンセル回路１４２を構成している。

バイアスキャンセル回路１４２は、一端に電源を接続したバイアスキャンセル抵抗１０９と、バイアスキャンセル抵抗１０９の他端にソースを接続したＰｃｈＭＯＳＦＥＴ（以下、「キャンセラトランジスタ」という）１１１と、オペアンプ１１２と、から構成されている。キャンセラトランジスタ１１１のゲートに、オペアンプ１１２の出力端子が接続され、ソースにオペアンプ１１２の反転入力端子（−）が接続され、オペアンプ１１２の非反転入力端子（＋）には、バイアスキャンセル電圧１１４が印加されており、キャンセラトランジスタ１１１のソースは、バイアスキャンセル抵抗１０９とスイッチ１１０の直列回路を介して電源ＶＣＣに接続され、バイアス回路１４１と同様に、キャンセラトランジスタ１１１のゲート・ソース間電圧ＶＧＳの影響が無いように制御する回路構成とされている。また、バイアスキャンセル回路１４２においても、キャンセラトランジスタ１１１を低インピーダンスで駆動しているため、各読み出し回路の飛び込みノイズを抑えることができる。

バイアストランジスタ１０４のドレインとキャンセラトランジスタ１１１のドレインの接続点は、オペアンプ（積分器）１１６の反転入力端子（−）と、コンデンサ１１９、１２２（「積分コンデンサ」という）の一端との接続点に接続されており、熱電交換素子１０２の電流変化分を積分する。積分コンデンサ１１９、１２２の他端は、オペアンプ１１６の出力端子に共通接続されており、オペアンプ１１６の非反転入力端子（＋）は、ＶＣＣ／２（電源電圧の１／２）に接続されている。オペアンプ１１６の反転入力端子（−）、つまりバイアストランジスタ１０４とキャンセラトランジスタ１１１のドレインは、それぞれ、通常、ＶＣＣ／２に固定される。積分後の積分コンデンサ１１９、１２２の電圧は、オペアンプ１１６の出力端子から取り出され、複数の読み出し回路１３４から、順次、出力端子１４０に出力される。なお、積分コンデンサ１１９、１２２の一端に接続された切替スイッチ１１８、１２１、積分コンデンサ１１９、１２２の他端とオペアンプ１１６の出力端子間に接続されたスイッチ１２０、１２３の制御については、本明細書では省略する（詳細は特許文献１の記載が参照される）。なお、積分コンデンサ１１９、１２２は、積分／ホールドコンデンサとも称す。

また、オペアンプ（積分器）１１６の反転入力端子（−）と出力端子間には、リセット用のスイッチ（リセットスイッチ）１２５が設けられており、積分コンデンサ１１９、１２２で積分した電圧を出力した後に、スイッチ１２５をＯＮすることで、オペアンプ１１６の非反転入力端子（＋）の電圧である、ＶＣＣ／２に設定される。

図６は、特許文献２に開示される構成を示す図である。図６を参照すると、抵抗アレイ３０１（Ｒ−Ａｒｒａｙ）は、複数の抵抗の集合であり、例えば入射赤外線によってその抵抗値が変化するボロメータよりなる。これらの抵抗は、例えば、行方向と列方向に、２次元マトリクス状に配列されており、その列側に、読み出し回路３０２が複数個配置されている。読み出し回路３０２は、バイアストランジスタ３０４（ＮＭＯＳトランジスタ）と、オペアンプ３０５と、キャンセラトランジスタ３０７（ＰＭＯＳトランジスタ）と、オペアンプ３０８を備え、バイアストランジスタ３０４とキャンセラトランジスタ３０７のドレインの接続点に、反転入力端子（−）が接続されたオペアンプ（積分オペアンプ）３０９を備え、オペアンプ３０９の非反転入力端子（＋）は定電圧３１０が印加され、出力端子と反転入力端子（−）間には、積分コンデンサ３０３と、スイッチ３１１とが並列に接続されている。そして、抵抗アレイ３０１の抵抗素子のばらつきを補正するために、読み出し回路３０２毎に抵抗に印加する電圧を調節するための多値電圧発生器３１７、３１８と、複数の読み出し回路３０２に供給される多値電圧バス３１５、３１６、及び各読み出し回路内の多値電圧選択スイッチ３１３、３１４が、上記バイアス電源端子と、バイアスキャンセル電源端子と、各オペアンプ３０５、３０８の非反転入力端子（＋）間に挿入されており、多値電圧バスから１電圧を選択できるような回路構成になっている。複数の読み出し回路３０２を並列に動作させて積分を行うことで積分時間を長くとることができ、ノイズを低減することができる、という作用効果がある。

特開２００３−３１８７１２号公報特開２００４−２０３２５号公報

上記した従来の構成の場合、回路面積の増大、消費電流の増大という課題がある。まず、高温偽信号と温度ドリフトのメカニズムを、図３を用いて説明する。図３（Ａ）には、バイアス回路、バイアスキャンセル回路にオペアンプを用いない構成が示されている。図３（Ｂ）には、積分オペアンプの動作として、リセットスイッチ、出力端子、反転入力端子の電圧波形が模式的に示されている。

図３（Ａ）を参照すると、バイアス回路のバイアストランジスタ（ＮＭＯＳトランジスタ）８のゲートは、第１入力電圧配線６に接続され、ソースはボロメータ素子５の一端に接続され、ボロメータ素子５にバイアス電圧を供給する。バイアスキャンセル回路のキャンセラトランジスタ１７（ＰＭＯＳトランジスタ）のゲートは、第２入力電圧配線７に接続され、ソースが抵抗１６、スイッチを介して電源に接続され、ドレインはバイアストランジスタ８のドレインに接続されている。バイアストランジスタ８とキャンセラトランジスタ１７のドレインに接続点は、積分オペアンプ４の反転入力端子（−）に接続されている。バイアスキャンセル回路は、バイアストランジスタ８のドレイン電流、即ちボロメータ素子５に流れる電流のオフセット成分の除去を行う。積分オペアンプ４は、バイアストランジスタ８とキャンセラトランジスタ１７のドレイン電流の差をコンデンサ２２に蓄積する。なお、図３（Ａ）において、スイッチ２８は、図５の１０１の画素スイッチに対応し、ボロメータ素子とバイアストランジスタのソースとの間に挿入される水平スイッチ（図５の１０３）は省略している。

図３（Ａ）に示す例では、複数の読み出し回路に対してそれぞれ共通に接続されている第１入力電圧配線６、第２入力電圧配線７は、ボロメータ素子にバイアス電圧を与える読み出し回路のバイアストランジスタ８とキャンセラトランジス１７のゲートにそれぞれ直接接続されるため、入力電圧が高温被写体入射等の場合の読み出し回路内部の電圧変位の影響を受けてしまう、という問題がある。

読み出し回路のトランジスタ８、１７のドレイン電圧は、通常、５Ｖ固定になっているが、ボロメータ素子（熱電変換素子）５に、高温被写体が入射される場合には、電圧が変動してしまう。

高温被写体入射により、ボロメータ素子５の抵抗値が下がるため、ボロメータ素子５への電流が増加する場合、読み出し回路（図３（Ａ）の１ｂ）の積分オペアンプ４にて、積分開始時に、リセット用のスイッチ（ＲＳＴＳＷ）がＯＦＦとなった瞬間、積分オペアンプ４の積分コンデンサからボロメータ素子５への急激な電流が流れる。このため、積分オペアンプ４のイマジナリショートが崩れ、積分オペアンプ４の反転入力端子（−）に電圧変化が発生する（図３（Ｂ）の（１）の期間）。図３（Ａ）の読み出し回路１ｂにおける矢印（１）は、積分オペアンプ４の積分コンデンサからバイアストランジスタ８を経由してボロメータ素子５で流れる電流を表している。

その後、積分オペアンプ４の出力が飽和する場合にも、積分オペアンプ４のイマジナリショートが崩れ、最終的に、積分オペアンプ４の反転入力端子（−）は、５Ｖからクリップ電圧である、約４．３Ｖ（５からダイオードの順方向電圧を差し引いた電圧）に低下する（図３（Ａ）の（１）’のダイオードＢの横の電圧波形、及び図３（Ｂ）の（１）’の期間参照）。

このように、積分オペアンプ４の反転入力端子（−）の電圧が変動すると、バイアストランジスタ８やキャンセラトランジスタ１７のドレインの電圧が低下するため、各トランジスタ８、１７の寄生容量（図３（Ａ）では、トランジスタ８、１７のドレインとゲート間の寄生容量として示されている）により、ゲート電圧も、それぞれ変動し、ゲートに接続する各入力電圧配線６、７の電圧変動が発生する。すなわち、図３（Ａ）の（２）に示したように、トランジスタのドレインの電圧変動が、寄生容量によりゲートの入力電圧配線に飛び込むことになる。

このため、一部のボロメータ素子５に、高温被写体が入射される場合に、上記のような電圧変動（飛び込みノイズ）の影響により、第１入力電圧配線６及び第２入力電圧配線７を介し、全ての読み出し回路に変位電流が発生し、高温被写体が入射されていない他のボロメータ素子の出力に影響を与えてしまう。図３（Ａ）の高温被写体が入射されていない読み出し回路１ａにおいて、矢印（３）で示すような変異電流が発生することになる。

ところで、積分オペアンプ４の反転入力端子（−）の変動は、積分オペアンプ４の駆動能力を改善することで、ある程度抑えることができるが、その効果は相対的に小さい。

また、例えば積分オペアンプ４の駆動能力（相互コンダクタンス）を大きくすると、回路の消費電力が増加することになる。

その対策として、従来の回路構成においては、オペアンプ（図５の１１２と１０５、図６の３０５、３０８）を用い、バイアストランジスタやキャンセラトランジスタを低インピーダンスでドライブすることにより、高温偽信号による、ゲート電圧の変動を抑えている。

また、オペアンプを用いない図３（Ａ）のような回路構成では、バイアストランジスタ８やキャンセラトランジスタ１７のゲート・ソース間電圧ＶＧＳが、トランジスタのしきい値Ｖｔに起因する大きな温度係数を持つため、各トランジスタ８．１７のドレイン電流がチップの温度変動により変動し、回路の温度ドリフトとして出力される。

そこで、従来の回路構成では、オペアンプにより、トランジスタのゲート−ソース電圧ＶＧＳの影響が、ドレイン電流に現れない（電圧降下の補償）回路構成となっている。

このように、オペアンプは、ゲート・ソース間電圧ＶＧＳの温度係数の影響（温度ドリフト）を除去する働きも持っている。

しかしながら、赤外線の信号は極めて微小であるため、このオペアンプは、低ノイズを実現する必要があり、１／ｆノイズの影響を低減するために、大面積になり、またホワイトノイズを低減するためにオペアンプの相互コンダクタンスＧｍを上げる必要があることから、消費電力の大きなオペアンプとなってしまう。

そして、従来の回路では、このようなオペアンプが，各読み出し回路に２つずつあるため（図５では、１１２と１０５、図６では、３０５、３０８）、チップ全体の面積や消費電力が増大する、ことになる。

上記したように、ボロメータ型赤外線撮像装置の読み出し回路において、オペアンプを低ノイズ化する必要性があることから、大面積で消費電力が大きくなる。

すなわち、読み出し回路の特性の重要な項目である、回路ノイズや高温偽信号、回路の温度ドリフトに関して良好な特性を実現するために、回路が大面積となり、消費電力が増大するという課題を有している。

本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。

本発明に係る半導体装置は、ボロメータ素子にバイアス電圧を与えるバイアス回路と、前記ボロメータ素子のオフセット電流を除去するバイアスキャンセル回路と、前記バイアス回路と前記バイアスキャンセル回路の接続点に入力端が接続された積分器と、を含む読み出し回路を複数有する。前記バイアス回路は、第１の入力電圧配線の電圧を入力として受け、入力した前記電圧に追従した電圧を出力する第１のフォロワ型トランジスタと、前記第１のフォロワ型トランジスタの出力電圧を受け、前記ボロメータ素子にバイアス電圧を与えるバイアストランジスタと、を含む。前記バイアスキャンセル回路は、第２の入力電圧配線の電圧を入力として受け、入力した前記電圧に追従した電圧を出力する第２のフォロワ型トランジスタと、前記第２のフォロワ型トランジスタの出力電圧を受け、出力が、前記バイアストランジスタとともに、前記積分器に接続されたキャンセラトランジスタと、を含む。

本発明において、前記第１、第２のフォロワ型トランジスタは、第１、第２のソースフォロワ回路をそれぞれ構成し、前記バイアストランジスタは、ゲートが、前記第１のソースフォロワ回路の出力に接続され、ソースが前記ボロメータ素子に接続された第１導電型のＭＯＳトランジスタよりなり、前記キャンセラトランジスタは、ゲートが、前記第２のソースフォロワ回路の出力に接続され、ソースが、抵抗及びスイッチを介して、電源に接続され、ドレインが、前記バイアストランジスタのドレインに接続された第２導電型のＭＯＳトランジスタよりなる。

本発明において、第１の入力電圧を非反転入力端子に受ける第１のオペアンプと、前記第１のオペアンプの出力電圧を入力として受ける第３のソースフォロワ回路と、前記第３のソースフォロワ回路の出力電圧をゲートに受け、ドレインが所定電圧に接続され、ソースがボロメータ素子の一端と前記オペアンプの反転入力端子に接続された第１導電型のＭＯＳトランジスタを含み、前記第１のオペアンプの出力端子が前記第１の入力電圧配線に接続されてなる、第１のＶＧＳ除去電圧発生回路を備えた構成としてもよい。また、第２の入力電圧を非反転入力端子に受ける第２のオペアンプと、前記第２のオペアンプの出力電圧を入力として受ける第４のソースフォロワ回路と、前記第４のソースフォロワ回路の出力電圧をゲートに受け、ドレインが所定電圧に接続され、ソースが、抵抗及びスイッチを介して電源に接続されるとともに、前記オペアンプの反転入力端子に接続された第２導電型のＭＯＳトランジスタを含み、前記第２のオペアンプの出力が前記第２の入力電圧配線に接続されてなる、第２のＶＧＳ除去電圧発生回路を備えた構成としてもよい。

本発明に係る半導体装置において、前記バイアス回路は、第１の入力電圧配線の電圧を入力として受け、入力した前記電圧に追従した電圧を出力するフォロワ構成のオペアンプと、前記オペアンプの出力電圧を受け、前記ボロメータ素子にバイアス電圧を与えるバイアストランジスタと、を含み、前記バイアスキャンセル回路は、第２の入力電圧配線の電圧を入力として受け、入力した前記電圧に追従した電圧を出力するフォロワ型トランジスタと、
前記フォロワ型トランジスタの出力電圧を受け、出力が、前記バイアストランジスタとともに、前記積分器に接続されたキャンセラトランジスタと、を含む構成としてもよい。

本発明において、前記フォロワ型トランジスタは、ソースフォロワ回路をそれぞれ構成し、前記バイアストランジスタは、ゲートが、前記オペアンプの出力に接続され、ソースが前記ボロメータ素子に接続された第１導電型のＭＯＳトランジスタよりなり、前記キャンセラトランジスタは、ゲートが、前記ソースフォロワ回路の出力に接続され、ソースが、抵抗及びスイッチを介して、電源に接続され、ドレインが、前記バイアストランジスタのドレインに接続された第２導電型のＭＯＳトランジスタよりなる。

本発明において、前記バイアス回路の前記オペアンプは、非反転入力端子が、前記第１の入力電圧配線に接続され、反転入力端子が、前記バイアストランジスタのソースに接続されている。

本発明において、第２の入力電圧を非反転入力端子に入力する第２のオペアンプと、前記第２のオペアンプの出力を受ける第２のソースフォロワ回路と、前記第２のソースフォロワ回路の出力電圧をゲートに受け、ドレインが所定電圧に接続され、ソースが、抵抗及びスイッチを介して電源に接続されるとともに、前記オペアンプの反転入力端子に接続された第２導電型のＭＯＳトランジスタを含み、前記第２のオペアンプの出力が前記第２の入力電圧配線に接続されてなる、ＶＧＳ除去電圧発生回路を備えた構成としてもよい。

本発明によれば、入力電圧をソースフォロワで受ける構成としたことにより、小面積、低消費電力にて、ドリフトの低減や高温偽信号の防止する機能、及び、低ノイズ化を実現することができる。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明は、ボロメータ素子５に定電圧を供給するバイアストランジスタ８を含むバイアス回路２と、ボロメータ素子に流れる電流のオフセット成分の除去を行うキャンセラトランジスタ１７を含むバイアスキャンセル回路３と、バイアストランジスタとキャンセラトランジスタに流れる電流の差電流を積分する積分オペアンプ（積分器）４とを含む読み出し回路１を複数有し、バイアス回路２は、第１の入力電圧配線の電圧をうけ、出力電圧をバイアストランジスタ８のゲートに供給する第１のソースフォロワ回路９を含み、バイアスキャンセル回路３は、第２の入力電圧配線の電圧をうけ、出力電圧をキャンセラトランジスタ１７のゲートに供給する第２のソースフォロワ回路１８を含む。本発明においては、第１の入力電圧（ＶＢ１）に、バイアストランジスタのゲート・ソース間電圧ＶＧＳに対応する電圧を加えた電圧を生成して第１の入力電圧配線に供給するオペアンプ１４を備え、第２の入力電圧（ＶＢ２）に、キャンセラトランジスタのゲート・ソース間電圧ＶＧＳに対応する電圧を加えた電圧を生成し、第２の入力電圧配線に供給するオペアンプ２０を備えた構成としてもよい。なお、本願実施例では、第１の入力電圧（ＶＢ１）に、バイアストランジスタ８およびソースフォロワ回路９の下段のトランジスタ各々のゲート・ソース間電圧ＶＧＳの和に相当する電圧を加えた電圧を生成して第１の入力電圧配線に供給するオペアンプ１４を備え、第２の入力電圧（ＶＢ２）に、キャンセラトランジスタ１７およびソースフォロワ回路１８の下段のトランジスタ各々のゲート・ソース間電圧ＶＧＳの和に相当する電圧を加えた電圧を生成し、第２の入力電圧配線に供給するオペアンプ２０を備えた構成とした例を示している。

あるいは、本発明において、バイアス回路２’は、第１の入力電圧をうけ、出力電圧をバイアストランジスタ８のゲートに供給するボルテージフォロワ接続をしたオペアンプ２６を含み、バイアスキャンセル回路３は、第２の入力電圧をうけ、出力電圧をキャンセラトランジスタ１７のゲートに供給するソースフォロワ回路１８を含む構成としてもよい。以下実施例に即して説明する。

図１は、本発明の一実施例の読み出し回路の構成を示す図である。図１を参照すると、読み出し回路１は、ボロメータ素子５に定電圧を印加するバイアス回路２と、被写体の信号以外の成分のオフセット電流を除去するバイアスキャンセル回路３と、バイアス回路２とキャンセル回路３の接続点に接続されている積分オペアンプ４と、を備えている。なお、図１において、スイッチ２８は、図５の１０１の画素スイッチに対応し、ボロメータ素子とバイアストランジスタのソースとの間に挿入される水平スイッチ（図５の１０３）は省略する。赤外線の信号は、大きなオフセット成分を持ち、そのオフセット成分の上に被写体からの信号成分が微小なレベルで存在する。従って、このオフセット成分を除去する目的に、バイアスキャンセル回路３を構成している。

読み出し回路１は、第１入力電圧配線６、第２入力電圧配線７を介し入力されており、それぞれ、同時、並列に動作を行う。

読み出し回路１の動作の概略を説明すると、被写体からの赤外入射光の強度に応じて生じた各ボロメータ素子の抵抗変化は、第１、第２の入力電圧ＶＢ１、ＶＢ２により決まるボロメータ電流（バイアストランジスタ８のドレイン電流）と、バイアスキャンセル回路３の電流（キャンセラトランジスタ１７のドレイン電流）の差電流として検出され、積分オペアンプ４により、積分と同時に、電流―電圧変換されて電圧値として出力される。

バイアス回路２とバイアスキャンセル回路３の具体的な動作として、まず、シャッターを閉じた状態（被写体が入射していない状態）で、第１、第２の入力電圧ＶＢ１、ＶＢ２を調整して、ボロメータ素子５側に流れる電流と、バイアスキャンセル回路３に流れる電流をつり合わせる。その後、シャッターを開き、被写体入射によるボロメータ素子５の抵抗変化に伴う電流変化分のみを取り出すことができる。各回路の詳細を以下に説明する。

バイアス回路２は、ボロメータ素子５の一端にソースが接続されるＮＭＯＳトランジスタ（バイアストランジスタ）８と、入力端が第１入力電圧配線６に、出力端がバイアストランジスタ８のゲートにそれぞれ接続されるソースフォロワ回路９から構成され、このバイアス回路２により、各ボロメータ素子５に定電圧を印加し、ボロメータ素子５の抵抗値変化を電流値に変換する。

本実施例では、ソースフォロワ回路９は、回路ノイズがより低いＰＭＯＳトランジスタで構成しているが、ＮＭＯＳトランジスタで構成することも可能である。ソースフォロワ回路９は、ソースフォロワ構成のＰＭＯＳトランジスタ（ソースの電圧がゲート電圧に追従する）と、該ＰＭＯＳトランジスタのソースと電源間に接続される電流源トランジスタよりなる。ソースフォロワ構成のＰＭＯＳトランジスタのドレインはＧＮＤに接続され、ゲートは第１入力電圧配線６に接続され、ソースは、バイアストランジスタ８のゲートに接続されている。電流源トランジスタ（ＰＭＯＳトランジスタ）のソースは電源に接続され、ゲートはＧＮＤに接続され、ドレインはソースフォロワ型トランジスタ（ＰＭＯＳトランジスタ）のソースに接続されている。なお、ソースフォロワ回路の電流源トランジスタは、抵抗素子としてもよい。

ソースフォロワ回路９により、バイアストランジスタ８は、低インピーダンスで、ドライブされるため、各読み出し回路１の飛び込みノイズを抑えることができる。

さらに、第１ＶＧＳ除去電圧発生回路１０は、バイアス回路２におけるバイアストランジスタ８と、ソースフォロワ回路９のＰＭＯＳトランジスタの両方のゲート・ソース間電圧ＶＧＳを補償する回路であり、ゲート・ソース間電圧ＶＧＳの影響が、トランジスタのドレイン電流に現れない（電圧降下の補償）回路構成になっている。

より詳細には、第１ＶＧＳ除去電圧発生回路１０は、バイアス回路２と同じ特性のトランジスタよりなるバイアストランジスタ８と、ソースフォロワ回路９に加え、オペアンプ１４を備えている。第１ＶＧＳ除去電圧発生回路１０のバイアストランジスタ８のソースは、第１ＶＧＳ除去電圧発生回路１０に対応するボロメータ素子５の一端に接続され、ゲートは、第１ＶＧＳ除去電圧発生回路１０のソースフォロワ回路９の出力端に接続され、ドレインは、＋５Ｖに接続される。

第１ＶＧＳ除去電圧発生回路１０において、オペアンプ１４は、出力端子にソースフォロワ回路９の入力端が接続され、反転入力端子（−）には、バイアストランジスタ８のソースが、非反転入力端子（＋）には、入力電圧ＶＢ１を印加されるＶＢ１入力端子１５がそれぞれ接続されている。オペアンプ１４の出力端子が接続される第１入力電圧配線６は、ＶＢ１にＮＭＯＳトランジスタ８とソースフォロワ回路９の下段のトランジスタ各々のゲート・ソース間電圧ＶＧＳの和を加算した電圧とされる。

バイアスキャンセル回路３は、一端に電源を接続した抵抗素子１６と抵抗素子の他端にソースを接続したＰＭＯＳトランジスタ（キャンセラトランジスタ）１７、入力端が第２入力電圧配線７に接続され、出力端がキャンセラトランジスタのゲートにそれぞれ接続されるソースフォロワ回路１８から構成される。ソースフォロワ回路１８は、バイアス回路２と同様に、回路ノイズがより低いＰＭＯＳトランジスタで構成している。ソースフォロワ回路１８は、ソースフォロワ構成のＰＭＯＳトランジスタと、該ＰＭＯＳトランジスタのソースと電源間に接続される電流源トランジスタよりなる。ソースフォロワ構成のＰＭＯＳトランジスタのドレインはＧＮＤに接続され、ゲートは第２入力電圧配線７に接続され、ソースは、バイアストランジスタ８のゲートに接続されている。電流源トランジスタ（ＰＭＯＳトランジスタ）のソースは電源に接続され、ゲートはＧＮＤに接続され、ドレインはソースフォロワ型トランジスタ（ＰＭＯＳトランジスタ）のソースに接続されている。

バイアスキャンセル回路３において、ソースフォロワ回路１８により、キャンセラトランジスタ１７は、低インピーダンスでドライブされるため、各読み出し回路１の飛び込みノイズを抑えることができる。

第２ＶＧＳ除去電圧発生回路１９も、第１ＶＧＳ除去電圧発生回路１０と同様に、バイアスキャンセル回路３におけるキャンセラトランジスタ１７とソースフォロワ回路１８のＰＭＯＳトランジスタの両方のゲート・ソース間電圧ＶＧＳを補償する回路である。

より詳細には、第２ＶＧＳ除去電圧発生回路１９は、バイアスキャンセル回路３と同じ抵抗素子１６、スイッチ２７、バイアスキャンセラトランジスタ１７と、ソースフォロワ回路１８に加え、オペアンプ２０を備えている。第２ＶＧＳ除去電圧発生回路１９において、バイアスキャンセラトランジスタ１７のソースは、スイッチ２７及び抵抗素子１を介して電源ＶＤＤに接続され、ゲートは、ソースフォロワ回路１８の出力端に接続され、ドレインは、＋５Ｖに接続される。オペアンプ２０は、出力端子にソースフォロワ回路１８の入力端が接続され、反転入力端子（−）にはバイアスキャンセラトランジスタのソースが、非反転入力端子（＋）には入力電圧ＶＢ２が印加されるＶＢ２入力端子２１がそれぞれ接続されている。オペアンプ２０の出力端子が接続される第２入力電圧配線７は、ＶＢ２にＰＭＯＳトランジスタ１７とソースフォロワ回路１８の下段のトランジスタ各々のゲート・ソース間電圧ＶＧＳ（負値）の和を加えた電圧とされる。

バイアス回路２のバイアストランジスタ８のドレインとバイアスキャンセル回路３のキャンセラトランジスタ１７のドレインの接続点は、積分オペアンプ４の反転入力端子（−）と、積分コンデンサ２２の一端に共通接続されている。積分オペアンプ４は、ボロメータ素子５の電流変化分（トランジスタ８、１７のドレイン電流の差分）を積分する。積分コンデンサ２２の他端は、積分オペアンプ４の出力端子に接続されており、積分オペアンプ４の非反転入力端子（＋）は、＋５Ｖに接続されている。

これにより、積分オペアンプ４の反転入力端子（−）、つまり、バイアス回路２のトランジスタ８と、バイアスキャンセル回路３のキャンセラトランジスタ１７のドレインはそれぞれ、通常、＋５Ｖに固定される。

積分後の積分コンデンサ４の電圧は、積分オペアンプ４の出力端子から取り出され、これらは出力信号として各読み出し回路１から順次出力される。

また、積分オペアンプ４の反転入力端子（−）と出力端子間には、リセット用のスイッチ（ＲＳＴＳＷ）２３を備え、積分コンデンサ４から積分された電圧を出力した後に、スイッチ（ＲＳＴＳＷ）２３をＯＮすることで、積分オペアンプ４の非反転入力端子（＋）の電圧である＋５Ｖに設定される。

積分オペアンプ４の反転入力端子（−）には、クリップダイオード２４、２５が接続されている。積分オペアンプ４の反転入力端子（−）と＋５Ｖ電源との間に、クリップダイオード（Ａ）２４はアノードが＋５Ｖに、クリップダイオード（Ｂ）２５はカソードが＋５Ｖにつながるように接続される。これらは、ボロメータ素子５の電流またはバイアスキャンセル回路３側の電流の一方が過多になり、積分オペアンプ４の出力が飽和した場合に、その過多の電流を補うように働く。

前述したように、従来の回路構成では、バイアストランジスタやキャンセラトランジスタのゲート・ソース間電圧ＶＧＳによる温度ドリフトを抑えるため、読み出し回路の各トランジスタにオペアンプ（図５の１０５、１１２、図６の３０５、３０８）を用いていた。また、オペアンプによって、各トランジスタを低インピーダンスでドライブしているため、高温被写体などによる飛び込みノイズを防止する効果があった。しかし、読み出し回路等において、低ノイズを実現するため、大面積、かつ消費電力の大きなオペアンプを使用する必要もあった。

これに対して、本実施例によれば、バイアス回路２とバイアスキャンセル回路３において、ソースフォロワ回路９、１８を用いてバイアストランジスタ８、キャンセラトランジスタ１７を低インピーダンスでそれぞれドライブすることにより、オペアンプを用いた場合と同様の高温偽信号の防止効果を得ている。

また、バイアス回路２とバイアスキャンセル回路３において、各トランジスタ８、１７と、ソースフォロワ回路９、１８の両方のゲート・ソース間電圧ＶＧＳ成分については、チップ内に（すなわち複数の読み出し回路に対して）、１つもしくは２つ配設されるＶＧＳ除去電圧発生回路によって補償している。

複数の読み出し回路１の全てにオペアンプを使用した構成（図５、図６参照）とは相違して、本実施例においては、複数の読み出し回路１の各々において、簡素なソースフォロワを構成し、複数の読み出し回路に対して、２つのＶＧＳ除去電圧発生回路１０、１９に対してのみ、オペアンプを用いる構成としたことにより、従来の回路と同様の性能を、小面積かつ低消費電力で達成することができる。

次に、本発明の第２の実施例について説明する。図２は、本発明の第２の実施例の構成を示す図である。なお、図２において、図１と同一、同等の要素には、同一の参照符号が付されている。図２に示す回路では、ボロメータ素子５への印加電圧を高精度に与える目的で、バイアス回路２’に、オペアンプ２６を用いている。すなわち、本実施例では、図１のバイアス回路２のソースフォロワ回路９の代わりに、バイアストランジスタ８のソースにオペアンプ２６の反転入力端子（−）が接続され、バイアストランジスタ８のゲートに、オペアンプ２６の出力端子が接続され、オペアンプ２６の非反転入力端子（＋）は第１入力電圧配線６が接続されている。

かかる構成により、ボロメータ素子５に印加される電圧は、オペアンプ２６の非反転入力端子（＋）の電圧、即ち、第１入力電圧配線６の電圧となり、ボロメータ素子５の印加電圧を高精度に制御することができ、バイアストランジスタ８のゲート・ソース間電圧ＶＧＳの影響が、バイアストランジスタ８のドレイン電流に現れない回路構成となっている。

ボロメータ素子は、一般に製造プロセスによる素子間の抵抗ばらつきを持っている。赤外線の微小な信号を検出するため、それらの抵抗ばらつきを補正する場合、ボロメータ素子の印加電圧を読み出し回路毎に調整し、ボロメータ電流、つまりバイアストランジスタ８のドレイン電流を揃える必要がある。

この場合、図１に示した前記実施例では、バイアストランジスタ８のゲート電圧に対してドレイン電流がリニアに変動しない上に、ドレインの電圧も、積分期間中のボロメータ素子５の抵抗変化に合わせて変動してしまうため、精度良くばらつきを補正ができない場合がある。

そこで、本実施例では、バイアス回路２’に、ドレイン電圧、つまりボロメータ素子５の印加電圧を高精度に制御することができるオペアンプ２６を用いている。本実施例においても、読み出し回路のバイアス回路、バイアスキャンセル回路にオペアンプを用いた従来の構成と比べて、チップサイズの小型化及び低消費電力化を実現することができる。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の実施の形態を示す第一の赤外線検出器の構成図である。本発明の実施の形態を示す第二の赤外線検出器の構成図である。（A）、（B）は高温偽信号のメカニズムを説明する回路図とタイミング図である。特許文献１の読み出し回路の構成を示す図である。特許文献１の撮像素子全体の構成を示す図である。特許文献２の構成を示す図である。

符号の説明

１、１’、１ａ、１ｂ読み出し回路
２バイアス回路
３バイアスキャンセル回路
４積分オペアンプ
５ボロメータ素子
６第１入力電圧配線
７第２入力電圧配線
８バイアストランジスタ
９ソースフォロワ回路
１０第１ＶＧＳ除去電圧発生回路
１４、２０オペアンプ
１５ＶＢ１入力端子
１６抵抗
１７キャンセラトランジスタ
１８ソースフォロワ回路
１９第２ＶＧＳ除去電圧発生回路
２１ＶＢ２入力端子
２２積分コンデンサ
２３スイッチ
２４、２５クリップダイオード
２６オペアンプ
２７スイッチ
２８スイッチ
１０１画素スイッチ
１０２熱電変換素子
１０３水平スイッチ
１０４ＮｃｈＭＯＳＦＥＴ
１０５オペアンプ
１０６スイッチ
１０７バイパスコンデンサ
１０８バイアス電圧
１０９バイアスキャンセル抵抗
１１０スイッチ
１１１ＰｃｈＭＯＳＦＥＴ
１１２オペアンプ
１１３スイッチ
１１４バイアスキャンセル電圧
１１５スイッチ
１１６積分器
１１７非反転入力端子
１１８スイッチＡ２
１１９積分／ホールドコンデンサ
１２０スイッチＡ１
１２１スイッチＢ２
１２２積分／ホールドコンデンサ
１２３スイッチＢ１
１２４電圧ＶＣＣ／２
１２５リセットスイッチ
１２６出力電圧Ａ
１２７出力電圧Ｂ
１２８ソースフォロワ１Ａ
１２９ソースフォロワ１Ｂ
１３０出力選択スイッチ
１３１積分サンプルホールド（Ｓ／Ｈ）回路
１３２ソースフォロワ２
１３３ソースフォロワ３
１３４読み出し回路
１３５マルチプレクサスイッチ
１３６出力バッファ
１３７ソースフォロワ１Ｃ
１３８ソースフォロワ２Ｃ
１３９ソースフォロワ３Ｃ
１４０出力端子
１４１バイアス回路
１４２バイアスキャンセル回路
２０１画素スイッチ
２０２熱電変換素子
２０３信号線
２０４水平スイッチ
２０５垂直シフトレジスタ
２０６読み出し回路
２０７マルチプレクサスイッチ
２０８水平シフトレジスタ
２０９出力バッファ
２１０出力端子
２１１走査線
３０１抵抗アレイ
３０２読み出し回路
３０３コンデンサ
３０４トランジスタ
３０５オペアンプ
３０６抵抗
３０７トランジスタ
３０８オペアンプ
３０９オペアンプ
３１０定電圧
３１１リセットスイッチ
３１２サンプルホールド回路
３１３第１のスイッチ
３１４第２のスイッチ
３１５第１の多値電圧バス
３１６第２の多値電圧バス
３１７第１の多値電圧発生器
３１８第２の多値電圧発生器
３１９第１の電圧発生器
３２０第２の電圧発生器
３２２デコーダ
３２３メモリ
３２４マルチプレクサ
３２６シフトレジスタ

Claims

ボロメータ素子にバイアス電圧を与えるバイアス回路と、
前記ボロメータ素子のオフセット電流を除去するバイアスキャンセル回路と、
前記バイアス回路と前記バイアスキャンセル回路の接続点に入力端が接続された積分器と、
を含む読み出し回路を複数有し、
前記バイアス回路は、
第１の入力電圧配線の電圧を入力として受け、入力した前記電圧に追従した電圧を出力する第１のフォロワ型トランジスタと、
前記第１のフォロワ型トランジスタの出力電圧を受け、前記ボロメータ素子の一端にバイアス電圧を与えるバイアストランジスタと、
を含み、
前記バイアスキャンセル回路は、
第２の入力電圧配線の電圧を入力として受け、入力した前記電圧に追従した電圧を出力する第２のフォロワ型トランジスタと、
前記第２のフォロワ型トランジスタの出力電圧を受け、出力が、前記バイアストランジスタとともに、前記積分器の入力端に接続されたキャンセラトランジスタと、
を含み、
前記第１、第２のフォロワ型トランジスタは、第１、第２のソースフォロワ回路をそれぞれ構成し、
前記バイアストランジスタは、ゲートが、前記第１のソースフォロワ回路の出力に接続され、ソースが前記ボロメータ素子の一端に接続される第１導電型のＭＯＳトランジスタよりなり、
前記キャンセラトランジスタは、ゲートが、前記第２のソースフォロワ回路の出力に接続され、ソースが、抵抗及びスイッチを介して、電源に接続され、ドレインが、前記バイアストランジスタのドレインに接続された第２導電型のＭＯＳトランジスタよりなり、
入力された第１の入力電圧に対して前記バイアストランジスタのゲート・ソース間電圧に対応する電圧を加えた電圧を、前記第１の入力電圧配線に供給する第１のＶＧＳ除去電圧発生回路と、
入力された第２の入力電圧に対して、前記キャンセラトランジスタのゲート・ソース間電圧に対応する電圧を加えた電圧を、前記第２の入力電圧配線に供給する第２のＶＧＳ除去電圧発生回路と、
を備えている、ことを特徴とする半導体装置。
ボロメータ素子にバイアス電圧を与えるバイアス回路と、
前記ボロメータ素子のオフセット電流を除去するバイアスキャンセル回路と、
前記バイアス回路と前記バイアスキャンセル回路の接続点に入力端が接続された積分器と、
を含む読み出し回路を複数有し、
前記バイアス回路は、
第１の入力電圧配線の電圧を入力として受け、入力した前記電圧に追従した電圧を出力する第１のフォロワ型トランジスタと、
前記第１のフォロワ型トランジスタの出力電圧を受け、前記ボロメータ素子の一端にバイアス電圧を与えるバイアストランジスタと、
を含み、
前記バイアスキャンセル回路は、
第２の入力電圧配線の電圧を入力として受け、入力した前記電圧に追従した電圧を出力する第２のフォロワ型トランジスタと、
前記第２のフォロワ型トランジスタの出力電圧を受け、出力が、前記バイアストランジスタとともに、前記積分器の入力端に接続されたキャンセラトランジスタと、
を含み、
前記第１、第２のフォロワ型トランジスタは、第１、第２のソースフォロワ回路をそれぞれ構成し、
前記バイアストランジスタは、ゲートが、前記第１のソースフォロワ回路の出力に接続され、ソースが前記ボロメータ素子の一端に接続される第１導電型のＭＯＳトランジスタよりなり、
前記キャンセラトランジスタは、ゲートが、前記第２のソースフォロワ回路の出力に接続され、ソースが、抵抗及びスイッチを介して、電源に接続され、ドレインが、前記バイアストランジスタのドレインに接続された第２導電型のＭＯＳトランジスタよりなり、
第１の入力電圧を非反転入力端子に受ける第１のオペアンプと、
前記第１のオペアンプの出力電圧を入力として受ける第３のソースフォロワ回路と、
前記第３のソースフォロワ回路の出力電圧をゲートに受け、ドレインが所定電圧に接続され、ソースがボロメータ素子の一端と前記オペアンプの反転入力端子に接続された第１導電型のＭＯＳトランジスタを含み、
前記第１のオペアンプの出力端子が前記第１の入力電圧配線に接続されてなる、第１のＶＧＳ除去電圧発生回路と、
第２の入力電圧を非反転入力端子に受ける第２のオペアンプと、
前記第２のオペアンプの出力電圧を入力として受ける第４のソースフォロワ回路と、
前記第４のソースフォロワ回路の出力電圧をゲートに受け、ドレインが所定電圧に接続され、ソースが、抵抗及びスイッチを介して電源に接続されるとともに、前記オペアンプの反転入力端子に接続された第２導電型のＭＯＳトランジスタを含み、
前記第２のオペアンプの出力が前記第２の入力電圧配線に接続されてなる、第２のＶＧＳ除去電圧発生回路を備えている、ことを特徴とする半導体装置。
前記第１、第２のＶＧＳ除去電圧発生回路を、前記複数の読み出し回路に対して１組備えている、ことを特徴とする請求項１又は２記載の半導体装置。
ボロメータ素子にバイアス電圧を与えるバイアス回路と、
前記ボロメータ素子のオフセット電流を除去するバイアスキャンセル回路と、
前記バイアス回路と前記バイアスキャンセル回路の接続点に入力端が接続された積分器と、
を含む読み出し回路を複数有し、
前記バイアス回路は、
第１の入力電圧配線の電圧を入力として受け、入力した前記電圧に追従した電圧を出力するフォロワ構成のオペアンプと、
前記オペアンプの出力電圧を受け、前記ボロメータ素子の一端にバイアス電圧を与えるバイアストランジスタと、
を含み、
前記バイアスキャンセル回路は、
第２の入力電圧配線の電圧を入力として受け、入力した前記電圧に追従した電圧を出力するフォロワ型トランジスタと、
前記フォロワ型トランジスタの出力電圧を受け、出力が、前記バイアストランジスタとともに、前記積分器の入力端に接続されたキャンセラトランジスタと、
を含み、
前記フォロワ型トランジスタは、ソースフォロワ回路を構成し、
前記バイアストランジスタは、ゲートが、前記オペアンプの出力に接続され、ソースが前記ボロメータ素子の一端に接続される第１導電型のＭＯＳトランジスタよりなり、
前記キャンセラトランジスタは、ゲートが、前記ソースフォロワ回路の出力に接続され、ソースが、抵抗及びスイッチを介して、電源に接続され、ドレインが、前記バイアストランジスタのドレインに接続された第２導電型のＭＯＳトランジスタよりなり、
第２の入力電圧に対して、前記キャンセラトランジスタのゲート・ソース間電圧に対応する電圧を加えた電圧を、前記第２の入力電圧配線に供給するＶＧＳ除去電圧発生回路を備えている、ことを特徴とする半導体装置。
ボロメータ素子にバイアス電圧を与えるバイアス回路と、
前記ボロメータ素子のオフセット電流を除去するバイアスキャンセル回路と、
前記バイアス回路と前記バイアスキャンセル回路の接続点に入力端が接続された積分器と、
を含む読み出し回路を複数有し、
前記バイアス回路は、
第１の入力電圧配線の電圧を入力として受け、入力した前記電圧に追従した電圧を出力するフォロワ構成のオペアンプと、
前記オペアンプの出力電圧を受け、前記ボロメータ素子の一端にバイアス電圧を与えるバイアストランジスタと、
を含み、
前記バイアスキャンセル回路は、
第２の入力電圧配線の電圧を入力として受け、入力した前記電圧に追従した電圧を出力するフォロワ型トランジスタと、
前記フォロワ型トランジスタの出力電圧を受け、出力が、前記バイアストランジスタとともに、前記積分器の入力端に接続されたキャンセラトランジスタと、
を含み、
前記フォロワ型トランジスタは、ソースフォロワ回路を構成し、
前記バイアストランジスタは、ゲートが、前記オペアンプの出力に接続され、ソースが前記ボロメータ素子の一端に接続される第１導電型のＭＯＳトランジスタよりなり、
前記キャンセラトランジスタは、ゲートが、前記ソースフォロワ回路の出力に接続され、ソースが、抵抗及びスイッチを介して、電源に接続され、ドレインが、前記バイアストランジスタのドレインに接続された第２導電型のＭＯＳトランジスタよりなり、
第２の入力電圧を非反転入力端子に入力する第２のオペアンプと、
前記第２のオペアンプの出力を受ける第２のソースフォロワ回路と、
前記第２のソースフォロワ回路の出力電圧をゲートに受け、ドレインが所定電圧に接続され、ソースが、抵抗及びスイッチを介して電源に接続されるとともに、前記オペアンプの反転入力端子に接続された第２導電型のＭＯＳトランジスタを含み、
前記第２のオペアンプの出力が前記第２の入力電圧配線に接続されてなる、ＶＧＳ除去電圧発生回路を備えている、ことを特徴とする請求項４記載の半導体装置。
前記ＶＧＳ除去電圧発生回路を前記複数の読み出し回路に対して１組備えている、ことを特徴とする請求項４又は５記載の半導体装置。