JP6733540B2 - 半導体集積回路および撮像装置 - Google Patents

Description

本発明は、半導体集積回路および撮像装置に関する。

固体撮像素子（イメージセンサ）であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）リニアカラーイメージセンサは、デジタルカメラや複合機等の様々な撮像装置に用いられている。ＣＭＯＳリニアカラーイメージセンサは、例えば一方向に延びる複数列に配置された複数の画素内のフォトダイオードそれぞれが光電変換した信号を時系列で取り出す構造となっている。

ここで、取り出された信号は、１つ以上の画素毎に１つずつ列状に配置された複数の列信号処理回路（信号処理回路）で増幅やアナログ／デジタル変換等の処理を施される。列信号処理回路には、増幅器等が含まれている。列信号処理回路は、列信号処理回路それぞれに対して設けられた定電流源からバイアス電流を供給されている。そこで、従来の撮像装置においては、複数の列信号処理回路にそれぞれバイアス電流を供給する定電流源を安定させるために、カレントミラー回路によって構成される定電流源回路に接続される電源配線と、定電流源回路以外の増幅器等の回路に接続される電源配線とを電気的に分離することが知られている。

また、特許文献１には、複数の信号処理回路それぞれの増幅器に接続されている電源電圧線と、アンプ及びカレントミラー回路に接続されているグランド線と、カレントミラートランジスタに電流を供給する基準電流源トランジスタに接続されている電源電圧線とを備える固体撮像装置が開示されている。

しかしながら、従来の電源配線を分離する方法では、複数の増幅器のうちのいずれかの増幅器の電流変動に起因して生じる電源配線上の電圧変動が、他の増幅器の基準電流源トランジスタのゲート−ソース間電圧Ｖｇｓを変化させる。よって、従来の電源配線を分離する方法は、電流変動を抑制することはできるが、電源配線上に生じるＩＲ積の電圧降下（ＩＲドロップ）に起因する列信号処理回路内における定電流源の電流値のずれを除去できていなかった。

具体的に説明すると、電源配線に流れる電流Ｉにより電源配線上で配線抵抗Ｒによる電圧降下（ＩＲドロップ）が生じることになる。このような電圧降下に起因して、電源電圧値は、電圧供給源から離れた電源配線端部に向かうに従って徐々に減少する。よって、列信号処理回路に含まれる基準電流源トランジスタの電圧Ｖｇｓも電源配線端部に向かうに従って徐々に減少し、しきい値電圧Ｖｔｈとの差の平方（Ｖｇｓ−Ｖｔｈ）^２に比例して電流値は徐々に減少する。すなわち、電圧供給源側から電源配線端部側へと向かうに従って、列信号処理回路内の定電流源の電流値と理想の電流値とのずれが大きくなるという問題があった。

本発明は、上記に鑑みてなされたものであって、一方向に配列された複数の信号処理回路に対してそれぞれ設けられた定電流源の電流値が、電源配線上で発生するＩＲ積の電圧降下に起因してずれることを低減することができる半導体集積回路および撮像装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、それぞれ定電流源を備えた複数の信号処理回路が一方向に配列された半導体集積回路であって、複数の前記信号処理回路の配列である信号処理回路列の一端側に配置され、供給される電流に応じてバイアス電圧を発生させる第１バイアス源と、前記信号処理回路列の他端側に配置され、供給される電流に応じてバイアス電圧を発生させる第２バイアス源と、前記第１バイアス源に対して基準電流を供給する第１バイアス回路と、前記第２バイアス源に対して基準電流を供給する第２バイアス回路と、前記第１バイアス源が発生させたバイアス電圧、及び前記第２バイアス源が発生させたバイアス電圧を、前記定電流源を構成するトランジスタそれぞれのゲートに対して供給するバイアス配線と、前記第１バイアス源、前記第２バイアス源及び前記定電流源それぞれに対して電源電圧を供給する電源配線と、前記信号処理回路列の一端側に配置され、前記電源配線に電源電圧を印加する第１電圧供給源と、前記信号処理回路列の他端側に配置され、前記電源配線に電源電圧を印加する第２電圧供給源と、を有する。

本発明によれば、一方向に配列された複数の信号処理回路に対してそれぞれ設けられた定電流源の電流値が、電源配線上で発生するＩＲ積の電圧降下に起因してずれることを低減することができるという効果を奏する。

図１は、第１の実施形態にかかる半導体集積回路の構成の概要を例示する図である。 図２は、従来の定電流源回路を比較例として示す図である。 図３は、第１の実施形態にかかる半導体集積回路内に設けられる定電流源回路の構成を例示する図である。 図４は、電流源の後段の回路構成を例示的に示した図である。 図５は、第１の実施形態にかかる半導体集積回路の定電流源回路によるＩＲドロップ量を示す図である。 図６は、第１の実施形態にかかる半導体集積回路の定電流源回路の第１変形例の構成を示す図である。 図７は、第１の実施形態にかかる半導体集積回路の定電流源回路の第２変形例の構成を示す図である。 図８は、第１の実施形態にかかる半導体集積回路の定電流源回路の第３変形例の構成を示す図である。 図９は、第２の実施形態にかかる撮像装置の構成の概要を例示するブロック図である。

［第１の実施形態］
以下に添付図面を参照して、半導体集積回路および撮像装置の実施形態を詳細に説明する。図１は、第１の実施形態にかかる半導体集積回路１の構成の概要を例示する図である。半導体集積回路１は、例えばＣＭＯＳリニアカラーイメージセンサである。図１に示すように、半導体集積回路１は、画素部１０、Ｎ個の列信号処理回路（信号処理回路）１２−１〜１２−Ｎ、定電流源回路２０、垂直駆動回路１４、水平駆動回路１６、及び出力部１８を有する。なお、列信号処理回路１２−１〜１２−Ｎなどの複数ある構成部分のいずれかを特定せずに示す場合には、単に「列信号処理回路１２」などと略記することがある。

画素部１０は、Ｒ、Ｇ、Ｂいずれかの光を受光して光電変換する複数の画素１００を、Ｒ、Ｇ、Ｂの受光する色毎にそれぞれ一方向（主走査方向）に配列されている。列信号処理回路１２−１〜１２−Ｎそれぞれは、例えばＲ、Ｇ、Ｂの光をそれぞれ光電変換する列方向（副走査方向）に並ぶ３つの画素１００毎に１つ設けられている。列信号処理回路１２−１〜１２−Ｎそれぞれは、画素部１０が出力するリセット信号（リセットレベル）と光信号（データ信号）の両方をサンプリングする。列信号処理回路１２−１〜１２−Ｎは、サンプリングしたそれぞれの信号に対して、アナログ信号処理、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理、Ａ／Ｄ変換、及びデジタル信号処理のうち少なくとも１つを実行する。出力部１８は、列信号処理回路１２−１〜１２−Ｎでそれぞれ処理した画像データを一時的に保持するバッファとして機能する。

列信号処理回路１２−１〜１２−Ｎは、それぞれの内部に増幅器１９等を備えている。列信号処理回路１２−１〜１２−Ｎは、定電流源回路２０から増幅器１９等にバイアス電流となる定電流を供給される。また、列信号処理回路１２−１〜１２−Ｎは、画素部１０の複数の画素１００と同様に、一方向に配列されて信号処理回路列を形成している。

垂直駆動回路１４は、画素部１０及び列信号処理回路１２−１〜１２−Ｎの動作タイミングを制御する。水平駆動回路１６は、列信号処理回路１２−１〜１２−Ｎから画像データそれぞれを読み出すタイミングを制御する。出力部１８は、列信号処理回路１２−１〜１２−Ｎから読み出された画像データを後段の信号処理部に対してタイミング調整して出力する。

そして、ＣＭＯＳリニアカラーイメージセンサである半導体集積回路１は、対象物に対して相対的な位置を変えながらライン単位で撮影を行い、画素１００毎に光電変換した信号電荷を増幅して出力するように構成されている。

ここで、本実施形態の定電流源回路２０の説明に先立ち、比較例として従来の定電流源回路について説明する。図２は、従来の定電流源回路５０を比較例として示す図である。図２に示すように、従来の定電流源回路５０は、基準電流Ｉｒｅｆを供給する基準電流源２１１の両端子のうち、一方の端子を電源配線２０１に接続され、電源電圧Ｖｄｄを供給される。また、従来の定電流源回路５０は、基準電流源２１１の他方の端子を、第２トランジスタ２２２のドレイン電極とゲート電極、及び第３トランジスタ２２３のゲート電極に接続される。

従来の定電流源回路５０は、第２トランジスタ２２２及び第３トランジスタ２２３のソース電極を接地電位Ｖｓｓに接続される。従来の定電流源回路５０は、第３トランジスタ２２３のドレイン電極を第１トランジスタ２２１のドレイン電極とゲート電極、及びバイアス配線２３１に接続する。従来の定電流源回路５０は、バイアス配線２３１を、列毎に設けられた定電流源トランジスタ（定電流源）２４−１〜２４−Ｎのゲート電極それぞれに接続される。

また、従来の定電流源回路５０は、第１トランジスタ２２１、及び定電流源トランジスタ２４−１〜２４−Ｎのソース電極を、電源配線２０１に接続される。従来の定電流源回路５０は、第２トランジスタ２２２と第３トランジスタ２２３により構成されるカレントミラー回路２２４を介し、基準電流Ｉｒｅｆに応じた出力電流を第１トランジスタ２２１に供給する。第１トランジスタ２２１は、供給された出力電流に応じてバイアス電圧Ｖｂｉａｓを決定する。

従来の定電流源回路５０は、第１トランジスタ２２１により決定したバイアス電圧Ｖｂｉａｓを、バイアス配線２３１を介して定電流源トランジスタ２４−１〜２４−Ｎのゲート電極に印加される。定電流源トランジスタ２４−１〜２４−Ｎは、バイアス電圧Ｖｂｉａｓと電源電圧Ｖｄｄとの差、すなわちトランジスタのゲート−ソース間電圧Ｖｇｓによって決定される電流を流す定電流源を構成する。従来の定電流源回路５０は、定電流源トランジスタ２４−１〜２４−Ｎ毎に構成する定電流源を、カレントミラー回路２２４を介して負荷回路（例えば、増幅器１９）に接続される。つまり、定電流源トランジスタ２４−１〜２４−Ｎが、第１電流源〜第Ｎ電流源を構成している。

ところで、半導体集積回路１は、リニアセンサである場合、画素１００が一方向（主走査方向）に数千〜数万個配置されるため、細長い構成となる。従って、リニアセンサである半導体集積回路１では、長手方向に電源配線を細長く形成する必要があり、配線抵抗が配線の長さに比例して大きくなる。

そのため、電源配線に流れる電流Ｉと配線抵抗Ｒの積で表されるＩＲドロップは無視できない大きさとなる。具体的には、電源電圧Ｖｄｄを供給する電源電圧源２０２から離れた電源配線端部（第Ｎ電流源側）に向かうに従って電圧降下量が増え、電源電圧はその分減少する。その結果、第１トランジスタ２２１により決定するバイアス電圧Ｖｂｉａｓは、全列において一定であるが、電源電圧Ｖｄｄが徐々に減少（Ｖｇｓが徐々に減少）し、電流源の電流値の大きさは（Ｖｇｓ−Ｖｔｈ）^２に比例して徐々に減少する。このため、図２に示すような従来の定電流源回路５０においては、信号処理回路列に対する定電流源の電流値と理想の電流値とのずれが大きくなるという問題があった。

次に、本実施形態の定電流源回路２０について説明する。図３は、第１の実施形態にかかる半導体集積回路１内に設けられる定電流源回路２０の構成を例示する図である。図３に示すように、定電流源回路２０は、定電流源トランジスタ（定電流源）３４−１〜３４−ＮをＰＭＯＳトランジスタで構成している。定電流源回路２０は、基準電流Ｉｒｅｆを供給する基準電流源３１１の両端子のうち、一方の端子を接地電位Ｖｓｓに接続され、他方の端子を第３トランジスタ３２３のドレイン電極とゲート電極、第４トランジスタ３２４のゲート電極、及び第５トランジスタ３２５のゲート電極に接続される。

定電流源回路２０は、第３トランジスタ３２３、第４トランジスタ３２４、及び第５トランジスタ３２５のソース電極をそれぞれ第１電源配線３０１に接続され、第１電圧供給源３５１から電源電圧Ｖｄｄを供給される。定電流源回路２０は、電源電圧Ｖｄｄを供給する第１電圧供給源３５１を、定電流源トランジスタ（定電流源）３４−１〜３４−Ｎの配列の一端側に配置し、第２電源配線３０２に電源電圧を印加する。また、定電流源回路２０は、電源電圧Ｖｄｄを供給する第２電圧供給源３５２を、定電流源トランジスタ（定電流源）３４−１〜３４−Ｎの配列の他端側に配置し、第２電源配線３０２に電源電圧を印加する。ここで、定電流源トランジスタ（定電流源）３４−１〜３４−Ｎは、列信号処理電流源３４０とする。

定電流源回路２０は、第４トランジスタ３２４のドレイン電極を、第６トランジスタ３２６のドレイン電極とゲート電極、及び第７トランジスタ３２７のゲート電極に接続される。同様に、定電流源回路２０は、第５トランジスタ３２５のドレイン電極を、第８トランジスタ３２８のドレイン電極とゲート電極、及び第９トランジスタ３２９のゲート電極に接続される。

定電流源回路２０は、第７トランジスタ３２７及び第９トランジスタ３２９のドレイン電極を、第１トランジスタ３２１のドレイン電極とゲート電極、第２トランジスタ３２２のドレイン電極とゲート電極、及びバイアス配線３３１に接続される。定電流源回路２０は、バイアス配線３３１を、列信号処理回路１２−１〜１２−Ｎ毎に配置される定電流源トランジスタ（定電流源）３４−１〜３４−Ｎのゲート電極それぞれに接続される。

定電流源回路２０は、第６トランジスタ３２６、第７トランジスタ３２７、第８トランジスタ３２８、及び第９トランジスタ３２９のソース電極を、それぞれ接地電位Ｖｓｓに接続される。定電流源回路２０は、第１トランジスタ３２１、第２トランジスタ３２２、及び定電流源トランジスタ３４−１〜３４−Ｎのソース電極を、それぞれ第２電源配線３０２に接続され、第２電圧供給源３５２から電源電圧Ｖｄｄを供給される。

定電流源回路２０は、電源電圧Ｖｄｄを供給する第１電圧供給源３５１を、第８トランジスタ３２８のドレイン電極に直接接続される。同様に、定電流源回路２０は、電源電圧Ｖｄｄを供給する第２電圧供給源３５２を、第９トランジスタ３２９のドレイン電極に直接接続される。第１電源配線３０１は、グローバルに使用される電源配線である。第２電源配線３０２は、定電流源回路２０（定電流源トランジスタ３４−１〜３４−Ｎ、第１トランジスタ３２１及び第２トランジスタ３２２）に電源電圧Ｖｄｄを供給する電源配線として使用される。また、第２電源配線３０２は、他の電源配線（例えば第１電源配線３０１）とは独立して設けられている。

定電流源回路２０は、第３トランジスタ３２３と第４トランジスタ３２４及び第５トランジスタ３２５により、多出力の第１カレントミラー回路３４１を構成する。また、定電流源回路２０は、第６トランジスタ３２６及び第７トランジスタ３２７により第２カレントミラー回路（第１バイアス回路）３４２を構成し、第８トランジスタ３２８及び第９トランジスタ３２９により第３カレントミラー回路（第２バイアス回路）３４３を構成する。なお、カレントミラー回路３４１〜３４３の入力は電流で与えられるため、配線が長くなったとしても抵抗の影響を受けることは無く、損失は小さい。

第２カレントミラー回路３４２は、列信号処理回路１２−１〜１２−Ｎの配列（信号処理回路列）の一端側に配置され、コピーした基準電流を第１トランジスタ３２１（第１バイアス源）に対して供給する。第３カレントミラー回路３４３は、列信号処理回路１２−１〜１２−Ｎの配列（信号処理回路列）の他端側に配置され、コピーした基準電流を第２トランジスタ３２２（第２バイアス源）に対して供給する。第１トランジスタ３２１及び第２トランジスタ３２２は、供給される電流に応じてバイアス電圧Ｖｂｉａｓを発生させる。

定電流源回路２０は、第１トランジスタ３２１及び第２トランジスタ３２２により決定したバイアス電圧Ｖｂｉａｓを、バイアス配線３３１を介して定電流源トランジスタ３４−１〜３４−Ｎのゲート電極に印加される。定電流源トランジスタ３４−１〜３４−Ｎは、バイアス電圧Ｖｂｉａｓと電源電圧Ｖｄｄとの差、すなわちＰＭＯＳトランジスタのゲート−ソース間電圧Ｖｇｓによって決定される電流を流す定電流源を構成する。定電流源回路２０は、定電流源トランジスタ３４−１〜３４−Ｎ毎に構成する定電流源を、カレントミラー回路３４２，３４３を介して負荷回路（列信号処理回路１２−１〜１２−Ｎ）に接続される。つまり、定電流源トランジスタ３４−１〜３４−Ｎが、第１電流源〜第Ｎ電流源を構成している。

このように、第１電圧供給源３５１と第２電圧供給源３５２とを定電流源トランジスタ３４−１〜３４−Ｎの配列の両端にそれぞれ配置することにより、各電圧供給源３５１，３５２から引き出される電流値は約半分になる。そのため、定電流源回路２０は、電源配線に流れる電流Ｉと配線抵抗Ｒの積で表されるＩＲドロップを大幅に低減することができる。さらに、定電流源回路２０は、カレントミラー回路３４２，３４３を両端に配置した構成としたことにより、何らかの原因で２つの電源供給源３５１，３５２の電圧値に差が出ても、定電流源が流す電流の理想の電流値からのずれを小さく抑えることが可能である。

なお、バイアス配線３３１に電流が流れると、ＩＲドロップが発生してしまうため、バイアス配線３３１の配線抵抗は、大きめに設計されている。例えば、配線幅が短く設計される。

図４は、電流源の後段の回路構成を例示的に示した図である。図４は、定電流源トランジスタ（定電流源）３４−１の後段の回路構成を一例として示したものである。図４に示すように、第１電流源を構成する定電流源トランジスタ３４−１のドレインは、カレントミラー回路３６３を構成するトランジスタ３６１のゲート及びドレインと、トランジスタ３６２のゲートに接続されている。

第１電流源を構成する定電流源トランジスタ３４−１のゲートは、基準電流Ｉｒｅｆを流すようにバイアス電圧Ｖｂｉａｓを印加されている。トランジスタ３６１のサイズ比を（Ｗ／Ｌ）_１とし、トランジスタ３６２のサイズ比を（Ｗ／Ｌ）_２とした場合、バイアス電流Ｉｏｕｔは、下式（１）によって示される。

Ｉｏｕｔ＝（Ｗ／Ｌ）_２／（Ｗ／Ｌ）_１・Ｉｒｅｆ ・・・（１）

なお、バイアス電流Ｉｏｕｔは、後段の負荷回路（列信号処理回路１２−１）３７０のバイアス電流となる。また、第２電源配線３０２上のＩＲドロップを小さくするため、基準電流Ｉｒｅｆは、できるだけ小さな値に設定される。バイアス電流Ｉｏｕｔは、上式（１）に示したように、（Ｗ／Ｌ）_２／（Ｗ／Ｌ）_１によって数倍〜数十倍にされる。このように、第１電流源を構成する定電流源トランジスタ３４−１は、入力電流よりも出力電流が大きくなるようにサイズ比が設定された２つのトランジスタ３６１，３６２によって構成されたカレントミラー回路３６３を介して負荷回路（列信号処理回路１２−１）３７０に電流を供給する。

図５は、第１の実施形態にかかる半導体集積回路１の定電流源回路２０によるＩＲドロップ量を示す図である。具体的には、図５においては、定電流源回路２０の各カレントミラー回路３４１〜３４３の出力電流、及び列信号処理回路１２−１〜１２−Ｎの列毎の定電流源に基準電流値Ｉｒｅｆを流そうとしたときの電源配線上で生じるＩＲドロップが示されている。

ここで、ａは、図２に示した比較例の従来の定電流源回路５０によるＩＲドロップ量を示している。ｂは、図３に示した定電流源回路２０によるＩＲドロップ量を示している。ｃは、列信号処理回路１２−１〜１２−Ｎの両端に加えて中央にも電圧供給源が追加された場合のＩＲドロップ量を参考例として示している。

比較例の従来の定電流源回路５０の構成では、電源電圧Ｖｄｄを供給する電源電圧源２０２が左端に１つ設けられている。図５のａに示したように、従来の定電流源回路５０を適用した場合、列信号処理回路１２の配列が電源電圧源２０２から離れるに従ってＩＲドロップ量が増加する。図５のａに示したように、従来の定電流源回路５０においては、ＩＲドロップの最大値が５８．５ｍＶとなっている。

これに対して、第１の実施形態にかかる半導体集積回路１の定電流源回路２０は、第１電圧供給源３５１と第２電圧供給源３５２とを列信号処理回路１２−１〜１２−Ｎの両端に１つずつ設けている（図３参照）。これにより、定電流源回路２０を適用した場合、図５のｂに示したように、中央部でＩＲドロップ量が大きくなるものの、ＩＲドロップ最大値が１６．２ｍＶとなっている。つまり、第１の実施形態にかかる半導体集積回路１の定電流源回路２０の構成では、比較例の従来の定電流源回路５０の構成の場合に比べて、ＩＲドロップ量を約１／４に低減することができる。

参考例として挙げたものであって、電圧供給源が列信号処理回路１２−１〜１２−Ｎの両端に加えてさらに中央部にも設けられた場合、ＩＲドロップ量が更に低減され、図５のｃに示したようにＩＲドロップの最大値が４．４５ｍＶとなっている。この場合、比較例の従来の定電流源回路５０の構成の場合に比べて、ＩＲドロップ量を約１／１３に低減することができる。

このように、半導体集積回路１は、第１電圧供給源３５１と第２電圧供給源３５２とを定電流源トランジスタ３４−１〜３４−Ｎの配列の両端にそれぞれ配置するとともに、定電流源トランジスタ３４−１〜３４−Ｎ毎に構成する複数の定電流源を、カレントミラー回路３４２，３４３を介して負荷回路（例えば、増幅器１９）に接続する。また、半導体集積回路１は、定電流源回路２０に接続される第２電源配線３０２と、定電流源回路２０以外の回路に接続される第１電源配線３０１とを電気的に分離する。これにより、半導体集積回路１は、電源配線に流れる電流値を分離して少なくし、ＩＲドロップの影響による電流値の減少を小さくすることができるとともに、定電流源回路２０にそれぞれ含まれる定電流源を安定して供給することができる。

また、半導体集積回路１は、基準電流をコピーするためのカレントミラー回路（バイアス源）３４２，３４３及び電圧供給源３５１，３５２を定電流源トランジスタ３４−１〜３４−Ｎの配列の両端に配置しているので、定電流源トランジスタ３４−１〜３４−Ｎの両端で電源電圧Ｖｄｄ及び電圧Ｖｇｓを揃えることができ、電流源が流す電流の値を同じに揃えることができる。

［第１変形例］
次に、第１の実施形態にかかる半導体集積回路１の定電流源回路２０の変形例について説明する。図６は、第１の実施形態にかかる半導体集積回路１の定電流源回路２０の第１変形例の構成を示す図である。図６に示した定電流源回路２０の第１変形例は、図３に示した定電流源回路２０のバイアス源や電流源となっていた基本カレントミラー回路を、バイアス配線５３１，５３２を用いるとともに、動作電圧の低い低電圧カスコードカレントミラー回路（トランジスタ５２１，５２２，５６１，５６２，５４−１〜５４−Ｎ，５７−１〜５７−Ｎ）に置き換えたものである。詳細には、低電圧カスコードカレントミラー回路（トランジスタ５２１，５２２，５６１，５６２，５４−１〜５４−Ｎ，５７−１〜５７−Ｎ）は、折り返しカレントミラー回路になっている。なお、図６に示した定電流源回路２０の第１変形例においては、設計によって異なる電流値を用いる場合があるので、基準電流Ｉｒｅｆ０と基準電流Ｉｒｅｆ１とを分けている。

図６に示した定電流源回路２０の第１変形例は、低電圧カスコードカレントミラー回路が用いられることにより、λＶｄｓ（チャネル長変調効果）によるミラー精度のずれが低減されている。また、図６に示した定電流源回路２０の第１変形例は、従来のカスコードカレントミラー回路と異なり、動作電圧の低い低電圧カスコードカレントミラー回路であることから、低電源電圧回路でも使用可能である。なお、図６に示した定電流源回路２０の第１変形例は、飽和マージンを確保させるために、トランジスタ５６３，５６４を設けている。これにより、ドレイン電位が固定されている。なお、図６に示した定電流源回路２０の第１変形例においては、折り返し低電圧カスコードカレントミラー回路の構成としたが、折り返し低電圧カスコードカレントミラー回路の１段目（ｎｃｈ）と２段目（ｐｃｈ）は通常の１段のカレントミラーであっても良い。

［第２変形例］
図７は、第１の実施形態にかかる半導体集積回路１の定電流源回路２０の第２変形例の構成を示す図である。図７に示した定電流源回路２０の第２変形例は、バイアスサンプル／ホールド（Ｓ／Ｈ）回路となっている。図７に示した定電流源回路２０の第２変形例は、列信号処理電流源３４０と第１トランジスタ３２１との間に接続される第１スイッチ６１１と、列信号処理電流源３４０と第２トランジスタ３２２との間に接続される第２スイッチ６１２とを有する。具体的には、第１スイッチ６１１は、第１トランジスタ３２１（第１バイアス源）とバイアス配線３３１との接続を開閉させる。第２スイッチ６１２は、第２トランジスタ３２２（第２バイアス源）とバイアス配線３３１との接続を開閉させる。第１スイッチ６１１と第２スイッチ６１２は、トランジスタで構成されるスイッチである。

列信号処理電流源３４０は、定電流源トランジスタ３４−１〜３４−Ｎを有する。列信号処理電流源３４０（列信号処理回路１２）は、ＣＤＳ（相関二重サンプリング）を開始するとき、電流バイアス値をサンプルして、ＣＤＳ動作期間中にホールドする。第１スイッチ６１１及び第２スイッチ６１２は、サンプル期間に同時にオンされ、ホールド期間に同時にオフされる。よって、半導体集積回路１は、ＣＤＳ期間中にバイアス発生源で変動する要素を切り離すことができる。

つまり、半導体集積回路１の定電流源回路２０の第２変形例は、電流源のゲートをフローティング（Ｈｉ−Ｚ）状態にする。これにより、バイアス電流源はグローバルから切り離され、ノイズがのらないように保持される。サンプルとホールドのタイミングは、電流源が使用される機能ブロック毎に異なる。

［第３変形例］
図８は、第１の実施形態にかかる半導体集積回路１の定電流源回路２０の第３変形例の構成を示す図である。図８に示した定電流源回路２０の第３変形例は、図３に示した定電流源回路に対して、定電流源トランジスタ（定電流源）７４−１〜７４−ＮがＮＭＯＳトランジスタで構成されている点が異なる。

定電流源回路２０は、基準電流Ｉｒｅｆを供給する基準電流源７１１の両端子のうち、一方の端子を電源電圧Ｖｄｄに接続され、他方の端子を第３トランジスタ７２３のドレイン電極とゲート電極、第４トランジスタ７２４のゲート電極、及び第５トランジスタ７２５のゲート電極に接続される。

定電流源回路２０は、第３トランジスタ７２３、第４トランジスタ７２４、及び第５トランジスタ７２５のソース電極をそれぞれ第１グランド線７０１（接地電位Ｖｓｓ）に接続される。定電流源回路２０は、第４トランジスタ７２４のドレイン電極を、第６トランジスタ７２６のドレイン電極とゲート電極、及び第７トランジスタ７２７のゲート電極に接続される。同様に、定電流源回路２０は、第５トランジスタ７２５のドレイン電極を、第８トランジスタ７２８のドレイン電極とゲート電極、及び第９トランジスタ７２９のゲート電極に接続される。

定電流源回路２０は、第７トランジスタ７２７及び第９トランジスタ７２９のドレイン電極を、第１トランジスタ７２１のドレイン電極とゲート電極、第２トランジスタ７２２のドレイン電極とゲート電極、及びバイアス配線７３１に接続される。定電流源回路２０は、バイアス配線７３１を、列信号処理回路１２−１〜１２−Ｎの列毎に配置される定電流源トランジスタ７４−１〜７４−Ｎのゲート電極それぞれに接続される。

定電流源回路２０は、第６トランジスタ７２６、第７トランジスタ７２７、第８トランジスタ７２８、及び第９トランジスタ７２９のソース電極を、それぞれ電源電圧Ｖｄｄに接続される。定電流源回路２０は、第１トランジスタ７２１、第２トランジスタ７２２、及び定電流源トランジスタ７４−１〜７４−Ｎのソース電極を、それぞれ第２グランド線７０２（接地電位Ｖｓｓ）に接続される。

第１グランド線７０１は、グローバルに使用されるグランド線である。第２グランド線７０２は、定電流源回路（定電流源トランジスタ７４−１〜７４−Ｎ、第１トランジスタ７２１及び第２トランジスタ７２２）のグランド線として使用される。

定電流源回路２０は、第３トランジスタ７２３と第４トランジスタ７２４及び第５トランジスタ７２５により、第１カレントミラー回路７４１を構成する。また、定電流源回路２０は、第６トランジスタ７２６及び第７トランジスタ７２７により第２カレントミラー回路７４２を構成し、第８トランジスタ７２８及び第９トランジスタ７２９により第３カレントミラー回路７４３を構成する。なお、カレントミラー回路７４１〜７４３の入力は電流で与えられるため、配線が長くなったとしても抵抗の影響を受けることは無く、損失は小さい。

第２カレントミラー回路７４２は、定電流源トランジスタ（定電流源）７４−１〜７４−Ｎの配列（信号処理回路列）の一端側に配置される。第３カレントミラー回路７４３は、定電流源トランジスタ（定電流源）７４−１〜７４−Ｎの配列の他端側に配置され、コピーした基準電流を第１トランジスタ７２１及び第２トランジスタ７２２に供給する。第１トランジスタ７２１及び第２トランジスタ７２２は、供給された電流に応じてバイアス電圧Ｖｂｉａｓを決定する。

定電流源回路２０は、第１トランジスタ７２１及び第２トランジスタ７２２により決定したバイアス電圧Ｖｂｉａｓを、バイアス配線７３１を介して定電流源トランジスタ７４−１〜７４−Ｎのゲート電極に印加される。定電流源トランジスタ７４−１〜７４−Ｎは、バイアス電圧Ｖｂｉａｓと接地電位Ｖｓｓ７５１，７５２との差、すなわちＮＭＯＳトランジスタのゲート−ソース間電圧Ｖｇｓによって決定される電流を流す定電流源を構成する。定電流源回路２０は、定電流源トランジスタ７４−１〜７４−Ｎ毎に構成する定電流源を、カレントミラー回路７４２，７４３を介して負荷回路（列信号処理回路１２−１〜１２−Ｎ）に接続される。つまり、定電流源トランジスタ７４−１〜７４−Ｎが、第１電流源〜第Ｎ電流源を構成している。

このように、電圧供給源を定電流源トランジスタ７４−１〜７４−Ｎの配列の両端にそれぞれ配置することにより、電圧供給源から引き出される電流値は約半分になる。そのため、定電流源回路２０は、電源配線に流れる電流Ｉと配線抵抗Ｒの積で表されるＩＲドロップを大幅に低減することができる。さらに、定電流源回路２０は、カレントミラー回路７４２，７４３を両端に配置した構成としたことにより、何らかの原因で２つの電源供給源の電圧値に差が出ても、定電流源が流す電流の理想の電流値からのずれを小さく抑えることが可能である。

なお、バイアス配線７３１に電流が流れると、ＩＲドロップが発生してしまうため、バイアス配線７３１の配線抵抗は、大きめに設計されている。例えば、配線幅が短く設計される。

［第２の実施形態］
次に、第２の実施形態について説明する。なお、前述した第１の実施形態と同じ部分は同じ符号で示し説明も省略する。

本実施の形態においては、第１の実施形態で説明した半導体集積回路１を備える撮像装置について説明する。本実施の形態の撮像装置は、デジタルカメラや複合機等の様々な撮像装置に適用可能である。

図９は、第２の実施形態にかかる撮像装置２の構成の概要を例示するブロック図である。図９に示すように、撮像装置２は、第１の実施形態で説明した半導体集積回路１と、光学系３と、信号処理部４と、制御部５と、を備えている。

光学系３は、例えばＣＭＯＳリニアカラーイメージセンサである半導体集積回路１に被写体像を結像するレンズである。

信号処理部４は、半導体集積回路１から出力される画像信号に対する各種の信号処理を実行する。制御部５は、半導体集積回路及び信号処理部４を制御する。

以上のような構成の第２の実施形態にかかる撮像装置２によれば、一方向に配列された複数の列信号処理回路それぞれが備える定電流源の電流値が、電源配線上で発生するＩＲ積の電圧降下に起因してずれることを低減することができるという効果を奏する。

１ 半導体集積回路
１０ 画素部
１２ 列信号処理回路（信号処理回路）
１４ 垂直駆動回路
１６ 水平駆動回路
１８ 出力部
３４ 定電流源トランジスタ（定電流源）
７４ 定電流源トランジスタ（定電流源）
１００ 画素
３０１ 第１電源配線
３０２ 第２電源配線
３２１ 第１トランジスタ（第１バイアス源）
３２２ 第２トランジスタ（第２バイアス源）
３３１ バイアス配線
３４２ 第１バイアス回路
３４３ 第２バイアス回路
３５１ 第１電圧供給源
３５２ 第２電圧供給源
６１１ 第１スイッチ
６１２ 第２スイッチ

特開２０１３−５１５２７号公報

Claims (6)

1. それぞれ定電流源を備えた複数の信号処理回路が一方向に配列された半導体集積回路であって、
   複数の前記信号処理回路の配列である信号処理回路列の一端側に配置され、供給される電流に応じてバイアス電圧を発生させる第１バイアス源と、
   前記信号処理回路列の他端側に配置され、供給される電流に応じてバイアス電圧を発生させる第２バイアス源と、
   前記第１バイアス源に対して基準電流を供給する第１バイアス回路と、
   前記第２バイアス源に対して基準電流を供給する第２バイアス回路と、
   前記第１バイアス源が発生させたバイアス電圧、及び前記第２バイアス源が発生させたバイアス電圧を、前記定電流源を構成するトランジスタそれぞれのゲートに対して供給するバイアス配線と、
   前記第１バイアス源、前記第２バイアス源及び前記定電流源それぞれに対して電源電圧を供給する電源配線と、
   前記信号処理回路列の一端側に配置され、前記電源配線に電源電圧を印加する第１電圧供給源と、
   前記信号処理回路列の他端側に配置され、前記電源配線に電源電圧を印加する第２電圧供給源と、
   を有することを特徴とする半導体集積回路。
2. 前記電源配線は、
   他の回路に対して電源電圧を供給する他の電源配線とは独立して設けられていること
   を特徴とする請求項１に記載の半導体集積回路。
3. 前記信号処理回路は、
   アナログ信号処理、相関二重サンプリング処理、Ａ／Ｄ変換、及びデジタル信号処理の少なくともいずれかの処理を実行すること
   を特徴とする請求項１又は２に記載の半導体集積回路。
4. 前記定電流源それぞれは、
   入力電流よりも出力電流が大きくなるようにサイズ比が設定された２つのトランジスタによって構成されたカレントミラー回路を介して負荷回路に電流を供給すること
   を特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
5. 前記第１バイアス源と前記バイアス配線との接続を開閉させる第１スイッチと、
   前記第２バイアス源と前記バイアス配線との接続を開閉させる第２スイッチと、
   をさらに有し、
   前記第１スイッチ及び前記第２スイッチは、
   サンプル期間に同時にオンされ、ホールド期間に同時にオフされること
   を特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
6. 光電変換機能を有するものであって請求項１乃至５のいずれか１項に記載の半導体集積回路と、
   前記半導体集積回路に被写体像を結像する光学系と、
   前記半導体集積回路から出力される画像信号に対する各種の信号処理を実行する信号処理部と、
   前記半導体集積回路及び前記信号処理部を制御する制御部と、
   を備えることを特徴とする撮像装置。

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