KR100971046B1

KR100971046B1 - 화소 신호 처리 방법 및 장치, 및 촬상 장치

Info

Publication number: KR100971046B1
Application number: KR1020030021325A
Authority: KR
Inventors: 고세끼겐; 하루따쯔또무; 야스이유끼히로; 히사마쯔야스아끼
Original assignee: 소니 주식회사
Priority date: 2002-04-04
Filing date: 2003-04-04
Publication date: 2010-07-16
Also published as: US20030214688A1; US7397507B2; TWI223557B; US20110149124A1; TW200306116A; US20080239127A1; JP2003298946A; KR20030079800A; JP4110816B2; US7920188B2; US8416326B2

Abstract

전류 미러(70)의 입력측의 NchMOS 트랜지스터 Q71를 전압 동작점 설정부로서 기능시켜, 화소 신호선 전위(수평 신호선(20)의 전압)을 GND 부근에서 항상 안정적으로 한다. 이것으로서, 고체 촬상 소자(3)내의 증폭 트랜지스터는 증폭율이나 선형성이 양호하게된다. 전류 카피어(90)를 전류 샘플링부로서 기능시켜, 전류 미러(70)를 통하여 고체 촬상 소자(3)의 신호 전류 IIN을 수취하여, 리셋 기간의 화소 신호를 전류 성분대로 샘플링한다. 검출 기간의 전류 성분과 샘플링한 리셋 기간의 전류 성분인 오프셋 전류와의 차를 산출함으로써, 화소 신호 내에 포함되는 오프셋 성분을 제거하여, 순수한 신호 Isig만을 출력 단자 Iout에 추출하여 FPN 억제 기능을 실현한다.

촬상 장치, 고체 촬상 소자, 전류 신호 검출부, 전압 동작점 설정, 전류 샘플링부

Description

화소 신호 처리 방법 및 장치, 및 촬상 장치{METHOD AND APPARATUS OF PROCESSING A PIXEL SIGNAL AND IMAGING APPARATUS}

도 1은 전류 출력 방식의 고체 촬상 소자와 본 발명에 따른 화소 신호 처리 장치의 일례인 전류 신호 검출부를 구비한 촬상 장치의 제1 실시 형태의 구성예를 나타내는 도면.

도 2a1 및 도 2a2, 및 도 2b는 본 발명에 따른 화소 신호 처리 장치의 일례인 전류 신호 검출부의 제1 실시 형태의 구성예를 나타내는 도면.

도 3은 전류 신호 검출부의 제2 실시 형태의 구성예를 나타내는 도면.

도 4는 전류 신호 검출부의 제3 실시 형태의 구성예를 나타내는 도면.

도 5a 및 도 5b는 전류 신호 검출부의 제4 실시 형태의 구성예를 나타내는 도면.

도 6은 전류 신호 검출부의 제5 실시 형태의 구성예를 나타내는 도면.

도 7a 및 도 7b는 전류 신호 검출부의 제6 실시 형태의 구성예를 나타내는 도면.

도 8은 전류 신호 검출부의 제7 실시 형태의 구성예를 나타내는 도면.

도 9a 및 도 9b는 촬상 장치의 변형예를 포괄적으로 도시한 블록도.

도 10a, 도 10b 및 도 10c는 고정 패턴 노이즈의 억제 기능을 실현하는 종래 의 구성예를 나타내는 도면.

<도면의 주요 부분에 대한 부호 설명>

1 : 촬상 장치

3 : 고체 촬상 소자

5 : 전류 신호 검출부

7 : 전압 동작점 설정

9 : 전류 샘플링부

10 : 감광부

11 : 단위 픽처 엘리먼트

12 : 포토다이오드

13 : 증폭용 트랜지스터

14 : 수직 선택용 트랜지스터

15 : 세트용 트랜지스터

16 : 수직 주사 회로

17 : 수직 선택선

18 : 수직 리셋선

19 : 수직 신호선

20 : 수평 신호선(화소 신호선)

21 : 수평 선택용 트랜지스터

22 : 수평 주사 회로

24 : 전류 전압 변환 회로

70, 70a , 70b, 80 : 전류 미러

90 : 전류 카피어

C81, C91 : 용량 소자

Q71, Q72, Q73, Q74, Q83, Q98 : NchMOS 트랜지스터

Q75, Q76, Q81, Q82, Q91, Q92, Q93, Q94, Q95, Q97 : PchMOS 트랜지스터

SW81,SW91,SW92 : 스위치 소자

I71, I91 : 정전류원

본 발명은 고체 촬상 소자의 화소 신호 처리 방법 및 장치, 및 촬상 장치에 관한 것이다. 보다 상세하게는, CM0S형 촬상 소자나 증폭형 촬상 소자 등, 픽처 엘리먼트에 의해 수신된 화소 신호를 전류 형태로 출력하는 전류 출력 방식의 고체 촬상 소자로부터 출력된 화소 신호를 처리하기 위한 처리 방법 및 장치, 및 이러한 고체 촬상 소자 및 화소 신호 처리 장치를 구비한 촬상 장치에 관한 것이다.

일반적으로, 고체 촬상 장치는 포토다이오드등으로 구성된 각 수광 소자로 광전 변환을 행하고, 발생한 전하를 검출 회로에 의해서 검출하여, 그 후 증폭하여 순차 출력한다. 이 검출 회로는 검출 동작과 리셋 동작을 교대로 행하는 경우가 대부분이다. 리셋 노이즈라고 언급되는 노이즈 신호를 발생하여, 그 영향으로 모 든 픽처 엘리먼트마다 오프셋 성분이 생긴다. 또한, 이 검출 회로가 수광 소자마다 설치되어 있는 소위 증폭형 고체 촬상 소자인 경우에는, 이 검출 회로 자체의 변동이 문제가 되어, 고정 패턴 노이즈(FPN; Fixed Pattern Noise)라고 언급되는 노이즈 신호의 발생 원인이 된다. 이 FPN 신호는 기지인 상관 2중 샘플링(Correlated Double Sampling: 이하 CDS라 함)이라고 불리우는 신호 처리 방식에 의해서 제거할 수 있다.

여기서, FPN 억제 기능(CDS 처리 기능)의 방법에는 몇개 정도가 있지만, 대부분의 경우 검출한 신호와 리셋 시의 신호간의 감산을 임의의 방법으로 행하고, 차분만을 출력하도록 하는 것이 많다. 또한, 이 감산은 샘플링을 필요로 하기 때문에 전압 신호에 의해 행해지는 경우가 대부분이다. 따라서, 예를 들면, CM0S형 촬상 소자나 증폭형 촬상 소자로 대표되는 X-Y 어드레스형의 고체 촬상 소자와 같이, 화소 신호를 전류의 형태로 출력하는 전류 출력형의 고체 촬상 소자인 경우에는, 전류-전압 변환 회로(이하 I/V 변환 회로라 함)를 이용하여 전압 신호로 변환할 필요가 있다. 이 경우, I/V 변환 회로, 샘플링 회로, 감산 회로 등, 복잡한 아날로그 신호 처리를 필요로 하기 때문에, 회로 규모가 커져 버린다고 하는 문제가 있다.

한편, 전류 신호 자체를 이용하여 FPN 억제 기능을 실현한다고 하는 발상도 있다. 전류 신호인 경우는 가산이나 감산을 간단히 행할 수 있다고 하는 특징이 있기 때문에, CDS와 같은 감산 처리는 비교적 간단히 끝나버릴 가능성이 있다. 예를 들면, "IEEE TRANSACTIONS ON ELECTRON DEVICE, VOL44, No10「0n-Focal-Plane Signal Processing for Current-Mode Active Pixel Sensors ; 이하 문헌 1이라 함)"에는, 도 1Oa에 도시한 바와 같이, 2-셀 구성의 전류 카피어(current copier)를 이용하여 FPN 억제 기능을 실현하는 방법이 소개되어 있다. 이 구성의 동작을 간단히 설명한다. 문헌 1에는, 도 10b, 도 10c에 도시한 바와 같이, 2개의 구동 방법이 소개되어 있다.

도 10b에 도시하는 구동 방법에 있어서는, 처음에, 제어신호 Φ1, Φ1S(대응하는 역극성 신호도 포함한다 ; 이하 동모양)에 의해 n 채널의 전류 카피어(전류기억 셀)를 입력 페이즈(input phase), 제어신호 Φ2, Φ2S에 의해 p 채널의 전류 카피어를 출력 페이즈로 한 상태에서 픽처 엘리먼트를 리셋하고, n 채널의 전류 카피어에 오프셋 전류 Ioff를 유입시켜 이것을 기억시킨다. 그 후, 제어신호 Φ1, Φ1S에 의해 n 채널의 전류 카피어를 출력 페이즈, 제어신호 Φ2, Φ2S에 의해 p 채널의 전류 카피어를 입력 페이즈로 하여 포토다이오드로부터 신호를 판독하면, "Ioff-Isig"이 픽처 엘리먼트로부터 유입된다. 여기서, n 채널의 전류 카피어는 먼저 기억한 전류 Ioff를 인입하기 때문에, p 채널의 전류 카피어에 신호 Isig만이 유입된다. 유입된 신호를 기억하여 출력해 주는 것으로 오프셋 전류 Ioff를 제거하여, FPN을 제거한 본래의 신호 lsig를 출력 할 수 있다.

단, 이 도 10b에 도시하는 구동 방법인 경우에 있어서 주의하지 않으면 안되는 것은, 픽처 엘리먼트의 출력 신호선의 전위가 각각의 페이즈에 의해서 변화할 가능성이 있는 것이다. 즉, n 채널의 전류 카피어가 입력 페이즈에 있는 경우에는, n 채널의 트랜지스터가, 게이트와 드레인을 접속한 다이오드 접속 구조를 갖기 때문에, 신호선의 전위는 n 채널 트랜지스터의 Vth+ 그 때의 전류값과 트랜지스터 사이즈에 따른 바이어스 값이 되어, 비교적 GND 레벨에 가까운 전위가 되기 쉽다.

한편, n 채널 전류 카피어가 출력 페이즈, p 채널 전류 카피어가 입력 페이즈에 있는 경우, p 채널의 트랜지스터가 다이오드 접속 구조를 갖기 때문에, 신호선의 전위는 VDD-p 채널 트랜지스터의 Vth-그 때의 전류값과 트랜지스터 사이즈에 따른 바이어스 값이 되어 비교적 전원 전압에 가까운 레벨이 되기 쉽다.

이와 같이, 각각의 페이즈에 있어서 신호선의 전위가 결정되는 방법이 다르기 때문에, 전위가 크게 변동할 가능성이 있다. 예를 들면 JP-A-2000-307958호의 "고체 촬상 소자 및 그 화소 신호 처리 방법"(이하 문헌 2라 함)에서 진술되어 있는 바와 같이, 각 픽처 엘리먼트 내에 증폭용 트랜지스터를 갖는 증폭형 고체 촬상 소자에 있어서는, 그 신호선의 전위가 증폭 트랜지스터의 증폭율에 크게 영향을 주기 때문에, 신호선의 전위가 크게 변동하는 것은 바람직하지 못하다.

또한, 큰 증폭율을 확보하기 위해, n 채널의 증폭 트랜지스터를 화소 내에 배치하고 있는 경우에는, 신호선의 전위는 될 수 있는 한 GND 레벨에 가까운 쪽이 더 낫다. 이러한 사정을 고려하면, 도 10b에 도시한 바와 같은 구동 방법을 이용하여 FPN 억제 기능을 실현하는 것은, 신호선의 전위 변동이라는 관점에서 바람직하지 못하고, 화소 신호의 선형성의 악화나, 신호량의 저하 등의 문제를 야기할 가능성이 있다.

한편, 도 10c에 도시하는 구동 방법에 있어서는, 처음에 제어신호 Φ1, Φ1S에 의해 n 채널의 전류 카피어를 입력 페이즈, 제어신호 Φ2, Φ2S에 의해 p 채널 의 전류 카피어를 출력 페이즈로 한 상태에서 화소 신호 "Ioff-Isig"를 n 채널의 전류 카피어에 기억하고, 다음에 제어신호 Φ1에 의해 화소 신호선과 본 회로를 분리한 상태에서, n 채널의 전류 카피어에 기억한 전류 "Ioff-Isig"를 p 채널의 전류 카피어에 전송하고 기억한다.

그 동안에 픽처 엘리먼트를 리셋해 둔다. 리셋 종료 후, 제어신호 Φ1, Φ1S에 의해 n 채널의 전류 카피어를 입력 페이즈, 제어신호 Φ2, Φ2S에 의해 p 채널의 전류 카피어를 출력 페이즈로 한 상태에서, 화소 신호 Ioff를 n 채널의 전류 카피어에 기억한다.

마지막으로, 제어신호 Φ1에 의해 화소 신호선을 분리한 상태에서, n 채널의 전류 카피어, p 채널의 전류 카피어를 함께 출력 페이즈로 하며, 또한 제어신호 Φ3에 의해 스위치를 개방함으로써, "Iout-(Ioff-Isig)-Ioff-lsig"가 되어, 오프셋 성분 Ioff를 제거하여 FPN(고정 패턴 노이즈)를 제거한 신호 Isig를 출력 할 수 있다.

이 도 10c에 도시하는 구동 방법인 경우에 주의해야만 한 것은, 제어신호 Φ1에 의해 화소 신호선을 회로와 분리하는 시간이 반드시 필요하게 된다. 따라서, 그 사이 화소 신호선의 전위는 매우 불안정해 진다. 또한, 화소 신호 "Ioff-Isig"에 대하여 리셋 시의 신호 Ioff를 독립적으로 샘플링하기 때문에, 반드시 2개의 전류 카피어(90)가 필요하게 되며, 또한, 기억-전송-기억-출력으로 전부 4개의 페이즈가 필요하기 때문에, 제어가 매우 복잡하게 된다고 하는 문제가 있다.

또, 문헌 1에 도시되고 있는 회로에서, 그 구동 방법을 변형함으로써, 전단 측의 1개의 전류 카피어를 이용하여, FPN(고정 패턴 노이즈)를 제거한 신호 Isig를 출력 할 수 있는 점도 개시되어 있다. 그러나, 이 경우에 있어서도, 제어신호 Φ1를 전환하는 것이 필요하고, 여전히 신호선의 전위 변동이라는 문제를 야기하기 때문에, 고체 촬상 소자 내의 증폭 트랜지스터는 높은 증폭율을 유지할 수 없고, 선형성도 악화한다.

이상 설명한 바와 같이, 전류 출력형의 고체 촬상 소자를 사용하는 경우에는, CDS 처리 등의 FPN 억압을 위한 처리가 필요하고, 이 경우에, 전류 신호를 전압 신호로 변환하고 나서 공지의 CDS 처리를 실시한다면, 복잡한 아날로그 신호 처리를 필요로 한다.

또한, 이 전류 출력형의 고체 촬상 소자에 있어서는, 신호를 전류 형태 그대로 취급하는 것으로 FPN 억압 처리를 간단화할 수 있는 가능성이 있지만, 종래 보고되어 있는 CDS 처리 등의 방법에서는, 화소 신호선의 전위 변동이 크거나 불안정하다라는 문제가 있다.

본 발명은 상기 사정에 감안하여 이루어진 것으로, 전류 출력형의 고체 촬상 소자를 사용하는 경우에 있어서, 신호선의 전위를 안정된 상태로 하면서, 고정 패턴 노이즈를 제거한 전류 신호를 취득할 수 있는 화소 신호 검출 방법 및 장치, 및 촬상 장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 화소 신호 처리 방법은, 고체 촬상 소자의 각 픽처 엘리먼트로부터 화소 신호선을 통하여 출력되는 전류 신호에 포함되어 있는 오프셋 성분을 억제하는 화소 신호 처리 방법에 대한 것으로, 화소 신호선의 전압을 미리 정해진 거의 일정한 전압으로 유지한 상태에서, 화소 신호선을 통하여 출력되는 전류 신호를 이 전류 신호의 형태대로 수신하도록 되어 있다.

그리고, 픽처 엘리먼트마다, 수신한 전류 신호에 있어서의 리셋 기간의 성분을 샘플링하여, 이 샘플링한 성분과 전류 신호에 있어서의 검출 기간의 성분과의 차를 산출하여, 이에 의해, 오프셋 성분이 억제된 신호 성분을 추출하도록 한다.

또한, 본 발명에 따른 화소 신호 처리 장치는 상기 본 발명에 따른 화소 신호 처리 방법을 실시하는 장치에 관한 것으로, 상기 화소 신호선의 전압을 미리 정해진 거의 일정한 전압으로 유지하는 전압 동작점 설정부와, 전압 동작점 설정부에 의해 화소 신호선의 전압 동작점이 일정한 전압으로 유지된 상태에서, 화소 신호선을 통하여 출력되는 전류 신호를, 이 전류 신호의 형태 그대로 수신하여, 화소마다, 수시한 전류 신호에 있어서의 리셋 기간의 성분을 샘플링하고, 이 샘플링한 성분과 전류 신호에 있어서의 검출 기간의 성분과의 차를 산출하고, 이에 의해 오프셋 성분이 억제된 신호 성분을 추출하는 전류 샘플링부를 구비한다.

여기서, 전압 동작점 설정부는 화소 신호선을 통하여 출력되는 전류 신호를 수신하여, 이 수신한 전류 신호의 크기에 대응하는 크기의 전류 신호를 전류 샘플링부를 향하여 출력하는 전류-전류 변환부를 갖는 것으로 해도 된다.

이 전류-전류 변환부는 화소 신호선에 접속된 입력측의 소자와 전류 샘플링부측에 배치된 출력측의 소자가 미러 접속된 전류 미러 회로를 포함하는 것이 바람직하다.

이 경우, 전류 미러 회로를 구성하는 출력측의 소자의 전류 출력 단자와 전류 샘플링부 사이에, 제어 입력 단자를 갖는 트랜지스터를 직렬로 설치하는 등, 전류 미러 회로의 정전류 특성을 향상시키는 정전류 특성 향상부를 설치하면 된다. 또한 이 경우, 트랜지스터의 제어 입력 단자를 제어함으로써, 전류 미러 회로를 구성하는 출력측의 소자의 입출력 단자 사이 전압(예를 들면 소스-드레인 사이 전압)을 거의 일정하게 유지하면 된다.

또한, 본 발명에 따른 화소 신호 처리 장치에서는, 전류 샘플링부를, 샘플링의 처리와 차를 산출하는 처리를 1번만 행하는 것으로, 오프셋 성분이 억제된 신호 성분을 추출할 수 있다.

또한, 전류 샘플링부를, 리셋 기간에 대응하는 입력 페이즈 시에, 전류 신호에 있어서의 리셋 기간의 전류 성분을 받아 유지하여, 검출 기간에 대응하는 출력 페이즈시에는 입력 페이즈 시에 유지한 전류 성분을 출력하는, 전류 입출력 단자를 갖는 전류 카피어를 구비한 것으로 구성해도 된다. 이 경우, 전류 신호에 있어서의 검출 기간 중에는, 전류 샘플링부는 검출 기간의 전류 성분과 전류 카피어의 전류 입출력 단자로부터 출력되는 전류 성분과의 차를 산출하여, 오프셋 성분이 억제된 신호 성분을 추출한다.

또, 전류 카피어의 전류 입출력 단자와 전압 동작점 설정부 사이에, 제어 입력 단자를 갖는 트랜지스터를 직렬로 설치함으로써, 전류 카피어의 전류 유지 특성을 향상시키는 전류 유지 특성 향상부를 제공한다. 또한 이 경우, 트랜지스터의 제어 입력 단자를 제어함으로써, 전류 카피어의 입출력 단자의 전압(예를 들면, 셀 의 주요부인 트랜지스터의 소스-드레인 간 전압)을 거의 일정하게 유지할 수 있다.

또한, 본 발명에 따른 화소 신호 처리 장치에서는, 전류 샘플링부를, 전류 신호를 온 오프하는 스위치 소자와, 리셋 기간에 있어서의 스위치 소자의 온 시에 전류 신호를 수신하여 해당 전류 신호에 따른 전압을 유지하는 용량 소자와, 전압 동작점 설정부에 접속된 입력측의 소자와 출력측의 소자가 미러 접속된 전류 미러 회로를 구비하는 것으로도 할 수 있다.

이 경우, 전류 신호에 있어서의 검출 기간 중에는, 전류 샘플링부는 전류 미러 회로의 출력측의 소자로부터 출력되는 검출 기간의 성분과, 용량 소자가 유지하고 있는 전압에 따른 전류 성분과의 차를 산출하여, 오프셋 성분이 억제된 신호 성분을 추출한다.

또한, 본 발명에 따른 화소 신호 처리 장치에서는, 전류 샘플링부를, 전류 신호를 온 오프하는 스위치 소자와, 리셋 기간에 있어서의 스위치 소자의 온 시에 전류 신호를 수신하여 해당 전류 신호에 따른 전압을 유지하는 용량 소자와, 용량 소자의 측에 배치된 입력측의 소자와 출력측의 소자가 미러 접속된 전류 미러 회로를 구비하는 것으로 해도 된다.

이 경우, 전류 신호에 있어서의 검출 기간 중에는, 전류 샘플링부는, 검출 기간의 전류 성분과, 용량 소자가 유지하고 있는 전압에 따른 전류 성분이고, 전류 미러 회로의 출력측의 소자로부터 출력된 전류 성분과의 차를 산출함으로써, 오프셋 성분이 억제된 신호 성분을 추출한다.

본 발명에 따른 촬상 장치는, 각 화소로부터의 전류 신호를 화소 신호선을 통하여 출력하는 고체 촬상 소자와, 본 발명에 따른 화소 신호 처리 장치를 구비한 것이다.

상기 구성에 있어서는, 전압 동작점 설정부에 의해, 전류 출력형의 고체 촬상 소자의 화소 신호선의 전압을 미리 정해진 거의 일정한 전압으로 유지해 둔다. 그리고 이 상태에서, 전류 샘플링부는, 화소 신호선을 통하여 출력되는 전류 신호를, 전류 신호의 형태 그대로 수신한다. 즉, 화소 신호선의 전압 레벨을 일정하게 유지한 채로 화소 신호를 판독한 후, 예를 들면 전류 카피어나 스위치 소자 및 용량 소자로 이루어지는 샘플 유지 회로 등을 이용하여, 리셋 기간의 화소 신호를 전류 성분의 형태 그대로 샘플링한다. 그리고, 검출 기간의 전류 성분과 샘플링한 리셋 기간의 전류 성분인 오프셋 전류와의 차를 산출함으로써, 화소 신호 내에 포함되는 오프셋 성분을 제거하여, 순수한 신호만을 추출한다.

이하, 도면을 참조하여 본 발명의 실시 형태에 대하여 상세히 설명한다.

도 1은 전류 출력 방식의 고체 촬상 소자와, 본 발명에 따른 화소 신호 처리 장치의 일례인 전류 신호 검출부를 구비한 촬상 장치의 제1 실시 형태의 구성예를 나타내는 도면이다. 이 촬상 장치(1)는 고체 촬상 소자(3)로서, 예를 들면 CMOS 형 촬상 소자를 구비하고 있다. 또한 촬상 장치(1)는 고체 촬상 소자(3)의 후단에, 전압 동작점 설정부(7) 및 전류 샘플링부(9)를 구비한 전류 신호 검출부(5)를 구비하고 있다. 또, 고체 촬상 소자(3)와 전류 신호 검출부(5)를 1개의 반도체 기판상에 형성할 수 있다.

도 1에 있어서, 고체 촬상 소자(3)를 구성하는 감광부(10)의 단위 픽처 엘리먼트(11)는, 포토다이오드(12), 증폭용 트랜지스터(13), 수직 선택용 트랜지스터(14), 및 리셋용 트랜지스터(15)를 포함한다. 이들 트랜지스터(13∼15)로서, 본 예에서는, NchMOS 트랜지스터가 이용되고 있다. 단위 픽처 엘리먼트(11)가 X 방향(열 방향)및 Y 방향(행 방향)으로 배열되어 화소부를 구성하고 있다. 또, 여기서는, 도면의 간략화를 위해, m 행 n 열의 화소만을 나타내고 있다.

단위 픽처 엘리먼트(11)에 있어서, 수직 선택용 트랜지스터(14)의 게이트 전극에는 수직 주사 회로(16)로부터 수직 선택선(17)을 통해서 수직 주사 펄스 ΦVm이 제공되어, 리셋용 트랜지스터(15)의 게이트 전극에는 수직 주사 회로(16)로부터 수직 리셋선(18)을 통해서 수직 리셋 펄스 ΦVRm이 제공된다. 또한, 포토다이오드(12)에서 광전 변환된 신호 전하는 증폭용 트랜지스터(13)에서 신호 전류로 변환되어, 수직 선택용 트랜지스터(14)를 통해서 수직 신호선(19)에 출력된다.

수직 신호선(19)과 수평 신호선(20) 사이에는, 수평 선택용 트랜지스터(21)가 접속되어 있다. 이 수평 선택용 트랜지스터(21)의 게이트 전극에는, 수평 주사 회로(22)로부터 수평 주사 펄스 ΦHn이 제공된다. 이에 의해, 화소(11)로부터 수직 신호선(19)에 출력된 신호 전류는, 수평 선택용 트랜지스터(21)를 통해서 수평 신호선(20)에 흐른다.

수평 신호선(20)의 한쪽의 단부에는, 전류 신호 검출부(5)가 접속되고, 전류 신호 검출부(5)의 그 내부의 전압 동작점 설정부(7) 및 전류 샘플링부(9)를 통해 또한 전류 전압 변환 회로(24)가 접속되어 있다. 전류 샘플링부(9)는 화소 신호선 의 일례인 수평 신호선(20)을 통하여 화소 신호를 전류로서 수신하여, 그 전류를 샘플링함으로써, 전류 신호중에 포함되어 있는 오프셋 전류를 제거하여, 순수한 신호만을 추출한다. 이에 의해, 화소 신호 내에 포함되는 FPN(고정 패턴 노이즈)를 억압한다.

전압 동작점 설정부(7)는 전류 신호 검출부(5)에 있어서의 전류 신호의 검출(샘플링)시에, 수평 신호선(20)의 전압을 대략 일정 레벨(예를 들면, GND 레벨 부근)로 안정적으로 유지한다. 전류-전압 변환 회로(24)는, 수평 신호선(20)으로부터 전류 신호 검출부(5)를 통해서 입력되는 신호 전류를 신호 전압으로 변환하여 출력한다.

도 2a1 및 도 2a2, 및, 도 2b는 본 발명에 따른 화소 신호 처리 장치의 일례인 전류 신호 검출부(5)의 제1 실시 형태의 구성예를 나타내는 도면이다. 여기서 도 2a1 및 2a2는 그 회로도이고, 도 2b는 동작을 설명하기 위한 타이밍차트이다. 제1 실시 형태의 구성에서는, 전압 동작점 설정부(7)로서 전류 미러(70)를 사용하고, 전류 샘플링부(9)로서 전류 카피어(전류 기억 셀)(90)을 사용한 점에 특징이 있다.

전류 미러(70)는, 고체 촬상 소자(3)의 화소 신호선의 일례인 수평 신호선(20)을 통하여 출력되는 전류 신호를 수신하여, 이 수신한 전류 신호의 크기에 대응하는 크기의 전류 신호를 출력하는 전류-전류 변환부의 일례이다.

이 전류 미러(70)는 도 2a1 및 도 2a2에 도시한 바와 같이, 드레인 및 게이트가 수평 신호선(20)에 공통으로 접속되며, 또한 소스가 전위의 기준인 접지에 접 속된 입력측의 소자로서의 NchMOS 트랜지스터 Q71과, 이 NchMOS 트랜지스터 Q71과 게이트가 공통으로 접속되고, 또한 소스가 접지(GND)에 접속된 출력측의 소자로서의 NchMOS 트랜지스터 Q72를 포함한다. 즉, 고체 촬상 소자(3)로부터 신호가 흘러 나오는 화소 신호선(20)을, NchMOS 트랜지스터 Q71, Q72를 포함하는 전류 미러(70)에 접속한다. 양 NchMOS 트랜지스터 Q71, Q72로서는 동일한 특성의 것이 이용된다.

또한, 도 2a1 및 도 2a2에 도시한 바와 같이, 전류 카피어(90)는, 입출력 단자로서의 드레인이 NchMOS 트랜지스터 Q72의 드레인과 접속되고, 소스가 전원선 VDD에 접속된 PchMOS 트랜지스터 Q91와, 이 PchMOS 트랜지스터 Q91의 게이트와 전원선 VDD 사이에 접속된 샘플링용의 용량 소자 C91과, PchMOS 트랜지스터 Q91의 게이트와 드레인 사이에 접속된 스위치 소자 SW91와, PchMOS 트랜지스터 Q91의 드레인과 전류 출력 단자 Iout 사이에 접속된 스위치 소자 SW92를 포함한다.

즉, 우선, 전류 미러(70)의 출력, 즉 NchMOS 트랜지스터 Q72의 드레인 단자를 PchMOS 트랜지스터 Q91의 드레인 단자에 접속한다. PchMOS 트랜지스터 Q91의 게이트에는, 샘플링용의 용량 소자 C91이 전원 전압 VDD 사이에 접속되며, 또한, 게이트와 드레인의 사이에 스위치 소자 SW91이 삽입되어, 전류 카피어(90)로서 구성된다.

NchMOS 트랜지스터 Q72와 PchMOS 트랜지스터 Q91의 드레인 단자끼리 연결한 노드의 연장된 부분에, 스위치 소자 SW92가 접속되어, 출력 단자 Iout에 접속된다.
여기서, 도 2a1에 도시한 바와 같이, 스위치 소자 SW91을 도통 상태, 스위치 소자 SW92를 비도통 상태로 제어하면 전류 카피어(90)는 입력 페이즈가 되고, 도 2a2에 도시한 바와 같이, 스위치 소자 SW91을 비도통 상태, 스위치 소자 SW92를 도통 상태로 제어하면 전류 카피어(90)는 출력 페이즈가 된다.

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또, 이 도 2a1 및 도 2a2의 예에서는, 고체 촬상 소자(3)가 증폭 트랜지스터(13)로서 NchMOS 트랜지스터를 구비하고 있기 때문에, 이것에 따라서, 전류 미러(70)로서 NchMOS 트랜지스터를, 전류 카피어(90)로서 PchMOS 트랜지스터를 각각 사용하고 있지만, 고체 촬상 소자(3)가 증폭 트랜지스터(13)로서 PchMOS 트랜지스터를 구비하고 있는 경우에는, 전류 미러(70) 및 전류 카피어(90)의 형태도, 도 2a1 및 도 2a2로써 사용하고 있는 트랜지스터의 Nch와 Pch의 극성을 반전시킨 것을 사용할 수 있다.

도 2b에는, 고체 촬상 소자(3)의 출력 신호 파형 IIN에 따라서, 스위치 소자 SW91의 제어 펄스 ΦRST, 스위치 소자 SW92의 제어 펄스 ΦDET, 및 출력 단자 Iout에 나타나는 출력신호 파형 Iout이 도시되고 있다. 단, 제어 펄스 ΦRST, ΦDET는 하이(H) 기간에 각각의 스위치 소자를 도통 상태(온), 로우(L) 기간에 비도통 상태(오프)로 제어하는 것으로 한다. 이러한 펄스 ΦRST와 ΦDET의 스위치 제어에 의해서, PchMOS 트랜지스터 Q91 및 용량 소자 C91는 전류 카피어로서 동작한다.

고체 촬상 소자(3)로부터 수평 신호선(20)을 통하여, 전류 미러(70)의 NchMOS 트랜지스터 Q71에, 도 2b에 도시하는 신호 파형의 신호 전류 IIN이 공급된다. 이 신호 파형은, 전류 출력형의 고체 촬상 소자의 일반적인 출력신호 파형과 동일하다. 예를 들면, 1 화소 기간 내에는 리셋 기간과 검출 기간이 있으며, 리셋 기간에는 오프셋 성분의 신호 Ioff가, 검출 기간에는 검출 전류 "Ioff-Isig "가 출력된다. 그 차분인 Isig가 본래 필요한 신호 전류가 된다.

고체 촬상 소자(3)로부터 출력된 신호 전류 IIN은, 화소 신호선(20)을 통하여 NchMOS 트랜지스터 Q71, Q72를 포함하는 전류 미러(70)에 공급된다. 전류 미러(70)는 입력과 출력의 전류가 동일하게 되도록 기능하기 때문에, NchMOS 트랜지스터 Q71에 입력된 신호 전류는, 그대로 NchMOS 트랜지스터 Q72의 드레인에 나타난다.

고체 촬상 소자(3)의 출력 신호 IIN이 리셋 기간에 있을 때에는, 도 2a1에 도시한 바와 같이, 제어 펄스 ΦRST의 H 기간 중에 스위치 소자 SW91를 도통 상태, 제어 펄스 ΦDET의 L 기간 중에 스위치 소자 SW92를 비도통 상태로 제어한다. 이 때전류 카피어(90)는 입력 페이즈가 되어, 고체 촬상 소자(3)로부터 전류 미러(70)를 통하여 흘러 온 전류 Ioff를 전부 입력한다.

그리고, 이 때의 신호 전류(오프셋 성분) Ioff의 크기에 따른 전압이 PchMOS 트랜지스터 Q91의 게이트 단자에 나타나, 다음의 순간 스위치 소자 SW91를 비도통 상태로 하여, 그 때의 게이트 전압을 용량 소자 C91가 기억한다. 이 전류 카피어(90)는 출력 페이즈가 되어, 먼저 입력한 오프셋 전류 Ioff를 기억하여, 그대로 흘리기를 계속하고자 한다.

이 상태에서 다음에 고체 촬상 소자(3)의 출력 신호 IIN은 검출 기간으로 옮겨, "Ioff-Isig"라는 신호가 전류 미러(70)를 통하여 유입되어 오지만, 전류 카피어(90)는 출력 페이즈에 있기 때문에, 먼저 용량 소자 C91에 기억한 전류 Ioff를 계속해서 흘리고자 한다. 이 때 스위치 소자 SW92를 도통 상태로 하는 것으로, 전류 카피어(90)의 기억한 전류 Ioff와, 전류 미러(70)를 통하여 유입되어 오는 신호 전류 "Ioff-Isig"의 차분만이 Iout 단자에 나타난다. 즉, "Iout= Ioff-(Ioff-Isig)=Isig"로 되며, 오프셋 성분 Ioff를 포함하지 않은 순수한 신호 Isig만이 Iout 단자에 나타난다.

이와 같이, 도 2a1 및 도 2a2, 및 도 2b에 도시한 제1 실시 형태의 구성을 이용하는 것으로, FPN의 원인이 되는 오프셋 전류 Ioff를 제거하여, 본래의 신호 성분 Isig만을 출력 단자 Iout로부터 전류 신호 Iout로서 추출할 수 있으며, 전류 모드의 CDS 처리 기능(즉 FPN 억제 기능)을 실현 할 수 있다. 또, 이 출력 전류 신호는 연속파로 되어있지 않지만, 전류-전압 변환 회로(24)에 의한 I/V 변환후에 샘플 및 보유 회로에 의해서 연속 신호로 변환되는 것은, 종래의 촬상 장치와 변함이 없다.

이 회로는, NchMOS 트랜지스터 Q71, Q72를 포함하는 1개의 전류 미러(70)와, PchMOS 트랜지스터 Q91, 용량 소자 C91, 및 스위치 소자 SW91, SW92를 포함하는 1개의 전류 카피어(90)만을 포함하여, 회로 구성이 매우 간단하고 소자 수가 적다고 하는 특징을 갖는다. 또한, 전류 샘플링부(9)로서 기능하는 전류 카피어(90)에 대한 제어도, 리셋 기간 중에 기억, 검출 기간 중에 출력과, 2개의 페이즈를 갖을 뿐이기 때문에, 제어가 매우 간단하다고 하는 특징을 갖는다.

또한, 화소 신호선(20)의 전위는, 전류 미러(70)를 구성하는 다이오드 접속된 NchMOS 트랜지스터 Q71에 의해서 항상 결정되어, NchMOS 트랜지스터 Q71의 Vth+ 그 때의 전류값과 트랜지스터 사이즈에 따른 바이어스 값이 된다. 트랜지스터의 Vth와 사이즈를 적절하게 선택함으로써 GND 부근에서 항상 안정적으로 할 수 있다. 그리고, 이에 의해, 고체 촬상 소자(3) 내의 증폭 트랜지스터(13)는 항상 양호한 증폭율을 유지하여, 선형성의 악화를 방지할 수 있다.

도 3은 전류 신호 검출부(5)의 제2 실시 형태의 구성예를 나타내는 도면이다. 이 제2 실시 형태의 전류 신호 검출부(5)는, 도 2a1 및 도 2a2, 및 도 2b에 도시한 제1 실시 형태의 구성을 기본으로 하며, 또한 전류 미러(70)의 출력이 되는 NchMOS 트랜지스터 Q72와 직렬로, 본 발명에 따른 정전류 특성 향상부로서 기능하는 NchMOS 트랜지스터 Q73, 전류 카피어(90)를 형성하는 PchMOS 트랜지스터 Q91와 직렬로, 본 발명에 따른 전류 유지 특성 향상부로서 기능하는 PchMOS 트랜지스터 Q92를, 각각 구비하고 있다. 즉, NchMOS 트랜지스터 Q72의 드레인측에 NchMOS 트랜지스터 Q73가, PchMOS 트랜지스터 Q91의 드레인측에 PchMOS 트랜지스터 Q92가, 각각 직렬로 삽입되어 있다.

스위치 소자 SW91는, PchMOS 트랜지스터 Q91의 게이트 단자와, PchMOS 트랜지스터 Q92의 드레인 단자 사이에 삽입되어 있다. NchMOS 트랜지스터 Q73의 게이트에는 바이어스 전압 BN이, PchMOS 트랜지스터 Q92의 게이트에는 바이어스 전압 BP가 공급된다.

전류 미러(70)는, 일반적으로, 입력된 전류를 그대로 출력측에도 흘리도록 기능하지만, 소위 어얼리(early) 효과(채널 길이 변조 효과)로 인해 드레인 전압 의존성이 있는 것으로, 출력측의 트랜지스터의 드레인 전압의 변동이 큰 경우에는, 트랜지스터의 출력 컨덕턴스의 영향으로 출력 전류에 오차를 생기게 한다. 이것을 해결하기 위해서 삽입된 것이 NchMOS 트랜지스터 Q73로, NchMOS 트랜지스터 Q72와 직렬로 삽입함으로써 전류 미러(70)의 출력측의 전위 변동을 억제하여, 정전류 특성을 향상시킬 수 있다. 또, NchMOS 트랜지스터 Q73의 게이트에는, 바이어스 전압 BN으로서, 임의의 정전압을 가해도 되고, 혹은 동작 중에 액티브로 변화하는 것 같은 전압을 가해도 된다.

또한, 전류 카피어(90)는, 일반적으로, 입력 페이즈에 있을 때의 전류를 그대로 기억하고, 출력 페이즈라도 동일한 전류를 계속해서 흘리도록 기능하지만, 역시 어얼리 효과에 의해, 전류 카피어(90)를 구성하는 트랜지스터(전류 카피어 셀)의 드레인 전압의 변동이 큰 경우에는, 트랜지스터의 출력 컨덕턴스의 영향으로 출력 페이즈의 전류에 오차를 생기게 하여 전류 유지 특성이 저하한다. 즉, 전류 카피어(90)의 샘플링의 정밀도가 저하한다.

이것을 해결하기 위해서 삽입된것이 PchMOS 트랜지스터 Q92로, PchMOS 트랜지스터 Q91와 직렬로 삽입함으로써 트랜지스터의 드레인단의 전압 변동을 억제하여, 샘플링의 정밀도를 높게 하여, 전류 카피어의 전류 유지 특성을 향상시킬 수 있다. 또, PchMOS 트랜지스터 Q92의 게이트에는, 바이어스 전압 BP으로서, 임의의 정전압을 가해도 되고, 혹은 동작 중에 액티브하게 변화하는 전압을 부가할 수도 있다.

이 제2 실시 형태의 구성에 따르면, 드레인단의 전압 변동을 억제한 것의 효과에 의해서, 전류 미러(70)가 흘리는 전류, 및 전류 카피어(90)가 흘리는 전류의 오차가 적어져, 보다 고정밀도인 전류 모드의 CDS 처리 기능을 실현할 수가 있어, FPN 억압 효과가 증가한다.

도 4는 전류 신호 검출부(5)의 제3 실시 형태의 구성예를 나타내는 도면이다. 이 제3 실시 형태의 전류 신호 검출부(5)는, 도 3에 도시한 제2 실시 형태의 구성을 기본으로 하며, 또한, NchMOS 트랜지스터 Q73의 게이트 전압을 만들기 위한 NchMOS 트랜지스터 Q74 및 정전류원 I71, 또한 PchMOS 트랜지스터 Q92의 게이트 전압을 만들기 위한 PchMOS 트랜지스터 Q93 및 정전류원 I91를 구비하고 있다.

즉, NchMOS 트랜지스터 Q74의 게이트 단자가 NchMOS 트랜지스터 Q72의 드레인 단자에, 드레인 단자가 NchMOS 트랜지스터 Q73의 게이트 단자에 각각 접속된다. 또한, NchMOS 트랜지스터 Q74의 드레인 단자에는, 정전류원 I71이 접속된다.

또한, PchMOS 트랜지스터 Q93의 게이트 단자가 PchMOS 트랜지스터 Q91의 드레인 단자에, 드레인 단자가 PchMOS 트랜지스터 Q92의 게이트 단자에 각각 접속된다. 또한, PchMOS 트랜지스터 Q93의 드레인 단자에는, 정전류원 I91이 접속된다.

여기서, 전류 미러(70)측에서, NchMOS 트랜지스터 Q74에는 정전류원 I71로부터 항상 일정한 전류가 공급되기 때문에, NchMOS 트랜지스터 Q74가 포화 영역에서 동작하고 있는 경우에는, 그 드레인 전압에 관계 없이 항상 일정한 게이트-소스 간 전압 Vgs가 발생하고 있다. 단, 게이트 단자는, NchMOS 트랜지스터 Q72의 드레인 단자에 접속되어 있기 때문에, 결과적으로는, 전류 미러(70)를 구성하는 출력측의 소자인 NchMOS 트랜지스터 Q72의 드레인 전압이 항상 일정치로 되도록 NchMOS 트랜지스터 Q73의 게이트 전압이 결정된다.

이에 의해, 전류 미러(70)의 정전류 특성은 NchMOS 트랜지스터 Q73의 게이트 전압 BN을 단순하게 정전압으로 억제하는 것보다도 훨씬 높게 되어, 전류 미러(70)의 출력 전류의 오차를 줄일 수 있다. 즉, 전류 미러 회로의 정전류 특성을 향상시킬 수 있다.

또한, 전류 카피어(90)측에서, PchMOS 트랜지스터 Q93에는 정전류원 I91로부터 항상 일정한 전류가 공급되기 때문에, PchMOS 트랜지스터 Q93가 포화 영역에서 동작하고 있는 경우에는, 그 드레인 전압에 관계 없이 항상 일정한 게이트-소스 간 전압이 발생하고 있다. 단, 게이트 단자는, PchM0S 트랜지스터 Q91의 드레인 단자에 접속되어 있기 때문에, 결과적으로는, 전류 카피어(90)의 입출력 단자인 PchMOS 트랜지스터 Q91의 드레인의 단자 전압이 항상 일정치로 되도록 PchMOS 트랜지스터 Q92의 게이트 전압이 결정된다.

이에 의해, 전류 카피어(90)의 샘플링의 정밀도는 PchMOS 트랜지스터 Q92의 게이트 전압 BP를 단순하게 정전압으로 억제하는 것보다도 훨씬 높게 되어, 전류 카피어(90)의 출력 전류의 오차를 줄일 수 있다. 즉, 전류 카피어(90)의 전류 유지 특성을 향상시킬 수 있다.

이 제3 실시 형태의 구성에 따르면, 드레인 전압이 항상 일정치가 되도록 작용하는 효과에 의해, 제2 실시 형태의 구성에 비교하여 더욱 높은 정밀도로 전류 모드의 CCDS 처리 기능을 실현할 수가 있어 FPN 억압 효과가 한층 증대한다.

도 5a 및 도 5b는 전류 신호 검출부(5)의 제4 실시 형태의 구성예를 나타내는 도면이다. 여기서, 도 5a는 그 기본형이고, 도 5b는 변형예를 도시한다. 제4 실시 형태의 전류 신호 검출부(5)는, 도 2a1 및 도 2a2, 및 도 2b에 도시한 제1 실시 형태의 구성에 있어서의 스위치 소자 SW91, SW92를, 트랜지스터를 이용하여 구성한 것이다.

도 5a에 도시한 바와 같이, 전류 카피어(90)의 샘플링에 이용되고 있는 스위치 소자 SW91는 PchMOS 트랜지스터 Q94, Q95에 의해서 구성되어 있고, PchMOS 트랜지스터 Q95의 소스와 드레인은 단락되며, 또한 PchMOS 트랜지스터 Q94, Q95에는 위상이 반대인 제어 펄스가 가해진다.

PchMOS 트랜지스터 Q94, Q95중, 제어 펄스 ΦDET로서의 통상의 스위치 동작을 행하고 있는 것이 PchMOS 트랜지스터 Q94로, 게이트에 가해지는 제어 펄스가 L 기간(= GND 레벨)이면 도통, H 기간(= VDD 레벨)이면 비도통의 상태를 만들어낸다. 즉, 도 2b에 도시한 제어 펄스 ΦDET는 반대 극성의 제어 전압을 게이트에 공급한다.

단, 이와 같이 트랜지스터를 이용하여 샘플링용의 스위치 소자를 구성한 경우에 문제가 되는 것이, 일반적으로 필드 노이즈(field noise)라고 불리는 노이즈를 발생하는 것이다. 구체적으로는, PchMOS 트랜지스터 Q94가 도통 상태에서 비도통 상태로 천이할 때, 트랜지스터의 공핍층에 저장된 전하나, 게이트-소스 간 기생 용량에 저장된 전하가 용량 소자 C91로 방전되고, 결과적으로 용량 소자 C91에 기억된 전위에 오차가 생겨 버리는 일이 있다.

이것을 해결하기 위해서 이용되고 있는 것이 PchMOS 트랜지스터 Q95로, 소스-드레인 사이를 단락하고, PchMOS 트랜지스터 Q94는 역상의 제어 펄스를 게이 트에 부가하고 있다. 즉, PchMOS 트랜지스터 Q94가 비도통 상태로 천이할 때에, PchMOS 트랜지스터 Q95는 도통 상태로 천이하여, 이 때 PchMOS 트랜지스터 Q94로부터 방전된 전하를 PchMOS 트랜지스터 Q95가 드로잉(drawing)하여 결과적으로 용량 소자 C91로 전하가 방전되는 것을 방지하는 것으로, 전위 오차를 줄일 수 있다.

또, 도 5a에 도시한 예에서는, 스위치 소자 SW91 대신에 PchMOS 트랜지스터만을 이용하고 있지만, 도 5b에 도시한 바와 같이, PchMOS 트랜지스터 Q94a와 NchMOS 트랜지스터 Q94b를 병렬로 접속하여, 소스와 드레인을 번갈아서 접속한 소위 CM0S 스위치의 구성으로 할 수도 있다.

그리고 이 경우, 필드 노이즈에 대한 대책으로서 제공된 PchM0S 트랜지스터 Q95에 대해서도, PchMOS 트랜지스터 Q95a와 NchMOS 트랜지스터 Q95b를 병렬로 CMOS 스위치의 구성으로 접속하여 사용한다. 또한, 일반적으로 필드-스루 노이즈 대책에 이용되는 트랜지스터의 사이즈는, 스위치에 이용되고 있는 트랜지스터 사이즈의 반 정도로 하는 경우가 많다.

한편, 스위치 소자 SW92는, PchMOS 트랜지스터 Q97와 NchMOS 트랜지스터 Q98에 의해서, 일반적으로 CMOS 스위치라고 불리는 구성으로 접속되어 있고, 역시 위상이 반대인 제어 펄스가 가해진다. 게이트에 가해지는 제어 펄스에 의해서, 도통, 비도통의 상태를 만들어낼 수 있다. 또, 경우에 따라서는, PchMOS 트랜지스터 Q97만, 혹은 NchMOS 트랜지스터 Q98만으로 구성할 수 있다.

도 6은 전류 신호 검출부(5)의 제5 실시 형태의 구성예를 나타내는 도면이다. 이 제5 실시 형태의 전류 신호 검출부(5)는, 전압 동작점 설정부의 일례인 2 단 구성의 전류 미러(70)를, 종래 기술로 도시한 2 셀 구성의 전류 카피어와 조합한 것이다.

제5 실시 형태의 전류 미러(70)는, 1단째의 전류 미러를 구성하는 NchMOS 트랜지스터 Q72의 드레인측에, 드레인 및 게이트가 공통으로 접속되며, 또한 소스가 전원 VDD에 접속된 PchMOS 트랜지스터 Q75와, 이 PchMOS 트랜지스터 Q75와 게이트가 공통으로 접속되며, 또한 소스가 전원 VDD에 접속된 PchMOS 트랜지스터 Q76와 로 구성된 2단째의 전류 미러(70b)를 구비하고 있다. 양 PchMOS 트랜지스터 Q75, Q76로서는 동일한 특성의 것이 이용된다.

이 제5 실시 형태의 구성에 있어서는, 고체 촬상 소자(3)로부터 화소 신호선(20)을 통하여 흘러나오는 신호 전류 IIN을, NchMOS 트랜지스터 Q71, Q72로 이루어지는 1단째의 전류 미러(70a)에서 받은 다음, 더욱이 신호 전류 IIN을 PchMOS 트랜지스터 Q75, Q76로 이루어지는 2단째의 전류 미러(70b)를 경유하여 전류 카피어(90)에 공급한다.

그리고, 이 제5 실시 형태의 구성에 있어서의 전류 신호의 검출 방법은 도 2에 도시한 구성과 동일하고, 오프셋 성분 Ioff를 포함하지 않은 순수한 신호 Isig만이 Iout 단자에 나타난다. 또한, 화소 신호선(20)의 전위는, 1단째의 전류 미러(70a)를 구성하는 다이오드 접속된 NchMOS 트랜지스터 Q71에 의해서 항상 거의 일정한 값으로 유지되기 때문에, 제1 실시 형태와 같이, 고체 촬상 소자(3) 내의 증폭 트랜지스터(13)는 항상 양호한 증폭율을 유지하여 선형성의 악화를 방지할 수 있다.

도 7a 및 도 7b는 전류 신호 검출부(5)의 제6 실시 형태의 구성예를 나타내는 도면이다. 여기서 도 7a는 그 회로도이고, 도 7b는 동작을 설명하기 위한 타이밍차트이다. 이 제6 실시 형태의 전류 신호 검출부(5)는, 전압 동작점 설정부(7)로서 제1∼제5 실시 형태와 같이 전류 미러(70)를 사용하는 한편, 전류 샘플링부(9)로서, 제1∼제5 실시 형태의 전류 카피어(90) 대신에, 전류 신호를 온 오프하는 스위치 소자 SW81, 스위치 소자 SW81의 온 시에 전류 신호를 수신하여 해당 전류 신호에 따른 전압을 유지하는 용량 소자 C81, 및 전류 미러(80), 스위치 소자 SW81가 온되어 있을 때에 다른 트랜지스터와 함께 전류 미러를 형성하는 트랜지스터 Q83를 사용하는 점에 특징을 갖는다. 스위치 소자 SW81 및 용량 소자 C81로 이루어지는 샘플 및 유지 회로와 전류 미러는 전류 카피어(90)와 마찬가지의 동작을 행한다.

전류 미러(80)는, 전압 동작점 설정부(7)로서 기능하는 전류 미러(70)의 구성 요소인 NchMOS 트랜지스터 Q72의 드레인측에, 드레인 및 게이트가 공통으로 접속되며, 또한 소스가 전원 VDD에 접속된 입력측의 소자인 PchMOS 트랜지스터 Q81와, 이 PchMOS 트랜지스터 Q81와 게이트가 공통으로 접속되고, 또한 소스가 전원 VDD에 접속된 출력측의 소자인 PchMOS 트랜지스터 Q82로 구성되어 있다. 양 PchMOS 트랜지스터 Q81, Q82로서는 동일한 특성의 것이 이용된다.

또한, NchMOS 트랜지스터 Q71의 게이트는 스위치 소자 SW81를 통하여 용량 소자 C81의 일단 및 NchMOS 트랜지스터 Q83의 게이트에 접속되어 있다. 용량 소자 C81의 타단 및 NchMOS 트랜지스터 Q83의 소스는 전압 기준인 GND에 접속되어 있다.

스위치 소자 SW81에는, 이것을 제어하는 제어 펄스 ΦRST가 공급되어, 제어 펄스 ΦRST가 H 기간만 스위치 소자 SW81를 도통(온)하는 것으로 한다. 도 7b에 도시한 바와 같이, 고체 촬상 소자(3)의 출력 전류가 리셋 기간에 있을 때만, 스위치 소자 SW81를 도통(온)시킨다. 스위치 소자 SW81가 온되어 있을 때, NchMOS 트랜지스터 Q71, Q83는 전류 미러를 형성한다.

다음에, 이 제6 실시 형태의 전류 신호 검출부(5)의 동작을 설명한다. 우선, NchMOS 트랜지스터 Q71, Q72는 전류 미러(70)를 형성하고 있어, NchMOS 트랜지스터 Q72는 NchMOS 트랜지스터 Q71이 수취한 신호 전류 IIN을 그대로 흘리도록 동작한다. 또한, NchMOS 트랜지스터 Q72의 출력 전류는 PchMOS 트랜지스터 Q81, Q82로부터 형성된 전류 미러(80)에 입력되어, PchMOS 트랜지스터 Q82 드레인에 그대로 출력 전류로서 나타난다.

예를 들면, 고체 촬상 소자(3)의 출력 전류가 리셋 기간에 있을 때에는, 전류 미러(70)는, 오프셋 전류 Ioff를 그대로 PchMOS 트랜지스터 Q81 , Q82로 이루어지는 전류 미러(80)에 입력하며, 또한 전류 미러(80)는 리셋 기간의 오프셋 전류 Ioff를 그대로 NchMOS 트랜지스터 Q83나 출력 단자 Iout에 출력한다.

또한, 이 리셋 기간에는, 스위치 소자 SW81를 경유하여 NchMOS 트랜지스터 Q71, Q83의 게이트끼리가 서로 접속되어 전류 미러를 형성하기 때문에, 리셋 기간의 오프셋 전류 Ioff가 그대로 NchMOS 트랜지스터 Q83의 드레인에 나타난다. 또한, 이 때, NchMOS 트랜지스터 Q71의 게이트는 스위치 소자 SW81를 통하여 용량 소자 C81와 접속되기 때문에, NchMOS 트랜지스터 Q71의 게이트 전압은 용량 소자 C81 에 기억 유지된다.

여기서, NchMOS 트랜지스터 Q83와 PchMOS 트랜지스터 Q82 간의 전류의 차분이 출력 단자 Iout에 출력되지만, 이 시점에서는, NchMOS 트랜지스터 Q83와 PchMOS 트랜지스터 Q82는 서로 동일한 크기의 오프셋 전류 Ioff를 흘리고 있기 때문에, 도 7b에 도시한 바와 같이, 출력 전류 Iout는 "0 "이다.

다음에, 고체 촬상 소자(3)의 출력 전류가 검출 기간에서는, 스위치 소자 SW81는 비도통 상태(오프)에 있다. 이 때, 리셋 기간에 NchMOS 트랜지스터 Q71가 흘리고 있는 전류에 대응하는 게이트 전압이 용량 소자 C81에 기억 유지되고, NchMOS 트랜지스터 Q83의 게이트에 공급된다. 이 때문에, NchMOS 트랜지스터 Q83는, 스위치 소자 SW81가 오프일 때에도, 용량 소자 C81에 기억된 전압에 대응하는 전류를 흘린다.

NchMOS 트랜지스터 Q71, Q81를 동일한 사이즈로 하면, 스위치 소자 SW81가 오프 시에도, NchMOS 트랜지스터 Q83는, 결과적으로 고체 촬상 소자(3)의 리셋 기간의 오프셋 전류 Ioff를 기억하여 흘리기를 계속한다. 즉, NchMOS 트랜지스터 Q83는, 선행된 리셋 기간의 오프셋 전류 loff를 계속해서 기억하고 있다.

또한, 검출 기간에는, NchMOS 트랜지스터 Q72는 NchMOS 트랜지스터 Q71과 함께 전류 미러를 형성하고 있기 때문에, 검출 기간의 검출 전류 "Ioff-Isig"를 그대로 PchMOS 트랜지스터 Q81, Q82로 이루어지는 전류 미러(80)에 입력하며, 또한 전류 미러(80)는, 검출 기간의 검출 전류 "Ioff-Isig"를 그대로 NchMOS 트랜지스터 Q83나 출력 단자 Iout에 출력한다.

여기서, NchMOS 트랜지스터 Q83와 PchMOS 트랜지스터 Q82 간의 전류의 차분이 출력 단자 Iout에 출력되게 되기 때문에, 도 7b에 도시한 바와 같이, "Iout=(Ioff-lsig)-Ioff-lsig"가 되어, 신호 성분만이 출력 단자 Iout로부터 출력되게 된다. 즉, 리셋 기간의 오프셋 전류 Ioff를 NchMOS 트랜지스터 Q83로부터 흘려, 검출 기간의 검출 전류 "Ioff-Isig"를 PchMOS 트랜지스터 Q81, Q82로 이루어지는 전류 미러(80)로 반환하여 흘리는 것으로 감산을 행함으로써, 오프셋 성분 Ioff를 포함하지 않은 순수한 신호 성분"-Isig"을 생성하도록 하고 있다.

즉, 전류 샘플링부(9)는, 전류 신호 IIN 에서의 검출 기간에는, 전류 미러(80)의 출력측의 소자인 PchMOS 트랜지스터 Q82로부터 출력되는 전류 성분 "Ioff-lsig"와 용량 소자 C81가 유지하고 있는 전압에 따른 전류 성분 Ioff와의 차를 산출함으로써, 오프셋 성분이 억제된 신호 성분"-Isig"를 추출한다.

이와 같이, 전류 샘플링부(9)로서 전류 카피어를 이용하지 않은 제6 실시 형태의 구성에 있어서도, 전류 카피어를 이용한 제1∼제5 실시 형태와 출력 전류의 방향이 반대로는 되지만, FPN의 원인이 되는 오프셋 전류 Ioff를 제거하여, 본래의 신호 성분 "-Isig"만을 출력 단자 Iout에서 전류 신호 Iout로서 추출할 수 있어, 전류 모드의 CDS 회로로서의 기능을 완수할 수 있다.

또, 제1∼제5 실시 형태와 다르고, 리셋 기간에 스위치 소자 SW81에 대한 제어신호 ΦRST가 오프일 때에는, 리셋 노이즈 성분이 출력 단자 Iout에 나타나지만, 연속한 신호 전압으로 하는 과정, 즉, 전류-전압 변환 회로(24)에 의한 I/V 변환후에 샘플 및 유지 회로에 의해서 연속 신호로 변환되는 과정에서 제거할 수 있기 때 문에 문제가 되지 않는다.

또한, 이 제6 실시 형태의 회로도 NchMOS 트랜지스터 Q71, Q72로 이루어지는 1개의 전류 미러(70)와, 스위치 소자 SW81, 용량 소자 C81, 및 PchMOS 트랜지스터 Q81, Q82로 이루어지는 1개의 전류 미러(80), 및 스위치 소자 SW81가 온되어 있을 때에 NchMOS 트랜지스터 Q71과 함께 전류 미러를 형성하는 NchMOS 트랜지스터 Q83로 구성되는 전류 샘플링부(9)만으로 구성되어, 제1∼제5 실시 형태와 거의 마찬가지로 매우 회로 구성이 간단하고 소자 수가 적다고 하는 특징을 갖는다. 또한, 전류 샘플링부(9)의 제어도, 리셋 기간 중에 기억, 검출 기간 중에 출력과, 2개의 페이즈를 갖을 뿐이기 때문에 매우 제어가 간단하다고 하는 특징을 갖는다.

도 8은, 전류 신호 검출부(5)의 제7 실시 형태의 구성예를 나타내는 도면이다. 이 제7 실시 형태의 전류 신호 검출부(5)는 리셋 기간에 NchMOS 트랜지스터 Q71가 흘리고 있는 전류에 대응한 게이트 전압을 용량 소자 C81에 기억 유지하여, NchMOS 트랜지스터 Q83의 게이트에 공급하는 점에서는, 도 7a 및 도 7b에 도시한 제6 실시 형태의 구성과 마찬가지이다.

한편, 전류 미러(80)는, 입력측의 소자인 PchMOS 트랜지스터 Q81의 드레인이 용량 소자 C81와 접속된 NchMOS 트랜지스터 Q83의 드레인과 접속되어, 출력측의 소자인 PchMOS 트랜지스터 Q82의 드레인이 전류 미러(70)의 출력측의 소자인 NchMOS 트랜지스터 Q72의 드레인과 접속되어 있는 점이 도 7a 및 도 7b에 도시한 제6 실시 형태의 구성과 서로 다르다.

즉, 제6 실시 형태에서는, 리셋 기간의 오프셋 전류 Ioff를 NchMOS 트랜지스 터 Q83로부터 흘리고, 검출 기간의 검출 전류 "Ioff-Isig"를 전류 미러(80)에서 반환하여 흘리는 것으로 감산을 행하고 있었지만, 제7 실시 형태인 경우에는, 리셋 기간의 오프셋 전류 Ioff를 전류 미러(80)에서 반환하고, 검출 기간의 검출 전류 "Ioff-Isig"를 NchMOS 트랜지스터 Q83로부터 흘리는 것으로 감산을 행하고 있다. 제7 실시 형태인 경우에는, 출력 전류 Iout의 방향이 제6 실시 형태인 경우와 반대로 되지만, 기본적인 동작 및 그것으로부터 얻어지는 효과는, 제6 실시 형태와 마찬가지이다.

제6 및 제7 실시 형태의 구성에 있어서도, 정밀도 향상을 위해, 제2 실시 형태로 도시한 바와 같이, 전류 미러의 출력측에 직렬로 트랜지스터를 삽입할 수 있다. 또한, 한층 더 정밀도 향상을 위해, 제3 실시 형태로 도시한 바와 같이, 직렬로 접속한 트랜지스터의 게이트 전압을 제어하는 회로를 부가할 수 있다. 또한, 스위치 소자 SW81를, MOS 트랜지스터를 이용하여 형성할 수도 있다. 이 경우, 제4 실시 형태로 도시한 바와 같이, 필드-스루(field-through) 대책용의 트랜지스터를 직렬로 부가해도 된다.

이상 설명한 바와 같이, 상기한 각 실시 형태에 따르면, 부품 점수가 적고 간단한 회로로 전류 모드에서의 FPN 억제 기능을 실현 할 수 있다. 또한, 제어 신호가 적고, 복잡한 제어를 필요로 하지 않기 때문에, 제어 회로도 간단화 할 수 있다.

또한, 제5 실시 형태를 제외한 각 실시 형태와 같이, 샘플링 처리를 한번밖에 행하지 않는 구성으로 할 수 있기 때문에, 샘플링에 필요한 용량 소자도 1개만 으로 되어, 반도체에 본원 발명을 실장할 때 그 레이아웃 면적을 작게 억제할 수 있다. 즉, 전압 동작점 설정부나 전류 샘플링부를 촬상부(수광부/화소부)와 동일한 반도체 기판에 형성한 일체형의 고체 촬상 소자 그 자체를 촬상 장치로 할 수 있다.

또한, 화소 신호선인 수평 신호선의 전위를, 전압 동작점 설정부에 의해 항상 일정치로 억제하고 있기 때문에, 전류 샘플링부에서의 FPN 억제 처리의 모든 시간에 있어서 화소 신호선의 전위는 안정된다. 예를 들면, 실시 형태로 도시한 바와 같이, 다이오드 접속된 Nch 트랜지스터를 억제하는 것으로, GND 레벨 부근에 유지할 수 있다. 이에 의해, 고체 촬상 소자 내의 증폭 트랜지스터는 높은 증폭율을 유지할 수 있어, 선형성도 양호하게 유지할 수 있다.

또한, 전류 미러나 전류 카피어의 출력에 직렬로 트랜지스터를 삽입하고, 그위에 직렬로 삽입한 트랜지스터의 게이트 전압을 제어함으로써, 그 정전류 특성을 향상시키거나, 샘플링의 정밀도를 높게 할 수 있다. 이에 의해, 출력 컨덕턴스가 큰 프로세스로 만들어진 트랜지스터를 이용하지 않으면 안되는 경우에도, FPN 억제 기능의 정밀도를 양호하게 유지할 수 있다. 또한, 샘플링용의 스위치 소자로서 트랜지스터를 이용하는 경우에도, 필드-스루 노이즈 대책용의 트랜지스터를 함께 부가함으로써, 샘플링의 정밀도의 저하를 방지할 수 있다.

이상, 본 발명을 실시 형태를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 가할 수 있고, 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함된다. 또한, 상기한 실시 형태는, 청구항에 따른 발명을 한정할만한 것이 아니고, 또한 실시 형태의 중에서 설명되어 있는 특징의 조합의 전부가 발명의 해결 수단에 필수라고는 한하지 않는다.

예를 들면, 제1∼제5 실시 형태에서는, 전류 샘플링부로서 전류 카피어(전류기억 셀)를 사용 했지만, 그 구성은 각 실시 형태로 도시한 것에 한하지 않고, 다른 구성의 것을 사용해도 된다.

또한, 전류 샘플링부는 상기 실시 형태의 구성의 것에 한하지 않고, 고체 촬상 소자로부터의 출력 전류에 있어서의, 리셋 기간의 오프셋 성분을 유지해 놓고, 검출 기간의 검출 전류 성분과의 차를 산출하는 것으로, 오프셋 성분을 억제 혹은 제거하는 기능을 구비한 것이면 된다.

또한, 전류 미러나 전류 카피어의 출력에 직렬로 트랜지스터를 삽입하거나, 그 삽입한 트랜지스터의 게이트 전압을 제어함으로써, 정전류 특성을 향상시키거나 샘플링 정밀도를 높게 했었지만, 예를 들면 소스 저항을 갖는 전류 미러 회로, 종속형 전류 미러 회로, 혹은 윌슨형 전류 미러 회로 등의 어얼리 효과에 의한 영향을 저감하기 위한 공지의 방법을 채용할 수도 있다.

즉, 전류 미러 회로 자체가, 본 발명에 따른 정전류 특성 향상부를 구비하고 있는 구성으로 하여도 된다. 또, 소스 저항을 갖는 전류 미러 회로인 경우, 소스 저항비에 의해서, 전류-전류 변환부로서 기능하는 전류 미러에 입출력이 "일대일"에 한하지 않고, 전류 게인을 설정 할 수 있다.

또한, 전압 동작점 설정부로서 기능시킨 전류 미러는, 입출력 변환 계수가 "1"인 것으로서 설명하였지만, 이것에 한하지 않고, 전류 게인을 갖는 구성으로 할 수 있다. 또한 전압 동작점 설정부는 전류 미러를 이용한 것에 한하지 않고, 다른 구성으로 하여도 된다.

도 9a 및 도 9b는 상기 변형예를 포괄적으로 도시한 촬상 장치를 나타내는 블록도이다. 예를 들면, 도 9a에 도시한 바와 같이, 고체 촬상 소자(3)의 수평 신호선(20)과 접속되어, 이 수평 신호선(20)을 통하여 출력되는 전류 신호 lIN을 수신하는 1차측의 전류원(7a), 이 전류원(7a)가 수신한 신호 전류 IIN을 변환 계수α로써 신호 전류 IIN의 크기에 대응하는 크기의 전류 신호 IIN2로서 전류 샘플링부(9)측에 출력하는 2차측의 전류원(7b)를 구비한 전류-전류 변환부를 전압 동작점 설정부(7)로서 이용해도 된다.

또한, 2차측의 전류원(7b)의 후단에 전류 증폭기(7c)를 설치하여, 전류 게인 AI가 또한 원하는 게인("1"이어도 된다)을 갖게 하여 전류 샘플링부(9)에 출력하는 구성으로 하여도 된다.

또한, 도 9b에 도시한 바와 같이, 고체 촬상 소자(3)의 화소 신호선(수평 신호선(20))과 샘플 및 유지 등에 의한 전류 샘플링부(9)와의 접속 포인트에 있어서의 전압을 감시하여, 기준 전압 Vref가 되도록, 일정하게 유지하는 피드백 제어형의 전압 동작점 설정부(7)를 조합한 구성으로 해도 된다.

또 도 9a에 있어서, 전류원(7a, 7b)의 전압 기준은 GND에 한하지 않고, 임의의 기준 전압 Vref로서 해도 된다. 또한, 전류원(7a, 7b)은 상기 각 실시 형태로 도시한 바와 같이 미러 접속된 전류 미러 회로로서도 된다.

또한 상기 실시 형태에서는, M0S 트랜지스터를 이용하여 전압 동작점 설정부나 전류 샘플링부를 구성한 예를 설명하였지만, 접합(Junction)형 전계 효과 트랜지스터나 바이폴라(Bipolar)형 트랜지스터를 이용한 구성이어도 된다.

또한, 상기 실시 형태로서는 감광부가 행렬형(2차원형)으로 배치된 에리어 센서를 예로서 설명하였지만, 이것에 한하지 않고 라인 센서이어도 된다.

또한, 상기 실시 형태로 진술한 각 회로를, 이들과는 상보 관계가 되는 것으로 변형 가능한 것은 물론이다.

이상과 같이, 본 발명에 따르면, 전압 동작점 설정부에 의해, 전류 출력형의 고체 촬상 소자의 화소 신호선의 전압을 미리 정해진 거의 일정한 전압으로 유지해 두도록 하였기 때문에, 고체 촬상 소자 내의 증폭 트랜지스터는 높은 증폭율을 유지할 수 있어 선형성도 양호하게 유지할 수 있다.

또한, 전류 샘플링부는, 화소 신호선을 통하여 출력되는 전류 신호를, 전류 신호의 형태 그대로 수신하여, 리셋 기간의 화소 신호를 전류 성분대로(직접) 샘플링한다. 그리고, 검출 기간의 전류 성분과 샘플링한 리셋 기간의 전류 성분인 오프셋 전류와의 차를 산출함으로써, 화소 신호 내에 포함되는 오프셋 성분을 제거하여 순수한 신호만을 추출한다. 전류 모드대로 FPN 억제 기능을 실현할 수 있기 때문에, 전류/전압 변환 회로가 불필요하고, 조밀한 회로에서 고정 패턴 노이즈(FPN)를 억압 할 수 있다.

Claims

고체 촬상 소자의 각 픽처 엘리먼트로부터 수평 신호선을 통해 출력되는 전류 신호에 포함되어 있는 오프셋 성분을 억제하는 화소 신호 처리 방법에 있어서,

상기 수평 신호선의 전압을 미리 정해진 일정한 전압으로 유지한 상태에서, 해당 수평 신호선을 통해 출력되는 상기 전류 신호를 입력측의 트랜지스터 소자에서 수신하여, 해당 입력측의 트랜지스터 소자가 수신한 상기 전류 신호에 대응하는 전류 신호를 출력측의 트랜지스터 소자로부터 출력하는 단계;

상기 픽처 엘리먼트마다, 상기 출력측의 트랜지스터 소자로부터 출력된 전류 신호에 있어서의 리셋 기간의 성분을 샘플링하여, 이 샘플링한 성분과 상기 전류 신호에 있어서의 검출 기간의 성분과의 차를 산출하는 단계; 및

상기한 단계들에 의해, 상기 오프셋 성분이 억제된 신호 성분을 추출(pick-up)하는 단계

를 포함하는 것을 특징으로 하는 화소 신호 처리 방법.
고체 촬상 소자의 각 픽처 엘리먼트로부터 수평 신호선을 통해 출력되는 전류 신호에 포함되어 있는 오프셋 성분을 억제하는 화소 신호 처리 장치에 있어서,

상기 수평 신호선의 전압을 미리 정해진 일정한 전압으로 유지하는 전압 동작점 설정부; 및

상기 전압 동작점 설정부에 의해 상기 수평 신호선의 전압 동작점이 상기 일정한 전압으로 유지된 상태에서, 상기 수평 신호선으로부터의 상기 전류 신호를 수신하는 입력측의 트랜지스터 소자 및 해당 입력측의 트랜지스터 소자가 수신한 상기 전류 신호에 대응하는 전류 신호를 출력하는 출력측의 트랜지스터 소자를 포함하고, 상기 픽처 엘리먼트마다, 상기 출력측의 트랜지스터 소자로부터 출력된 전류 신호에 있어서의 리셋 기간의 성분을 샘플링하여, 이 샘플링한 성분과 상기 전류 신호에 있어서의 검출 기간의 성분과의 차를 산출하고, 이에 의해 상기 오프셋 성분이 억제된 신호 성분을 추출하는 전류 샘플링부

를 포함하는 것을 특징으로 하는 화소 신호 처리 장치.
제2항에 있어서, 상기 전압 동작점 설정부는 상기 수평 신호선을 통해 출력되는 전류 신호를 상기 입력측의 트랜지스터 소자에서 수신하여, 이 수신한 전류 신호의 크기에 대응하는 크기의 전류 신호를 상기 출력측의 트랜지스터 소자로부터 상기 전류 샘플링부로 출력하는 전류-전류 변환부를 포함하는 것을 특징으로 하는 화소 신호 처리 장치.
제3항에 있어서, 상기 전류-전류 변환부는, 상기 수평 신호선에 접속된 입력측의 소자와, 상기 전류 샘플링부측에 제공된 출력측의 소자가 미러 접속된 전류 미러 회로를 포함하는 것을 특징으로 하는 화소 신호 처리 장치.
제4항에 있어서, 상기 전류 미러 회로를 구성하는 상기 출력측의 소자의 전류 출력 단자와 상기 전류 샘플링부 사이에, 상기 전류 미러 회로의 정전류 특성을 향상시키는 정전류 특성 향상부를 포함하는 것을 특징으로 하는 화소 신호 처리 장치.
제5항에 있어서, 상기 정전류 특성 향상부는 상기 출력측의 소자의 전류 출력 단자와 상기 전류 샘플링부 사이에 직렬로 접속된, 제어 입력 단자를 갖는 트랜지스터를 포함하는 것을 특징으로 하는 화소 신호 처리 장치.
제6항에 있어서, 상기 정전류 특성 향상부는 상기 트랜지스터의 상기 제어 입력 단자를 제어함으로써, 상기 전류 미러 회로를 구성하는 상기 출력측의 소자의 입출력 단자 간의 전압을 일정하게 유지하는 것을 특징으로 하는 화소 신호 처리 장치.
제2항에 있어서, 상기 전류 샘플링부는 상기 샘플링의 처리와 상기 차를 산출하는 처리를 1회만 행하여, 상기 오프셋 성분이 억제된 신호 성분을 추출하는 것을 특징으로 하는 화소 신호 처리 장치.
제2항에 있어서, 상기 전류 샘플링부는 상기 리셋 기간에 대응하는 입력 페이즈(input phase) 시에 상기 전류 신호에 있어서의 상기 리셋 기간의 전류 성분을 수신하여 유지하고, 상기 검출 기간에 대응하는 출력 페이즈(output phase) 시에는 상기 입력 페이즈시에 유지한 전류 성분을 출력하는, 전류 입출력 단자를 갖는 전류 카피어를 포함하며,

상기 전류 신호에 있어서의 검출 기간 중에는, 상기 전류 샘플링부가 해당 검출 기간의 성분과 상기 전류 카피어의 상기 전류 입출력 단자로부터 출력되는 성분과의 차를 산출하는 것을 특징으로 하는 화소 신호 처리 장치.
제9항에 있어서, 상기 전류 카피어의 상기 전류 입출력 단자와 상기 전압 동작점 설정부 사이에, 상기 전류 카피어의 전류 유지 특성을 향상시키는 전류 유지 특성 향상부를 포함하는 것을 특징으로 하는 화소 신호 처리 장치.
제10항에 있어서, 상기 전류 유지 특성 향상부는 상기 전류 카피어의 상기 전류 입출력 단자와 상기 전압 동작점 설정부 사이에 직렬로 접속된, 제어 입력 단자를 갖는 트랜지스터를 포함하는 것을 특징으로 하는 화소 신호 처리 장치.
제11항에 있어서, 상기 전류 유지 특성 향상부는 상기 트랜지스터의 상기 제어 입력 단자를 제어함으로써, 상기 전류 카피어의 상기 입출력 단자의 전압을 일정하게 유지하는 것을 특징으로 하는 화소 신호 처리 장치.
제2항에 있어서, 상기 전류 샘플링부는 상기 전류 신호를 온-오프하는 스위치 소자와, 상기 리셋 기간에 있어서의 상기 스위치 소자의 온 시에 상기 전류 신호를 수신하여 해당 전류 신호에 대응하는 전압을 유지하는 용량 소자와, 상기 전압 동작점 설정부에 접속된 입력측의 소자와 출력측의 소자가 미러 접속된 전류 미러 회로를 포함하며,

상기 전류 신호에 있어서의 검출 기간 중에는, 상기 전류 샘플링부가 상기 전류 미러 회로의 상기 출력측의 소자로부터 출력되는 해당 검출 기간의 성분과 상 기 용량 소자가 유지하고 있는 전압에 대응하는 전류 성분과의 차를 산출하는 것을 특징으로 하는 화소 신호 처리 장치.
제2항에 있어서, 상기 전류 샘플링부는 상기 전류 신호를 온-오프하는 스위치 소자와, 상기 리셋 기간에 있어서의 상기 스위치 소자의 온 시에 상기 전류 신호를 수신하여 해당 전류 신호에 대응하는 전압을 유지하는 용량 소자와, 상기 용량 소자의 측에 제공된 입력측의 소자와 출력측의 소자가 미러 접속된 전류 미러 회로를 포함하며,

상기 전류 신호에 있어서의 검출 기간 중에는, 상기 전류 샘플링부가 해당 검출 기간의 성분과, 상기 용량 소자가 유지하고 있는 전압에 대응하는 전류 성분으로서, 상기 전류 미러 회로의 상기 출력측의 소자로부터 출력된 전류 성분과의 차를 산출하는 것을 특징으로 하는 화소 신호 처리 장치.
촬상 장치에 있어서,

각 픽처 엘리먼트로부터의 전류 신호를 수평 신호선을 통해 출력하는 고체 촬상 소자와,

상기 수평 신호선의 전압을 미리 정해진 일정한 전압으로 유지하는 전압 동작점 설정부와,

상기 전압 동작점 설정부에 의해 상기 수평 신호선의 전압 동작점이 상기 일정한 전압으로 유지된 상태에서 상기 수평 신호선으로부터의 상기 전류 신호를 수신하는 입력측의 트랜지스터 소자 및 해당 입력측의 트랜지스터 소자가 수신한 상기 전류 신호에 대응하는 전류 신호를 출력하는 출력측의 트랜지스터 소자를 포함하고, 상기 픽처 엘리먼트마다, 상기 출력측의 트랜지스터 소자로부터 출력된 전류 신호에 있어서의 리셋 기간의 성분을 샘플링하여, 이 샘플링한 성분과 상기 전류 신호에 있어서의 검출 기간의 성분과의 차를 산출하여, 이에 의해 오프셋 성분이 억제된 신호 성분을 추출하는 전류 샘플링부

를 포함하는 것을 특징으로 하는 촬상 장치.