JP2000307958A - 固体撮像素子およびその画素信号処理方法 - Google Patents
固体撮像素子およびその画素信号処理方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
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- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
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Abstract
(57)【要約】
【課題】 電流電圧変換回路の十分な出力電圧レンジを
確保するためにはバイアス電圧を電源電圧の約半分にし
なければならなく、その結果、画素の増幅用トランジス
タには電源電圧の約半分の電圧しかかからなくなるの
で、画素の増幅率が低下したり、リニアリティーが悪化
する。 【解決手段】 各画素１１から画素信号を信号電流とし
て垂直信号線１９に出力する電流出力方式のＣＭＯＳ型
撮像素子において、水平信号線２０と電流電圧変換回路
２４の入力との間にカレントミラー回路２３を設け、垂
直信号線１９および水平信号線２０の各電位と電流電圧
変換回路２４の入力電圧を独立に制御できるようにする
ことで、信号線１９，２０の各電位を下げ、画素１１の
増幅用トランジスタ１３に大きな電圧をかけるようにす
る。
確保するためにはバイアス電圧を電源電圧の約半分にし
なければならなく、その結果、画素の増幅用トランジス
タには電源電圧の約半分の電圧しかかからなくなるの
で、画素の増幅率が低下したり、リニアリティーが悪化
する。 【解決手段】 各画素１１から画素信号を信号電流とし
て垂直信号線１９に出力する電流出力方式のＣＭＯＳ型
撮像素子において、水平信号線２０と電流電圧変換回路
２４の入力との間にカレントミラー回路２３を設け、垂
直信号線１９および水平信号線２０の各電位と電流電圧
変換回路２４の入力電圧を独立に制御できるようにする
ことで、信号線１９，２０の各電位を下げ、画素１１の
増幅用トランジスタ１３に大きな電圧をかけるようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ型撮像素
子や増幅型撮像素子に代表されるＸ−Ｙアドレス型の固
体撮像素子およびその画素信号処理方法に関し、特に画
素信号を電流で出力する電流出力方式の固体撮像素子お
よびその画素信号を処理するための処理方法に関する。
子や増幅型撮像素子に代表されるＸ−Ｙアドレス型の固
体撮像素子およびその画素信号処理方法に関し、特に画
素信号を電流で出力する電流出力方式の固体撮像素子お
よびその画素信号を処理するための処理方法に関する。
【０００２】
【従来の技術】画素信号を電流で出力する構成の固体撮
像素子、例えばＣＭＯＳ型撮像素子の従来例の構成を図
８に示す。
像素子、例えばＣＭＯＳ型撮像素子の従来例の構成を図
８に示す。
【０００３】図８において、単位画素１０１は、フォト
ダイオード１０２、増幅用トランジスタ１０３、垂直選
択用トランジスタ１０４およびリセット用トランジスタ
１０５によって構成されている。この単位画素１０１が
Ｘ方向（列方向）およびＹ方向（行方向）に配列されて
いる。なお、ここでは、図面の簡略化のために、ｍ行ｎ
列の画素のみを示している。
ダイオード１０２、増幅用トランジスタ１０３、垂直選
択用トランジスタ１０４およびリセット用トランジスタ
１０５によって構成されている。この単位画素１０１が
Ｘ方向（列方向）およびＹ方向（行方向）に配列されて
いる。なお、ここでは、図面の簡略化のために、ｍ行ｎ
列の画素のみを示している。
【０００４】この単位画素１０１において、垂直選択用
トランジスタ１０４のゲート電極には垂直走査回路１０
６から垂直選択線１０７を通して垂直走査パルスφＶｍ
が与えられ、リセット用トランジスタ１０５のゲート電
極には垂直走査回路１０６から垂直リセット線１０８を
通して垂直リセットパルスφＶR ｍが与えられる。ま
た、フォトダイオード１０２で光電変換された信号電荷
は増幅用トランジスタ１０３で信号電流に変換され、垂
直選択用トランジスタ１０４を通して垂直信号線１０９
に出力される。
トランジスタ１０４のゲート電極には垂直走査回路１０
６から垂直選択線１０７を通して垂直走査パルスφＶｍ
が与えられ、リセット用トランジスタ１０５のゲート電
極には垂直走査回路１０６から垂直リセット線１０８を
通して垂直リセットパルスφＶR ｍが与えられる。ま
た、フォトダイオード１０２で光電変換された信号電荷
は増幅用トランジスタ１０３で信号電流に変換され、垂
直選択用トランジスタ１０４を通して垂直信号線１０９
に出力される。
【０００５】垂直信号線１０９と水平信号線１１０との
間には、水平選択用トランジスタ１１１が接続されてい
る。この水平選択用トランジスタ１１１のゲート電極に
は、水平走査回路１１２から水平走査パルスφＨｎが与
えられる。これにより、画素１０１から垂直信号線１０
９に出力された信号電流は、水平選択用トランジスタ１
１１を通して水平信号線１１０に流れる。
間には、水平選択用トランジスタ１１１が接続されてい
る。この水平選択用トランジスタ１１１のゲート電極に
は、水平走査回路１１２から水平走査パルスφＨｎが与
えられる。これにより、画素１０１から垂直信号線１０
９に出力された信号電流は、水平選択用トランジスタ１
１１を通して水平信号線１１０に流れる。
【０００６】水平信号線１１０の端部には、電流電圧変
換回路１１３が設けられている。この電流電圧変換回路
１１３は、反転（−）入力端が水平信号線１１０に接続
された差動アンプ１１４と、この差動アンプ１１４の反
転入力端と出力端との間に接続された帰還抵抗１１５と
からなり、差動アンプ１１４の非反転（＋）入力端にバ
イアス電圧ＶBiasが与えられた構成となっており、水平
信号線１１０を通して入力される信号電流を信号電圧に
変換して出力する。
換回路１１３が設けられている。この電流電圧変換回路
１１３は、反転（−）入力端が水平信号線１１０に接続
された差動アンプ１１４と、この差動アンプ１１４の反
転入力端と出力端との間に接続された帰還抵抗１１５と
からなり、差動アンプ１１４の非反転（＋）入力端にバ
イアス電圧ＶBiasが与えられた構成となっており、水平
信号線１１０を通して入力される信号電流を信号電圧に
変換して出力する。
【０００７】
【発明が解決しようとする課題】上記構成の従来のＭＯ
Ｓ型撮像素子において、電流電圧変換回路１１３を画素
部と同一の半導体基板上に作製してオンチップ化する場
合は、その電流電圧変換回路１１３の電源電圧ＶＤＤが
通常５Ｖとか３Ｖのような単一電源電圧になる。そのた
め、電流電圧変換回路１１３として、上述したような差
動アンプ１１４および帰還抵抗１１５で構成された回路
構成のものを使用すると、その回路が十分な出力電圧レ
ンジを確保するには、バイアス電圧ＶBiasを電源電圧Ｖ
ＤＤの約半分に設定しなければならない。
Ｓ型撮像素子において、電流電圧変換回路１１３を画素
部と同一の半導体基板上に作製してオンチップ化する場
合は、その電流電圧変換回路１１３の電源電圧ＶＤＤが
通常５Ｖとか３Ｖのような単一電源電圧になる。そのた
め、電流電圧変換回路１１３として、上述したような差
動アンプ１１４および帰還抵抗１１５で構成された回路
構成のものを使用すると、その回路が十分な出力電圧レ
ンジを確保するには、バイアス電圧ＶBiasを電源電圧Ｖ
ＤＤの約半分に設定しなければならない。
【０００８】このように、電流電圧変換回路１１３のバ
イアス電圧ＶBiasを電源電圧ＶＤＤの約１／２に設定す
ると、画素１０１から信号電流が出力されている状態の
垂直信号線１０９および水平信号線１１０の各電位が、
バイアス電圧ＶBiasとほぼ同じ電圧、即ち電源電圧ＶＤ
Ｄの約１／２になるため、画素１０１中の増幅用トラン
ジスタ１０３のドレイン‐ソース間には、やはり電源Ｖ
ＤＤと信号線１０９，１１０の電位差分の電圧（電源電
圧ＶＤＤの約１／２）しかかからなくなる。なお、ここ
では、垂直選択用トランジスタ１０４と水平選択用トラ
ンジスタ１１１の電圧降下分を無視して論議している。
イアス電圧ＶBiasを電源電圧ＶＤＤの約１／２に設定す
ると、画素１０１から信号電流が出力されている状態の
垂直信号線１０９および水平信号線１１０の各電位が、
バイアス電圧ＶBiasとほぼ同じ電圧、即ち電源電圧ＶＤ
Ｄの約１／２になるため、画素１０１中の増幅用トラン
ジスタ１０３のドレイン‐ソース間には、やはり電源Ｖ
ＤＤと信号線１０９，１１０の電位差分の電圧（電源電
圧ＶＤＤの約１／２）しかかからなくなる。なお、ここ
では、垂直選択用トランジスタ１０４と水平選択用トラ
ンジスタ１１１の電圧降下分を無視して論議している。
【０００９】すると、電源電圧ＶＤＤが例えば３．０Ｖ
であるとすると、増幅用トランジスタ１０３のドレイン
‐ソース間には１．５Ｖしかかからなくなるため、増幅
用トランジスタ１０３がその相互コンダクタンスｇm の
低いところで動作することになり、フォトダイオード１
０２の信号電圧を十分な増幅率で信号電流に変換でき
ず、結果として撮像素子の感度が低下することになって
しまう。
であるとすると、増幅用トランジスタ１０３のドレイン
‐ソース間には１．５Ｖしかかからなくなるため、増幅
用トランジスタ１０３がその相互コンダクタンスｇm の
低いところで動作することになり、フォトダイオード１
０２の信号電圧を十分な増幅率で信号電流に変換でき
ず、結果として撮像素子の感度が低下することになって
しまう。
【００１０】また、同じ従来例でも、感度を向上するた
めに、単位画素１０１中の増幅用トランジスタ１０３の
ドレイン‐ソース間に、より高い電圧がかかるように垂
直信号線１０９および水平信号線１１０の各電位を下げ
るという方法がある。そのためには、電流電圧変換回路
１１３のバイアス電圧ＶBiasを下げることになり、差動
アンプ１１４の入出力特性の良好でない部分を使うこと
になる。
めに、単位画素１０１中の増幅用トランジスタ１０３の
ドレイン‐ソース間に、より高い電圧がかかるように垂
直信号線１０９および水平信号線１１０の各電位を下げ
るという方法がある。そのためには、電流電圧変換回路
１１３のバイアス電圧ＶBiasを下げることになり、差動
アンプ１１４の入出力特性の良好でない部分を使うこと
になる。
【００１１】電流電圧変換回路１１３のバイアス電圧Ｖ
Biasを下げることは、図４に示す差動アンプの入出力特
性図において、ＩＮ＋＝１／２＊ＶＤＤからＩＮ＋＝１
／４＊ＶＤＤの方に変化させることに相当する。この入
出力特性に重ねて書き込まれているＩＮ−＝ＯＵＴの点
線は、電流電圧変換回路１１３において信号電流がゼロ
のときの動作点を示すための線であり、ＩＮ＋＝１／４
＊ＶＤＤの条件では、丸印で囲まれた太い実線が画素信
号電流ゼロから飽和までの入出力特性（Ｒｏｕｔ）にな
る。
Biasを下げることは、図４に示す差動アンプの入出力特
性図において、ＩＮ＋＝１／２＊ＶＤＤからＩＮ＋＝１
／４＊ＶＤＤの方に変化させることに相当する。この入
出力特性に重ねて書き込まれているＩＮ−＝ＯＵＴの点
線は、電流電圧変換回路１１３において信号電流がゼロ
のときの動作点を示すための線であり、ＩＮ＋＝１／４
＊ＶＤＤの条件では、丸印で囲まれた太い実線が画素信
号電流ゼロから飽和までの入出力特性（Ｒｏｕｔ）にな
る。
【００１２】ここで、丸印で囲まれた入出力特性の部分
に注目すると、入出力特性が直線でないことから、リニ
アリティーが損なわれている上に利得が低い様子がわか
る。すなわち、画素の感度を向上しようとして電流電圧
変換回路１１３のバイアス電圧ＶBiasを無理に調整した
結果、電流電圧変換回路１１３のリニアリティーと利得
が悪化してしまうことを示している。
に注目すると、入出力特性が直線でないことから、リニ
アリティーが損なわれている上に利得が低い様子がわか
る。すなわち、画素の感度を向上しようとして電流電圧
変換回路１１３のバイアス電圧ＶBiasを無理に調整した
結果、電流電圧変換回路１１３のリニアリティーと利得
が悪化してしまうことを示している。
【００１３】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、電流電圧変換回路の
リニアリティーを維持したまま、画素の増幅率（感度）
を向上することが可能な固体撮像素子およびその画素信
号処理方法を提供することにある。
であり、その目的とするところは、電流電圧変換回路の
リニアリティーを維持したまま、画素の増幅率（感度）
を向上することが可能な固体撮像素子およびその画素信
号処理方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、画素が行列状に配置され、各画素の画
素信号を電流として信号線に出力し、この信号線に出力
された信号電流を信号電圧に変換して出力する構成の固
体撮像素子において、信号電流を信号電圧に変換する電
流電圧変換手段の入力動作点を接地レベルまたは電源レ
ベルに近づけ、この電流電圧変換手段にて信号電流を信
号電圧に変換することによって画素信号を導出するよう
にする。
に、本発明では、画素が行列状に配置され、各画素の画
素信号を電流として信号線に出力し、この信号線に出力
された信号電流を信号電圧に変換して出力する構成の固
体撮像素子において、信号電流を信号電圧に変換する電
流電圧変換手段の入力動作点を接地レベルまたは電源レ
ベルに近づけ、この電流電圧変換手段にて信号電流を信
号電圧に変換することによって画素信号を導出するよう
にする。
【００１５】電流出力方式の固体撮像素子において、電
流電圧変換手段の入力動作点を接地レベル（または電源
レベル）に近づけることで、信号線の電位を下げる（ま
たは上げる）ことができる。これにより、画素の増幅用
トランジスタにより高い電圧をかけることができる。増
幅用トランジスタにより高い電圧をかけることで、画素
の感度（増幅率）が上がる。
流電圧変換手段の入力動作点を接地レベル（または電源
レベル）に近づけることで、信号線の電位を下げる（ま
たは上げる）ことができる。これにより、画素の増幅用
トランジスタにより高い電圧をかけることができる。増
幅用トランジスタにより高い電圧をかけることで、画素
の感度（増幅率）が上がる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の第
１実施形態に係る電流出力方式の例えばＣＭＯＳ型撮像
素子を示す構成図である。
て図面を参照して詳細に説明する。図１は、本発明の第
１実施形態に係る電流出力方式の例えばＣＭＯＳ型撮像
素子を示す構成図である。
【００１７】図１において、単位画素１１は、フォトダ
イオード１２、増幅用トランジスタ１３、垂直選択用ト
ランジスタ１４およびリセット用トランジスタ１５によ
って構成されている。これら画素トランジスタ１３〜１
５として、本例では、ＮｃｈＭＯＳトランジスタが用い
られている。この単位画素１１がＸ方向（列方向）およ
びＹ方向（行方向）に配列されて画素部を構成してい
る。なお、ここでは、図面の簡略化のために、ｍ行ｎ列
の画素のみを示している。
イオード１２、増幅用トランジスタ１３、垂直選択用ト
ランジスタ１４およびリセット用トランジスタ１５によ
って構成されている。これら画素トランジスタ１３〜１
５として、本例では、ＮｃｈＭＯＳトランジスタが用い
られている。この単位画素１１がＸ方向（列方向）およ
びＹ方向（行方向）に配列されて画素部を構成してい
る。なお、ここでは、図面の簡略化のために、ｍ行ｎ列
の画素のみを示している。
【００１８】この単位画素１１において、垂直選択用ト
ランジスタ１４のゲート電極には垂直走査回路１６から
垂直選択線１７を通して垂直走査パルスφＶｍが与えら
れ、リセット用トランジスタ１５のゲート電極には垂直
走査回路１６から垂直リセット線１８を通して垂直リセ
ットパルスφＶR ｍが与えられる。また、フォトダイオ
ード１２で光電変換された信号電荷は増幅用トランジス
タ１３で信号電流に変換され、垂直選択用トランジスタ
１４を通して垂直信号線１９に出力される。
ランジスタ１４のゲート電極には垂直走査回路１６から
垂直選択線１７を通して垂直走査パルスφＶｍが与えら
れ、リセット用トランジスタ１５のゲート電極には垂直
走査回路１６から垂直リセット線１８を通して垂直リセ
ットパルスφＶR ｍが与えられる。また、フォトダイオ
ード１２で光電変換された信号電荷は増幅用トランジス
タ１３で信号電流に変換され、垂直選択用トランジスタ
１４を通して垂直信号線１９に出力される。
【００１９】垂直信号線１９と水平信号線２０との間に
は、水平選択用トランジスタ２１が接続されている。こ
の水平選択用トランジスタ２１のゲート電極には、水平
走査回路２２から水平走査パルスφＨｎが与えられる。
これにより、画素１１から垂直信号線１９に出力された
信号電流は、水平選択用トランジスタ２１を通して水平
信号線２０に流れる。水平信号線２０の一方の端部に
は、カレントミラー回路２３を介して電流電圧変換回路
２４が接続されている。
は、水平選択用トランジスタ２１が接続されている。こ
の水平選択用トランジスタ２１のゲート電極には、水平
走査回路２２から水平走査パルスφＨｎが与えられる。
これにより、画素１１から垂直信号線１９に出力された
信号電流は、水平選択用トランジスタ２１を通して水平
信号線２０に流れる。水平信号線２０の一方の端部に
は、カレントミラー回路２３を介して電流電圧変換回路
２４が接続されている。
【００２０】このように、水平信号線２０と電流電圧変
換回路２４との間にカレントミラー回路２３を介在せし
めた点が、本発明の特徴とするところである。カレント
ミラー２３は、ドレインおよびゲートが水平信号線２０
に共通に接続され、かつソースがグランドに接続された
ＮｃｈＭＯＳトランジスタ２５と、このＭＯＳトランジ
スタ２５とゲートが共通に接続され、かつソースがグラ
ントに接続されたＮｃｈＭＯＳトランジスタ２６とから
構成されている。両ＭＯＳトランジスタ２５，２６とし
ては同じ特性のものが用いられる。
換回路２４との間にカレントミラー回路２３を介在せし
めた点が、本発明の特徴とするところである。カレント
ミラー２３は、ドレインおよびゲートが水平信号線２０
に共通に接続され、かつソースがグランドに接続された
ＮｃｈＭＯＳトランジスタ２５と、このＭＯＳトランジ
スタ２５とゲートが共通に接続され、かつソースがグラ
ントに接続されたＮｃｈＭＯＳトランジスタ２６とから
構成されている。両ＭＯＳトランジスタ２５，２６とし
ては同じ特性のものが用いられる。
【００２１】電流電圧変換回路２４は、反転（−）入力
端がカレントミラー回路２３のＭＯＳトランジスタ２６
のドレインに接続された差動アンプ２７と、この差動ア
ンプ２７の反転入力端と出力端との間に接続された帰還
抵抗２８とからなり、差動アンプ２７の非反転（＋）入
力端にバイアス電圧ＶBiasが与えられた構成となってお
り、水平信号線２０からカレントミラー回路２６を通し
て入力される信号電流を信号電圧に変換して出力する。
端がカレントミラー回路２３のＭＯＳトランジスタ２６
のドレインに接続された差動アンプ２７と、この差動ア
ンプ２７の反転入力端と出力端との間に接続された帰還
抵抗２８とからなり、差動アンプ２７の非反転（＋）入
力端にバイアス電圧ＶBiasが与えられた構成となってお
り、水平信号線２０からカレントミラー回路２６を通し
て入力される信号電流を信号電圧に変換して出力する。
【００２２】図２に、電流電圧変換回路２４における差
動アンプ２７の具体的な回路構成の一例を示す。本例に
係る差動アンプ２７は、ソースが共通に接続されたＮｃ
ｈＭＯＳトランジスタからなる差動対トランジスタＱ１
１，Ｑ１２と、そのソース共通接続点とグランドの間に
接続されたＮｃｈＭＯＳトランジスタからなる電流源ト
ランジスタＱ１３と、差動対トランジスタＱ１１，Ｑ１
２の各ドレインと電源ＶＤＤの間に接続されてカレント
ミラー回路を構成するＰｃｈＭＯＳトランジスタＱ１
４，Ｑ１５とから構成されている。
動アンプ２７の具体的な回路構成の一例を示す。本例に
係る差動アンプ２７は、ソースが共通に接続されたＮｃ
ｈＭＯＳトランジスタからなる差動対トランジスタＱ１
１，Ｑ１２と、そのソース共通接続点とグランドの間に
接続されたＮｃｈＭＯＳトランジスタからなる電流源ト
ランジスタＱ１３と、差動対トランジスタＱ１１，Ｑ１
２の各ドレインと電源ＶＤＤの間に接続されてカレント
ミラー回路を構成するＰｃｈＭＯＳトランジスタＱ１
４，Ｑ１５とから構成されている。
【００２３】上記構成の差動アンプ２７において、差動
対トランジスタＱ１１，Ｑ１２の各ゲートに入力ＩＮ
−，ＩＮ＋が与えられ、その一方のトランジスタＱ１１
のドレインから出力ＯＵＴが導出される。また、電流源
トランジスタＱ１３のゲートには、ゲートバイアス電圧
ＶＧが印加されている。
対トランジスタＱ１１，Ｑ１２の各ゲートに入力ＩＮ
−，ＩＮ＋が与えられ、その一方のトランジスタＱ１１
のドレインから出力ＯＵＴが導出される。また、電流源
トランジスタＱ１３のゲートには、ゲートバイアス電圧
ＶＧが印加されている。
【００２４】次に、上記構成の第１実施形態に係るＣＭ
ＯＳ型撮像素子の基本動作について説明する。
ＯＳ型撮像素子の基本動作について説明する。
【００２５】先ず、光電変換された信号電荷（ここで
は、電子）は、フォトダイオード１２に蓄積される。こ
の蓄積された信号電荷は、増幅用トランジスタ１３にお
いてその信号電荷に応じた電圧が増幅されて信号電流と
して出力される。この信号電流は、垂直走査回路１６か
ら出力される垂直走査パルスφＶｍによって制御される
垂直選択用トランジスタ１４を通して垂直信号線１９に
画素信号として出力される。
は、電子）は、フォトダイオード１２に蓄積される。こ
の蓄積された信号電荷は、増幅用トランジスタ１３にお
いてその信号電荷に応じた電圧が増幅されて信号電流と
して出力される。この信号電流は、垂直走査回路１６か
ら出力される垂直走査パルスφＶｍによって制御される
垂直選択用トランジスタ１４を通して垂直信号線１９に
画素信号として出力される。
【００２６】垂直信号線１９に出力された画素信号は、
水平走査に同期して水平走査回路２２から出力される水
平走査パルスφＨｎによって制御される水平選択用トラ
ンジスタ２１を通して水平信号線２０に出力される。こ
の画素信号電流は、カレントミラー回路２３を通して電
流電圧変換回路２４に供給され、この電流電圧変換回路
２４で信号電圧に変換されて出力端子２９から出力電圧
Ｖｏｕｔとして出力される。
水平走査に同期して水平走査回路２２から出力される水
平走査パルスφＨｎによって制御される水平選択用トラ
ンジスタ２１を通して水平信号線２０に出力される。こ
の画素信号電流は、カレントミラー回路２３を通して電
流電圧変換回路２４に供給され、この電流電圧変換回路
２４で信号電圧に変換されて出力端子２９から出力電圧
Ｖｏｕｔとして出力される。
【００２７】出力の終わった画素について、出力の終わ
ったすぐ次の水平ブランキング期間中に、垂直走査回路
１６から出力される垂直リセットパルスφＶR ｍによっ
て制御されるリセット用トランジスタ１５が導通状態に
なることでリセットされ、また新たに信号電荷の蓄積が
開始される。
ったすぐ次の水平ブランキング期間中に、垂直走査回路
１６から出力される垂直リセットパルスφＶR ｍによっ
て制御されるリセット用トランジスタ１５が導通状態に
なることでリセットされ、また新たに信号電荷の蓄積が
開始される。
【００２８】上述した一連の動作において、その駆動タ
イミングとしては、図３のタイミングチャートに示すよ
うに、ある水平走査期間中において、垂直走査回路１６
からｍ番目の垂直選択線１７に垂直走査パルスφＶｍが
与えられることでｍ行目の画素行が選択され、このｍ行
目の各画素の画素信号が増幅用トランジスタ１４を通し
て垂直信号線１９に電流として出力される。
イミングとしては、図３のタイミングチャートに示すよ
うに、ある水平走査期間中において、垂直走査回路１６
からｍ番目の垂直選択線１７に垂直走査パルスφＶｍが
与えられることでｍ行目の画素行が選択され、このｍ行
目の各画素の画素信号が増幅用トランジスタ１４を通し
て垂直信号線１９に電流として出力される。
【００２９】その水平映像期間中において、水平走査回
路２０から順に出力される水平走査パルス（……，φＨ
ｎ−１，φＨｎ，φＨｎ＋１，……）に応答して水平選
択用トランジスタ２１が導通状態となることにより、ｍ
行目の各画素信号電流が順次水平信号線２０に出力され
る。その画素信号電流は、カレントミラー回路２３を通
して電流電圧変換回路２４で信号電圧に変換され、出力
端子２９から撮像素子の外に出力される。
路２０から順に出力される水平走査パルス（……，φＨ
ｎ−１，φＨｎ，φＨｎ＋１，……）に応答して水平選
択用トランジスタ２１が導通状態となることにより、ｍ
行目の各画素信号電流が順次水平信号線２０に出力され
る。その画素信号電流は、カレントミラー回路２３を通
して電流電圧変換回路２４で信号電圧に変換され、出力
端子２９から撮像素子の外に出力される。
【００３０】信号が出力されていない期間、即ち図３の
タイミングチャートにおける水平ブランキング期間で
は、垂直走査パルスφＶｍが立ち下がる一方、垂直リセ
ットパルスφＶR ｍが立ち下がり、信号の出力が完了し
たｍ行目の各画素のフォトダイオード１２を、リセット
用トランジスタ１５を介して電源に短絡することによっ
てリセット動作を行い、新たな映像の蓄積を開始する。
タイミングチャートにおける水平ブランキング期間で
は、垂直走査パルスφＶｍが立ち下がる一方、垂直リセ
ットパルスφＶR ｍが立ち下がり、信号の出力が完了し
たｍ行目の各画素のフォトダイオード１２を、リセット
用トランジスタ１５を介して電源に短絡することによっ
てリセット動作を行い、新たな映像の蓄積を開始する。
【００３１】ここで、本発明の特徴とするところのカレ
ントミラー回路２３の回路動作について説明する。カレ
ントミラー回路２３は、良く知られている通り、ＭＯＳ
トランジスタ２５，２６が同じ特性のものであれば、出
力側の電圧（トランジスタ２６のドレイン電圧）に関わ
らず入力電流（トランジスタ２５のドレイン電流）と出
力電流（トランジスタ２６のドレイン電流）が同じにな
る性質の回路動作を行う。
ントミラー回路２３の回路動作について説明する。カレ
ントミラー回路２３は、良く知られている通り、ＭＯＳ
トランジスタ２５，２６が同じ特性のものであれば、出
力側の電圧（トランジスタ２６のドレイン電圧）に関わ
らず入力電流（トランジスタ２５のドレイン電流）と出
力電流（トランジスタ２６のドレイン電流）が同じにな
る性質の回路動作を行う。
【００３２】この性質を利用して、カレントミラー回路
２３の入力側に入る画素信号電流の範囲内で、カレント
ミラー回路２３の入力電圧（ＭＯＳトランジスタ２５の
ドレイン電圧）が低い状態になるようにＭＯＳトランジ
スタ２５の閾値電圧を設定すれば、カレントミラー回路
２３の出力電圧（トランジスタ２６のドレイン電圧）を
入力側の電圧よりも高くして、電源電圧ＶＤＤの約１／
２に上げたとしても、このカレントミラー回路２３の入
出力電流は同じになる。
２３の入力側に入る画素信号電流の範囲内で、カレント
ミラー回路２３の入力電圧（ＭＯＳトランジスタ２５の
ドレイン電圧）が低い状態になるようにＭＯＳトランジ
スタ２５の閾値電圧を設定すれば、カレントミラー回路
２３の出力電圧（トランジスタ２６のドレイン電圧）を
入力側の電圧よりも高くして、電源電圧ＶＤＤの約１／
２に上げたとしても、このカレントミラー回路２３の入
出力電流は同じになる。
【００３３】すると、差動アンプ２７および帰還抵抗２
８で構成される電流電圧変換回路２４では、信号電流を
信号電圧に変換する際に、図４の入出力特性図におい
て、ＩＮ＋＝１／２＊ＶＤＤの良好な入出力特性を使う
ことができる。図４の入出力特性図において、各曲線は
それぞれ電流電圧変換回路２４のバイアス電圧ＶBiasに
相当するバイアス電圧ＩＮ＋をパラメータにした入出力
特性である。その結果、画素１１の増幅用トランジスタ
１３に大きな電圧をかけることと、電流電圧変換回路２
４のリニアリティーの良好な範囲を使うことの両立が可
能となる。
８で構成される電流電圧変換回路２４では、信号電流を
信号電圧に変換する際に、図４の入出力特性図におい
て、ＩＮ＋＝１／２＊ＶＤＤの良好な入出力特性を使う
ことができる。図４の入出力特性図において、各曲線は
それぞれ電流電圧変換回路２４のバイアス電圧ＶBiasに
相当するバイアス電圧ＩＮ＋をパラメータにした入出力
特性である。その結果、画素１１の増幅用トランジスタ
１３に大きな電圧をかけることと、電流電圧変換回路２
４のリニアリティーの良好な範囲を使うことの両立が可
能となる。
【００３４】言い換えれば、水平信号線２０と電流電圧
変換回路２４の間にカレントミラー回路２３を挿入する
ことにより、水平信号線２０との電位と電流電圧変換回
路２４の入力電圧に電位差をつけることができる。その
結果、電流電圧変換回路２４の入出力特性が最も良好に
なるように差動アンプ２７のバイアスを設定し、なおか
つ本撮像素子の感度を向上するために、増幅用トランジ
スタ１３のドレイン‐ソース間に大きな電圧が与えられ
るように、垂直信号線１９および水平信号線２０の各電
位を下げることができる。
変換回路２４の間にカレントミラー回路２３を挿入する
ことにより、水平信号線２０との電位と電流電圧変換回
路２４の入力電圧に電位差をつけることができる。その
結果、電流電圧変換回路２４の入出力特性が最も良好に
なるように差動アンプ２７のバイアスを設定し、なおか
つ本撮像素子の感度を向上するために、増幅用トランジ
スタ１３のドレイン‐ソース間に大きな電圧が与えられ
るように、垂直信号線１９および水平信号線２０の各電
位を下げることができる。
【００３５】すなわち、水平信号線２０と電流電圧変換
回路２４の間にカレントミラー回路２３を介在せしめた
ことにより、垂直信号線１９および水平信号線２０の各
電位と電流電圧変換回路２４の入力電圧を独立に制御す
ることができ、その結果、電流電圧変換回路２４の入力
動作点をグランド（接地）レベルに近づけることができ
るため、画素１１の感度（増幅率）の向上と電流電圧変
換回路２４のリニアリティーの維持を両立できるのであ
る。
回路２４の間にカレントミラー回路２３を介在せしめた
ことにより、垂直信号線１９および水平信号線２０の各
電位と電流電圧変換回路２４の入力電圧を独立に制御す
ることができ、その結果、電流電圧変換回路２４の入力
動作点をグランド（接地）レベルに近づけることができ
るため、画素１１の感度（増幅率）の向上と電流電圧変
換回路２４のリニアリティーの維持を両立できるのであ
る。
【００３６】ＭＯＳトランジスタ２５の閾値電圧の具体
的な設定の仕方としては、ＭＯＳトランジスタ２５のド
レイン‐ソース間電圧が必要なだけかかるようにＭＯＳ
トランジスタ２５，２６の閾値電圧を設定することにな
るが、この閾値電圧は例えば約０．５Ｖのような値であ
れば、垂直信号線１９および水平信号線２０の各電位も
その閾値電圧０．５Ｖより少し高い電圧になり、結果と
して、ＭＯＳトランジスタ２５，２６で構成されたカレ
ントミラー回路２３が正常に動作するに足りる信号線の
電位になる。
的な設定の仕方としては、ＭＯＳトランジスタ２５のド
レイン‐ソース間電圧が必要なだけかかるようにＭＯＳ
トランジスタ２５，２６の閾値電圧を設定することにな
るが、この閾値電圧は例えば約０．５Ｖのような値であ
れば、垂直信号線１９および水平信号線２０の各電位も
その閾値電圧０．５Ｖより少し高い電圧になり、結果と
して、ＭＯＳトランジスタ２５，２６で構成されたカレ
ントミラー回路２３が正常に動作するに足りる信号線の
電位になる。
【００３７】なお、本実施形態では、画素トランジスタ
１３〜１５としてＮｃｈＭＯＳトランジスタを用いた場
合を例にとって説明したが、ＰｃｈＭＯＳトランジスタ
を用いても良いことは勿論である。この場合には、カレ
ントミラー回路２３を構成する２つのトランジスタとし
てもＰｃｈＭＯＳトランジスタを用いるようにすれば良
く、これにより、電流電圧変換回路２４の入力動作点を
電源（ＶＤＤ）レベルに近づけることができ、結果とし
て、画素の増幅用トランジスタに大きな電圧をかけるこ
とができることになる。
１３〜１５としてＮｃｈＭＯＳトランジスタを用いた場
合を例にとって説明したが、ＰｃｈＭＯＳトランジスタ
を用いても良いことは勿論である。この場合には、カレ
ントミラー回路２３を構成する２つのトランジスタとし
てもＰｃｈＭＯＳトランジスタを用いるようにすれば良
く、これにより、電流電圧変換回路２４の入力動作点を
電源（ＶＤＤ）レベルに近づけることができ、結果とし
て、画素の増幅用トランジスタに大きな電圧をかけるこ
とができることになる。
【００３８】図５は、本発明の第２実施形態に係る電流
出力方式の例えばＣＭＯＳ型撮像素子を示す構成図であ
る。
出力方式の例えばＣＭＯＳ型撮像素子を示す構成図であ
る。
【００３９】図５において、単位画素３１は、フォトダ
イオード３２、増幅用トランジスタ３３、垂直選択用ト
ランジスタ３４およびリセット用トランジスタ３５によ
って構成されている。これら画素トランジスタ３３〜３
５として、本例では、ＮｃｈＭＯＳトランジスタが用い
られている。この単位画素３１がＸ方向およびＹ方向に
配列されて画素部を構成している。なお、ここでは、図
面の簡略化のために、ｍ行ｎ列の画素のみを示してい
る。
イオード３２、増幅用トランジスタ３３、垂直選択用ト
ランジスタ３４およびリセット用トランジスタ３５によ
って構成されている。これら画素トランジスタ３３〜３
５として、本例では、ＮｃｈＭＯＳトランジスタが用い
られている。この単位画素３１がＸ方向およびＹ方向に
配列されて画素部を構成している。なお、ここでは、図
面の簡略化のために、ｍ行ｎ列の画素のみを示してい
る。
【００４０】この単位画素３１において、垂直選択用ト
ランジスタ３４のゲート電極には垂直走査回路３６から
垂直選択線３７を通して垂直走査パルスφＶｍが与えら
れ、リセット用トランジスタ３５のゲート電極には垂直
走査回路３６から垂直リセット線３８を通して垂直リセ
ットパルスφＶR ｍが与えられる。また、フォトダイオ
ード３２で光電変換された信号電荷は増幅用トランジス
タ３３で信号電流に変換され、垂直選択用トランジスタ
３４を通して垂直信号線３９に出力される。
ランジスタ３４のゲート電極には垂直走査回路３６から
垂直選択線３７を通して垂直走査パルスφＶｍが与えら
れ、リセット用トランジスタ３５のゲート電極には垂直
走査回路３６から垂直リセット線３８を通して垂直リセ
ットパルスφＶR ｍが与えられる。また、フォトダイオ
ード３２で光電変換された信号電荷は増幅用トランジス
タ３３で信号電流に変換され、垂直選択用トランジスタ
３４を通して垂直信号線３９に出力される。
【００４１】垂直信号線３９と水平信号線４０との間に
は、水平選択用トランジスタ４１が接続されている。こ
の水平選択用トランジスタ４１のゲート電極には、水平
走査回路４２から水平走査パルスφＨｎが与えられる。
これにより、画素３１から垂直信号線３９に出力された
信号電流は、水平選択用トランジスタ４１を通して水平
信号線４０に流れる。
は、水平選択用トランジスタ４１が接続されている。こ
の水平選択用トランジスタ４１のゲート電極には、水平
走査回路４２から水平走査パルスφＨｎが与えられる。
これにより、画素３１から垂直信号線３９に出力された
信号電流は、水平選択用トランジスタ４１を通して水平
信号線４０に流れる。
【００４２】水平信号線４０の一方の端部には、電流電
圧変換回路４３が設けられている。この電流電圧変換回
路４３は、差動アンプ４４と帰還抵抗４５とから構成さ
れ、水平信号線４０を通して入力される画素信号電流を
信号電圧に変換し、出力電圧Ｖｏｕｔとして出力端子４
６を通して外部へ出力する。
圧変換回路４３が設けられている。この電流電圧変換回
路４３は、差動アンプ４４と帰還抵抗４５とから構成さ
れ、水平信号線４０を通して入力される画素信号電流を
信号電圧に変換し、出力電圧Ｖｏｕｔとして出力端子４
６を通して外部へ出力する。
【００４３】差動アンプ４４は、図６からも明らかなよ
うに、ソースが共通に接続されたＰｃｈＭＯＳトランジ
スタからなる差動対トランジスタＱ２１，Ｑ２２と、そ
のソース共通接続点と電源ＶＤＤの間に接続されたＰｃ
ｈＭＯＳトランジスタからなる電流源トランジスタＱ２
３と、差動対トランジスタＱ２１，Ｑ２２の各ドレイン
とグランドの間に接続されてカレントミラー回路を構成
するＮｃｈＭＯＳトランジスタからなるＱ２４，Ｑ２５
とから構成されている。
うに、ソースが共通に接続されたＰｃｈＭＯＳトランジ
スタからなる差動対トランジスタＱ２１，Ｑ２２と、そ
のソース共通接続点と電源ＶＤＤの間に接続されたＰｃ
ｈＭＯＳトランジスタからなる電流源トランジスタＱ２
３と、差動対トランジスタＱ２１，Ｑ２２の各ドレイン
とグランドの間に接続されてカレントミラー回路を構成
するＮｃｈＭＯＳトランジスタからなるＱ２４，Ｑ２５
とから構成されている。
【００４４】上記構成の差動アンプ４４において、一方
の差動対トランジスタＱ２１のゲートが水平信号線４０
に接続され、他方の差動対トランジスタＱ２２のゲート
にバイアス電圧ＶBiasが印加され、差動対トランジスタ
Ｑ２１のドレインから出力電圧Ｖｏｕｔが導出されるよ
うになっている。電流源トランジスタＱ２３のゲートに
は、ゲートバイアス電圧ＶＧが印加されている。また、
帰還抵抗４５は、差動対トランジスタＱ２１のゲート
（差動アンプ４４の非反転入力端）とそのドレイン（差
動アンプ４４の出力端）との間に接続されている。
の差動対トランジスタＱ２１のゲートが水平信号線４０
に接続され、他方の差動対トランジスタＱ２２のゲート
にバイアス電圧ＶBiasが印加され、差動対トランジスタ
Ｑ２１のドレインから出力電圧Ｖｏｕｔが導出されるよ
うになっている。電流源トランジスタＱ２３のゲートに
は、ゲートバイアス電圧ＶＧが印加されている。また、
帰還抵抗４５は、差動対トランジスタＱ２１のゲート
（差動アンプ４４の非反転入力端）とそのドレイン（差
動アンプ４４の出力端）との間に接続されている。
【００４５】上記構成の第２実施形態に係るＣＭＯＳ型
撮像素子において、その特徴とするところは、画素３１
の増幅用トランジスタ３３としてＮｃｈＭＯＳトランジ
スタを用いているのに対して、電流電圧変換回路４３の
差動アンプ４４において、差動対トランジスタＱ２１，
Ｑ２２として、ＮｃｈＭＯＳトランジスタではなく、Ｐ
ｃｈＭＯＳトランジスタを用いている点にある。
撮像素子において、その特徴とするところは、画素３１
の増幅用トランジスタ３３としてＮｃｈＭＯＳトランジ
スタを用いているのに対して、電流電圧変換回路４３の
差動アンプ４４において、差動対トランジスタＱ２１，
Ｑ２２として、ＮｃｈＭＯＳトランジスタではなく、Ｐ
ｃｈＭＯＳトランジスタを用いている点にある。
【００４６】画素３１の増幅用トランジスタ３３にＮｃ
ｈＭＯＳトランジスタが使われている場合は、信号線
（垂直信号線３９および水平信号線４０）の電位を下げ
れば、増幅用トランジスタ３３に大きな電圧がかかるよ
うになる。この場合は、差動対トランジスタＱ２１，Ｑ
２２としてＮｃｈＭＯＳトランジスタを用いた差動アン
プ（図２を参照）の入出力特性（図４の入出力特性）に
比べて、図７の入出力特性図に示すように、出力電圧レ
ンジＲｏｕｔが低い電圧に位置している差動アンプ、即
ち差動対トランジスタＱ２１，Ｑ２２としてＰｃｈＭＯ
Ｓトランジスタを用いた回路構成のものが適切である。
ｈＭＯＳトランジスタが使われている場合は、信号線
（垂直信号線３９および水平信号線４０）の電位を下げ
れば、増幅用トランジスタ３３に大きな電圧がかかるよ
うになる。この場合は、差動対トランジスタＱ２１，Ｑ
２２としてＮｃｈＭＯＳトランジスタを用いた差動アン
プ（図２を参照）の入出力特性（図４の入出力特性）に
比べて、図７の入出力特性図に示すように、出力電圧レ
ンジＲｏｕｔが低い電圧に位置している差動アンプ、即
ち差動対トランジスタＱ２１，Ｑ２２としてＰｃｈＭＯ
Ｓトランジスタを用いた回路構成のものが適切である。
【００４７】信号線（垂直信号線３９および水平信号線
４０）の電位を下げ、画素３１の増幅用トランジスタ３
３に大きな電圧をかけるために、本実施形態に係るＣＭ
ＯＳ型撮像素子では、電流電圧変換回路４３のバイアス
電圧ＶBiasを低くする必要がある。バイアス電圧ＶBias
を低くすると、図６の差動アンプ４４における入出力特
性曲線（図７を参照）が、ＩＮ＋＝１／２＊ＶＤＤから
ＩＮ＋＝１／４＊ＶＤＤの方向に変化する。
４０）の電位を下げ、画素３１の増幅用トランジスタ３
３に大きな電圧をかけるために、本実施形態に係るＣＭ
ＯＳ型撮像素子では、電流電圧変換回路４３のバイアス
電圧ＶBiasを低くする必要がある。バイアス電圧ＶBias
を低くすると、図６の差動アンプ４４における入出力特
性曲線（図７を参照）が、ＩＮ＋＝１／２＊ＶＤＤから
ＩＮ＋＝１／４＊ＶＤＤの方向に変化する。
【００４８】このＩＮ＋＝１／４＊ＶＤＤの条件の入出
力特性について、信号電流が太い実線が画素信号電流ゼ
ロから飽和までの入出力特性（Ｒｏｕｔ）は良い直線性
を示し、電流電圧変換回路４３の出力電圧レンジ（Ｒｏ
ｕｔ）も確保できるようになる。
力特性について、信号電流が太い実線が画素信号電流ゼ
ロから飽和までの入出力特性（Ｒｏｕｔ）は良い直線性
を示し、電流電圧変換回路４３の出力電圧レンジ（Ｒｏ
ｕｔ）も確保できるようになる。
【００４９】すなわち、画素トランジスタ３５〜３５と
してＮｃｈＭＯＳトランジスタを用いた構成の電流出力
方式のＣＭＯＳ型撮像素子において、差動アンプ４４を
ＰｃｈＭＯＳトランジスタの差動対トランジスタＱ２
１，Ｑ２２を用いて構成することにより、電流電圧変換
回路４３の入力動作点をグランドレベルに近づけること
ができるため、信号線３９，４０の各電位を下げること
ができる。その結果、画素３１の増幅用トランジスタ３
３に大きな電圧をかけることと、電流電圧変換回路４３
のリニアリティーの良好な範囲を使うことの双方を同時
に満足できることになる。
してＮｃｈＭＯＳトランジスタを用いた構成の電流出力
方式のＣＭＯＳ型撮像素子において、差動アンプ４４を
ＰｃｈＭＯＳトランジスタの差動対トランジスタＱ２
１，Ｑ２２を用いて構成することにより、電流電圧変換
回路４３の入力動作点をグランドレベルに近づけること
ができるため、信号線３９，４０の各電位を下げること
ができる。その結果、画素３１の増幅用トランジスタ３
３に大きな電圧をかけることと、電流電圧変換回路４３
のリニアリティーの良好な範囲を使うことの双方を同時
に満足できることになる。
【００５０】なお、本実施形態では、画素トランジスタ
３５〜３５としてＮｃｈＭＯＳトランジスタを用いたＣ
ＭＯＳ型撮像素子に適用した場合を例にとって説明した
が、ＰｃｈＭＯＳトランジスタを用いたＣＭＯＳ型撮像
素子にも同様にて適用可能である。この場合には、差動
対トランジスタＱ２１，Ｑ２２としてＮｃｈＭＯＳトラ
ンジスタを用いるようにすれば良く、これにより、電流
電圧変換回路４３の入力動作点を電源（ＶＤＤ）レベル
に近づけることができ、結果として、画素の増幅用トラ
ンジスタに大きな電圧をかけることができることにな
る。
３５〜３５としてＮｃｈＭＯＳトランジスタを用いたＣ
ＭＯＳ型撮像素子に適用した場合を例にとって説明した
が、ＰｃｈＭＯＳトランジスタを用いたＣＭＯＳ型撮像
素子にも同様にて適用可能である。この場合には、差動
対トランジスタＱ２１，Ｑ２２としてＮｃｈＭＯＳトラ
ンジスタを用いるようにすれば良く、これにより、電流
電圧変換回路４３の入力動作点を電源（ＶＤＤ）レベル
に近づけることができ、結果として、画素の増幅用トラ
ンジスタに大きな電圧をかけることができることにな
る。
【００５１】また、上記各実施形態においては、ＣＭＯ
Ｓ型撮像素子に適用した場合について説明したが、これ
に限られるものではなく、増幅型撮像素子などの他の電
流出力方式のＸ−Ｙアドレス型の固体撮像素子全般に適
用可能である。
Ｓ型撮像素子に適用した場合について説明したが、これ
に限られるものではなく、増幅型撮像素子などの他の電
流出力方式のＸ−Ｙアドレス型の固体撮像素子全般に適
用可能である。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
各画素からの画素信号を電流として出力する構成の固体
撮像素子において、信号電流を信号電圧に変換する電流
電圧変換手段の入力動作点を接地レベルまたは電源レベ
ルに近づけるようにしたことにより、画素の増幅用トラ
ンジスタにより高い電圧をかけることができるため、電
流電圧変換手段のリニアリティーを維持したまま、画素
の増幅率（感度）を向上することができる。
各画素からの画素信号を電流として出力する構成の固体
撮像素子において、信号電流を信号電圧に変換する電流
電圧変換手段の入力動作点を接地レベルまたは電源レベ
ルに近づけるようにしたことにより、画素の増幅用トラ
ンジスタにより高い電圧をかけることができるため、電
流電圧変換手段のリニアリティーを維持したまま、画素
の増幅率（感度）を向上することができる。
【図１】本発明の第１実施形態に係る電流出力方式のＣ
ＭＯＳ型撮像素子を示す構成図である。
ＭＯＳ型撮像素子を示す構成図である。
【図２】第１実施形態に係るＣＭＯＳ型撮像素子の電流
電圧変換回路を構成する差動アンプの構成の一例を示す
回路図である。
電圧変換回路を構成する差動アンプの構成の一例を示す
回路図である。
【図３】第１実施形態に係るＣＭＯＳ型撮像素子の動作
説明のためのタイミングチャートである。
説明のためのタイミングチャートである。
【図４】第１実施形態に係るＣＭＯＳ型撮像素子の電流
電圧変換回路を構成する差動アンプの入出力特性図であ
る。
電圧変換回路を構成する差動アンプの入出力特性図であ
る。
【図５】本発明の第２実施形態に係る電流出力方式のＣ
ＭＯＳ型撮像素子を示す構成図である。
ＭＯＳ型撮像素子を示す構成図である。
【図６】第２実施形態に係るＣＭＯＳ型撮像素子の電流
電圧変換回路を構成する差動アンプの構成の一例を示す
回路図である。
電圧変換回路を構成する差動アンプの構成の一例を示す
回路図である。
【図７】第２実施形態に係るＣＭＯＳ型撮像素子の電流
電圧変換回路を構成する差動アンプの入出力特性図であ
る。
電圧変換回路を構成する差動アンプの入出力特性図であ
る。
【図８】ＣＭＯＳ型増幅素子の従来例を示す構成図であ
る。
る。
１１，３１…単位画素、１２，３２…フォトダイオー
ド、１３，３３…増幅用トランジスタ、１４，３４…垂
直選択用トランジスタ、１５，３５…リセット用トラン
ジスタ、１６，３６…垂直走査回路、１９，３９…垂直
信号線、２０，４０…水平信号線、２１，４１…水平選
択用トランジスタ、２２，４２…水平走査回路、２３…
カレントミラー、２４，４３…電流電圧変換回路、２
７，４４…差動アンプ、２８，４５…帰還抵抗
ド、１３，３３…増幅用トランジスタ、１４，３４…垂
直選択用トランジスタ、１５，３５…リセット用トラン
ジスタ、１６，３６…垂直走査回路、１９，３９…垂直
信号線、２０，４０…水平信号線、２１，４１…水平選
択用トランジスタ、２２，４２…水平走査回路、２３…
カレントミラー、２４，４３…電流電圧変換回路、２
７，４４…差動アンプ、２８，４５…帰還抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 亮司 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 塩野 浩一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 4M118 AA01 AA10 AB01 BA14 DD09 DD10 DD12 FA06 5C024 AA01 CA12 FA01 GA01 GA31
Claims (5)
- 【請求項１】 画素が行列状に配置され、各画素の画素
信号を電流として信号線に出力する画素部と、 前記画素部の各画素から前記信号線に出力された信号電
流を信号電圧に変換して出力する電流電圧変換手段と、 前記電流電圧変換手段の入力動作点を接地レベルまたは
電源レベルに近づける動作点設定手段とを備えたことを
特徴とする固体撮像素子。 - 【請求項２】 前記動作点設定手段は、前記信号線と前
記電流電圧変換手段の入力との間に設けられたカレント
ミラー回路からなることを特徴とする請求項１記載の固
体撮像素子。 - 【請求項３】 前記カレントミラー回路を構成するトラ
ンジスタとして、前記画素部の各画素内の増幅用トラン
ジスタと同極性のＭＯＳを用いたことを特徴とする請求
項２記載の固体撮像素子。 - 【請求項４】 画素が行列状に配置され、各画素の画素
信号を電流として信号線に出力する画素部と、 差動アンプを用いて構成され、前記画素部の各画素から
前記信号線に出力された信号電流を信号電圧に変換して
出力する電流電圧変換手段とを備え、 前記差動アンプに使用する差動対トランジスタとして、
前記画素部の各画素内の増幅用トランジスタと逆極性の
ＭＯＳを用いたことを特徴とする固体撮像素子。 - 【請求項５】 画素が行列状に配置され、各画素の画素
信号を電流として信号線に出力し、この信号線に出力さ
れた信号電流を信号電圧に変換して出力する構成の固体
撮像素子において、 信号電流を信号電圧に変換する電流電圧変換手段の入力
動作点を接地レベルまたは電源レベルに近づけ、 この電流電圧変換手段にて信号電流を信号電圧に変換す
ることによって画素信号を導出することを特徴とする画
素信号処理方法。
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- 2000-04-11 US US09/546,168 patent/US6339215B1/en not_active Expired - Lifetime
- 2000-04-12 KR KR1020000019261A patent/KR100687092B1/ko not_active IP Right Cessation
- 2000-04-14 EP EP00401049A patent/EP1045577B1/en not_active Expired - Lifetime
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