JP2007150720A - 固体撮像装置 - Google Patents

Abstract

【課題】固体撮像装置において、画素の増幅トランジスタの出力に１／ｆノイズが含まれないようにして高いＳ／Ｎの画像を得る。また、画素出力信号の基準レベルと信号レベルの差分を取り出し、リセットノイズを低減した高いＳ／Ｎの画像を得る。
【解決手段】フォトダイオード１１と、フォトダイオードで光電変換されて得られた信号電荷を検出部１２に読み出す読み出しトランジスタ１３と、検出部の電位を設定するリセットトランジスタ１４と、検出部に読み出された信号を増幅して出力するバイポーラ型の増幅トランジスタ１５とを有する画素を、半導体基板上にアレイ状に配置した固体撮像装置であって、リセットトランジスタの一端側に供給するリセット電位を所定のタイミングで第１のリセット電位から第２のリセット電位に切り換えるリセット電位発生回路２２を有する。
【選択図】図１

Description

本発明は、固体撮像装置に係り、特に画像データのリセットノイズを低減化する回路に関するもので、例えば携帯機器用のイメージセンサに使用される。

従来、増幅回路を有する画素がアレイ状に配置されたイメージセンサにおいて、画素は、半導体基板上に、少なくともフォトダイオードと、フォトダイオードで光電変換されて得られた信号電荷を検出部に読み出す読み出しトランジスタと、検出部の電位を設定するリセットトランジスタと、検出部に読み出された信号を増幅して出力する増幅トランジスタを有する。

増幅トランジスタにＭＯＳトランジスタを用いたイメージセンサは、ＭＯＳトランジスタのゲート電極下でＳｉとＳｉＯ₂ 膜との界面に電荷のトラップ準位が存在するので、１／ｆノイズが発生する。この１／ｆノイズは、増幅出力の基準レベルと信号レベルに混入し、画素部の出力信号のＳ／Ｎ（信号対雑音比）を低下させるという問題がある。

特許文献１には、増幅トランジスタとしてバイポーラトランジスタを用いてエミッタフォロア接続したイメージセンサが開示されている。このイメージセンサでは１／ｆノイズは発生しない。増幅トランジスタのベース（検出部）と、固定されたリセット電位のノードとの間にはリセットトランジスタが接続されており、さらにベースと接地ノードとの間には動作点設定用の容量が接続されている。

しかし、増幅トランジスタの選択、非選択方法が明記されていないため、必要な画素のみを有効に選択できないという問題がある。
特開平５−３３６３１４号公報

本発明は前記した従来の問題点を解決すべくなされたもので、画素の増幅トランジスタの出力に１／ｆノイズが含まれないようにして高いＳ／Ｎの画像を得ることができ、また、画素出力信号の基準レベルと信号レベルの差分を取り出し得るようにし、リセットノイズを低減した高いＳ／Ｎの画像を得ることができる固体撮像装置を提供することを目的とする。

本発明の固体撮像装置は、フォトダイオードと、前記フォトダイオードで光電変換されて得られた信号電荷を検出部に読み出す読み出しトランジスタと、前記検出部の電位を設定するリセットトランジスタと、前記検出部に読み出された信号を増幅して出力するバイポーラ型の増幅トランジスタとを有する画素を、半導体基板上にアレイ状に配置した固体撮像装置であって、前記リセットトランジスタの一端側に供給するリセット電位を所定のタイミングで第１のリセット電位から第２のリセット電位に切り換えるリセット電位発生回路を具備する。

本発明の固体撮像装置によれば、増幅出力にＭＯＳ型トランジスタに特有の１／ｆノイズが含まれないようにして画素出力信号の高Ｓ／Ｎ化を図ることができ、また、画素出力信号の基準レベルと信号レベルの差分を取り出し得るようにし、リセットノイズを低減した高いＳ／Ｎの画像を得ることができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

図１は、本発明の固体撮像装置の実施形態を示す回路図である。

図１において、複数の画素１０は、半導体基板上にｍ行×ｎ列の二次元状に配置されて画素アレイを構成している。各画素１０は、フォトダイオード１１と、フォトダイオード１１で光電変換されて得られた信号電荷を検出部１２に読み出す読み出しトランジスタ１３と、検出部１２の電位を設定するリセットトランジスタ１４と、検出部１２に読み出された信号を増幅して出力するバイポーラ型の増幅トランジスタ１５とを有する。なお、本例では増幅トランジスタ１５としてＰＮＰトランジスタが用いられている。

各画素１０のリセットトランジスタ１４のゲートは、画素アレイ内で水平方向に延長された複数行のリセットゲート線１６−１〜１６−ｍのうち対応する行のリセットゲート線に共通に接続されている。同様に、各画素１０の読み出しトランジスタ１３のゲートは、画素アレイ内で水平方向に延長された複数行の読み出しゲート線１７−１〜１７−ｍのうち対応する行の読み出しゲート線に共通に接続されている。リセットゲート線１６−１〜１６−ｍおよび読み出しゲート線１７−１〜１７−ｍからなる各水平線は、垂直シフトレジスタ１８により予め決められた垂直方向に順次に走査されて選択される。そして、選択された水平線には、タイミングジェネレータ（ＴＧ）１９によって発生されたリセットゲートパルス、読み出しゲートパルスがセレクタ回路２０を介して入力される。各画素１０のリセットトランジスタ１４のソースまたはドレインであるリセット電位供給ノードは、複数行のリセット電位供給線２１−１〜２１−ｍのうち対応する行のリセット電位供給線に共通に接続されている。複数行のリセット電位供給線２１−１〜２１−ｍには、リセット電位発生回路２２で発生されるリセットドレイン電圧（リセット電圧）が入力される。

また、各画素１０の増幅トランジスタ１５のエミッタである信号出力ノードは、画素アレイ内で垂直方向に延長された複数列の垂直信号線２３−１〜２３−ｎのうち対応する列の垂直信号線に共通に接続されている。垂直信号線２３−１〜２３−ｎの各一端には、画素１０内の増幅トランジスタ１５と対をなして出力回路を構成する例えばＰＭＯＳ型の負荷トランジスタ２４−１〜２４−ｎが対応して配置されている。各負荷トランジスタ２４−１〜２４−ｎのゲートは、共通配線によりバイアス電圧ノード２５に接続されている。同様に、各負荷トランジスタ２４−１〜２４−ｎのソースは、共通配線によりソース電圧供給ノード２６に接続されている。

各垂直信号線２３−１〜２３−ｎの各他端には、コラム型のアナログ／デジタル変換回路（コラムＡＤＣ）２７−１〜２７−ｎが対応して接続されている。さらに、アナログ／デジタル変換回路２７−１〜２７−ｎにはラッチ回路２８−１〜２８−ｎが接続されている。アナログ／デジタル変換回路２７−１〜２７−ｎは、選択されている行の各画素１０の出力信号を垂直信号線２３−１〜２３−ｎを介して取り込み、例えば１０ビットのデジタルデータ値に変換する。ラッチ回路２８−１〜２８−ｎは、水平レジスタ（水平シフトレジスタ）２９により予め決められた水平方向に順次走査されて選択され、それぞれ１０ビットのデータを出力回路３０へ転送する。出力回路３０は、予め定めたタイミングにより１０ビットのデータを出力し、次段回路に供給する。

図２は、図１中の各画素１０の断面構造の一例を示している。Ｐ型基板４０の表層部には、フォトダイオード１１を構成するＮ型領域４１およびフォトダイオード相互を分離するＰ＋型領域４２が形成されている。また、Ｐ型基板４０の表層部には、増幅トランジスタ１５のベース領域（検出部１２に相当）を構成するＮ＋型領域４３が形成されている。また、Ｎ＋型領域４３の表層部の内部には、増幅トランジスタ１５のエミッタ領域を構成するＰ＋型領域４４が形成されている。このＰ＋型領域４４は、図１中の複数の垂直信号線２３−１〜２３−ｎのいずれかに接続されている。Ｐ型基板４０は、増幅トランジスタ１５のコレクタ領域およびフォトダイオード１１のアノード領域を兼ねており、本例では接地電位が与えられている。さらに、Ｐ型基板４０の表層部には、リセットトランジスタ１４のソースまたはドレインであるＮ＋型領域４５が形成されている。このＮ＋型領域４５は、図１中のリセット電位供給線２１−１〜２１−ｍのいずれかに接続されている。

なお、読み出しトランジスタ１３は、Ｐ型基板４０の表層部でフォトダイオード１１を構成するＮ型領域４１とＮ＋型領域４３との間をチャネル領域とするＭＯＳ型トランジスタにより構成されており、このチャネル領域上にゲート絶縁膜を介してゲート電極４６が形成されている。このゲート電極４６は、図１中の読み出しゲート線１７−１〜１７−ｍのいずれかに接続されている。

リセットトランジスタ１４は、Ｐ型基板４０の表層部でＮ＋型領域４３とＮ＋型領域４５との間をチャネル領域とするＭＯＳ型トランジスタにより構成されており、このチャネル領域上にゲート絶縁膜を介してゲート電極４７が形成されている。このゲート電極４７は、図１中のリセットゲート線１６−１〜１６−ｍのいずれかに接続されている。

ここで、まず、図１に示した各画素１０の基本動作を説明しておく。アノードが接地電位に接続されたフォトダイオード１１に入射した光は、光電変換され、信号電荷として蓄積される。この場合、画素１０が選択されない期間は、リセット電位供給線２１は第１のレベル（Ｈｉレベル）、リセットトランジスタ１４はオン状態にされており、検出部１２の電位はリセットレベルに安定に保持されている。また、増幅トランジスタ１５はオフ状態にされている。

次に、検出部１２に信号電荷が読み出される前（画素１０が選択される前）に、リセットトランジスタ１４がオンしている状態の時にリセット電位供給線２１が第２のレベル（Ｌｏｗレベル）にされ、検出部１２は基準レベル（増幅トランジスタ１５のベース動作点）に設定される。この後、リセットゲート線１６がＬｏｗレベルにされてリセットトランジスタ１４がオフ状態にされ、検出部１２が電位的にフローティング状態になる。そして、選択された画素１０の読み出しゲート線１７がＨｉレベルにされて読み出しトランジスタ１３がオン状態にされることによって、フォトダイオード１１の信号電荷が検出部１２に読み出される。これにより、増幅トランジスタ１５は検出部１２の電位変化を増幅し、選択された画素１０の信号を垂直信号線２３に出力する。

図３は、図１の固体撮像装置における画素を駆動する信号のタイミングの一例を示している。ここでは、一例として同期パルスにより規定される垂直走査期間内の（ｋ−１）ラインとｋラインの水平期間に着目した動作を示しており、各水平期間は水平有効期間と水平ＢＬＫ（ブランキング）期間とを含む。

以下、図３を参照しながら図１の固体撮像装置において（ｋ−１）ラインの画素から信号を読み出す際の動作例を説明する。まず、（ｋ−１）ラインの水平有効期間では、（ｋ−１）ラインのリセットゲート線１６−ｋの信号ＲＥＳＥＴをＨｉレベルに設定し、（ｋ−１）ラインの画素のリセットトランジスタ１４をオン状態にする。この時、（ｋ−１）ラインのリセット電位供給線２１−ｋからリセットトランジスタ１４を介して検出部１２に対しバイアス電位Ｖａを印加し続けることによって増幅トランジスタ１５をオフ状態、つまり画素の非選択状態にしておく。

次に、ｋラインの水平ＢＬＫ期間の前縁でリセット電位供給線２１−ｋの電位をＬｏｗレベルに対応したＶｂに変化させ、（ｋ−１）ラインのリセット電位供給線２１−ｋからリセットトランジスタ１４を介して検出部１２にバイアス電位Ｖｂを印加する。この際、検出部１２の電位がＶｂに変化した時に、増幅トランジスタ１５のエミッタに接続されている垂直信号線２３の電位（Ｖ−Ｓｉｇ）がＶｃのレベルまで変化する。次に、（ｋ−１）ラインのリセットゲート線１６−ｋをＬｏｗレベルに設定すると、リセットトランジスタ１４がオフ状態になり、増幅トランジスタ１５がオン状態、つまり画素の選択状態になり、増幅トランジスタ１５のベース、エミッタ間の容量結合によるカップリングによって、垂直信号線２３の電位（Ｖ−Ｓｉｇ）がＶｄのレベルまで変化する。このＶｄレベルは、アナログ／デジタル変換回路２７−１〜２７−ｎに基準レベルとして取り込まれる。

上記した（ｋ−１）ラインの画素の選択状態は、ｋラインの水平ＢＬＫ期間内にわたって保たれ、ｋラインの水平ＢＬＫ期間内で（ｋ−１）ラインの読み出しゲート線１７−ｋにＨｉレベルのパルスが印加されると、（ｋ−１）ラインの全ての画素の読み出しトランジスタ１３がオン状態になり、各フォトダイオード１１の信号電荷が検出部１２にそれぞれ読み出され、この信号電荷量に比例して検出部１２の電位が変化する。これにより、増幅トランジスタ１５の出力が変化し、垂直信号線２３の電位が検出部１２の電位に応じた電位Ｖｅに変化する。そして、各垂直信号線２３の電位Ｖｅがアナログ／デジタル変換回路２７−１〜２７−ｎに取り込まれ、このレベルと先の基準レベルＶｄとの差分量が信号分としてＡＤ変換される。

アナログ／デジタル変換回路２７−１〜２７−ｎから出力された１０ビットのデータは、垂直線毎に配置されたラッチ回路２７−１〜２８−ｎに取り込まれる。各ラッチ回路２８−１〜２８−ｎは、水平レジスタ２９により予め決められた方向に順次走査されて選択され、それぞれ１０ビットのデータが出力回路３０に転送される。そして、出力回路３０から、予め定めたタイミングにより次段回路に供給される。

上記実施形態の固体撮像装置によれば、増幅トランジスタ１５は、ＭＯＳ型トランジスタではなく、バイポーラ型のトランジスタで構成されているので、ＭＯＳ型トランジスタ特有の１／ｆノイズが発生せず、画素出力信号の高Ｓ／Ｎ化を図ることができる。また、リセット電位をパルス状に変化させるのは、全ての水平線ではなく、選択した水平線のみとしているので、リセット電位発生用の電源の消費電力の低減を図ることができる。

また、画素１０内のバイポーラ型の増幅トランジスタ１５のベースに、ＭＯＳ型の読み出しトランジスタ１３とリセットトランジスタ１４の各一端を接続した構成により、増幅トランジスタ１５の出力側、つまり垂直信号線２３で、画素出力信号の基準レベルと信号レベルの差分をとることができるので、画素出力信号の高Ｓ／Ｎ化を図ることができる。

さらに、リセットトランジスタ１４を介して増幅トランジスタ１５のベース電位を設定し、画素の選択、非選択を制御しているので、選択画素と非選択画素の信号が同時に同一の垂直信号線に出力されることを防ぐことができる。特に、図２に示したように、Ｐ型基板４０をコレクタ領域とするサブＰＮＰトランジスタの場合は、画素内にアドレストランジスタを設けることによって選択、非選択を決定することが不可能であるので、画素の構成および動作上、非常に大きな効果がある。

なお、半導体基板および各半導体領域の導電型を図示とは逆にしても、前記実施形態と同様の効果が得られる。

本発明の固体撮像装置の第１の実施形態を示す回路図。 図１中の画素の断面図。 図１の固体撮像装置における画素を駆動する信号のタイミングの一例を示すタイミングチャート。

符号の説明

１０…画素、１１…フォトダイオード、１２…検出部、１３…読み出しトランジスタ、１４…リセットトランジスタ、１５…バイポーラ型の増幅トランジスタ、１６−１〜１６−ｍ…リセットゲート線、１７−１〜１７−ｍ…読み出しゲート線、１８…垂直シフトレジスタ、１９…タイミングジェネレータ、２０…セレクタ回路、２１−１〜２１−ｍ…リセット電位供給線、２２…リセット電位発生回路、２３−１〜２３−ｎ…垂直信号線、２４−１〜２４−ｎ…負荷トランジスタ、２５…バイアス電圧ノード、２６…ソース電圧供給ノード、２７−１〜２７−ｎ…アナログ／デジタル変換回路、２８−１〜２８−ｎ…ラッチ回路、２９…水平レジスタ、３０…出力回路。

Claims (5)

1. フォトダイオードと、前記フォトダイオードで光電変換されて得られた信号電荷を検出部に読み出す読み出しトランジスタと、前記検出部の電位を設定するリセットトランジスタと、前記検出部に読み出された信号を増幅して出力するバイポーラ型の増幅トランジスタとを有する画素を、半導体基板上にアレイ状に配置した固体撮像装置であって、
   前記リセットトランジスタの一端側に供給するリセット電位を所定のタイミングで第１のリセット電位から第２のリセット電位に切り換えるリセット電位発生回路を具備することを特徴とする固体撮像装置。
2. 前記増幅トランジスタは、非選択期間には前記リセットトランジスタを介して第１のバイアス電位がベースに与えられてオフ状態にされ、選択期間には前記リセットトランジスタを介して第２のバイアス電位がベースに与えられてオン状態にされることを特徴とする請求項１記載の固体撮像装置。
3. 前記非選択期間は撮像走査の水平有効期間を含み、前記選択期間は前記撮像走査の水平ブランキング期間の一部であることを特徴とする請求項２記載の固体撮像装置。
4. 前記リセットトランジスタは、前記リセット電位が第２のリセット電位に切り換えられた後、オフ状態に制御されることを特徴とする請求項３記載の固体撮像装置。
5. 前記読み出しトランジスタおよびリセットトランジスタは、それぞれＭＯＳ型のトランジスタで構成されることを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。

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