JP5924922B2

JP5924922B2 - 光電変換装置

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Description

本発明は光電変換装置に関する。

近年、光電変換部からの電流信号を出力する画素を備えた光電変換装置が提案されている。
特許文献１の図１には、複数の画素を備えるイメージセンサが開示されている。特許文献１のイメージセンサのそれぞれの画素は、フォトダイオードと差動出力部とを有する。差動出力部は、２つの保持部に保持された電圧の差分電圧を差分電流に変換し、そして、変換電流を信号ラインに出力する。

特開２００１−１５７１１４号公報

特許文献１に開示された光電変換装置では、異なる導電型のトランジスタを含む差動増幅回路が、画素ごとに繰り返し配されている。異なる導電型のトランジスタとは、具体的には、電流ミラー回路を構成するＰチャネル型のＭＯＳトランジスタと、電圧信号変換ＭＯＳＦＥＴや読み出しスイッチとして用いられているＮチャネル型のＭＯＳトランジスタである。
しかしながら、異なる導電型のトランジスタが画素ごとに繰り返し配されることによって、画素に占める光電変換部の面積の割合が小さくなる。そのため、従来技術の光電変換装置では、感度あるいは飽和電荷量が低下するという課題が生じている。

本発明に係る光電変換装置は、複数の光電変換部と、共通の出力線と、前記複数の光電変換部で発生した電荷の量に応じた電流信号を前記共通の出力線に出力するための読み出し回路と、を有し、前記読み出し回路は複数のトランジスタで構成され、前記複数のトランジスタには、複数の第１入力トランジスタ及び前記第１入力トランジスタと差動対を構成する複数の第２入力トランジスタが含まれ、前記複数のトランジスタのうち、前記複数の光電変換部に対応して繰り返し配されたトランジスタについては、いずれも同一の導電型であることを特徴とする。

本発明によれば、光電変換部の感度または飽和電荷量を向上させることが可能となる。

本発明に係る光電変換装置の実施例１の回路を示す図。画素回路の例を示す図。画素回路の例を示す図。画素回路の例を示す図。画素の平面構造の例を示す概略図。画素の断面構造の例を示す概略図。画素の断面構造の例を示す概略図。本発明に係る光電変換装置の動作例を示すタイミングチャート図。本発明に係る光電変換装置の動作例を示すタイミングチャート図。本発明に係る光電変換装置の実施例２の回路を示す図。本発明に係る光電変換装置の実施例３の回路を示す図。画素回路の例を示す図。画素回路の例を示す図。画素回路の例を示す図。ランプ電流信号源の回路の例を示す図。比較部の回路の例を示す図。比較部の回路の例を示す図。画素の平面構造の例を示す概略図。画素の断面構造の例を示す概略図。画素の断面構造の例を示す概略図。本発明に係る光電変換装置の動作例を示すタイミングチャート図。本発明に係る光電変換装置の実施例４の回路を示す図。

本発明に係る光電変換装置は、複数の光電変換部を備える。そして、読み出し回路が、それぞれの光電変換部からの信号を、電流信号として共通の出力線に出力する。この読み出し回路は複数のトランジスタを含んで構成される。さらに読み出し回路は、それぞれの光電変換部の電荷の量に応じた電流信号を出力する差動増幅回路を含む。

本発明の特徴は、読み出し回路を構成する複数のトランジスタのうち、１つあるいは２つ以上の光電変換部ごとに繰り返し配されたトランジスタが、いずれも同じ導電型であることである。つまり、本発明に係る光電変換装置では、いわゆる画素に含まれるトランジスタがいずれも同じ導電型である。本明細書では、画素は光電変換部やトランジスタなどの繰り返し配された複数の素子において、繰り返しの単位となる素子の集合と定義される。
画素には少なくとも１つの光電変換部が含まれる。

さらにそれぞれの画素は差動増幅回路を含む。差動増幅回路は、差動対を構成する第１入力トランジスタ及び第２入力トランジスタで構成される。第１入力トランジスタのゲートには、光電変換部からの電圧信号が入力される。第２入力トランジスタのゲートには参照電圧が入力される。両者の差分に応じた大きさの電流信号が、第２入力トランジスタのドレインに出力される。第２入力トランジスタのドレインが共通の出力線に電気的に接続されることによって、光電変換部からの電流信号が共通の出力線に出力される。そして、１つあるいは２つ以上の光電変換部ごとに、上記の差動対が繰り返し配される。つまり、それぞれの画素が第１入力トランジスタ及び第２入力トランジスタを含む。そして、第１入力トランジスタ及び第２入力トランジスタは、他に画素に含まれるトランジスタと同一の導電型である。

トランジスタの導電型は、Ｎチャネル型あるいはＰチャネル型のいずれかである。例えば、Ｎ型のソース領域及びＮ型のドレイン領域を有するＭＯＳトランジスタはＮチャネル型である。

本発明による効果を説明する。本発明においては、画素が電流信号を出力する差動増幅回路を含み、かつ画素に含まれるトランジスタの導電型が同一である。そのため、画素に含まれるウェルの導電型を１つにすることができる。これによって、画素に占める光電変換部の面積の割合を大きくすることが可能である。結果として感度を向上させることが可能である。

比較例として、画素に異なる導電型のトランジスタが含まれる光電変換装置（特許文献１に開示の光電変換装置）を説明する。比較例では、画素に複数の導電型のウェルを形成する必要がある。Ｎ型のトランジスタはＰ型のウェルに、Ｐ型のトランジスタはＮ型のウェルにそれぞれ形成されるからである。導電型の異なる２つのウェルの間にはＰＮ接合が形成される。そうすると、ＰＮ接合からそれぞれのウェルに空乏層が広がる。空乏層が広がる領域にトランジスタが配されると、リークの原因となる。そのため、ＰＮ接合からある程度の距離を置いてトランジスタを配置しなければならない。このように、異なる導電型のウェルが配されると、素子を配置することができないデッドスペースが生じる。このため、画素における光電変換部の面積が圧迫され、感度あるいは飽和電荷量の低下につながる。

特に、画素が差動増幅回路を含む光電変換装置ではこの課題が顕著である。その理由は、差動増幅回路が少なくとも２つのトランジスタからなる差動対を含むからである。この結果、画素に含まれるトランジスタの数が多くなる傾向にあり、光電変換部の面積が圧迫されやすい。したがって、トランジスタの導電型を同一にすることによる感度向上、飽和電荷量向上の効果が大きい。

以下に、本発明に係る光電変換装置の実施例について説明する。なお、以下の実施例では電子を信号として扱う例を説明する。これに対して、ホールを信号として扱う例も本発明に含まれる。ホールを信号として扱う光電変換装置では、素子の導電型が反対になっている。

本実施例の回路構成を図１に示す。本実施例の光電変換装置は複数の画素、カレントミラー回路、電流電圧変換部、電圧信号保持部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、電流電圧変換部に入力される。電流電圧変換部によって電流信号が電圧信号に変換される。電圧信号保持部は変換された電圧信号を保持する。水平走査回路によって、電圧信号保持部に保持された電圧信号が出力部に読み出される。出力部は信号を外部に出力する。

本実施例の特徴部分は、画素が電流信号を出力する差動増幅回路を含み、かつ画素に含まれるトランジスタの導電型が同一であることである。

各部の詳細な構成を説明する。複数の画素１０１は３行３列の画素アレイを構成するように配されている。画素１０１の数は、複数であればいくつでもよい。たとえば、複数の画素１０１が１０００行以上、１５００列以上の画素アレイを構成してもよい。または、複数の画素１０１が一列に並び、ラインセンサを構成してもよい。

１つの画素列に含まれる複数の画素１０１の信号は、共通の回路によって処理される。以下では、１つの画素列に配された画素１０１からの信号を処理するための回路を例に説明する。他の画素列においても、説明の対象となっている画素列と同様の回路構成となっている。

画素１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。つまり、画素１０１は電流信号を出力する信号源である。画素１０１は画素からの電流信号が出力されるＯＵＴノードを有する。画素はさらに、必要に応じて、バイアス電流源からのバイアス電流が供給されるＢＩＡＳノードや、駆動信号が供給される複数のノード（ＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノード）を有する。画素の詳しい構成については後述する。

画素１０１のＢＩＡＳノードはバイアス電流源１０２に電気的に接続される。複数の画素１０１が共通のバイアス電流源１０２に接続されてもよい。例えば、本実施例では、同一の画素列に配された複数の画素１０１のＢＩＡＳノードが共通のバイアス電流源１０２に接続される。あるいは、同一の列に配された複数の画素１０１のそれぞれに対応して、１つずつバイアス電流源１０２が配されてもよい。

画素１０１のＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノードは、垂直走査回路１０３と電気的に接続される。垂直走査回路１０３は、ＰＴＸノード、ＰＲＥＳノード、及びＰＳＥＬノードに駆動信号を供給する。垂直走査回路１０３は同一の画素行に含まれる複数の画素１０１に共通の駆動信号を供給することができる。また、垂直走査回路１０３は異なる画素行に含まれる複数の画素１０１に互いに独立した駆動信号を供給することができる。垂直走査回路１０３によって、画素行ごとに画素１０１からの信号が読み出される。

画素１０１のＯＵＴノードは、第１出力線１０４に電気的に接続される。複数の画素１０１が共通の第１出力線１０４に接続されてもよい。例えば、本実施例では同一の画素列に配された複数の画素１０１のＯＵＴノードが共通の第１出力線１０４に接続される。そして、複数の画素１０１からの電流信号が第１出力線１０４に出力される。

第１出力線１０４は、カレントミラー回路に電気的に接続される。カレントミラー回路の出力ノードは第２出力線１０７に接続される。カレントミラー回路は、入力側トランジスタ１０５及び出力側トランジスタ１０６によって構成される。入力側トランジスタ１０５及び出力側トランジスタ１０６は、Ｐチャネル型のＭＯＳトランジスタである。入力側トランジスタ１０５のゲートとドレインとが短絡される。入力側トランジスタ１０５のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ１０５のソースに電源電圧ＶＤＤを供給する。出力側トランジスタ１０６のゲートは、入力側トランジスタ１０５のゲートと電気的に接続される。出力側トランジスタ１０６のソースは電源電圧供給線に接続される。電源電圧供給線は出力側トランジスタ１０６のソースに電源電圧ＶＤＤを供給する。第１出力線１０４は、入力側トランジスタ１０５のドレイン、及び当該ドレインと短絡されたゲートに電気的に接続される。出力側トランジスタ１０６のドレインは第２出力線１０７に電気的に接続される。

カレントミラー回路によって、入力側トランジスタ１０５を流れる電流が、出力側トランジスタ１０６にミラーリングされる。つまり、カレントミラー回路は、第１出力線１０４の電流信号に応じた電流信号（ミラー電流信号）を第２出力線１０７に出力する。カレントミラー回路は、第１出力線１０４の電流信号に対して増幅、あるいは減衰されたミラー電流信号を出力してもよい。入力側トランジスタ１０５と出力側トランジスタ１０６とのサイズの比によって増幅（減衰）率を決定することができる。例えば、入力側トランジスタ１０５と出力側トランジスタ１０６とが同じチャネル長を有する場合、両者のチャネル幅の比が電流の増幅（減衰）率である。

第２出力線１０７は電流電圧変換部に電気的に接続される。電流電圧変換部は、オペアンプ１０８、及び変換抵抗１０９により構成される。第２出力線１０７はオペアンプ１０８の一方の入力ノード１１０に電気的に接続される。オペアンプ１０８の他方の入力ノード１１１は基準電圧供給線に接続される。基準電圧供給線は、オペアンプ１０８の当該他方の入力ノード１１１（２つの入力ノードのうち、第２出力線１０７に接続されていない入力ノード）に基準電圧ＶＲＥＦを供給する。第２出力線１０７が接続された入力ノード１１０は、変換抵抗１０９を介してオペアンプ１０８の出力ノード１１２に電気的に接続される。つまり、変換抵抗１０９は一端が第２出力線１０７及びオペアンプ１０８の入力ノード１１０に接続され、他端がオペアンプ１０８の出力ノード１１２に接続される。

オペアンプ１０８は、その２つの入力ノードの電圧が等しくなるように動作する。入力ノード１１１には所定の参照電圧ＶＲＥＦが供給されているので、もう一方の入力ノード１１０の電圧、つまり変換抵抗１０９の一端の電圧も参照電圧ＶＲＥＦとなる。このため、オペアンプ１０８の出力ノード１１２（変換抵抗１０９の他端）の電圧は、変換抵抗１０９での電圧降下の大きさ、つまり変換抵抗１０９に流れる電流の大きさで決まる。オペアンプ１０８の入力抵抗が高いため、第２出力線１０７からの電流は、ほとんどが変換抵抗１０９に流れる。したがって、オペアンプ１０８の出力ノード１１２には、第２出力線１０７の電流信号の大きさに応じた電圧が出力される。このように、第２出力線１０７からの電流信号は、電流電圧変換部によって電圧信号に変換される。

変換抵抗１０９の抵抗値を可変にすることで、電流信号から電圧信号への変換におけるゲインを変えることができる。抵抗値を大きくすることで、ゲインを大きくできる。例えば入力される電流信号が小さい場合には、ゲインを大きくすることでノイズの影響を低減できる。一方で、抵抗値を小さくすることで、ゲインを小さくできる。入力される電流信号が大きい場合にはゲインを小さくすることで、広いダイナミックレンジを得ることができる。

電流電圧変換部においてゲインを変化させても、流れる電流値は変わらない。そのため、電力消費量は変わらない。このように、電流自体を増幅させる場合に比べて、電力消費を低減することが可能である。

電流電圧変換部の出力ノード（オペアンプ１０８の出力ノード１１２）は、電圧信号保持部に電気的に接続される。電圧信号保持部は第１スイッチ１１３、第２スイッチ１１４、ＣＴＮ容量１１５、ＣＴＳ容量１１６によって構成される。第１スイッチ１１３は、オペアンプ１０８の出力ノード１１２とＣＴＮ容量１１５の一端との間の電気的経路に配される。第１スイッチ１１３のゲートはＰＴＮノードに接続される。ＣＴＮ容量１１５の他端には基準電圧ＧＮＤが供給される。第２スイッチ１１４は、オペアンプ１０８の出力ノード１１２とＣＴＳ容量１１６の一端との間の電気的経路に配される。第１スイッチ１１４のゲートはＰＴＳノードに接続される。ＣＴＳ容量１１６の他端には基準電圧ＧＮＤが供給される。

ＰＴＮノード及びＰＴＳノードには、それぞれ第１スイッチ１１３及び第２スイッチ１１４のオンとオフを制御するための駆動信号が供給される。ＰＴＮノードに供給される駆動信号により第１スイッチ１１３がオンすると、オペアンプ１０８の出力ノード１１２の電圧がＣＴＮ容量１１５に保持される。ＰＴＳノードに供給される駆動信号により第２スイッチ１１４がオンすると、オペアンプ１０８の出力ノード１１２の電圧がＣＴＳ容量１１６に保持される。このように、電圧信号保持部は、電流電圧変換部によって変換された電圧信号を保持することができる。

電圧信号保持部は、出力部に電気的に接続される。出力部は、第３スイッチ１１７、第４スイッチ１１８、及び出力アンプ１２１により構成される。ＣＴＮ容量１１５は、第３スイッチ１１７を介して第３出力線１１９に接続される。ＣＴＳ容量１１６は、第４スイッチ１１８を介して第４出力線１２０に接続される。第３スイッチ１１７及び第４スイッチ１１８のゲートは水平走査回路１２２に接続される。第３出力線１１９及び第４出力線１２０はそれぞれ出力アンプ１２１に接続される。出力アンプ１２１の出力ノードは、後段の信号処理回路（不図示）に接続されうる。

水平走査回路１２２は、第３スイッチ１１７及び第４スイッチ１１８のオンとオフを制御する駆動信号を供給する。第３スイッチ１１７がオンすると、ＣＴＮ容量１１５に保持された電圧信号が容量分割によって第３出力線１１９に読み出される。第４スイッチ１１８がオンすると、ＣＴＳ容量１１６に保持された電圧信号が容量分割によって第４出力線１２０に読み出される。出力アンプ１２１は第３出力線１１９及び第４出力線１２０の電圧信号を増幅して出力する。あるいは、出力アンプ１２１は第３出力線１１９及び第４出力線１２０の電圧差を増幅して出力する。このように、出力部は電圧信号保持部に保持された電圧信号を出力する。

以上に説明したように、信号源である画素からの信号が、電圧信号に変換されて外部に出力される。

次に、画素１０１の詳細な構造について説明する。画素１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。

図２に画素１０１の回路の例を示す。本実施例において、光電変換部はフォトダイオード（以下、ＰＤ）２０１であり、画素増幅部は差動増幅回路である。差動増幅回路は第１入力トランジスタ２０２及び第２入力トランジスタ２０３を含んで構成される。さらに本実施例の画素１０１は、転送トランジスタ２０４、リセットトランジスタ２０５、第１選択トランジスタ２０６、第２選択トランジスタ２０７、抵抗Ｒ１、及び抵抗Ｒ２を含む。

ＰＤ２０１のアノードには基準電圧ＧＮＤが供給される。ＰＤ２０１のカソードは転送トランジスタ２０４を介して、ノード２０８に接続される。転送トランジスタ２０４は、ＰＤ２０１で発生した電荷をノード２０８に転送する。

第１入力トランジスタ２０２のゲートは、ノード２０８に接続される。第１入力トランジスタ２０２のゲートは差動増幅回路の第１入力ノードである。第１入力トランジスタ２０２のゲートの電圧はノード２０８に転送された電荷の量に応じた電圧となる。つまり、ノード２０８において転送された電荷が電圧に変換される。第１入力トランジスタ２０２のドレインは電源電圧供給線に接続される。電源電圧供給線は第１入力トランジスタのドレインに電源電圧ＳＶＤＤを供給する。なお、電源電圧ＳＶＤＤは、カレントミラー回路に供給される電源電圧ＶＤＤと同じであってもよい。両者が異なる電圧であってもよい。第１入力トランジスタ２０２のソースは抵抗Ｒ１を介して第１選択トランジスタ２０６のドレインに接続される。

第２入力トランジスタ２０３のゲートは、リセット電圧供給線に接続される。第２入力トランジスタ２０３のゲートは差動増幅回路の第２入力ノードである。リセット電圧供給線から第２入力トランジスタ２０３のゲートにリセット電圧ＶＲＥＳが供給される。第２入力トランジスタ２０３のソースは抵抗Ｒ２を介して第１選択トランジスタ２０６のドレインに接続される。第２入力トランジスタ２０３のドレインは、第２選択トランジスタ２０７のソースに接続される。リセット電圧供給線は導電性の配線で構成された、リセット電圧供給部である。

ノード２０８はリセットトランジスタ２０５を介して、リセット電圧供給線に接続される。リセットトランジスタ２０５は、ノード２０８とリセット電圧供給線との間の電気的接続を制御する。リセットトランジスタ２０５がオンすると、ノード２０８にリセット電圧ＶＲＥＳが供給される。つまり、リセットトランジスタ２０５は、第１入力ノードの電圧をリセットする。

第１選択トランジスタ２０６のドレインは抵抗Ｒ１及び抵抗Ｒ２に接続される。第１選択トランジスタ２０６のソースはＢＩＡＳノードに接続される。第２選択トランジスタ２０７のドレインはＯＵＴノードに接続される。なお、ＢＩＡＳノードはバイアス電流源に接続される。また、ＯＵＴノードは第１出力線に接続される。

転送トランジスタ２０４のゲートはＰＴＸノードに接続される。リセットトランジスタ２０５のゲートはＰＲＥＳノードに接続される。第１選択トランジスタ２０６のゲート及び第２選択トランジスタ２０７のゲートはいずれもＰＳＥＬノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路１０３から各トランジスタのゲートに供給される。

第１入力トランジスタ２０２、及び第２入力トランジスタ２０３は差動対を構成する。つまり、２つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが２つの入力ノードであり、２つの入力ノードの電圧差に応じた電流信号が第２入力トランジスタのドレイン電流として流れる。このように、差動対である第１入力トランジスタ２０２と第２入力トランジスタ２０３とが差動増幅回路を構成する。

また、第１及び第２選択トランジスタは電流信号を出力する画素を選択する。つまり、第１及び第２選択トランジスタがオンであれば、差動増幅回路から画素のＯＵＴノードに電流信号が出力される。

図２において、第１選択トランジスタ２０６、及び第２選択トランジスタ２０７は画素を選択するために設けられる。第１選択トランジスタ２０６が配されることによって、非選択時の消費電流が低減される。第２選択トランジスタ２０７が配されることによって、第１出力線１０４の寄生容量低減の効果が得られる。

図２において、第１選択トランジスタ２０６及び第２選択トランジスタ２０７のいずれか一方が省略されてもよい。第２選択トランジスタ２０７が省略された場合は、差動対の対称性が向上するため、より正確な信号を出力できる。

また、第１入力トランジスタ２０２と電源電圧供給線の間の電気的経路に第３選択トランジスタが配されてもよい。第２選択トランジスタ２０７及び第３選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。

あるいは、第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方が省略されてもよい。この場合は、第１入力トランジスタ２０２及び第２入力トランジスタ２０３のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧ＶＲＥＳとは異なる電圧を供給する電圧供給手段があればよい。第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方を省略することでトランジスタの数を減らすことができるので、開口率を向上させることができる。

また、転送トランジスタ２０４は必要に応じて設けられる。図２に示された回路の変形例では、転送トランジスタ２０４が省略される。これによりトランジスタの数を減らすことができるので、開口率を向上させることができる。

次に、画素１０１の別の形態について説明する。画素１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。

図３に画素１０１の回路の別の例を示す。本実施例において、光電変換部はフォトダイオード（以下、ＰＤ）２０１であり、画素増幅部は差動増幅回路である。差動増幅回路は第１入力トランジスタ２０２及び第２入力トランジスタ２０３を含んで構成される。さらに本実施例の画素１０１は、転送トランジスタ２０４、リセットトランジスタ２０９、接続トランジスタ２１０、第１選択トランジスタ２０６、第２選択トランジスタ２０７、抵抗Ｒ１、及び抵抗Ｒ２を含む。

第２入力トランジスタ２０３のゲートは、後述する接続トランジスタ２１０のソースに接続される。第２入力トランジスタ２０３のゲートは差動増幅回路の第２入力ノードである。第２入力トランジスタ２０３のソースは抵抗Ｒ２を介して第１選択トランジスタ２０６のドレインに接続される。第２入力トランジスタ２０３のドレインは、第２選択トランジスタ２０７のソースに接続される。

ノード２０８はリセットトランジスタ２０９を介して、リセット電圧供給線に接続される。リセットトランジスタ２０９は、ノード２０８とリセット電圧供給線との間の電気的接続を制御する。リセットトランジスタ２０９がオンすると、ノード２０８にリセット電圧ＶＲＥＳが供給される。つまり、リセットトランジスタ２０９は、第１入力ノードをリセットする。

接続トランジスタ２１０は第１入力トランジスタ２０２のゲート（ノード２０８）と第２入力トランジスタ２０３のゲートとの間の電気的経路に配される。つまり、接続トランジスタ２１０のソースドレインの一方は第１入力トランジスタ２０２のゲートに接続される。そして、接続トランジスタ２１０のソースドレインの他方は第２入力トランジスタ２０３のゲートに接続される。リセットトランジスタ２０９がオンすると、第１入力トランジスタ２０２のゲートと第２入力トランジスタ２０３のゲートとが短絡される。リセットトランジスタ２０９及び接続トランジスタ２１０が両方ともオンすることで、リセットトランジスタ２０９及び接続トランジスタ２１０を介して第２入力トランジスタ２０３のゲートにリセット電圧ＶＲＥＳが供給される。

転送トランジスタ２０４のゲートはＰＴＸノードに接続される。リセットトランジスタ２０９のゲート及び接続トランジスタ２１０のゲートはいずれもＰＲＥＳノードに接続される。第１選択トランジスタ２０６のゲート及び第２選択トランジスタ２０７のゲートはいずれもＰＳＥＬノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路１０３から各トランジスタのゲートに供給される。

なお、図３ではリセットトランジスタ２０９のゲートと接続トランジスタ２１０のゲートとが接続されているが、それぞれに独立に駆動信号を供給する構成でもよい。この場合、リセットトランジスタ２０９と接続トランジスタ２１０とを独立に制御することが可能となる。例えば、両方のトランジスタがオンの状態から、リセットトランジスタ２０９を先にオフにして、その後、接続トランジスタ２１０をオフにするという制御を行ってもよい。

第１及び第２選択トランジスタは電流信号を出力する画素を選択する。つまり、第１及び第２選択トランジスタがオンであれば、差動増幅回路から画素のＯＵＴノードに電流信号が出力される。

続いて、図３に示された画素回路の変形例を説明する。図３に示された画素回路において、第２入力トランジスタ２０３のゲートとリセット電圧供給線との間の電気的経路に、第２のリセットトランジスタが配されてもよい。この場合、差動増幅回路の２つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。

この場合に、リセットトランジスタ２０９を省略した構成でもよい。このような回路を図４に示す。第１入力トランジスタ２０２の入力ノードに接続されるトランジスタの数は、転送トランジスタ２０４と接続トランジスタ２１０の２つである。第２入力トランジスタ２０３の入力ノードに接続されるトランジスタの数は、第２のリセットトランジスタと接続トランジスタ２１０の２つである。このように、差動増幅回路の２つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。

また、図３及び図４において、第１選択トランジスタ２０６、及び第２選択トランジスタ２０７は画素を選択するために設けられる。第１選択トランジスタ２０６が配されることによって、非選択時の消費電流が低減される。第２選択トランジスタ２０７が配されることによって、第１出力線１０４の寄生容量低減の効果が得られる。

図３及び図４において、第１選択トランジスタ２０６及び第２選択トランジスタ２０７のいずれか一方が省略されてもよい。第２選択トランジスタ２０７が省略された場合は、差動増幅回路の２つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。

あるいは、第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方が省略されてもよい。この場合は、第１入力トランジスタ２０２及び第２入力トランジスタ２０３のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧ＶＲＥＳとは異なる電圧を供給する電圧供給手段があればよい。第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方を省略することで、トランジスタの数を減らすことができるので、開口率の向上に有利である。

さらに別の変形例として、図３に示された画素回路において、ＰＤ２０１の電荷が第２入力トランジスタ２０３のゲートに転送される構成でもよい。つまり、転送トランジスタがＰＤ２０１と第１入力トランジスタ２０２のゲートとの間ではなく、ＰＤ２０１と第２入力トランジスタ２０３のゲートとの間の電気的経路に配される。図３の回路ではリセット電圧ＶＲＥＳが供給された後に、第１入力トランジスタ２０２及び第２入力トランジスタ２０３の両方のゲートをフローティングにすることができる。そのため、ＰＤ２０１の電荷がどちらの入力ノードに転送されても、２つの入力ノードの電圧の差に応じた電流がＯＵＴノードから出力される。この変形例においては、図４に示された回路と同様に、差動増幅回路の２つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。

図２や図３、図４に示された画素１０１においては、ＰＤ２０１からノード２０８に信号電荷である電子が転送される。そのため、ノード２０８がリセットされた状態で電荷が転送されると、ノード２０８の電圧は低くなる。そして、転送される電荷（電子）の量が多いほど、ノード２０８の電圧が低くなる。入力トランジスタ２０２、２０３はＮチャネル型なので、明時に出力される電流の大きさは、暗時に出力される電流の大きさよりも大きくなる。一方、ＰＤ２０１の電荷が、第２入力トランジスタ２０３のゲートに転送される回路では、転送される電荷の量が多いほど出力される電流の大きさが小さくなる。なお、暗時とは、ノード２０８の電圧がリセットされ、電荷が転送されていない状態を含む。

図３、図４に示された回路のように、画素が差動増幅回路の２つの入力ノードに接続された接続トランジスタを有することによって、入力ノードをリセットしたときに生じるリセットノイズが２つの入力ノードにほぼ均等に分配される。差動増幅によって分配されたリセットノイズが相殺されるため、出力される電流信号に含まれるノイズを低減することが可能となる。

図２、図３、及び図４に示された回路は、光電変換部で発生した電荷の量に応じた電流信号を第１出力線１０４に読み出すための回路である。第１出力線１０４には、複数の光電変換部からの電流信号が出力される。そのため、図１が示す通り、図２、図３、及び図４のいずれかに示された回路が繰り返し配される。言い換えると、複数の光電変換部に対応して、読み出し回路を構成する素子（例えば第１、第２入力トランジスタやリセットトランジスタなど）が繰り返し配される。

ここでは、１つの光電変換部に対して１つの割合で、各素子が繰り返し配される例を説明した。変形例として、２つ以上の光電変換部に対して１つの割合で、各素子が繰り返し配されてもよい。例えば、２つの光電変換部の電荷が同じ第１入力トランジスタのゲートに転送される構成でもよい。このような構成によって、２つの光電変換部が転送トランジスタを除く画素回路を共有できる。その結果、読み出し回路に含まれる素子の数を減らすことができる。

本実施例では、複数の光電変換部に対応して繰り返し配されるトランジスタは、全て同一の導電型である。具体的には、２つの入力トランジスタ２０２、２０３、転送トランジスタ２０４、リセットトランジスタ２０５、第１選択トランジスタ２０６、第２選択トランジスタ２０７、リセットトランジスタ２０９、接続トランジスタ２１０がいずれもＮチャネル型である。このような構成によれば、画素内に配されるウェルの導電型を１つにできるため、画素における光電変換部が占める面積の割合を大きくすることができる。結果として、感度あるいは飽和電荷量、またはその両方を向上させることができる。

さらに、ＰＤ２０１が電子を蓄積する構成では、繰り返し配される複数のトランジスタがいずれもＮ型チャネルであることが好ましい。ＰＤ２０１がホールを蓄積する構成では、繰り返し配される複数のトランジスタがいずれもＰ型チャネルであることが好ましい。これによって、ＰＤ２０１の電荷蓄積領域となる半導体領域と、トランジスタを同じ導電型のウェルに配することができる。結果として感度あるいは飽和電荷量、またはその両方を向上させることができる。

なお、電流信号を共通の出力線に読み出すための回路に、繰り返し配されず、複数の光電変換部に共通に配された素子が含まれてもよい。例えば、図１のバイアス電流源１０２は、画素の差動増幅回路が動作するためのバイアス電流を供給している。つまり、バイアス電流源１０２は、読み出し回路に含まれる。しかし、バイアス電流源１０２は、複数の出力線のそれぞれに対して１つずつ配されているのみである。このような素子は、共通の出力線に信号が出力される複数の光電変換部に対応して、繰り返し配された素子ではない。

図５は、図３に示された画素１０１の平面構造の概略図である。画素回路はシリコン基板などの半導体基板に形成される。半導体基板は、素子分離部５０１で規定された活性領域を含む。ＰＤ、トランジスタ、抵抗などの素子は、活性領域に配される。

素子分離部５０１は例えばＬＯＣＯＳ（ＬＯＣａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）やＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｒａｔｉｏｎ）などの絶縁体を用いた分離構造である。あるいは、素子分離部５０１はＰＮ接合を用いた分離構造であってもよい。素子分離部５０１は、トランジスタやＰＤを電気的に分離する。

本実施例では、各トランジスタはＭＯＳ型トランジスタである。つまり、各トランジスタはソース領域、ドレイン領域、ゲート電極、及びチャネル領域を有する。ソース領域、ドレイン領域、及びチャネル領域は半導体基板に配された半導体領域である。ゲート電極は、半導体基板上に絶縁膜を介して配されたポリシリコンなどで構成される。

ＰＤ２０１は半導体領域５０２によって構成される。第１入力トランジスタ２０２のソース、ドレイン及びゲートは、それぞれ半導体領域５０３、５０４及びゲート電極５０５によって構成される。第２入力トランジスタ２０３のソース、ドレイン及びゲートは、それぞれ半導体領域５０６、５０７及びゲート電極５０８によって構成される。また、半導体領域５０３、５０６は、それぞれ抵抗Ｒ１、Ｒ２を構成する。転送トランジスタ２０４のゲートはゲート電極５０９によって構成される。第１選択トランジスタ２０６のソース、ドレイン及びゲートは、それぞれ半導体領域５１０、５１１及びゲート電極５１２によって構成される。第２選択トランジスタ２０７のソース、ドレイン及びゲートは、それぞれ半導体領域５０７、５１３及びゲート電極５１２によって構成される。リセットトランジスタ２０９のソース、ドレイン及びゲートは、それぞれ半導体領域５１４、５１５及びゲート電極５１６によって構成される。接続トランジスタ２１０のソース、ドレイン及びゲートは、それぞれ半導体領域５１４、５１７及びゲート電極５１６によって構成される。

ソース、ドレインを構成する半導体領域、及びゲート電極にはコンタクトプラグ５１８が接続される。半導体領域及びゲート電極は、それぞれコンタクトプラグ５１８を介して配線に接続される。例えば、半導体領域５１４とゲート電極５０５とは、配線によって互いに接続され、図３のノード２０８を構成する。詳細な接続関係は図３に示されているので、ここではその説明を省略する。

図５が示すように、互いに接続される２つのノードが、共通の半導体領域あるいは共通のゲート電極によって構成されてもよい。例えば、第２入力トランジスタ２０３のドレインは第２選択トランジスタ２０７のソースに接続されるので、両者はいずれも共通の半導体領域５０７によって構成される。しかし、それぞれが別々の半導体領域で構成されてもよい。同様に、リセットトランジスタ２０９のゲートと接続トランジスタ２１０のゲートが、分離されたゲート電極でそれぞれ構成されてもよい。図５では、半導体領域５０３、５０６によって抵抗Ｒ１、Ｒ２が構成されている。しかし、抵抗Ｒ１、Ｒ２が例えばポリシリコンなどの薄膜抵抗で形成されてもよい。

図５に示される平面構造では、第１入力トランジスタのゲート電極５０５から第２入力トランジスタのゲート電極５０８までの構造が線対称になっている。このように、差動対を構成する２つの入力トランジスタの平面構造が対称性を有することによって、差動増幅回路の精度を向上させることができる。

図６は、図５の線分ＡＢに沿った断面構造の概略図である。図６にはＰＤ２０１、転送トランジスタ２０４、及び第１入力トランジスタ２０２が示される。図６において、図５と同様の部分については同一の符号が付されている。

ＰＤ２０１はＮ型の半導体領域５０２で構成される。Ｎ型半導体領域５０２には、光電変換によって発生した電荷が収集される。第１入力トランジスタ２０２のソース、ドレインは、Ｎ型の半導体領域５０３、５０４で構成される。すなわち、第１入力トランジスタ２０２はＮチャネル型である。これらのＮ型半導体領域は、Ｐ型ウェル５１９に配される。Ｐ型ウェル５１９には基準電圧ＧＮＤが供給される。

Ｐ型ウェル５１９は、例えば半導体基板に不純物を拡散させて形成された半導体領域である。あるいは、Ｐ型ウェル５１９はＰ型の半導体基板であってもよい。あるいは、Ｐ型ウェル５１９はエピタキシャル成長によって形成されたＰ型の半導体領域であってもよい。

ＰＤ２０１のＮ型半導体領域５０２に隣接して、Ｐ型半導体領域５２０が配される。Ｐ型半導体領域５２０はＰ型ウェル５１９と接続され、基準電位ＧＮＤが供給される。Ｐ型半導体領域５２０によって、半導体基板と絶縁体との界面で発生する暗電流に起因するノイズを低減することができる。

画素回路を構成するトランジスタの導電型が同一であれば、図６のようにウェルの導電型を１つのみにすることができる。これによって、画素における光電変換部が占める面積の割合を大きくすることができるので、感度あるいは飽和電荷量、またはその両方を向上させることができる。

さらに、本実施例では、ＰＤ２０１が電子を蓄積する構成になっている。このため、Ｐ型ウェル５１９にＮ型半導体領域５０２を形成することで、ＰＤ２０１を構成することが可能である。これによれば、ウェルの導電型を１つのみにすることができるため、感度あるいは飽和電荷量、またはその両方を向上させることができる。なお、ＰＤ２０１がホールを蓄積する変形例では、トランジスタの導電型がＰチャネル型である。これによって、ウェルの導電型を１つのみ（Ｎ型）にすることができる。

２つの導電型のウェルを配すると、当該２つのウェルの間にＰＮ接合が形成される。この場合、このＰＮ接合での電界の影響を受けないように、ＰＮ接合面から離れた位置に素子を配置する必要がある。したがって、光電変換部以外の部分が占める面積の割合が大きくなってしまう。

図６が示すように、光は矢印Ｌの方向に沿って半導体基板に入射する。このように、図６に示された光電変換装置は表面照射型である。

図７は、図５の線分ＡＢに沿った断面構造の別の例を示す概略図である。図７にはＰＤ２０１、転送トランジスタ２０４、及び第１入力トランジスタ２０２が示される。

図７に示された光電変換装置は、裏面照射型である。つまり、トランジスタのゲート電極や配線が配された側とは反対側の主面から半導体基板に光が入射する。図７において光が入射する方向は、矢印Ｌで示される。

図７において、図６と同様の部分には同様の符号を付し、詳細な説明は省略する。図７には、配線５２１が示されている。また、半導体基板の入射面側に、カラーフィルタ５２２、マイクロレンズ５２３が配される。

このような裏面照射型の光電変換装置では、入射面側において光を遮光する配線やゲート電極の面積を小さくすることができる。そのため、感度を向上させることが可能である。

なお、信号を読み出すための回路や信号処理回路を構成するトランジスタが配された第２の半導体基板が配線５２１の反対側に配されてもよい。つまり、ＰＤ２０１が配された第１の半導体基板と、トランジスタが配された第２の半導体基板とが、配線を間に挟んで対向して配されてもよい。このような構成によれば、光電変換部を含む半導体基板に配されるトランジスタの数を減らすことができる。そのため、光電変換部の面積を大きくすることが可能であり、感度あるいは飽和電荷量、またはその両方を向上させることが可能である。

続いて本実施例の光電変換装置の動作について説明する。図８は駆動信号のタイミングチャートを示している。駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸ、駆動信号ＰＴＮ、駆動信号ＰＴＳは、それぞれ図１のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノード、ＰＴＮノード、ＰＴＳノードに供給される。駆動信号Ｈ１は、図１の一番左の画素列に対応する第３スイッチ１１７及び第４スイッチ１１８のゲートに供給される。駆動信号Ｈ２は、図１の中央の画素列に対応する第３スイッチ１１７及び第４スイッチ１１８のゲートに供給される。駆動信号Ｈ３は、図１の一番右の画素列に対応する第３スイッチ１１７及び第４スイッチ１１８のゲートに供給される。

各駆動信号はハイレベルとローレベルの少なくとも２値の電圧値を有する。ハイレベルは対応するトランジスタがオンとなる電圧である。ローレベルは対応するトランジスタがオフとなる電圧である。

時刻Ｔ１の前は、ＰＲＥＳがハイレベルであり、他の駆動信号はローレベルである。この時は、リセット電圧ＶＲＥＳがノード２０８及び第２入力トランジスタ２０３のゲートに供給されている。また、この期間には転送トランジスタ２０４がオフであるため、光電変換によって発生した電荷がＰＤ２０１に蓄積されている。

時刻Ｔ１に、ＰＳＥＬがハイレベルになる。これによって画素が選択される。つまり、画素増幅部の入力ノードの電圧に応じた電流信号が画素のＯＵＴノードから出力される。

時刻Ｔ２においてＰＲＥＳがローレベルになる。これにより、ノード２０８がフローティングになる。図３に示される画素においては、ノード２０８と第２入力トランジスタ２０３のゲートとがそれぞれフローティングになる。

時刻Ｔ３においてＰＴＮがハイレベルになる。ＰＴＮがハイレベルである期間に、画素の出力する電流信号から変換された電圧信号がＣＴＮ容量１１５に保持される。時刻Ｔ３では、画素増幅部の入力ノード（ノード２０８）の電圧はリセット電圧ＶＲＥＳである。そのため、画素がリセットされた状態で出力されるリセット信号がＣＴＮ容量１１５に保持される。このリセット信号には、リセットトランジスタがオフしたときに発生するノイズが含まれていてもよい。時刻Ｔ３から所定の時間の後、ＰＴＮはローレベルになる。

時刻Ｔ４において、ＰＴＸがハイレベルになる。これによって、ＰＤ２０１で発生した電荷が、ノード２０８に転送される。このとき、ＰＤ２０１の全ての電荷が、ノード２０８に転送されることが好ましい。時刻Ｔ４から所定の時間の後、ＰＴＸはローレベルとなる。

電荷がノード２０８に転送されることで、ノード２０８の電圧はリセット電圧ＶＲＥＳから変化する。転送される電荷の量に応じて、電圧の変化する量が決まる。一方で、第２入力トランジスタ２０３のゲートの電圧はリセット電圧ＶＲＥＳに保たれる。したがって、差動増幅回路の２つの入力には電荷の量に応じた電位差が与えられ、その電位差に基づく電流信号が画素から出力される。

時刻Ｔ５においてＰＴＳがハイレベルになる。ＰＴＳがハイレベルである期間に、画素の出力する電流信号から変換された電圧信号がＣＴＳ容量１１６に保持される。時刻Ｔ５では、画素増幅部の入力ノード（ノード２０８）の電圧は、入射光によって発生した電荷の量に応じた電圧である。そのため、入射光の量に応じた光信号がＣＴＳ容量１１６に保持される。光信号には、リセットトランジスタがオフした時に発生するノイズが含まれていてもよい。時刻Ｔ５から所定の時間の後、ＰＴＳはローレベルになる。

時刻Ｔ６にＰＲＥＳがハイレベルになり、時刻Ｔ７にＰＴＸがハイレベルになる。これによって、ノード２０８、及びＰＤのカソードにリセット電圧ＶＲＥＳが供給される。つまり、画素がリセットされる。時刻Ｔ７から所定の時間の後、ＰＴＸがローレベルになる。なお、時刻Ｔ６と時刻Ｔ７は同時であってもよいし、順番が逆であってもよい。画素がリセットされた後は、ＰＳＥＬをローレベルにする。遅くとも次に読み出す画素からの信号が出力される前に、ＰＳＥＬがローレベルになる。

時刻Ｔ８以降は、各列の電圧信号保持部に保持された信号が出力部に順次読み出される。時刻Ｔ８において、Ｈ１がハイレベルになる。これにより、図１の一番左側の画素列に対応するＣＴＮ容量１１５とＣＴＳ容量１１６に保持された信号が出力部に読み出される。時刻Ｔ９において、Ｈ２がハイレベルになる。これにより図１の中央の画素列に対応するＣＴＮ容量１１５とＣＴＳ容量１１６に保持された信号が出力部に読み出される。時刻Ｔ１０において、Ｈ３がハイレベルになる。これにより図１の一番右側の画素列に対応するＣＴＮ容量１１５とＣＴＳ容量１１６に保持された信号が出力部に読み出される。

すべての画素列の電圧信号保持部から信号が読み出されたら、異なる画素行の画素の読み出し動作を開始する。あるいは、画素からの信号が電圧信号保持部に保持されたら、異なる画素行の画素の読み出し動作を開始してもよい。例えば時刻Ｔ７において、次に読み出す画素の選択動作（時刻Ｔ１の駆動）を行ってもよい。各画素列において、電流電圧変換部の後段にさらに多くの信号保持容量が配された変形例では、時刻Ｔ８〜Ｔ１０の期間に光信号やリセット信号を出力してもよい。

なお、選択トランジスタが省略される場合は駆動信号ＰＳＥＬが供給されない。その代り、駆動信号ＰＳＥＬがローレベルである期間に相当する期間に、入力トランジスタのゲートに当該入力トランジスタをオフにする電圧が印加される。これによって、画素を非選択とすることができる。

図３に示される画素では、リセットトランジスタ２０９をオフするタイミングと接続トランジスタ２１０をオフするタイミングとをずらしてもよい。具体的には、時刻Ｔ２での動作において、リセットトランジスタ２０９を接続トランジスタ２１０よりも先にオフにする。これによって、リセット時に発生するノイズ（ｋＴＣノイズ等）が差動増幅回路の２つの入力ノードにほぼ等しく分配される。その結果、リセットノイズを差動増幅によって相殺することができるため、出力される電流信号に含まれるノイズを低減することが可能となる。

なお、本実施例の画素増幅部は差動増幅回路で構成されるので、リセット信号の読み出しを行わなくても、画素ごとのオフセット成分やリセットノイズは除去することができる。しかし、リセット信号を出力することで、後段で発生するオフセット成分を除去することが可能になる。

本実施例の光電変換装置の別の動作について説明する。複数の画素行の画素に、駆動信号ＰＳＥＬを並列に供給することで、複数の画素からの電流信号が第１出力線１０４に並列に出力される。例えば、複数の駆動信号ＰＳＥＬが同期して供給されてもよい。これによって、第１出力線１０４において複数の画素からの電流信号を加算あるいは平均化することが可能である。電流信号を加算あるいは平均化する場合には、駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸを同時に複数の画素行に供給することが好ましい。

このような加算あるいは平均化を行う動作について、図９を用いて説明する。図９は駆動信号のタイミングチャートを示している。駆動信号ＰＳＥＬｎ、駆動信号ＰＲＥＳｎ、駆動信号ＰＴＸｎは、図Ａのｎ行目の画素行に含まれる画素のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノードにそれぞれ供給される。駆動信号ＰＳＥＬｎ＋１、駆動信号ＰＲＥＳｎ＋１、駆動信号ＰＴＸｎ＋１は、図Ａのｎ＋１行目の画素行に含まれる画素のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノードにそれぞれ供給される。

図９が示すように、ｎ行目の画素及びｎ＋１行目の画素のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノードには、同相の駆動信号が供給される。この結果、２行分の画素から同時に第１出力線１０４に電流信号が出力される。なお、各時刻における動作は、図８の場合と同様であるので、詳細な説明は省略する。

ここで、２つの画素からの電流信号を加算する場合には、バイアス電流源１０２の電流を、１つの画素のみから電流信号が出力される場合に比べて２倍にすればよい。これによって、各画素の差動増幅回路には単独で読み出される場合と同じバイアス電流が供給される。したがって、各画素を単独で読み出す場合と同じ電流信号が各画素から出力され、第１出力線１０４において加算される。３つ以上の画素からの電流信号を加算する場合には、加算する画素の数だけバイアス電流源１０２の電流を大きくすればよい。一方で、複数の画素からの電流信号を平均する場合には、バイアス電流源１０２の電流を、１つの画素のみから電流信号が出力される場合と同じにすればよい。

以上に述べた通り、本実施例によれば、画素が電流信号を出力する差動増幅回路を含み、かつ画素に含まれるトランジスタの導電型が同一である。そのため、感度を向上させることが可能である。

本発明に係る別の実施例について説明する。本実施例の回路構成を図１０に示す。図１と同様の機能を有する部分には同じ符号が付されている。

本実施例の光電変換装置は複数の画素、カレントミラー回路、電流電圧変換部、電圧信号保持部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、電流電圧変換部に入力される。電流電圧変換部によって電流信号が電圧信号に変換される。電圧信号保持部は変換された電圧信号を保持する。水平走査回路によって、電圧信号保持部に保持された電圧信号が出力部に読み出される。出力部は信号を外部に出力する。

本実施例の特徴部分は、カレントミラー回路が出力するミラー電流信号の増幅率を切り替えることが可能な点である。それ以外の部分は、実施例１と同様である。したがって、以下の説明では、実施例１と異なる部分について説明し、実施例１と同様の部分については説明を省略する。

本実施例のカレントミラー回路は入力側トランジスタ１００１と、３つの出力側トランジスタ１００２、１００３、１００４とによって構成される。これらはいずれもＰチャネル型のＭＯＳトランジスタである。

入力側トランジスタ１００１のゲートとドレインとが短絡される。入力側トランジスタ１００１のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ１００１のソースに電源電圧ＶＤＤを供給する。入力側トランジスタ１００１のドレイン及び当該ドレインと短絡されたゲートは、第１出力線１０４に電気的に接続される。

３つの出力側トランジスタ１００２、１００３、１００４は並列に接続される。具体的に、３つの出力側トランジスタ１００２、１００３、１００４のソースは、いずれも電源電圧供給線に接続される。電源電圧供給線は３つの出力側トランジスタ１００２、１００３、１００４のそれぞれのソースに電源電圧ＶＤＤを供給する。また、３つの出力側トランジスタ１００２、１００３、１００４のゲートは、いずれも入力側トランジスタ１００１のゲートに接続される。そして、３つの出力側トランジスタ１００２、１００３、１００４のドレインは、いずれも第２出力線１０７に電気的に接続される。

ここで、各トランジスタのサイズについて説明する。入力側トランジスタ１００１、第１及び第２の出力側トランジスタ１００２、１００３は、いずれも同程度のチャネル幅を有する。これに対して、第３の出力側トランジスタ１００４は、入力側トランジスタ１００１のチャネル幅の約２倍のチャネル幅を有する。また、各トランジスタはいずれも同程度のチャネル長を有する。

第２の出力側トランジスタ１００３のドレインと第２出力線１０７との間の電気的経路には、第１ゲイン切り替えスイッチ１００５が配される。第１ゲイン切り替えスイッチ１００５はＰチャネル型のＭＯＳトランジスタである。第１ゲイン切り替えスイッチ１００５は、駆動信号ｇａｉｎ１によってオンとオフが制御される。

第３の出力側トランジスタ１００４のドレインと第２出力線１０７との間の電気的経路には、第２ゲイン切り替えスイッチ１００６が配される。第２ゲイン切り替えスイッチ１００６はＰチャネル型のＭＯＳトランジスタである。第２ゲイン切り替えスイッチ１００６は、駆動信号ｇａｉｎ２によってオンとオフが制御される。

本実施例では、第１及び第２ゲイン切り替えスイッチ１００５、１００６によって、ミラー電流信号の増幅率を切り替えることができる。つまり、第１及び第２ゲイン切り替えスイッチ１００５、１００６が増幅率制御手段である。２つのゲイン切り替えスイッチによって、増幅率を切り替える方法を説明する。本実施例では４つの増幅率に切り替えることができる。

まず、第１及び第２ゲイン切り替えスイッチ１００５、１００６の両方がオフの場合は、第２及び第３の出力側トランジスタ１００３、１００４が、第２出力線１０７から切り離される。そのため、第１の出力側トランジスタ１００２だけが第２出力線１０７に接続される。結果として、約１倍の増幅率でミラー電流信号が出力される。

次に、第１ゲイン切り替えスイッチ１００５がオンであり、第２ゲイン切り替えスイッチ１００６がオフの場合を説明する。この場合、第３の出力側トランジスタ１００４が、第２出力線１０７から切り離される。そして、第１及び第２の出力側トランジスタ１００２、１００３が第２出力線１０７に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ１００１のチャネル幅に対して約２倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約２倍の増幅率でミラー電流信号が出力される。

続いて、第１ゲイン切り替えスイッチ１００５がオフであり、第２ゲイン切り替えスイッチ１００６がオンの場合を説明する。この場合、第２の出力側トランジスタ１００３が、第２出力線１０７から切り離される。そして、第１及び第３の出力側トランジスタ１００２、１００４が第２出力線１０７に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ１００１のチャネル幅に対して約３倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約３倍の増幅率でミラー電流信号が出力される。

最後に、第１及び第２ゲイン切り替えスイッチ１００５、１００６の両方がオンの場合は、３つの出力側トランジスタ１００２、１００３、１００４がすべて第２出力線１０７に接続される。これは、カレントミラー回路の出力側に、入力側トランジスタ１００１のチャネル幅に対して約４倍のチャネル幅を有するトランジスタが配されたことと等価である。結果として、約４倍の増幅率でミラー電流信号が出力される。

以上に述べたように、本実施例では、第１出力線１０４に出力された電流信号に対するミラー電流信号の増幅率を切り替えることができる。

図１０では、３つの出力側トランジスタが並列に接続されたが、並列に接続されるトランジスタの数はこれに限られない。また、各トランジスタのサイズを変更することで、切り替え可能な増幅率が調整される。

上述の増幅率の切り替えを、１つの画素のみから電流信号が出力される場合に行ってもよい。例えば、画素から出力される電流信号が小さい場合には増幅率を大きくし、画素から出力される電流信号が大きい場合には増幅率を小さくするように制御してもよい。

あるいは、複数の画素からの電流信号を加算して出力する場合と、１つの画素のみから電流信号が出力される場合とで、増幅率を切り替えてもよい。電流信号が加算される場合には、増幅率を小さくすることによって、後段の回路でのダイナミックレンジを広げることが可能となる。

本実施例において、画素１０１の回路構成は実施例１と同様である。図２図３、あるいは図４に示された回路が適用される。また、画素１０１の平面構造、断面構造は実施例１と同様である。図５、図６、図７に示された構造が適用される。

本実施例の動作については、実施例１と同様である。図８あるいは図９に示された駆動信号に基づいて動作する。

以上に説明した構成によれば、画素からの電流信号の増幅率が可変であるため、広いダイナミックレンジと高いＳＮ比の両立が可能となる。暗い被写体を撮像する場合は、画素に近いところで電流信号を増幅することで、ＳＮ比を高くすることができる。一方で、ノイズの影響が少ない明るい被写体を撮像する場合には、増幅率を小さく設定することで広いダイナミックレンジを得ることができる。

本実施例の回路構成を図１１に示す。本実施例の光電変換装置は複数の画素、カレントミラー回路、アナログデジタル変換部（以下、ＡＤ変換部）、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷の量に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、ＡＤ変換部に入力される。ＡＤ変換部によってアナログの電流信号がデジタル信号に変換される。水平走査回路によって、デジタル信号が出力部に読み出される。出力部はデジタル信号を外部に出力する。

ＡＤ変換部は、比較部、ラッチパルス生成部、メモリ部、カウンタを含む。画素から出力された電流信号は画素列ごとにＡＤ変換される。比較部が画素からの電流信号とランプ電流信号とを比較し、両者の大小関係が反転したタイミングに応じて反転パルスを出力する。ラッチパルス生成部は反転パルスを受けて、メモリ部のラッチ回路にラッチパルスを入力する。メモリ部は、ラッチパルスが入力された時点でカウンタから出力されているカウント値を保持する。保持されたカウント値が、電流信号が変換されたデジタル信号である。

本実施例の光電変換装置は画素列ごとにＡＤ変換を行う。そして、本実施例の特徴部分は、画素からの電流信号をランプ電流信号と比較する時に、画素からの電流信号をカレントミラー回路でミラーリングして比較部に入力することである。

各部の詳細な構成を説明する。複数の画素１１０１は３行３列の画素アレイを構成するように配されている。画素１１０１の数は、複数であればいくつでもよい。たとえば、複数の画素１１０１が１０００行以上、１５００列以上の画素アレイを構成してもよい。または、複数の画素１１０１が一列に並び、ラインセンサを構成してもよい。

１つの画素列に含まれる複数の画素１１０１の信号は、共通の回路によって処理される。以下では、１つの画素列に配された画素１１０１からの信号を処理するための回路を例に説明する。他の画素列においても、説明の対象となっている画素列と同様の回路構成となっている。

画素１１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。つまり、画素１１０１は電流信号を出力する信号源である。画素１１０１は画素からの電流信号が出力されるＯＵＴノードを有する。画素はさらに、必要に応じて、バイアス電流源からのバイアス電流が供給されるＢＩＡＳノードや、駆動信号が供給される複数のノード（ＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノード）を有する。画素の詳しい構成については後述する。

画素１１０１のＢＩＡＳノードはバイアス電流源１１０２に電気的に接続される。複数の画素１１０１が共通のバイアス電流源１１０２に接続されてもよい。例えば、本実施例では、同一の画素列に配された複数の画素１１０１のＢＩＡＳノードが共通のバイアス電流源１１０２に接続される。あるいは、同一の列に配された複数の画素１１０１のそれぞれに対応して、１つずつバイアス電流源１１０２が配されてもよい。

画素１１０１のＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノードは、垂直走査回路１１０３と電気的に接続される。垂直走査回路１１０３は、ＰＴＸノード、ＰＲＥＳノード、及びＰＳＥＬノードに駆動信号を供給する。垂直走査回路１１０３は同一の画素行に含まれる複数の画素１１０１に共通の駆動信号を供給することができる。また、垂直走査回路１１０３は異なる画素行に含まれる複数の画素１１０１に互いに独立した駆動信号を供給することができる。垂直走査回路１１０３によって、画素行ごとに画素１１０１からの信号が読み出される。

画素１１０１のＯＵＴノードは、第１出力線１１０４に電気的に接続される。複数の画素１１０１が共通の第１出力線１１０４に接続されてもよい。例えば、本実施例では同一の画素列に配された複数の画素１１０１のＯＵＴノードが共通の第１出力線１１０４に接続される。そして、複数の画素１１０１からの電流信号が第１出力線１１０４に出力される。

第１出力線１１０４は、カレントミラー回路に電気的に接続される。カレントミラー回路の出力ノードは第２出力線１１０７に接続される。カレントミラー回路は、入力側トランジスタ１１０５及び出力側トランジスタ１１０６によって構成される。入力側トランジスタ１１０５及び出力側トランジスタ１１０６は、Ｐチャネル型のＭＯＳトランジスタである。入力側トランジスタ１１０５のゲートとドレインとが短絡される。入力側トランジスタ１１０５のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ１１０５のソースに電源電圧ＶＤＤを供給する。出力側トランジスタ１１０６のゲートは、入力側トランジスタ１１０５のゲートと電気的に接続される。出力側トランジスタ１１０６のソースは電源電圧供給線に接続される。電源電圧供給線は出力側トランジスタ１１０６のソースに電源電圧ＶＤＤを供給する。第１出力線１１０４は、入力側トランジスタ１１０５のドレイン、及び当該ドレインと短絡されたゲートに電気的に接続される。出力側トランジスタ１１０６のドレインは第２出力線１０７に電気的に接続される。

カレントミラー回路によって、入力側トランジスタ１１０５を流れる電流が、出力側トランジスタ１１０６にミラーリングされる。つまり、カレントミラー回路は、第１出力線１１０４の電流信号に応じた電流信号（ミラー電流信号）を第２出力線１１０７に出力する。カレントミラー回路は、第１出力線１１０４の電流信号に対して増幅、あるいは減衰されたミラー電流信号を出力してもよい。入力側トランジスタ１１０５と出力側トランジスタ１１０６とのサイズの比によって増幅（減衰）率を決定することができる。例えば、入力側トランジスタ１１０５と出力側トランジスタ１１０６とが同じチャネル長を有する場合、両者のチャネル幅の比が電流の増幅（減衰）率である。

第２出力線１１０７の電流信号はＡＤ変換部に入力され、デジタル信号へと変換される。ＡＤ変換部は比較部１１０８を含む。比較部１１０８は、信号入力ノード１１１０、参照電流入力ノード１１１１、出力ノード１１１２を有する。第２出力線１１０７は、比較部１１０８の信号入力ノード１１１０に電気的に接続される。比較部１１０８の参照電流入力ノード１１１１は、ランプ電流信号源１１０９に電気的に接続される。

比較部１１０８は、信号入力ノード１１１０に入力される電流信号と、参照電流入力ノード１１１１に入力されるランプ電流信号とを比較し、その大小関係に応じた電圧信号を出力する。つまり、画素から出力される電流信号のほうがランプ信号よりも大きい場合には第１の電圧を出力し、ランプ電流信号のほうが大きい場合には第２の電圧を出力する。例えば、第１の電圧は基準電圧ＧＮＤに近い電圧であり、第２の電圧は電源電圧ＶＤＤに近い電圧である。あるいは、その逆であってもよい。比較部１１０８の詳細な構成は後述する。

ランプ電流信号源１１０９は、連続的にその大きさが変化するランプ電流信号を出力する。あるいは、ランプ電流信号源１１０９は、クロック信号ＣＬＫに従って、所定時間が経過するごとに段階的にその大きさが変化するランプ電流信号を出力する。また、ランプ電流信号源１１０９にはｒｅｓｅｔノードからランプリセット信号が供給される。ランプリセット信号に基づいて、ランプ電流信号源１１０９の出力するランプ電流信号が初期値にリセットされる。ランプ電流信号源１１０９の詳細な構成は後述する。

本実施例のＡＤ変換部はさらにラッチパルス生成部１１１３、メモリ部（Ｎラッチ回路１１１４、Ｓラッチ回路１１１５）、及びカウンタ１１１６を含む。比較部１１０８の出力ノード１１１２はラッチパルス生成部１１１３に接続される。また、ラッチパルス生成部１１１３には駆動信号ＰＴＮ、駆動信号ＰＴＳが供給される。これらの駆動信号は、ラッチパルスの出力先を選択するための駆動信号である。ラッチパルス生成部１１１３は、比較部１１０８の出力する電圧信号が反転したタイミングに応じて、後段のＮラッチ回路１１１４、及びＳラッチ回路１１１５へ選択的にラッチパルスを出力する。

Ｎラッチ回路１１１４、Ｓラッチ回路１１１５には、カウンタ１１１６からのカウント値が入力される。そして、ラッチパルスが入力されると、Ｎラッチ回路１１１４、Ｓラッチ回路１１１５は、その時点で入力されているカウント値を保持する。

カウンタ１１１６は、クロック信号ＣＬＫに従って、段階的に出力するカウント値を変化させる。そして、ｒｅｓｅｔノードに供給されるカウンタリセット信号に基づいて、カウンタ１１１６の出力するカウント値が初期値にリセットされる。詳細は後述するが、互いに同期した駆動信号をランプ電流信号源１１０９及びカウンタ１１１６に入力することによって、電流信号の大きさに応じたカウント値が各ラッチ回路に保持される。つまり、電流信号がデジタル信号に変換される。

メモリ部（Ｎラッチ回路１１１４、Ｓラッチ回路１１１５）は出力部に電気的に接続される。具体的に、Ｎラッチ回路１１１４は第３出力線１１１７を介して出力回路１１１９に接続される。Ｓラッチ回路１１１５は第４出力線１１１８を介して出力回路１１１９に接続される。

水平走査回路１１２０が各ラッチ回路に駆動信号を供給する。水平走査回路１１２０からの駆動信号に基づいて、各ラッチ回路は保持しているカウンタ値をデジタル信号として出力回路１１１９に出力する。

出力回路１１１９は例えばＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）回路である。なお、出力回路１１１９が、デジタル信号処理を行ってもよい。例えば、出力回路１１１９は、Ｓラッチ回路１１１５に保持されたデジタル信号と、Ｎラッチ回路１１１４に保持されたデジタル信号の差分を出力する。

以上に説明したように、信号源である画素からの信号が、デジタル信号に変換されて外部に出力される。

次に、画素１１０１の詳細な構造について説明する。画素１１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。

図１２に画素１１０１の回路の例を示す。本実施例において、光電変換部はフォトダイオード（以下、ＰＤ）１２０１であり、画素増幅部は差動増幅回路である。差動増幅回路は第１入力トランジスタ１２０２及び第２入力トランジスタ１２０３を含んで構成される。さらに本実施例の画素１１０１は、転送トランジスタ１２０４、リセットトランジスタ１２０５、第１選択トランジスタ１２０６、第２選択トランジスタ１２０７、抵抗Ｒ１、及び抵抗Ｒ２を含む。

ＰＤ１２０１のアノードには基準電圧ＧＮＤが供給される。ＰＤ１２０１のカソードは転送トランジスタ１２０４を介して、ノード１２０８に接続される。転送トランジスタ１２０４は、ＰＤ１２０１で発生した電荷をノード１２０８に転送する。

第１入力トランジスタ１２０２のゲートは、ノード１２０８に接続される。第１入力トランジスタ１２０２のゲートは差動増幅回路の第１入力ノードである。第１入力トランジスタ１２０２のゲートの電圧はノード１２０８に転送された電荷の量に応じた電圧となる。つまり、ノード１２０８において転送された電荷が電圧に変換される。第１入力トランジスタ１２０２のドレインは電源電圧供給線に接続される。電源電圧供給線は第１入力トランジスタのドレインに電源電圧ＳＶＤＤを供給する。なお、電源電圧ＳＶＤＤは、カレントミラー回路に供給される電源電圧ＶＤＤと同じであってもよい。両者が異なる電圧であってもよい。第１入力トランジスタ１２０２のソースは抵抗Ｒ１を介して第１選択トランジスタ１２０６のドレインに接続される。

第２入力トランジスタ１２０３のゲートは、リセット電圧供給線に接続される。第２入力トランジスタ１２０３のゲートは差動増幅回路の第２入力ノードである。リセット電圧供給線から第２入力トランジスタ１２０３のゲートにリセット電圧ＶＲＥＳが供給される。第２入力トランジスタ１２０３のソースは抵抗Ｒ２を介して第１選択トランジスタ１２０６のドレインに接続される。第２入力トランジスタ１２０３のドレインは、第２選択トランジスタ１２０７のソースに接続される。

ノード１２０８はリセットトランジスタ１２０５を介して、リセット電圧供給線に接続される。リセットトランジスタ１２０５がオンすると、ノード１２０８にリセット電圧ＶＲＥＳが供給される。つまり、リセットトランジスタ１２０５は、第１入力ノードの電圧をリセットする。

第１選択トランジスタ１２０６のドレインは抵抗Ｒ１及び抵抗Ｒ２に接続される。第１選択トランジスタ１２０６のソースはＢＩＡＳノードに接続される。第２選択トランジスタ１２０７のドレインはＯＵＴノードに接続される。なお、ＢＩＡＳノードはバイアス電流源に接続される。また、ＯＵＴノードは第１出力線に接続される。

転送トランジスタ１２０４のゲートはＰＴＸノードに接続される。リセットトランジスタ１２０５のゲートはＰＲＥＳノードに接続される。第１選択トランジスタ１２０６のゲート及び第２選択トランジスタ１２０７のゲートはいずれもＰＳＥＬノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路１１０３から各トランジスタのゲートに供給される。

第１入力トランジスタ１２０２、及び第２入力トランジスタ１２０３は差動対を構成する。つまり、２つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが２つの入力ノードであり、２つの入力ノードの電圧差に応じた電流信号が第２入力トランジスタのドレイン電流として流れる。このように、差動対である第１入力トランジスタ１２０２と第２入力トランジスタ１２０３とが差動増幅回路を構成する。

図１２において、第１選択トランジスタ１２０６、及び第２選択トランジスタ１２０７は画素を選択するために設けられる。第１選択トランジスタ１２０６が配されることによって、非選択時の消費電流が低減される。第２選択トランジスタ１２０７が配されることによって、第１出力線１１０４の寄生容量低減の効果が得られる。

図１２において、第１選択トランジスタ１２０６及び第２選択トランジスタ１２０７のいずれか一方が省略されてもよい。第２選択トランジスタ１２０７が省略された場合は、差動対の対称性が向上するため、より正確な信号を出力できる。

また、第１入力トランジスタ１２０２と電源電圧供給線の間の電気的経路に第３選択トランジスタが配されてもよい。第２選択トランジスタ１２０７及び第３選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。

あるいは、第１選択トランジスタ１２０６及び第２選択トランジスタ１２０７の両方が省略されてもよい。この場合は、第１入力トランジスタ１２０２及び第２入力トランジスタ１２０３のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧ＶＲＥＳとは異なる電圧を供給する電圧供給手段があればよい。第１選択トランジスタ１２０６及び第２選択トランジスタ１２０７の両方を省略することでトランジスタの数を減らすことができるので、開口率を向上させることができる。

また、転送トランジスタ１２０４は必要に応じて設けられる。図１２に示された回路の変形例では、転送トランジスタ１２０４が省略される。これによりトランジスタの数を減らすことができるので、開口率を向上させることができる。

次に、画素１１０１の別の形態について説明する。画素１１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。

図１３に画素１１０１の回路の別の例を示す。本実施例において、光電変換部はフォトダイオード（以下、ＰＤ）１２０１であり、画素増幅部は差動増幅回路である。差動増幅回路は第１入力トランジスタ１２０２及び第２入力トランジスタ１２０３を含んで構成される。さらに本実施例の画素１１０１は、転送トランジスタ１２０４、リセットトランジスタ１２０９、接続トランジスタ１２１０、第１選択トランジスタ１２０６、第２選択トランジスタ１２０７、抵抗Ｒ１、及び抵抗Ｒ２を含む。

第２入力トランジスタ１２０３のゲートは、後述する接続トランジスタ１２１０のソースに接続される。第２入力トランジスタ１２０３のゲートは差動増幅回路の第２入力ノードである。第２入力トランジスタ１２０３のソースは抵抗Ｒ２を介して第１選択トランジスタ１２０６のドレインに接続される。第２入力トランジスタ１２０３のドレインは、第２選択トランジスタ１２０７のソースに接続される。

ノード１２０８はリセットトランジスタ１２０９を介して、リセット電圧供給線に接続される。リセットトランジスタ１２０９がオンすると、ノード１２０８にリセット電圧ＶＲＥＳが供給される。つまり、リセットトランジスタ１２０９は、第１入力ノードをリセットする。

接続トランジスタ１２１０は第１入力トランジスタ１２０２のゲート（ノード１２０８）と第２入力トランジスタ１２０３のゲートとの間の電気的経路に配される。つまり、接続トランジスタ１２１０のソースドレインの一方は第１入力トランジスタ１２０２のゲートに接続される。そして、接続トランジスタ１２１０のソースドレインの他方は第２入力トランジスタ１２０３のゲートに接続される。リセットトランジスタ１２０９がオンすると、第１入力トランジスタ１２０２のゲートと第２入力トランジスタ１２０３のゲートとが短絡される。リセットトランジスタ１２０９及び接続トランジスタ１２１０が両方ともオンすることで、リセットトランジスタ１２０９及び接続トランジスタ１２１０を介して第２入力トランジスタ１２０３のゲートにリセット電圧ＶＲＥＳが供給される。

転送トランジスタ１２０４のゲートはＰＴＸノードに接続される。リセットトランジスタ１２０９のゲート及び接続トランジスタ１２１０のゲートはいずれもＰＲＥＳノードに接続される。第１選択トランジスタ１２０６のゲート及び第２選択トランジスタ１２０７のゲートはいずれもＰＳＥＬノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路１１０３から各トランジスタのゲートに供給される。

なお、図１３ではリセットトランジスタ１２０９のゲートと接続トランジスタ１２１０のゲートとが接続されているが、それぞれに独立に駆動信号を供給する構成でもよい。この場合、リセットトランジスタ１２０９と接続トランジスタ１２１０とを独立に制御することが可能となる。例えば、両方のトランジスタがオンの状態から、リセットトランジスタ１２０９を先にオフにして、その後、接続トランジスタ１２１０をオフにするという制御を行ってもよい。

続いて、図１３に示された画素回路の変形例を説明する。図１３に示された画素回路において、第２入力トランジスタ１２０３のゲートとリセット電圧供給線との間の電気的経路に、第２のリセットトランジスタが配されてもよい。この場合、差動増幅回路の２つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。

この場合に、リセットトランジスタ１２０９を省略した構成でもよい。このような回路を図１４に示す。第１入力トランジスタ１２０２の入力ノードに接続されるトランジスタの数は、転送トランジスタ１２０４と接続トランジスタ１２１０の２つである。第２入力トランジスタ１２０３の入力ノードに接続されるトランジスタの数は、第２のリセットトランジスタと接続トランジスタ１２１０の２つである。このように、差動増幅回路の２つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。

図１３あるいは図１４において、第１選択トランジスタ１２０６、及び第２選択トランジスタ１２０７は画素を選択するために設けられる。第１選択トランジスタ１２０６が配されることによって、非選択時の消費電流が低減される。第２選択トランジスタ１２０７が配されることによって、第１出力線１１０４の寄生容量低減の効果が得られる。

図１３あるいは図１４において、第１選択トランジスタ１２０６及び第２選択トランジスタ１２０７のいずれか一方が省略されてもよい。第２選択トランジスタ１２０７が省略された場合は、差動増幅回路の２つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。

あるいは、第１選択トランジスタ１２０６及び第２選択トランジスタ１２０７の両方が省略されてもよい。この場合は、第１入力トランジスタ１２０２及び第２入力トランジスタ１２０３のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧ＶＲＥＳとは異なる電圧を供給する電圧供給手段があればよい。第１選択トランジスタ１２０６及び第２選択トランジスタ１２０７の両方を省略することで、トランジスタの数を減らすことができるので、開口率の向上に有利である。

さらに別の変形例として、図１３に示された画素回路において、ＰＤ１２０１の電荷が第２入力トランジスタ１２０３のゲートに転送される構成でもよい。つまり、転送トランジスタがＰＤ１２０１と第１入力トランジスタ１２０２のゲートとの間ではなく、ＰＤ１２０１と第２入力トランジスタ１２０３のゲートとの間の電気的経路に配される。図１３の回路ではリセット電圧ＶＲＥＳが供給された後に、第１入力トランジスタ１２０２及び第２入力トランジスタ１２０３の両方のゲートをフローティングにすることができる。そのため、ＰＤ１２０１の電荷がどちらの入力ノードに転送されても、２つの入力ノードの電圧の差に応じた電流がＯＵＴノードから出力される。この変形例においては、図１４に示された回路と同様に、差動増幅回路の２つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。

このように、差動増幅回路の２つの入力ノードに接続された接続トランジスタを有することによって、入力ノードをリセットしたときに生じるリセットノイズが２つの入力ノードにほぼ均等に分配される。差動増幅によって分配されたリセットノイズが相殺されるため、出力される電流信号に含まれるノイズを低減することが可能となる。

図１２図１３、及び図１４に示された回路は、光電変換部で発生した電荷の量に応じた電流信号を第１出力線１１０４に読み出すための回路である。第１出力線１１０４には、複数の光電変換部からの電流信号が出力される。そのため、図１１が示す通り、図１２、図１３、及び図１４のいずれかに示された回路が繰り返し配される。言い換えると、複数の光電変換部に対応して、読み出し回路を構成する素子（例えば第１、第２入力トランジスタやリセットトランジスタなど）が繰り返し配される。

本実施例では、複数の光電変換部に対応して繰り返し配されるトランジスタは、全て同一の導電型である。具体的には、２つの入力トランジスタ１２０２、１２０３、転送トランジスタ１２０４、リセットトランジスタ１２０５、第１選択トランジスタ１２０６、第２選択トランジスタ１２０７、リセットトランジスタ１２０９、接続トランジスタ１２１０がいずれもＮチャネル型である。このような構成によれば、画素内に配されるウェルの導電型を１つにできるため、画素における光電変換部が占める面積の割合を大きくすることができる。結果として、感度あるいは飽和電荷量、またはその両方を向上させることができる。

なお、電流信号を共通の出力線に読み出すための回路に、繰り返し配されず、複数の光電変換部に共通に配された素子が含まれてもよい。例えば、図１１のバイアス電流源１１０２は、画素の差動増幅回路が動作するためのバイアス電流を供給している。つまり、バイアス電流源１１０２は、読み出し回路に含まれる。しかし、バイアス電流源１１０２は、複数の出力線のそれぞれに対して１つずつ配されているのみである。このような素子は、共通の出力線に信号が出力される複数の光電変換部に対応して、繰り返し配された素子ではない。

図１８は、図１３に示された画素１１０１の平面構造の概略図である。画素回路はシリコン基板などの半導体基板に形成される。半導体基板は、素子分離部１８０１で規定された活性領域を含む。ＰＤ、トランジスタ、抵抗などの素子は、活性領域に配される。

素子分離部１８０１は例えばＬＯＣＯＳ（ＬＯＣａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）やＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｒａｔｉｏｎ）などの絶縁体を用いた分離構造である。あるいは、素子分離部１８０１はＰＮ接合を用いた分離構造であってもよい。素子分離部１８０１は、トランジスタやＰＤを電気的に分離する。

ＰＤ１２０１は半導体領域１８０２によって構成される。第１入力トランジスタ１２０２のソース、ドレイン及びゲートは、それぞれ半導体領域１８０３、１８０４及びゲート電極１８０５によって構成される。第２入力トランジスタ１２０３のソース、ドレイン及びゲートは、それぞれ半導体領域１８０６、１８０７及びゲート電極１８０８によって構成される。また、半導体領域１８０３、１８０６は、それぞれ抵抗Ｒ１、Ｒ２を構成する。転送トランジスタ１２０４のゲートはゲート電極１８０９によって構成される。第１選択トランジスタ１２０６のソース、ドレイン及びゲートは、それぞれ半導体領域１８１０、１８１１及びゲート電極１８１２によって構成される。第２選択トランジスタ１２０７のソース、ドレイン及びゲートは、それぞれ半導体領域１８０７、１８１３及びゲート電極１８１２によって構成される。リセットトランジスタ１２０９のソース、ドレイン及びゲートは、それぞれ半導体領域１８１４、１８１５及びゲート電極１８１６によって構成される。接続トランジスタ１２１０のソース、ドレイン及びゲートは、それぞれ半導体領域１８１４、１８１７及びゲート電極１８１６によって構成される。

ソース、ドレインを構成する半導体領域、及びゲート電極にはコンタクトプラグ１８１８が接続される。半導体領域及びゲート電極は、それぞれコンタクトプラグ１８１８を介して配線に接続される。例えば、半導体領域１８１４とゲート電極１８０５とは、配線によって互いに接続され、図１３のノード１２０８を構成する。詳細な接続関係は図１３に示されているので、ここではその説明を省略する。

図１８が示すように、互いに接続される２つのノードが、共通の半導体領域あるいは共通のゲート電極によって構成されてもよい。例えば、第２入力トランジスタ１２０３のドレインは第２選択トランジスタ１２０７のソースに接続されるので、両者はいずれも共通の半導体領域１８０７によって構成される。しかし、それぞれが別々の半導体領域で構成されてもよい。同様に、リセットトランジスタ１２０９のゲートと接続トランジスタ１２１０のゲートが、分離されたゲート電極でそれぞれ構成されてもよい。図１８では、半導体領域１８０３、１８０６によって抵抗Ｒ１、Ｒ２が構成されている。しかし、抵抗Ｒ１、Ｒ２が例えばポリシリコンなどの薄膜抵抗で形成されてもよい。

図１８に示される平面構造では、第１入力トランジスタのゲート電極１８０５から第２入力トランジスタのゲート電極１８０８までの構造が線対称になっている。このように、差動対を構成する２つの入力トランジスタの平面構造が対称性を有することによって、差動増幅回路の精度を向上させることができる。

図１９は、図１８の線分ＡＢに沿った断面構造の概略図である。図１９にはＰＤ１２０１、転送トランジスタ１２０４、及び第１入力トランジスタ１２０２が示される。図１９において、図１８と同様の部分については同一の符号が付されている。

ＰＤ１２０１はＮ型の半導体領域１８０２で構成される。Ｎ型半導体領域１８０２には、光電変換によって発生した電荷が収集される。第１入力トランジスタ１２０２のソース、ドレインは、Ｎ型の半導体領域１８０３、１８０４で構成される。すなわち、第１入力トランジスタ１２０２はＮチャネル型である。これらのＮ型半導体領域は、Ｐ型ウェル１８１９に配される。Ｐ型ウェル１８１９には基準電圧ＧＮＤが供給される。

Ｐ型ウェル１８１９は、例えば半導体基板に不純物を拡散させて形成された半導体領域である。あるいは、Ｐ型ウェル１８１９はＰ型の半導体基板であってもよい。あるいは、Ｐ型ウェル１８１９はエピタキシャル成長によって形成されたＰ型の半導体領域であってもよい。

ＰＤ１２０１のＮ型半導体領域１８０２に隣接して、Ｐ型半導体領域１８２０が配される。Ｐ型半導体領域１８２０はＰ型ウェル１８１９と接続され、基準電位ＧＮＤが供給される。Ｐ型半導体領域１８２０によって、半導体基板と絶縁体との界面で発生する暗電流に起因するノイズを低減することができる。

画素回路を構成するトランジスタの導電型が同一であれば、図１９のようにウェルの導電型を１つのみにすることができる。これによって、画素における光電変換部が占める面積の割合を大きくすることができるので、感度を向上させることができる。

さらに、本実施例では、ＰＤ２０１が電子を蓄積する構成になっている。このため、Ｐ型ウェル１８１９にＮ型半導体領域１８０２を形成することで、ＰＤ１２０１を構成することが可能である。これによれば、ウェルの導電型を１つのみにすることができるため、感度あるいは飽和電荷量、またはその両方を向上させることができる。なお、ＰＤ２０１がホールを蓄積する変形例では、トランジスタの導電型がＰチャネル型である。これによって、ウェルの導電型を１つのみ（Ｎ型）にすることができる。

図１９が示すように、光は矢印Ｌの方向に沿って半導体基板に入射する。このように、図１９に示された光電変換装置は表面照射型である。

図２０は、図１８の線分ＡＢに沿った断面構造の別の例を示す概略図である。図２０にはＰＤ１２０１、転送トランジスタ１２０４、及び第１入力トランジスタ１２０２が示される。

図２０に示された光電変換装置は、裏面照射型である。つまり、トランジスタのゲート電極や配線が配された側とは反対側の主面から半導体基板に光が入射する。図２０において光が入射する方向は、矢印Ｌで示される。

図２０において、図１９と同様の部分には同様の符号を付し、詳細な説明は省略する。図２０には、配線１８２１が示されている。また、半導体基板の入射面側に、カラーフィルタ１８２２、マイクロレンズ１８２３が配される。

なお、信号を読み出すための回路や信号処理回路を構成するトランジスタが配された第２の半導体基板が配線１８２１の反対側に配されてもよい。つまり、ＰＤ２０１が配された第１の半導体基板と、トランジスタが配された第２の半導体基板とが、配線を間に挟んで対向して配されてもよい。このような構成によれば、光電変換部を含む半導体基板に配されるトランジスタの数を減らすことができる。そのため、光電変換部の面積を大きくすることが可能であり、感度を向上させることが可能である。

次に、ランプ電流信号源１１０９の詳細な構成について説明する。図１５は、ランプ電流信号源１１０９の回路例を示す。ランプ電流信号源１１０９は、入力電圧に応じた電流を出力する電流出力回路と、比較部に電流を分配するカレントミラー回路とを含んで構成される。

本実施例のランプ電流信号源１１０９は、電流出力回路として差動増幅回路を含む。ランプ電流信号源１１０９の差動増幅回路は、第１入力トランジスタ１５０１と第２入力トランジスタ１５０２によって構成される。第１入力トランジスタ１５０１と第２入力トランジスタ１５０２は差動対を構成している。第１入力トランジスタ１５０１のソースと第２入力トランジスタ１５０２のソースは、それぞれ抵抗Ｒ１５１、Ｒ１５２を介してバイアス電流源１５０３に接続される。第１入力トランジスタ１５０１のドレインには電源電圧ＳＶＤＤが供給される。第２入力トランジスタ１５０２のドレインはカレントミラー回路に接続される。

第１入力トランジスタ１５０１のゲートにはＤＡＣ（ＤｉｇｉｔａｌｔｏＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）１５０４が接続される。ＤＡＣ１５０４は、クロック信号ＣＬＫに基づいて、段階的に変化する電圧信号を出力する。ＤＡＣ１５０４に供給される駆動信号ｒｅｓｅｔに基づいて、ＤＡＣ１５０４が出力する電圧信号が初期値にリセットされる。第２入力トランジスタ１５０２のゲートには、参照電圧としてリセット電圧ＶＲＥＳが供給される。

以上の構成によって、ＤＡＣ１５０４が出力する電圧の変化に応じて、第２入力トランジスタ１５０２のドレインに出力される電流が変化する。このドレイン電流がランプ電流信号として出力される。

カレントミラー回路は、第２入力トランジスタ１５０２のドレイン電流をミラーリングして、複数の比較部に入力する。本実施例ではＯＵＴ１ノードは図１１の一番左の画素列に対応する比較部の参照電流入力ノード１１１１に接続される。ＯＵＴ２ノードは図１１の中央の画素列に対応する比較部の参照電流入力ノード１１１１に接続される。ＯＵＴ３ノードは図１１の一番右の画素列に対応する比較部の参照電流入力ノード１１１１に接続される。カレントミラー回路の出力側のトランジスタは、ランプ電流信号を入力する比較部の数に応じて設けられる。なお、ランプ電流信号源１１０９が画素列ごとに配されてもよい。この場合、複数の比較器にランプ電流信号を分配するためのカレントミラー回路は省略される。

ランプ電流信号源１１０９の電流出力回路は、画素増幅部と同じ構造の増幅回路であることが望ましい。本実施例でも、画素増幅部と同じ差動増幅回路が、ランプ電流信号源１１０９に用いられる。さらに、画素回路と回路構成を一致させるために、選択トランジスタ、リセットトランジスタ、接続トランジスタに相当するダミーのトランジスタを挿入してもよい。具体的には、図１２、図１３、あるいは図１４のＰＤ１２０１をＤＡＣ１５０４に置き換えた回路であってもよい。このように、ランプ電流信号源１１０９が、画素増幅部と同じ構造であれば、ＡＤ変換におけるリニアリティ特性が向上する。

また、ランプ電流信号源１１０９の変形例では、ＤＡＣ１５０４の代わりに、定電流源と容量を含んで構成される電圧源が適用される。定電流源が一定の電流で容量を充電するので、容量の両端には連続的に変化する電圧信号が現れる。このような電圧源を用いることで、連続的にその大きさが変化するランプ電流信号を出力する。

ランプ電流信号の大きさの変化する方向は、蓄積される電荷の種類、入力トランジスタ１２０２、１２０３の導電型に基づいて決定すればよい。例えば、ランプ電流信号の大きさの変化する方向は、暗時に画素１１０１から出力される電流の大きさから、明時に画素１１０１から出力される電流の大きさに変化する方向である。なお、暗時とは、ノード１２０８の電圧がリセットされ、電荷が転送されていない状態を含む。

ランプ電流の大きさの変化する方向について具体的に説明する。図１２や図１３、図１４に示された画素１１０１においては、ＰＤ１２０１からノード１２０８に信号電荷である電子が転送される。そのため、ノード１２０８がリセットされた状態で電荷が転送されると、ノード１２０８の電圧は低くなる。そして、転送される電荷（電子）の量が多いほど、ノード１２０８の電圧が低くなる。入力トランジスタ１２０２、１２０３はＮチャネル型なので、明時に出力される電流の大きさは、暗時に出力される電流の大きさよりも大きくなる。したがって、ランプ電流信号は電流値が大きくなるように変化する。

一方、ＰＤ０１の電荷が、第２入力トランジスタ１２０３のゲートに転送される回路では、転送される電荷の量が多いほど出力される電流の大きさが小さくなる。この場合は、ランプ電流信号は電流値が小さくなるように変化する。

信号電荷として転送される電荷がホールの場合は、上述のランプ電流信号の変化の方向が逆転する。また、入力トランジスタ１２０２、１２０３がＰチャネルの場合は、上述のランプ電流信号の変化の方向が逆転する。

続いて比較部１１０８の詳細な構成について説明する。図１６は、比較部１１０８の回路例を示す。比較部１１０８は、信号入力ノード１１１０に入力された電流信号、及び参照電流入力ノード１１１１に入力されたランプ電流信号を、出力ノード１１１２に伝達し、両者の大小関係によって出力ノード１１１２の電圧を変化させる。

図１６において、ＩＮＮノードが信号入力ノード１１１０に対応する。ＩＮＰノードが参照電流入力ノード１１１１に対応する。ＯＵＴノードが出力ノード１１１２に対応する。

ノードＩＮＮに入力された電流は、第１カレントミラー回路１６０１を介してＯＵＴノードに伝達される。ノードＩＮＰに入力された電流は、第２カレントミラー回路１６０２及び第３カレントミラー回路１６０３を介してＯＵＴノードに伝達される。

ＯＵＴノードは第１カレントミラー回路１６０１の出力側のトランジスタを介して基準電圧ＧＮＤ供給部に接続される。また、ＯＵＴノードは第３カレントミラー回路１６０３の出力側のトランジスタを介して電源電圧ＶＤＤ供給部に接続される。

このような回路において、ＩＮＮノードからの電流（画素からの電流信号）はＯＵＴノードを基準電圧ＧＮＤの方向に放電する電流となる。一方、ＩＮＰノードからの電流（ランプ電流信号）は出力ノードを電源電圧ＶＤＤの方向に充電する電流となる。

したがって、画素からの電流信号のほうが大きい場合は、出力ノードの電圧は基準電圧ＧＮＤに近い電圧（第１の電圧）となる。そして、ランプ電流信号のほうが大きい場合は、出力ノードの電圧は電源電圧ＶＤＤに近い電圧（第２の電圧）となる。

以上に述べたように、比較器のＯＵＴノードにはカレントミラー回路を介して信号が伝達される。つまり、ＯＵＴノードには２つのトランジスタが接続されているだけなので、ＯＵＴノードの寄生容量は小さい。したがって、画素からの電流信号とランプ電流信号との大小関係が逆転した場合には、出力ノードの電圧が速やかに変化する。これにより高速なＡＤ変換を行うことが可能となる。

さらに、図１６に示される比較部においては、ＩＮＮノードから入力される電流及びＩＮＰノードから入力される電流の両方がカレントミラー回路を介してＯＵＴノードに伝達される。この場合、ＯＵＴノードに接続される２つのトランジスタを比較的近い場所に配置することが容易である。そのため、ＯＵＴノードの寄生容量を小さくする点で有利である。

図１７は、比較部１１０８の別の回路例を示す。図１７において、ＩＮＮノードが信号入力ノード１１１０に対応する。ＩＮＰノードが参照電流入力ノード１１１１に対応する。ＯＵＴノードが出力ノード１１１２に対応する。

この例では、信号電流が入力されるＩＮＮノードが、そのままＯＵＴノードになっている。つまり、ＩＮＮノードに接続される第２出力線１１０７の電圧が、比較の結果に応じて変化する。

第２出力線１１０７は、複数の画素１１０１が接続された第１出力線１１０４にカレントミラー回路を介して接続される。したがって、第２出力線１１０７にはカレントミラー回路の出力側トランジスタ１１０６が接続されているのみである。つまり、第２出力線１１０７は、多数のトランジスタが接続された第１出力線１１０４に比べて寄生容量が小さい。そのため、第２出力線１１０７が比較部の出力ノード１１１２であっても、高速なＡＤ変換が可能である。

また、ＩＮＰノードからの電流は、第１カレントミラー回路１７０１だけを介してＯＵＴノードに伝達される。このように、図１７に示された比較部によれば、少ない回路構成で高速なＡＤ変換を行うことが可能である。

なお、このような回路構成において、画素からの電流は出力ノードを電源電圧ＶＤＤの方向に充電する電流となる。一方、ランプ電流信号は出力ノードを基準電圧ＧＮＤの方向に放電する電流となる。

したがって、画素からの電流信号のほうが大きい場合は、出力ノードの電圧は電源電圧ＶＤＤに近い電圧（第１の電圧）となる。そして、ランプ電流信号のほうが大きい場合は、出力ノードの電圧は基準電圧ＧＮＤに近い電圧（第２の電圧）となる。

続いて本実施例の光電変換装置の動作について説明する。図２１は駆動信号のタイミングチャートを示している。駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸ、駆動信号ＰＴＮ、駆動信号ＰＴＳは、それぞれ図１１のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノード、ＰＴＮノード、ＰＴＳノードに供給される。

駆動信号ｒｅｓｅｔは、ランプ電流信号源１１０９及びカウンタ１１のｒｅｓｅｔノードに入力されるランプリセット信号及びカウンタリセット信号である。両者は同期した信号であるため、同じ駆動信号として示している。ランプリセット信号とカウンタリセット信号とが、互いに独立した駆動信号として供給されてもよい。

また、図２１は、比較部１１０８の信号入力ノード１１１０（ＩＮＮノード）に入力される電流信号ＩＮＮ、比較部１１０８の参照電流入力ノード１１１１（ＩＮＰノード）に入力されるランプ電流信号ＩＮＰを示している。さらに、図２１は、ラッチパルス生成部１１１３が出力するラッチパルス、カウンタ１１１６が出力するカウント値を示している。

各駆動信号はハイレベルとローレベルの少なくとも２値の電圧値を有する。アナログ回路であれば、ハイレベルは対応するトランジスタがオンとなる電圧である。ローレベルは対応するトランジスタがオフとなる電圧である。

時刻Ｔ１の前は、ＰＲＥＳとｒｅｓｅｔがハイレベルであり、他の駆動信号はローレベルである。この時は、リセット電圧ＶＲＥＳがノード１２０８及び第２入力トランジスタ１２０３のゲートに供給されている。またｒｅｓｅｔがハイレベルなので、ランプ電流信号源１１０９とカウンタ１１１６はリセットされた状態、つまり初期値を出力している状態である。

時刻Ｔ２においてＰＲＥＳがローレベルになる。これにより、ノード１２０８がフローティングになる。図１３に示される画素においては、ノード１２０８と第２入力トランジスタ１２０３のゲートとがそれぞれフローティングになる。

時刻Ｔ３においてｒｅｓｅｔがローレベルになり、ＰＴＮがハイレベルになる。ｒｅｓｅｔがローレベルになることによって、ランプ電流信号が初期値から変化し始める。本実施例では、ランプ電流信号が小さい電流から大きい電流に向かって変化する。さらに、この時、カウンタ１１１６がカウントを開始する。

時刻Ｔ３では、画素増幅部の入力ノード（ノード１２０８）の電圧はリセット電圧ＶＲＥＳである。そのため、画素がリセットされた状態で出力されるリセット信号がランプ電流信号と比較される。このリセット信号には、リセットトランジスタがオフしたときに発生するノイズが含まれていてもよい。

ランプ信号電流と画素からの電流信号（リセット信号）との大小関係が反転するタイミング（時刻Ｔ４）で、ラッチパルスがＮラッチ回路１１１４に入力される。これによって、Ｎラッチ回路１１１４は時刻Ｔ４でのカウント値を保持する。

時刻Ｔ５において、ｒｅｓｅｔがハイレベルになる。これによって、ランプ電流信号源１１０９とカウンタ１１１６がリセットされる。また、ＰＴＮがローレベルになる。

時刻Ｔ６において、ＰＴＸがハイレベルになる。これによって、ＰＤ１２０１で発生した電荷が、ノード１２０８に転送される。このとき、ＰＤ１２０１の全ての電荷が、ノード１２０８に転送されることが好ましい。時刻Ｔ６から所定の時間の後、ＰＴＸはローレベルとなる。

電荷がノード１２０８に転送されることで、ノード１２０８の電圧はリセット電圧ＶＲＥＳから変化する。転送される電荷の量に応じて、電圧の変化する量が決まる。一方で、第２入力トランジスタ１２０３のゲートの電圧はリセット電圧ＶＲＥＳに保たれる。したがって、差動増幅回路の２つの入力には電荷の量に応じた電位差が与えられ、その電位差に基づく電流信号が画素から出力される。

時刻Ｔ７において、ｒｅｓｅｔがローレベルになり、ＰＴＮがハイレベルになる。ｒｅｓｅｔがローレベルになることによって、ランプ電流信号が初期値から変化し始める。さらに、この時、カウンタ１１１６がカウントを開始する。ＰＴＮがハイレベルであるため、カウンタ１１１６からのカウント値はＳラッチ回路１１１５に入力される。

時刻Ｔ７では、画素増幅部の入力ノード（ノード１２０８）の電圧は、入射光によって発生した電荷の量に応じた電圧である。そのため、入射光の量に応じた光信号がランプ電流信号と比較される。光信号には、リセットトランジスタがオフした時に発生するノイズが含まれていてもよい。

ランプ信号電流と画素からの電流信号（光信号）との大小関係が反転するタイミング（時刻Ｔ８）で、ラッチパルスがＳラッチ回路１１１５に入力される。これによって、Ｓラッチ回路１１１５は時刻Ｔ８でのカウント値を保持する。

時刻Ｔ９において、ｒｅｓｅｔがハイレベルになり、ＡＤ変換を終了する。この時点から出力部がデジタル信号の出力を開始する。

図１３に示される画素では、リセットトランジスタ１２０９をオフするタイミングと接続トランジスタ１２１０をオフするタイミングとをずらしてもよい。具体的には、時刻Ｔ２での動作において、リセットトランジスタ１２０９を接続トランジスタ１２１０よりも先にオフにする。これによって、リセット時に発生するノイズ（ｋＴＣノイズ等）が差動増幅回路の２つの入力ノードにほぼ等しく分配される。その結果、リセットノイズを差動増幅によって相殺することができるため、出力される電流信号に含まれるノイズを低減することが可能となる。

本実施例の光電変換装置の別の動作について説明する。複数の画素行の画素に、駆動信号ＰＳＥＬを並列に供給することで、複数の画素からの電流信号が第１出力線１１０４に並列に出力される。例えば複数の駆動信号ＰＳＥＬが同期して供給されてもよい。これによって、第１出力線１１０４において複数の画素からの電流信号を加算あるいは平均化することが可能である。電流信号を加算あるいは平均化する場合には、駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸを同時に複数の画素行に供給することが好ましい。

２つの画素からの電流信号を加算する場合には、バイアス電流源１１０２の電流を、１つの画素のみから電流信号が出力される場合に比べて２倍にすればよい。これによって、各画素の差動増幅回路には単独で読み出される場合と同じバイアス電流が供給される。したがって、各画素を単独で読み出す場合と同じ電流信号が各画素から出力され、第１出力線１１０４において加算される。３つ以上の画素からの電流信号を加算する場合には、加算する画素の数だけバイアス電流源１１０２の電流を大きくすればよい。一方で、複数の画素からの電流信号を平均する場合には、バイアス電流源１１０２の電流を、１つの画素のみから電流信号が出力される場合と同じにすればよい。

また、ランプ電流信号源１１０９のカレントミラー回路の増幅率を変えることで、ＡＤ変換時に信号を増幅することができる。例えば、２つの画素からの電流信号を加算して出力する場合には、ランプ電流信号源１１０９のカレントミラー回路の増幅率を２倍にするとよい。

本実施例の効果について説明する。画素が電流信号を出力する差動増幅回路を含み、かつ画素に含まれるトランジスタの導電型が同一である。そのため、感度を向上させることが可能である。

さらに本実施例においては、画素列ごとにＡＤ変換を行う光電変換装置において、ＡＤ変換のスピードを向上させることが可能である。画素からの電流信号とランプ電流信号の大小関係が逆転すると、比較部の出力が反転する。つまり、出力電圧が第１の電圧から第２の電圧へ、もしくはその逆に、変化する。入力信号の大小関係が逆転してから比較器の出力が反転するまでの時間が長いと、ラッチパルスの発生が遅れる。そうすると、入力信号の大小関係が逆転した時点からカウントがさらに進み、ラッチ回路に正確なカウント値が保持されない。このようなエラーを防ぐために、比較部の出力の反転に時間がかかる場合は、クロック信号の周波数を低くしなければならない。つまり、ＡＤ変換の速度が低下してしまう。

これに対して本実施例では、比較部の出力ノードの容量を小さくすることができるため、出力が速やかに反転する。この結果、高い周波数のクロック信号でカウンタを動作させた場合でも、上述のようなエラーの発生を低減することができる。したがって、高速なＡＤ変換が可能となる。

本発明に係る別の実施例について説明する。本実施例の回路構成を図２２に示す。図１１と同様の機能を有する部分には同じ符号が付されている。

本実施例の光電変換装置は複数の画素、カレントミラー回路、アナログデジタル変換部（以下、ＡＤ変換部）、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷の量に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、ＡＤ変換部に入力される。ＡＤ変換部によってアナログの電流信号がデジタル信号に変換される。水平走査回路によって、デジタル信号が出力部に読み出される。出力部はデジタル信号を外部に出力する。

本実施例の特徴部分は、カレントミラー回路が出力するミラー電流信号の増幅率を切り替えることが可能な点である。それ以外の部分は、実施例３と同様である。したがって、以下の説明では、実施例３と異なる部分について説明し、実施例３と同様の部分については説明を省略する。

本実施例のカレントミラー回路は入力側トランジスタ２２０１と、３つの出力側トランジスタ２２０２、２２０３、２２０４とによって構成される。これらはいずれもＰチャネル型のＭＯＳトランジスタである。

入力側トランジスタ２２０１のゲートとドレインとが短絡される。入力側トランジスタ２２０１のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ２２０１のソースに電源電圧ＶＤＤを供給する。入力側トランジスタ２２０１のドレイン及び当該ドレインと短絡されたゲートは、第１出力線１１０４に電気的に接続される。

３つの出力側トランジスタ２２０２、２２０３、２２０４は並列に接続される。具体的に、３つの出力側トランジスタ２２０２、２２０３、２２０４のソースは、いずれも電源電圧供給線に接続される。電源電圧供給線は３つの出力側トランジスタ２２０２、２２０３、２２０４のそれぞれのソースに電源電圧ＶＤＤを供給する。また、３つの出力側トランジスタ２２０２、２２０３、２２０４のゲートは、いずれも入力側トランジスタ２２０１のゲートに接続される。そして、３つの出力側トランジスタ２２０２、２２０３、２２０４のドレインは、いずれも第２出力線１１０７に電気的に接続される。

ここで、各トランジスタのサイズについて説明する。入力側トランジスタ２２０１、第１及び第２の出力側トランジスタ２２０２、２２０３は、いずれも同程度のチャネル幅を有する。これに対して、第３の出力側トランジスタ２２０４は、入力側トランジスタ２２０１のチャネル幅の約２倍のチャネル幅を有する。また、各トランジスタはいずれも同程度のチャネル長を有する。

第２の出力側トランジスタ２２０３のドレインと第２出力線１１０７との間の電気的経路には、第１ゲイン切り替えスイッチ２２０５が配される。第１ゲイン切り替えスイッチ２２０５はＰチャネル型のＭＯＳトランジスタである。第１ゲイン切り替えスイッチ２２０５は、駆動信号ｇａｉｎ１によってオンとオフが制御される。

第３の出力側トランジスタ２２０４のドレインと第２出力線１１０７との間の電気的経路には、第２ゲイン切り替えスイッチ２２０６が配される。第２ゲイン切り替えスイッチ２２０６はＰチャネル型のＭＯＳトランジスタである。第２ゲイン切り替えスイッチ２２０６は、駆動信号ｇａｉｎ２によってオンとオフが制御される。

本実施例では、第１及び第２ゲイン切り替えスイッチ２２０５、２２０６によって、ミラー電流信号の増幅率を切り替えることができる。つまり、第１及び第２ゲイン切り替えスイッチ２２０５、２２０６が増幅率制御手段である。２つのゲイン切り替えスイッチによって、増幅率を切り替える方法を説明する。本実施例では４つの増幅率に切り替えることができる。

まず、第１及び第２ゲイン切り替えスイッチ２２０５、２２０６の両方がオフの場合は、第２及び第３の出力側トランジスタ２２０３、２２０４が、第２出力線１１０７から切り離される。そのため、第１の出力側トランジスタ２２０２だけが第２出力線１１０７に接続される。結果として、約１倍の増幅率でミラー電流信号が出力される。

次に、第１ゲイン切り替えスイッチ２２０５がオンであり、第２ゲイン切り替えスイッチ２２０６がオフの場合を説明する。この場合、第３の出力側トランジスタ２２０４が、第２出力線１１０７から切り離される。そして、第１及び第２の出力側トランジスタ２２０２、２２０３が第２出力線１１０７に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ２２０１のチャネル幅に対して約２倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約２倍の増幅率でミラー電流信号が出力される。

続いて、第１ゲイン切り替えスイッチ２２０５がオフであり、第２ゲイン切り替えスイッチ２２０６がオンの場合を説明する。この場合、第２の出力側トランジスタ２２０３が、第２出力線１１０７から切り離される。そして、第１及び第３の出力側トランジスタ２２０２、２２０４が第２出力線１１０７に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ２２０１のチャネル幅に対して約３倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約３倍の増幅率でミラー電流信号が出力される。

最後に、第１及び第２ゲイン切り替えスイッチ２２０５、２２０６の両方がオンの場合は、３つの出力側トランジスタ２２０２、２２０３、２２０４がすべて第２出力線１１０７に接続される。これは、カレントミラー回路の出力側に、入力側トランジスタ２２０１のチャネル幅に対して約４倍のチャネル幅を有するトランジスタが配されたことと等価である。結果として、約４倍の増幅率でミラー電流信号が出力される。

以上に述べたように、本実施例では、第１出力線１１０４に出力された電流信号に対するミラー電流信号の増幅率を切り替えることができる。

図２２では、３つの出力側トランジスタが並列に接続されたが、並列に接続されるトランジスタの数はこれに限られない。また、各トランジスタのサイズを変更することで、切り替え可能な増幅率が調整される。

本実施例において、画素１１０１の回路構成は実施例３と同様である。図１２、図１３、あるいは図１４に示された回路が適用される。また、画素１１０１の平面構造、断面構造は実施例３と同様である。図１８、図１９、図２０に示された構造が適用される。

本実施例の動作については、実施例３と同様である。図２１に示された駆動信号に基づいて動作する。

Claims

複数の光電変換部と、
共通の出力線と、
前記複数の光電変換部で発生した電荷の量に応じた電流信号を前記共通の出力線に出力するための読み出し回路と、を有し、
前記読み出し回路は複数のトランジスタで構成され、
前記複数のトランジスタには、複数の第１入力トランジスタ及び前記第１入力トランジスタと差動対を構成する複数の第２入力トランジスタが含まれ、
前記複数のトランジスタのうち、前記複数の光電変換部に対応して繰り返し配されたトランジスタについては、いずれも同一の導電型であることを特徴とする光電変換装置。
前記複数のトランジスタには、前記複数の光電変換部に対応して繰り返し配された、前記第１入力トランジスタの入力ノードに前記光電変換部で発生した前記電荷を転送する複数の転送トランジスタが含まれることを特徴とする請求項１に記載の光電変換装置。
２つ以上の光電変換部の電荷が、共通の第１入力トランジスタの入力ノードに転送されることを特徴とする請求項２に記載の光電変換装置。
前記複数のトランジスタには、前記複数の光電変換部に対応して繰り返し配された、前記複数の光電変換部の中から前記共通の出力線へ前記電流信号を出力する光電変換部を選択する複数の選択トランジスタが含まれることを特徴とする請求項１乃至請求項３のいずれか一項に記載の光電変換装置。
前記複数の選択トランジスタには、前記第１入力トランジスタのソース、及び前記第２入力トランジスタのソースに接続された第１選択トランジスタが含まれることを特徴とする請求項４に記載の光電変換装置。
前記複数の選択トランジスタには、前記第１入力トランジスタのドレインに接続された第２選択トランジスタ、及び前記第２入力トランジスタのドレインに接続された第３選択トランジスタがさらに含まれることを特徴とする請求項５に記載の光電変換装置。
前記第１入力トランジスタの入力ノード及び前記第２入力トランジスタの入力ノードにリセット電圧を供給するリセット電圧供給部をさらに有し、
前記複数のトランジスタには、前記複数の光電変換部に対応して繰り返し配された、前記リセット電圧供給部と前記第１入力トランジスタの入力ノードとの間の電気的接続を制御する複数のリセットトランジスタが含まれることを特徴とする請求項１乃至請求項６のいずれか一項に記載の光電変換装置。
前記複数のトランジスタには、前記複数の光電変換部に対応して繰り返し配された、前記第１入力トランジスタの入力ノードと前記第２入力トランジスタの入力ノードとの間の電気的接続を制御する複数の接続トランジスタが含まれ、
前記リセット電圧は、前記リセット電圧供給部から前記リセットトランジスタ、及び前記接続トランジスタを介して前記第２入力トランジスタの入力ノードに供給されることを特徴とする請求項７に記載の光電変換装置。
前記複数のトランジスタには、前記複数の光電変換部に対応して繰り返し配された、前記リセット電圧供給部と前記第２入力トランジスタの入力ノードとの間の電気的接続を制御する複数の第２リセットトランジスタが含まれることを特徴とする請求項７または請求項８に記載の光電変換装置。
前記複数の光電変換部のうち２つ以上の光電変換部からの前記電流信号が並列に前記共通の出力線に出力され、
該２つ以上の光電変換部からの前記電流信号が前記共通の出力線において加算されることを特徴とする請求項１乃至請求項９のいずれか一項に記載の光電変換装置。
前記複数の第１入力トランジスタ及び前記複数の第２入力トランジスタには、共通のバイアス電流源からバイアス電流が供給され、
共通のバイアス電流源の電流の大きさは、前記複数の光電変換部のうち１つの光電変換部のみから前記電流信号が出力されるときに比べて、前記複数の光電変換部のうち２つ以上の光電変換部から並列に前記電流信号が出力されるときのほうが大きいことを特徴とする請求項１０に記載の光電変換装置。
半導体基板を有し、
前記半導体基板に前記光電変換部が配され、
前記半導体基板の第１主面の側に前記第１入力トランジスタあるいは前記第２入力トランジスタに接続される配線が配され、
前記第１主面とは反対側の第２主面から前記光電変換部に光が入射することを特徴とする請求項１乃至請求項１１のいずれか一項に記載の光電変換装置。
第２半導体基板を有し、
前記半導体基板、及び前記第２半導体基板が前記配線を間に挟んで対向して配され、
前記第２半導体基板に前記第１入力トランジスタ、前記第２入力トランジスタのいずれか１つ以上が配されることを特徴とする請求項１２に記載の光電変換装置。
前記複数のトランジスタには、前記複数の光電変換部に対応して繰り返し配された、前記複数の光電変換部の中から前記共通の出力線へ前記電流信号を出力する光電変換部を選択する複数の選択トランジスタが含まれ、
前記複数の選択トランジスタには、前記第１入力トランジスタのソース、及び前記第２入力トランジスタのソースに接続された第１選択トランジスタと、前記第２入力トランジスタのドレインに接続された第２選択トランジスタとがさらに含まれることを特徴とする請求項１に記載の光電変換装置。