JP2007166449A

JP2007166449A - 固体撮像素子のｃｄｓ回路

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Publication number: JP2007166449A
Application number: JP2005362622A
Authority: JP
Inventors: Takeshi Shimizu; 健清水; Masanori Funaki; 正紀舟木
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2005-12-16
Filing date: 2005-12-16
Publication date: 2007-06-28

Abstract

【課題】従来のＣＤＳ回路は、画素数を増加した時に、高速動作させる事が難しく、また、水平ブランキング期間では水平信号線のＤＣ値がほぼ電源電圧まで上昇してしまい、１Ｈ期間の読み出しの最初の画素読み出し時に正しい信号が出力できない。
【解決手段】ブランキング時ＣＤＳ回路４０は、ブランキング期間内の最初の水平駆動信号１周期分にて、トランジスタ４３、４４をオンとし、コンデンサＣ１７とＣ１８の電位が同電位とし、クランプ動作により、水平信号線３、４はＣ１７とＣ１８の各電位に応じた電位に固定される。Ｃ１７とＣ１８の電位は、遮光されている画素２５からの電位であるから、水平信号線３の信号レベルは画素出力信号に近いＤＣ電圧に保持される。カラム毎ＣＤＳ回路部３０、ブランキング時ＣＤＳ回路部４０及び水平読み出し部５０は、画素部の上下に各１系統ずつ、計２系統設けられ、列方向の画素から信号を交互に読み出す。
【選択図】図１

Description

本発明は固体撮像素子のＣＤＳ回路に係り、特にＣＭＯＳセンサ等の固体撮像素子で発生する固定パターンノイズを抑圧するＣＤＳ回路に関する。

固体撮像素子は、大別するとＣＣＤ（Charge Coupled Device:電荷結合素子）とＣＭＯＳセンサ（ＣＭＯＳイメージセンサ）の２種類に分けられる。このうち、ＣＣＤはフォトダイオードで光電変換して得られた電荷をＣＣＤにより画素外に転送し、その後電圧信号に変換、増幅し、チップ外へ出力する。

一方、ＣＭＯＳセンサは、フォトダイオードで光電変換して得られた電荷を画素内で電圧信号、あるいは電流信号などの電気信号に変換し、その電気信号を画素内に備えた増幅用トランジスタで増幅してから画素外へ出力する。このＣＭＯＳセンサは、ＣＣＤに比べて消費電力が小さく、かつ、センサ素子と周辺回路素子とを同じＣＭＯＳ技術を適用して作成できるという利点がある。

このような固体撮像素子を用いた撮像装置では、固体撮像素子で発生する固定パターンノイズを抑圧するために、相関二重サンプリング（ＣＤＳ:Correlated Double Sampling:ＣＤＳ）回路を通常備えている。特に、従来のＣＭＯＳセンサのＣＤＳ回路としては、ＣＭＯＳセンサを構成する２次元配列された複数の単位画素のうち、カラム毎（列毎）に配置された単位画素に接続された列信号線からの画素信号を保持し、同様に保持したリセット信号との差分を最終出力にて差動アンプを用いて引算で求めることで、固定パターンノイズを低減するＣＤＳ回路が知られている（例えば、特許文献１参照）。また、上記の差動アンプを通常のアンプ形式ではなく、スイッチトキャパシタアンプで構成したＣＤＳ回路も知られている（例えば、特許文献２参照）。

また、差分によるＣＤＳ動作を差動アンプを用いずに、クランプ回路を用いて構成する場合もあるが、カラム毎にＣＤＳ回路を設けるため、ＣＤＳ回路を構成するＭＯＳスイッチ回路、ＭＯＳ容量等の不均一性により、カラム毎の固定パターンノイズを発生するという問題がある。

そこで、この固定パターンノイズ発生を抑える対策、つまりＭＯＳスイッチにまつわる、フィードスルーやチャージインジェクションの問題を回避する方法として、スイッチトキャパシタアンプを用いる方法が従来知られている（例えば、特許文献３参照）。

また、これらのＣＤＳ回路で発生するバラツキを抑えるために、水平信号線の読み出し部にクランプ回路を設け、ＤＣ的なバラツキを抑えるというＤＤＳ（Double Data Sampling）方式のＣＤＳ回路（以下、これをＤＤＳ回路ともいう）も従来開示されている（例えば、非特許文献１参照）。

図９は上記の従来のＤＤＳ方式のＣＤＳ回路の一例の回路図を示す。同図において、ＣＭＯＳセンサの２次元マトリクス状に配置された多数の画素のうちの任意の一の画素１は、同一カラムにある他の画素と垂直信号線（列信号線）２を介して接続される一方、カラム毎に設けられているカラム毎ＣＤＳ回路部５に接続されている。また、カラム毎ＣＤＳ回路部５は水平信号線３、４を介して水平読み出し部１５に接続されている。

垂直信号線２はカラム毎ＣＤＳ回路部５内のＮチャンネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）６及び７の各ドレインに接続されている。ＮＭＯＳトランジスタ６及び７の各ソースは、負荷容量（コンデンサ）Ｃ１、Ｃ２を介して接地される一方、ＮＭＯＳトランジスタ６のソースはＮＭＯＳトランジスタ８のドレインとＰチャンネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）１１のゲートに接続され、ＮＭＯＳトランジスタ７のソースはＮＭＯＳトランジスタ１０のドレインとＰＭＯＳトランジスタ１２のゲートに接続されている。

上記のＮＭＯＳトランジスタ６及び７は、スイッチング用トランジスタであり、他のロジック用ＭＯＳトランジスタより高耐圧である。なぜなら、ＮＭＯＳトランジスタ６及び７のソースに印加される電圧は、画素１のＶｄｄ以上になる場合があり、このときロジック用ＭＯＳトランジスタを用いたスイッチであると、耐圧を超える電圧が印加されることとなる。よって、ＮＭＯＳトランジスタ６及び７には、高耐圧トランジスタが用いられる。

次に、この従来のＣＤＳ回路の動作について、図１０のタイミングチャートを併せ参照して説明する。図１０（Ａ）に示す信号が画素１から垂直信号線２へ出力され、画素１の信号を保持するために、図１０（Ｂ）に示すスイッチング信号ＣＤＳ＿ＳがＮＭＯＳトランジスタ６のゲートに適当なタイミングで印加され、そのハイレベル期間、ＮＭＯＳトランジスタ６はオン状態となる。その時、コンデンサＣ１は、画素１の出力電位と同電位で充電され、次式が成立する。

Ｖｃ１＝Ｖｏｎ６＋Ｑ１／Ｃ１（１）
ＶＣ１：垂直信号線２の電位（画素１読み出し時）
Ｖｏｎ６：ＮＭＯＳトランジスタ６のオン電圧
Ｑ１：コンデンサＣ１に充電された電荷（信号読み出し時）
Ｃ１：コンデンサＣ１の容量値
次に、画素１のリセットが行われ、そのリセット電圧を保持するために、図１０（Ｃ）に示すスイッチング信号ＣＤＳ＿ＲがＮＭＯＳトランジスタ７のゲートに適当なタイミングで印加され、そのハイレベル期間、ＮＭＯＳトランジスタ７はオン状態となる。その時、コンデンサＣ２は、画素１の出力電位と同電位で充電され、次式が成立する。

Ｖｃ２＝Ｖｏｎ７＋Ｑ２／Ｃ２（２）
Ｖｃ２：垂直信号線２の電位（画素１リセット時）
Ｖｏｎ７：ＮＭＯＳトランジスタ７のオン電圧
Ｑ２：コンデンサＣ２に充電された電荷（リセット時）
Ｃ２：コンデンサＣ２の容量値
上記の電位Ｖｃ１及びＶｃ２は図１０（Ｄ）、（Ｅ）に示される。以上の期間では、ＰＭＯＳトランジスタ１１、１２のソースにドレインが接続されているＰＭＯＳトランジスタ１３、１４の各ゲートに印加される電圧Ｈ１は図１０（Ｆ）に示すようにハイレベルであり、ＰＭＯＳトランジスタ１３及び１４はオフ状態である。なお、図１０（Ｇ）は２番目のカラム毎ＣＤＳ回路部の上記電圧Ｈ１に対応する電圧、同図（Ｈ）は最終カラムの９２０番目のカラム毎ＣＤＳ回路部の上記電圧Ｈ１に対応する電圧を示す。

次に、上記電圧Ｈ１を図１０（Ｆ）に示すようにローレベルにして、ＰＭＯＳトランジスタ１３及び１４をオン状態とし、ＰＭＯＳトランジスタ１１、１２、１６、１７で構成されるソースフォロワ回路を通してコンデンサＣ１、Ｃ２に保持された電圧を水平信号線４、３へ読み出す。これにより、水平信号線３、４に接続されるコンデンサＣ３、Ｃ４の片側に以下の電圧が印加されることになる。

Ｖｃ３＝（Ｑ２／Ｃ２）＋Ｖｔｈ１２＋Ｖｏｎ１４（３）
Ｖｃ３：コンデンサＣ３の水平信号線側電位（リセット電位）
Ｖｔｈ１２：ＰＭＯＳトランジスタ１２の閾値電圧
Ｖｏｎ１４：ＰＭＯＳトランジスタ１４のオン電圧
Ｖｃ４＝（Ｑ１／Ｃ１）＋Ｖｔｈ１１＋Ｖｏｎ１３（４）
Ｖｃ４：コンデンサＣ４の水平信号線側電位（信号電位）
Ｖｔｈ１１：ＰＭＯＳトランジスタ１１の閾値電圧
Ｖｏｎ１３：ＰＭＯＳトランジスタ１３のオン電圧
この電位Ｖｃ３、Ｖｃ４がコンデンサＣ３、Ｃ４の水平信号線側に印加されるとき、コンデンサＣ３、Ｃ４のバッファ２０、２１側のＰＭＯＳトランジスタ１８、１９はゲートの印加電圧Ｅ２が図１０（Ｉ）に示すようにローレベルとされることによりオン状態となるため、コンデンサＣ３、Ｃ４のバッファ２０、２１側がＰＭＯＳトランジスタ１８、１９を介してＶＲＥＦ電位に接続されることになる。これにより、コンデンサＣ３、Ｃ４に印加される電位は以下のようになる。

Ｖｃ３−ＶＲＥＦ＋Ｖｏｎ１８＝Ｑ３／Ｃ３（５）
Ｖｃ４−ＶＲＥＦ＋Ｖｏｎ１９＝Ｑ４／Ｃ４（６）
次に、ＰＭＯＳトランジスタ１８、１９のゲートに印加される電圧Ｅ２がハイレベルになることによりＰＭＯＳトランジスタ１８、１９がオフ状態になり、カラム毎のＣＤＳ回路部５内にあるＮＭＯＳトランジスタ８、９、１０の各ゲートに印加される電圧Ｐ１が図１０（Ｊ）に示すようにハイレベルとされることから、これらのトランジスタ８、９、１０をオン状態にして、水平信号線３、４でのクランプ動作を行い、カラム毎のＣＤＳ回路部５で発生する素子バラツキに起因する固定パターンノイズを抑圧する。

ここで、ＮＭＯＳトランジスタ８、９、１０をオン状態にした時のコンデンサＣ３、Ｃ４の水平信号線３、４側に印加される電圧は以下のようになる。

Ｖｃ３’＝Ｖａｖ＋Ｖｔｈ１２＋Ｖｏｎ１４（７）
Ｖｃ４’＝Ｖａｖ＋Ｖｔｈ１１＋Ｖｏｎ１３（８）
Ｖａｖ：ＮＭＯＳトランジスタ８、９、１０がオン状態の時のＣ１、Ｃ２印加電圧
よって、コンデンサＣ３のバッファ入力側Ａ点での電位Ｖ１は次式で表される。

Ｖ１＝Ｖｃ３’−（Ｑ３／Ｃ３）
＝Ｖａｖ＋Ｖｔｈ１２＋Ｖｏｎ１４−（Ｑ２／Ｃ２）−Ｖｔｈ１２
−Ｖｏｎ１４＋ＶＲＥＦ−Ｖｏｎ１８
＝Ｖａｖ−（Ｑ２／Ｃ２）＋ＶＲＥＦ−Ｖｏｎ１８（９）
同様に、コンデンサＣ４のバッファ入力側Ｂ点での電位Ｖ２は次式で表される。

Ｖ２＝Ｖｃ４’−（Ｑ４／Ｃ４）
＝Ｖａｖ＋Ｖｔｈ１１＋Ｖｏｎ１３−（Ｑ１／Ｃ１）−Ｖｔｈ１１
−Ｖｏｎ１３＋ＶＲＥＦ−Ｖｏｎ１９
＝Ｖａｖ−（Ｑ１／Ｃ１）＋ＶＲＥＦ−Ｖｏｎ１９（１０）
上記の電位Ｖ１、Ｖ２はバッファ２０、２１経由後オペアンプ２２を用いた差動アンプにて差分をとられて出力される。ここで、オペアンプ２２は、バッファ２０の出力端子に接続されている抵抗Ｒ１と、バッファ２１の出力端子に接続されている抵抗Ｒ２と、オペアンプ２２の非反転入力端子とＧＮＤ間に接続されている抵抗Ｒ３と、オペアンプ２２の出力端子から反転入力端子に帰還をかけている抵抗Ｒ４とで差動アンプを構成している。

抵抗Ｒ１とＲ２の各抵抗値が等しく、かつ、抵抗Ｒ３とＲ４の各抵抗値も等しいものとすると、この差動アンプの出力電圧Ｖｏｕｔは図１０（Ｌ）に示され、また、次式で表される。

Ｖｏｕｔ＝（Ｒ４／Ｒ２）×Ｖｉｎ
＝（Ｒ４／Ｒ２）×（Ｖａｖ−（Ｑ２／Ｃ２）＋ＶＲＥＦ−Ｖｏｎ１８
−Ｖａｖ＋（Ｑ１／Ｃ１）−ＶＲＥＦ＋Ｖｏｎ１９）
＝（Ｒ４／Ｒ２）×（Ｑ１／Ｃ１）−（Ｑ２／Ｃ２）
−Ｖｏｎ１８＋Ｖｏｎ１９）（１１）
Ｖｉｎ：バッファ２０とバッファ２１の差電圧
Ｒ２、Ｒ４：抵抗Ｒ２、Ｒ４の抵抗値
なお、通常のＬＳＩ工程では回路部の容量は、２層ポリシリコンとＣＶＤ（Chemical Vapour Deposition:化学気相成長）で作った厚さ０.１〜０.２μｍの絶縁膜とで作る。

特許第３５７４３７０号公報特開２００１−２９８６６２号公報特開平１１−６９２３１号公報米本和也、「ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用」、ＣＱ出版株式会社、２００３年、１９５頁−１９７頁

しかるに、上記の従来のＣＤＳ回路をＣＭＯＳセンサに適用する場合以下のような課題がある。

（１）画素数を増加した時に、差分を計算する回路（図９のオペアンプ２２と抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４）は高速動作する必要があるが、図９の従来のＣＤＳ回路では差分計算するアンプでゲインを高くする場合、高速動作させる事が難しい。

すなわち、図９の従来のＣＤＳ回路では、水平信号線３、４にカラム毎のＭＯＳトランジスタ１１、１３、１６、１２、１４、１７で構成されるソースフォロワを通して信号とリセット信号が出力され、それらがコンデンサＣ３及びＣ４と、ＭＯＳトランジスタ１８及び１９で構成されるクランプ回路でクランプされた後、バッファ２０、２１に出力され、更に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４およびオペアンプ２２で構成される差動アンプにて減算されることにより、最終的に信号が出力される構成である。このため、前記のクランプ回路で出力される信号およびリセット信号の有効期間は、水平シフトレジスタの動作スピードの半周期程度となり、差動アンプの動作スピードも高速である必要がある。

この差動アンプで高速動作が必要な場合は、アンプ内の寄生容量と帰還抵抗による周波数特性の低下が問題とならないように設計する必要がある。ただし、この差動アンプのゲインはＲ１＝Ｒ２、Ｒ３＝Ｒ４の場合にＲ４／Ｒ２であるため、ゲインを高くする場合には抵抗Ｒ４の抵抗値を増加させる必要があり、これは周波数特性の低下につながる。抵抗Ｒ２の抵抗値を小さくする事で差動アンプのゲインを高くする事も可能であるが、前段のバッファ２０、２１のドライブ能力の関係で小さくする場合にも限界がある。ここでの信号周期は場合によっては１５０ＭＨｚを超える場合も想定される。

（２）リークによる信号低下をできる限り小さくするために、カラム毎の保持容量を大きくする必要があるが、通常の容量（コンデンサ）は２層ポリシリコンの間に０.１〜０.２μｍ程度の絶縁膜をＣＶＤで作製した構造である。ところが、この構造ではＭＯＳ容量の面積が大きくなって、ＣＭＯＳセンサのチップが大きくなってしまう。

（３）水平信号線３、４に接続されるカラム毎の読み出しＳＷ（ＰＭＯＳトランジスタ）が画素数が増加する毎に多くなり、寄生容量が増加する。この容量が大きくなると水平信号線への読み出しスピードの低下を招く。寄生容量の増加に対応するために読み出しのソースフォロワのドライブ能力を上げる必要があるが、ソースフォロワの定電流負荷の電流値を増加させると、水平信号線のＤＣ値を最適にする為に必然的に読み出しＳＷのゲート幅を広げる必要が生じ、寄生容量の増加を招くという悪循環となってしまう。

（４）従来のＤＤＳ回路では水平駆動回路の出力時以外は水平信号線の定電流負荷により水平信号線３、４のＤＣ値がほぼ電源電圧まで上昇してしまう。それにより１Ｈ期間の最初のカラム毎の信号読み出し時に、図１０（Ｋ）に示すように水平信号線３（４）のＤＣ値を最適な電圧にまで下げる事が時間的に難しい状態となり、正しい信号が出力できないという問題がある。

本発明は以上の点に鑑みなされたもので、高速動作と高ゲインを両立し得る固体撮像素子のＣＤＳ回路を提供することを目的とする。

また、本発明の他の目的は、従来に比し小型な構成の固体撮像素子のＣＤＳ回路を提供することにある。

更に、本発明の他の目的は、１Ｈ期間の最初のカラム毎の信号読み出し時にも、正しい信号が出力できる固体撮像素子のＣＤＳ回路を提供することにある。

本発明は上記の目的を達成するため、光を電荷に変換して蓄積する光電変換領域と、電荷を転送する電荷転送手段と、電荷転送手段により転送された電荷に応じた信号を出力する信号出力用トランジスタとを含む単位画素が、複数規則的に配列された固体撮像素子の複数の単位画素のうち、列方向に配列された単位画素毎に設けられており、固体撮像素子で発生する固定パターンノイズを抑圧するＣＤＳ回路であって、
列方向に配列された単位画素から読み出された信号を保持する第１の保持手段と、列方向に配列された単位画素のリセット時の画素リセット信号を保持する第２の保持手段と、第１の保持手段に保持された信号と第２の保持手段に保持された画素リセット信号とを同電位とする第１のスイッチ手段と、第１の保持手段に保持された信号を第１の水平信号線へ出力する第１の出力手段と、第２の保持手段に保持された信号を第２の水平信号線へ出力する第２の出力手段と、第１及び第２の出力手段により第１及び第２の水平信号線へ信号が出力される読み出し期間以外のブランキング期間において、遮光されている所定の画素から読み出された信号を保持する第３の保持手段と、ブランキング期間において、所定の画素のリセット時の画素リセット信号を保持する第４の保持手段と、第３の保持手段に保持された信号と第４の保持手段に保持された画素リセット信号とを同電位とする第２のスイッチ手段と、第３の保持手段に保持された信号を、ブランキング期間において第１の水平信号線へ出力する第３の出力手段と、第４の保持手段に保持された信号を、ブランキング期間において第２の水平信号線へ出力する第４の出力手段と、第１又は第３の出力手段を介して出力された、第１又は第３の保持手段に保持された信号と第１又は第２のスイッチ手段により同電位とされたときの第１又は第３の保持手段の電位との差をとる第１の減算手段と、第２又は第４の出力手段を介して出力された、第２又は第４の保持手段に保持された画素リセット信号と第１又は第２のスイッチ手段により同電位とされたときの第２又は第４の保持手段の電位との差をとる第２の減算手段と、入力端子に直列接続された直列コンデンサと帰還路に帰還コンデンサとスイッチからなる並列回路を有するオペアンプにより構成されており、第１の減算手段の減算結果と第２の減算手段の減算結果とを差動増幅して、第１及び第２の減算結果の差分を出力する差動増幅手段とを有し、差動増幅手段の増幅率は直列コンデンサの容量値と帰還コンデンサの容量値との比で決定されることを特徴とする。

この発明では、差動増幅手段の増幅率が直列コンデンサの容量値と帰還コンデンサの容量値との比で決定されるようにしたため、高速動作させる場合は直列コンデンサの容量値と帰還コンデンサの容量値をそれぞれ小さくする必要があり、ゲインを上げる場合は上記の比の分母である帰還コンデンサの容量値を小さくすることで可能である。また、この発明では、ブランキング期間では、遮光されている画素からの信号と、その画素リセット信号とを、それぞれ同電位とした時の信号との減算結果を生成して、それらを差動増幅するようにしたため、ブランキング期間において、水平信号線の電圧を電源電圧まで上昇させることなく、適当なＤＣ値にすることができる。

また、上記の目的を達成するため、本発明は第１及び第２の保持手段は、列方向に配列された複数の単位画素のうち、列方向の予め定められた順番で、かつ、互いに異なる順番の単位画素に接続されたｍ系統（ｍは２以上の自然数）設けられると共に、第３及び第４の保持手段は、互いに異なるｍ個の遮光されている画素に接続されており、第１及び第２のスイッチ手段と第１乃至第４の出力手段と、第１及び第２の減算手段と、差動増幅手段は、それぞれｍ系統設けられていることを特徴とする。

この発明では、ｍ系統の第１及び第２のスイッチ手段の数は、１系統の場合に比べて１／ｍとなるため、寄生容量を大幅に低減できる。また、水平駆動信号の周波数も１／ｍとすることができる。

本発明によれば、以下の特長を有する。

（１）ブランキング期間では、遮光されている画素からの信号と、その画素リセット信号とを、それぞれ同電位とした時の信号との減算結果を生成して、それらを差動増幅することにより、ブランキング期間において、水平信号線の電圧を電源電圧まで上昇させることなく、常に適当なＤＣ値にするようにしたため、読み出し期間の最初の画素読み出し時に、読み出した画素信号のＤＣ値を適切な値にすることができ、正しい信号読み出しができる。

（２）入力端子に直列接続された直列コンデンサと帰還路に帰還コンデンサとスイッチからなる並列回路を有するオペアンプにより構成されたスイッチトキャパシタ構成にして、増幅率が直列コンデンサの容量値と帰還コンデンサの容量値との比で決定されるようにすることで、高速動作させる場合は直列コンデンサの容量値と帰還コンデンサの容量値をそれぞれ小さくし、ゲインを上げる場合は上記の比の分母である帰還コンデンサの容量値を小さくすることで可能であるため、高速動作と高ゲインを両立できると共に、ｍ系統の第１及び第２のスイッチ手段の数を、１系統の場合に比べて１／ｍとすることにより、寄生容量を大幅に低減するようにしたため、画素数が増加しても、動作速度を高速化できる。

（３）寄生容量の低減により、水平駆動信号の周波数を下げる事は可能であるが、下げた場合の出力信号に対して、列方向の画素毎の第１のスイッチ手段や第１及び第２の出力手段に使用される制御信号は水平駆動信号より低周波数信号となる。本発明では、水平駆動信号を生成するシフトレジスタ等の水平駆動部の構成は従来のままで、その水平駆動部からの１系統当りの画素の読み出し信号周波数のｍ倍の周波数の信号を、ｍ系統のそれぞれの制御信号として使用することでＣＤＳ回路の簡素化が可能となり、タイミングに関しても調整が不要となるメリットがある。

（４）第１及び第２のコンデンサの単位面積当りの容量値を従来よりも大きくできるため、容量値を従来と同じとした場合は第１及び第２のコンデンサの面積を小さくできるため、ＣＤＳ回路全体を小さく作ることができる。

次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる固体撮像素子のＣＤＳ回路の一実施の形態の回路図を示す。また、図２は本発明のＣＤＳ回路を備えた固体撮像素子の一例の概略全体構成図を示す。図１に示すように、本実施の形態のＣＤＳ回路は、マトリクス状に配列された複数の画素のうち、列方向に配列された画素毎に、すなわちカラム毎に設けられたカラム毎ＣＤＳ回路部３０と、ブランク時ＣＤＳ回路部４０と、水平読み出し部５０とからなる。図９の従来のＣＤＳ回路と比較すると、カラム毎ＣＤＳ回路部３０の構成と水平読み出し部５０の構成が若干異なり、また、ブランク時ＣＤＳ回路部４０が新たに付加された構成とされている。

また、固体撮像素子は、図２に示すように、複数の画素がマトリクス状に配列された画素部６１と、画素部６１の読み出し行（ライン）を指示するための垂直駆動信号を出力する垂直駆動部６２と、垂直駆動部６２からの垂直駆動信号を電圧に変換する電圧変換部６３と、画素部６２を構成する複数の垂直信号線のうち、例えば奇数番目の垂直信号線に順次に駆動信号を出力する水平駆動部６４と、奇数番目の垂直信号線に接続された画素からの信号に対して相関二重サンプリング（ＣＤＳ）の処理動作を行うＣＤＳ部６５と、画素部６２を構成する複数の垂直信号線のうち、例えば偶数番目の垂直信号線に順次に駆動信号を出力する水平駆動部６６と、偶数番目の垂直信号線に接続された画素からの信号に対してＣＤＳ処理動作を行うＣＤＳ部６７と、ＣＤＳ部６５、６７からの各出力信号を増幅するアンプ６８、６９と、アンプ６８、６９の出力信号をサンプル及びホールドしてそれぞれ撮像信号を並列に出力するサンプル及びホールド（Ｓ／Ｈ）回路７０、７１より構成されている。図１に示した本実施の形態のＣＤＳ回路は、上記のＣＤＳ部６５、６７にそれぞれ設けられる。

図３は本発明が適用される固体撮像素子の他の例の概略全体構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明を省略する。図２の固体撮像素子は、画素部６１の上下に各１系統ずつ、計２系統のＣＤＳ部６５、６７と水平駆動部６４、６６を配置して、それぞれに画素部６１から信号を接続し、それぞれのＣＤＳ部６５、６７は、ＤＤＳ回路構成になっていて、水平信号線の出力にて最終差動動作をアンプ６８、６９で行い、信号をＳ／Ｈ回路７０、７１で別々にサンプル及びホールドして出力する構成であり、出力が２系統ある構成である。これに対し、図３の固体撮像素子は、図２と同様に水平読み出し部を２系統持つ構成であり、各ＣＤＳ部６５、６７のＤＤＳ動作後の信号をアンプ６８及び６９を介して共通のＳ／Ｈ回路７３にそれぞれ交互に供給してサンプル及びホールドし、１系統の撮像信号を出力する構成である。

図４は図２及び図３に示した画素部６１と、水平駆動部６４、６６と、ＣＤＳ部６５、６７の部分の詳細な構成例を示す。図４に示すように、水平駆動部６４と６６は、それぞれ水平シフトレジスタ（ＨＳＲ）から構成されており、また、ＣＤＳ部６５と６７は、それぞれ図１に示したカラム毎ＣＤＳ回路部３０と、ブランク時ＣＤＳ回路部４０と、水平読み出し部５０とからなる。

また、ＣＤＳ部６５と６７を構成するカラム毎ＣＤＳ回路部３０は、画素部６１の水平方向の有効画素数の半分の数からなる。画素部６１の列方向に配列された各画素のうち、奇数番目の各画素は、ＣＤＳ部６５内の対応する１つのカラム毎ＣＤＳ回路部３０のみに接続され、偶数番目の各画素は、ＣＤＳ部６７内の対応する１つのカラム毎ＣＤＳ回路部３０のみに接続される。また、ブランク時ＣＤＳ回路部４０と、水平読み出し部５０とは、それぞれ画素部６１の上下に各１回路ずつ、計２回路設けられている。なお、ブランク時ＣＤＳ回路部４０に接続される画素は、光学的黒レベルを得るために遮光されている。

水平駆動部６４と６６を構成しているシフトレジスタ（ＨＳＲ）は、画素部６１の水平方向の全画素と同じ数あり、カラム毎ＣＤＳ回路部３０と、ブランク時ＣＤＳ回路部４０に２出力ずつ用いられる。この信号でカラム毎ＣＤＳ回路３０にある後述する信号Ｐ１、Ｐ２、Ｈ１等を作る。シフトレジスタの出力を１出力のみ用いる場合は、信号Ｐ１、Ｐ２を作るために、外部からシフトレジスタを駆動している周波数と同じ周波数の信号を入力して、タイミング調整と回路を構成する必要があり、煩雑となる。

また、後述するように、本実施の形態では動作速度を向上できるので、水平駆動信号の周波数を下げることは可能であるが、下げた場合の出力信号に対して、カラム毎に使用される信号Ｐ１、Ｐ２などは水平駆動信号の半周期の信号となり、上記のように、外部からシフトレジスタを駆動している周波数と同じ周波数の信号を入力して、タイミング調整と回路を構成する必要があり、煩雑となる。

そこで、本実施の形態では、水平駆動部を構成するシフトレジスタ等の駆動周波数は従来のままで（すなわち、1系統当りの画素の読み出し周波数の２倍の周波数として）、それぞれの水平駆動部６４、６６の出力信号を使用して信号Ｐ１、Ｐ２などを生成することでＤＤＳ回路の簡素化が可能となり、タイミングに関しても調整が不要となるメリットがある。勿論、１出力を用いた回路を構成することも可能である。

次に、図１のＣＤＳ回路の構成及び動作について詳細に説明する。垂直信号線２はカラム毎ＣＤＳ回路部３０内のＮＭＯＳトランジスタ３１及び３２の各ドレインに接続されている。ＮＭＯＳトランジスタ３１及び３２の各ソースは、負荷容量（コンデンサ）Ｃ１１、Ｃ１２を介して接地される一方、ＮＭＯＳトランジスタ３１のソースは、ＰＭＯＳトランジスタ３５のゲートと、ＮＭＯＳトランジスタ３３のドレイン（又はソース）と、ＰＭＯＳトランジスタ３４のドレイン（又はソース）に接続され、ＮＭＯＳトランジスタ３２のソースは、ＰＭＯＳトランジスタ３６のゲートと、ＮＭＯＳトランジスタ３３のソース（又はドレイン）と、ＰＭＯＳトランジスタ３４のソース（又はドレイン）に接続されている。更に、ＰＭＯＳトランジスタ３５、３６は、そのドレインが接地され、ソースがＰＭＯＳトランジスタ３７、３８のドレインに接続されている。

ＮＭＯＳトランジスタ３１及び３２は、スイッチング用トランジスタであり、図９に示したＮＭＯＳトランジスタ６及び７と同様の理由により、他のロジック用ＭＯＳトランジスタより高耐圧のトランジスタである。

また、ブランク時ＣＤＳ回路部４０は、遮光されている画素２５に接続された垂直信号線２６に接続されている点がカラム毎ＣＤＳ回路部３０と異なるが、それ以外は、ＮＭＯＳトランジスタ４１、４２、４３と、ＰＭＯＳトランジスタ４４、４５、４６、４７、４８と、コンデンサＣ１７、Ｃ１８とにより、カラム毎ＣＤＳ回路部３０と同様の回路構成とされている。また、ＮＭＯＳトランジスタ４１及び４２は、スイッチング用トランジスタであり、図９に示したＮＭＯＳトランジスタ６及び７と同様の理由により、他のロジック用ＭＯＳトランジスタより高耐圧のトランジスタである。

更に、水平読み出し部５０は、容量（コンデンサ）Ｃ１３及びＣ１４と、ゲートが共通に接続されると共にドレインが共通に接続され、ソースが水平信号線３、４とコンデンサＣ１３、Ｃ１４の接続点に接続されているＰＭＯＳトランジスタ５１及び５２と、コンデンサＣ１３、Ｃ１４の他端にソースが接続されると共に、そのゲート同士、ドレイン同士が接続されたＰＭＯＳトランジスタ５３、５４と、バッファ５５及び５６と、オペアンプ５７と、オペアンプ５７の反転入力端子にそれぞれ一端が接続された容量（コンデンサ）Ｃ１５及びＣ１６と、オペアンプ５７の反転入力端子にドレイン又はソースが接続され、オペアンプ５７の非反転入力端子にソース又はドレインが接続されたＰＭＯＳトランジスタ５８及びＮＭＯＳトランジスタ５９とよりなる。

次に、本実施の形態の動作について、図５のタイミングチャートを併せ参照して説明する。図５（Ａ）に示す信号が画素１から垂直信号線２へ出力され、画素１の信号を保持するために、図５（Ｂ）に示すスイッチング信号ＣＤＳ＿ＳがＮＭＯＳトランジスタ３１のゲートに適当なタイミングで印加され、そのハイレベル期間、ＮＭＯＳトランジスタ３１はオン状態となる。その時、コンデンサＣ１１は、画素１の出力電位と同電位で充電され、次式が成立する。

Ｖｃ１＝Ｖｏｎ３１＋Ｑ１１／Ｃ１１（１２）
Ｖｃ１：垂直信号線２の電位（画素１読み出し時）
Ｖｏｎ３１：ＮＭＯＳトランジスタ３１のオン電圧
Ｑ１１：コンデンサＣ１１に充電された電荷（信号読み出し時）
Ｃ１１：コンデンサＣ１１の容量値
次に、画素１のリセットが行われ、そのリセット電圧を保持するために、図５（Ｃ）に示すスイッチング信号ＣＤＳ＿ＲがＮＭＯＳトランジスタ３２のゲートに適当なタイミングで印加され、そのハイレベル期間、ＮＭＯＳトランジスタ３２はオン状態となる。その時、コンデンサＣ１２は、画素１の出力電位と同電位で充電され、次式が成立する。

Ｖｃ２＝Ｖｏｎ３２＋Ｑ１２／Ｃ１２（１３）
Ｖｃ２：垂直信号線２の電位（画素１リセット時）
Ｖｏｎ３２：ＮＭＯＳトランジスタ３２のオン電圧
Ｑ１２：コンデンサＣ１２に充電された電荷（リセット時）
Ｃ１２：コンデンサＣ１２の容量値
上記の電位Ｖｃ１及びＶｃ２は図５（Ｄ）、（Ｅ）に示される。以上の期間では、ＰＭＯＳトランジスタ３７、３８の各ゲートに印加される電圧Ｈ１は図５（Ｆ）に示すようにハイレベルであり、ＰＭＯＳトランジスタ３７及び３８はオフ状態である。一方、以上の期間では、ブランク時ＣＤＳ回路部４０内のＰＭＯＳトランジスタ４７、４８の各ゲートに印加される電圧ＢＬ−Ｈは図５（Ｇ）に示すようにローレベルであり、ＰＭＯＳトランジスタ４７及び４８はオン状態である。

次に、図５（Ｆ）に示すように、コンデンサＣ１１、Ｃ１２に保持された電圧を水平信号線３及び４へ読み出す時刻ｔ１で電圧Ｈ１をローレベルにすると、ＰＭＯＳトランジスタ３７及び３８がオン状態になり、コンデンサＣ１２の充電電圧（リセット電位）がＰＭＯＳトランジスタ３６、３８のソースフォロワ回路を通して水平信号線３に接続されているコンデンサＣ１３の片側に電圧Ｖｃ３とされて印加されると共に、コンデンサＣ１１の充電電圧（信号電位）がＰＭＯＳトランジスタ３５、３７のソースフォロワ回路を通して水平信号線４に接続されているコンデンサＣ１４の片側に電圧Ｖｃ４とされて印加される。ここで、Ｖｃ３及びＶｃ４は次式で表される。

Ｖｃ３＝（Ｑ１２／Ｃ１２）＋Ｖｔｈ３６＋Ｖｏｎ３８（１４）
Ｖｃ３：コンデンサＣ１３の水平信号線側電位（リセット電位）
Ｖｔｈ３６：ＰＭＯＳトランジスタ３６の閾値電圧
Ｖｏｎ３８：ＰＭＯＳトランジスタ３８のオン電圧
Ｖｃ４＝（Ｑ１１／Ｃ１１）＋Ｖｔｈ３５＋Ｖｏｎ３７（１５）
Ｖｃ４：コンデンサＣ１４の水平信号線側電位（信号電位）
Ｖｔｈ３５：ＰＭＯＳトランジスタ３５の閾値電圧
Ｖｏｎ３７：ＰＭＯＳトランジスタ３７のオン電圧
この電位Ｖｃ３、Ｖｃ４が印加されるとき、コンデンサＣ１３とＣ１４の水平信号線３、４と反対側端子に接続されているＰＭＯＳトランジスタ５３、５４の各ゲートには図５（Ｊ）に示すように時刻ｔ１でローレベルとなる信号Ｅ２が印加されて、これらのトランジスタ５３及び５４はオン状態となっており、オン状態のトランジスタ５３、５４を介して電圧ＶＲＥＦがコンデンサＣ１３とＣ１４の水平信号線３、４と反対側端子に印加される。従って、コンデンサＣ１３、Ｃ１４に印加される電位は以下のようになる。

Ｖｃ３−ＶＲＥＦ＋Ｖｏｎ５３＝Ｑ１３／Ｃ１３（１６）
Ｖｏｎ５３：ＰＭＯＳトランジスタ５３のオン電圧
Ｑ１３：コンデンサＣ１３に充電された電荷
Ｃ１３：コンデンサＣ１３の容量値
Ｖｃ４−ＶＲＥＦ＋Ｖｏｎ５４＝Ｑ１４／Ｃ１４（１７）
Ｖｏｎ５４：ＰＭＯＳトランジスタ５４のオン電圧
Ｑ１４：コンデンサＣ１４に充電された電荷
Ｃ１４：コンデンサＣ１４の容量値
次に、図５（Ｊ）に示すように、ＰＭＯＳトランジスタ５３、５４の各ゲートに印加される信号Ｅ２が時刻ｔ２でハイレベルとなるため、トランジスタ５３及び５４はオフ状態となる。また、これと同時に時刻ｔ２で図５（Ｋ）に示すように、カラム毎ＣＤＳ回路部３０内のＮＭＯＳトランジスタ３３のゲートに印加される信号Ｐ１がハイレベルにされ、かつ、ＰＭＯＳトランジスタ３４のゲートに印加される信号Ｐ２がローレベルにされるため、トランジスタ３３及び３４はオン状態となり、コンデンサＣ１１とＣ１２の電位が同電位Ｖａｖとされ、水平信号線３、４でのクランプ動作を行い、カラム毎のＣＤＳ回路部３０で発生する素子バラツキに起因する固定パターンノイズが抑圧される。上記のコンデンサＣ１３、Ｃ１４、ＰＭＯＳトランジスタ５３及び５４がクランプ回路を構成する。

ここで、トランジスタ３３及び３４をオンした時の、コンデンサＣ１３、Ｃ１４の水平信号線３、４側端子に印加される電圧Ｖｃ３’、Ｖｃ４’はそれぞれ次式で表される。

Ｖｃ３’＝Ｖａｖ＋Ｖｔｈ３６＋Ｖｏｎ３８（１８）
Ｖｃ４’＝Ｖａｖ＋Ｖｔｈ３５＋Ｖｏｎ３７（１９）
Ｖａｖ：トランジスタ３３、３４がオン状態の時のＣ１１、Ｃ１２印加電圧
よって、コンデンサＣ１３のバッファ５５側端子Ａでの電位Ｖ１は、（１４）式、（１６）式、（１８）式から次式で表される。

Ｖ１＝Ｖｃ３’−（Ｑ１３／Ｃ１３）
＝Ｖａｖ＋Ｖｔｈ３６＋Ｖｏｎ３８−（Ｑ１２／Ｃ１２）−Ｖｔｈ３６
−Ｖｏｎ３８＋ＶＲＥＦ−Ｖｏｎ５３
＝Ｖａｖ−（Ｑ１２／Ｃ１２）＋ＶＲＥＦ−Ｖｏｎ５３（２０）
同様に、コンデンサＣ１４のバッファ５６側端子Ｂでの電位Ｖ２は、（１５）式、（１７）式、（１９）式から次式で表される。

Ｖ２＝Ｖｃ４’−（Ｑ１４／Ｃ１４）
＝Ｖａｖ＋Ｖｔｈ３５＋Ｖｏｎ３７−（Ｑ１１／Ｃ１１）−Ｖｔｈ３５
−Ｖｏｎ３７＋ＶＲＥＦ−Ｖｏｎ５４
＝Ｖａｖ−（Ｑ１１／Ｃ１１）＋ＶＲＥＦ−Ｖｏｎ５４（２１）
上記の電位Ｖ１はバッファ５５を経由してオペアンプ５７の非反転入力端子に印加され、上記の電位Ｖ２はバッファ５６及びコンデンサＣ１５を経由してオペアンプ５７の反転入力端子に印加される。ここで、バッファ５５の出力Ｃ点でのクランプ後の電圧をＶ３とすると、
Ｖ３＝Ｖ１＋Ｖｏｓ１（２２）
Ｖｏｓ１：バッファ５５のオフセット電圧
で表され、バッファ５６の出力Ｄ点でのクランプ後の電圧をＶ４とすると、
Ｖ４＝Ｖ２＋Ｖｏｓ２（２３）
Ｖｏｓ２：バッファ５６のオフセット電圧
で表される。このとき、オペアンプ５７を用いたスイッチトキャパシタアンプでは、電位Ｖ１とＶ２の差分をとると共に、オペアンプ５７の出力端子と反転入力端子との間の帰還路中に設けられたトランジスタ５８及び５９が時刻ｔ２からｔ３の期間、オン状態とされ、差分値をコンデンサＣ１５に保持する。この時のコンデンサＣ１５の電荷Ｑ１５は次式で表される。

Ｑ１５＝Ｃ１５×（Ｖ４−Ｖ３）（２４）
Ｃ１５：コンデンサＣ１５の容量値
なお、ＮＭＯＳトランジスタ５９のゲートに印加される信号Ｈ３は、図５（Ｌ）に示すように、上記の時刻ｔ２からｔ３の期間はハイレベルである。また、ＰＭＯＳトランジスタ５８のゲートに印加される信号Ｈ２は、信号Ｈ３と逆位相であり、上記の時刻ｔ２からｔ３の期間はローレベルである。

次に、時刻ｔ３で信号Ｈ２がハイレベル、信号Ｈ３がローレベルにされるため、時刻ｔ３でＰＭＯＳトランジスタ５８とＮＭＯＳトランジスタ５９がそれぞれオフ状態とされ、これによりコンデンサＣ１５の電荷Ｑ１５はすべてＣ１６へ移動されて出力される。この時、Ａ点の電位ＶａとＢ点の電位Ｖｂとは、図５（Ｊ）に示すように時刻ｔ３でローレベルとなるゲート信号Ｅ２によりＰＭＯＳトランジスタ５３及び５４が共にオン状態とされ、また図５（Ｆ）に示すように時刻ｔ３でハイレベルとなるゲート信号Ｈ１によりＰＭＯＳトランジスタ３７及び３８が共にオフ状態とされるため、それぞれ次式で表される。

Ｖａ＝ＶＲＥＦ＋Ｖｏｎ５３（２５）
Ｖｂ＝ＶＲＥＦ＋Ｖｏｎ５４（２６）
以上より、時刻ｔ３直後にオペアンプ５７から出力される電圧Ｖｏｕｔは次式で表される。

Ｖｏｕｔ＝｛Ｃ１５×（Ｖ４−Ｖ３）／Ｃ１６｝＋ＶＲＥＦ＋Ｖα
＝｛Ｃ１５×（Ｖａｖ−（Ｑ１１／Ｃ１１）＋ＶＲＥＦ−Ｖｏｎ５４−Ｖａｖ
＋（Ｑ１２／Ｃ１２）−ＶＲＥＦ＋Ｖｏｎ５３＋Ｖｏｓ２−Ｖｏｓ１））／Ｃ１６｝
＋ＶＲＥＦ＋Ｖα
＝｛Ｃ１５×（（Ｑ１２／Ｃ１２）−（Ｑ１１／Ｃ１１）−Ｖｏｎ５４＋Ｖｏｎ５３
＋Ｖｏｓ２−Ｖｏｓ１））／Ｃ１６｝＋ＶＲＥＦ＋Ｖα （２７）
Ｖα：Ｖａ、Ｖｂのオフセット電圧からのずれとアンプ５７でのオフセットに
よる出力のオフセット電圧
ここで、Ｖｏｎ５４＝Ｖｏｎ５３、Ｖｏｓ２＝Ｖｏｓ１とすると、オペアンプ５７から出力される電圧Ｖｏｕｔは（２７）式より次式で表され、その信号波形は図５（Ｎ）に示される。

Ｖｏｕｔ＝（Ｃ１５／Ｃ１６）×｛（Ｑ１２／Ｃ１２）−（Ｑ１１／Ｃ１１）｝
＋ＶＲＥＦ＋Ｖα （２８）
このように、本実施の形態では、差動アンプの替わりに、コンデンサＣ１５及びＣ１６と、トランジスタ５８及び５９で構成されるスイッチと、オペアンプ５７とからなるスイッチトキャパシタアンプ回路を用いており、このスイッチトキャパシタアンプ回路によりバッファ５５及び５６からそれぞれ出力される信号及びリセット信号の減算を行って読み出し信号を出力するようにしている。水平読み出し部５０の出力電圧Ｖｏｕｔは、（２８）式で示すように、信号及びリセット信号の差分値のＣ１５／Ｃ１６倍となる。ここで、Ｃ１５はオペアンプ５７の入力部の直列容量であり、Ｃ１６はオペアンプ５７の帰還容量である。

ここで、ＣＤＳ回路を高速動作させるためには、コンデンサＣ１５、Ｃ１６の容量値を小さくする必要がある。一方、ＣＤＳ回路のゲインを上げる場合には、コンデンサＣ１６の容量値を小さくすることで可能となる。従って、本実施の形態では、高速動作させることとゲインを上げることとは相反しないため、高速動作と高ゲインとを両立させることができる。すなわち、本実施の形態では、最終的な差分計算を行う回路をスイッチトキャパシタアンプとしているため、寄生容量による高速動作への影響を小さくして、容易に高ゲインのアンプを実現できる。

なお、水平信号線３、４に接続されるカラム毎の読み出し用スイッチングトランジスタであるＰＭＯＳトランジスタ３７、３８が、画素数の増加に対応して増加し、その結果寄生容量が増加し、水平信号線３、４への読み出しスピードの低下を招くが、本実施の形態では、図２〜図４に示したように、１カラムおきに上下のＣＤＳ部６５、６７内のカラム毎ＣＤＳ回路部３０に信号を振り分け、上下の水平駆動部６４、６６で駆動して、別々のアンプ６８、６９で差動増幅を行うようにしているため、上側の一組の水平信号線３、４と下側の一組の水平信号線３、４にそれぞれ接続されるカラム数Ｎは、全カラム数をＭとすると、
Ｎ＝Ｍ／２（２９）
で表されるため、カラム毎の読み出し用スイッチングトランジスタの数を従来に比べて半減でき、その結果、寄生容量を大幅に低減できる。

ここで、１カラムのスイッチング用トランジスタにおける寄生容量をｃｌｓとすると、水平信号線の全寄生容量Ｃ_Ｔは次式で表される。

Ｃ_Ｔ＝ｃｌｓ×Ｎ＋ｃｌａ（３０）
ただし、上式中、ｃｌａはアルミニウム配線等によるスイッチング用トランジスタ以外の寄生容量である。

しかも、上下に信号を分けているために、従来の駆動周波数をＦとすると、上下の水平信号線を駆動する水平駆動信号周波数Ｆｎは、次式
Ｆｎ＝Ｆ／２（３１）
で表され、カラム毎ＣＤＳ回路部３０の水平期間に選択する時間を従来の２倍にすることができる。

これにより、画素数の増加に起因する動作スピードの問題を改善できる。ただし、シフトレジスタ等の水平駆動信号を作る水平駆動部は、カラム毎ＣＤＳ回路部３０で使用するパルスにより、従来の水平駆動信号周波数を使用する場合も考えられる。

また、カラム毎の選択スイッチ（図１のＰＭＯＳトランジスタ３７、３８に相当）を駆動する以外のとき、水平信号線３、４のＤＣ値がほぼ電源電圧に上昇し、1Ｈ期間の初めのカラムを読み出す時に水平信号線３、４のＤＣ値（バイアス値）を適正の電圧にまで下げられないという可能性があるが、本実施の形態では、ブランク時ＣＤＳ回路部４０を設けることにより、その問題を解決している。

すなわち、図１のカラム毎ＣＤＳ回路部３０が１Ｈ期間の最初に出力が読み出される画素に接続されたカラム毎ＣＤＳ回路部であるとすると、そのＰＭＯＳトランジスタ３７、３８のゲートには、図５（Ｆ）に示すパルスＨ１が印加され、同様にして、１Ｈ期間の２番目に出力が読み出される画素に接続されたカラム毎ＣＤＳ回路部や、１Ｈ期間の最終番目ｎに出力が読み出される画素に接続されたカラム毎ＣＤＳ回路部には、図５（Ｇ）、（Ｈ）に示すようなパルスＨ１−２、Ｈ１−ｎが、そのＰＭＯＳトランジスタ３７、３８のゲートに印加されることにより、従来のＣＤＳ回路における動作と同じように水平信号線３、４には、１Ｈ期間で各画素からの信号が出力される。ただし、Ｈ１が出力される前は定電流負荷回路によりほぼ電源電圧まで電圧が上昇している。そこで、本実施の形態では、この電圧をＨ１出力の約半周期の間に正しい読み出し電圧にする。

ここで、定電流負荷回路の電源電圧をＶＤＤとして水平信号線３に読み出される正しい電圧をＶａとすると、水平信号線３に読み出される電圧Ｖは次式により与えられるものと考えられる。

Ｖ＝（ＶＤＤ−Ｖａ）・ｅ^{（−ｔ／τ）} （３２）
ここで、上式中、ｔは水平信号線３への出力時間、τは水平信号線３への出力ソースフォロワとスイッチ（トランジスタ３６、３８）の出力インピーダンスから計算される時定数である。

上記の時定数τは、出力ソースフォロワとスイッチ（トランジスタ３６、３８）の出力インピーダンスｒｏｕｔと水平信号線３に接続される寄生容量Ｃ_Ｔから、次式で表される。

τ＝ｒｏｕｔ×Ｃ_Ｔ（３３）
従って、上式から寄生容量Ｃ_Ｔを下げることが信号読み出しのスピードを上げることになることが分かる。この寄生容量Ｃ_Ｔを下げるために、水平読み出し部５０を２系統用いることは有効である。また駆動時間を長くすることも有効であることが分かる。

水平信号線の電圧を電源電圧まで上げないようにすることは、（３２）式でＶＤＤをほぼＶａと同じ電圧にすることになり、これも効果的となる。ブランク時ＣＤＳ回路部４０内の、水平信号線３、４にソースが接続されているＰＭＯＳトランジスタ４８、４７のゲートに印加する信号ＢＬ−Ｈを、図５（Ｉ）に示すように、１Ｈ期間の画素読み出し期間の間ハイレベルとし、１Ｈ期間の画素読み出し期間以外はローレベルとすると、１Ｈ期間の画素読み出し期間以外（すなわち、ブランキング期間）はＰＭＯＳトランジスタ４８、４７がオンとされ、ブランク時ＣＤＳ回路４０が選択されていることになる。

これにより、図５（Ｈ）に示す１Ｈ期間の最後の画素の読み出し信号Ｈ１−ｎが出力された時刻ｔ４以後のブランキング期間内の最初の水平駆動信号１周期分にて信号Ｐ１、Ｐ２と同様な信号ＢＬ１とその反転信号ＢＬ２が、ブランク時ＣＤＳ回路部４０内のＮＭＯＳトランジスタ４３とＰＭＯＳトランジスタ４４の各ゲートに印加され、これらのトランジスタ４３及び４４をオンとすると、コンデンサＣ１７とＣ１８の電位が同電位とされ、また、ＰＭＯＳトランジスタ５３、５４の各ゲートに印加される信号Ｅ２がハイレベルとなり、トランジスタ５３及び５４がオフ状態となると、水平信号線３、４でのクランプ動作を行われ、水平信号線３、４にはコンデンサＣ１７とＣ１８の各電位に応じた電位に固定される。

ここで、コンデンサＣ１７とＣ１８の電位は、遮光されている画素２５からの光学的黒レベルを示す電位と、その画素２５のリセット時のリセット信号の電位であるから、ブランキング期間では、図５（Ｍ）に示すように、水平信号線３の信号レベルは画素出力信号に近いＤＣ電圧に保持される（水平信号線４のＤＣ電圧も同様）。この結果、1Ｈ期間の初めのカラムを読み出す時に水平信号線３、４のＤＣ値（バイアス値）を適正の電圧にまで下げることができ、水平信号線３、４の電圧は理想に近い動作となり、1Ｈ期間の初めから正しい信号が出力できるようになる。つまり、水平信号線の高速動作が可能となる。

次に、本発明になるＣＤＳ回路が適用される固体撮像素子の中で、最も好適に適用し得る固体撮像素子の例として、本出願人が先に特願２００４−２１８９５号にて開示したＣＭＯＳセンサを例にとって説明する。図６（Ａ）はこのＣＭＯＳセンサの平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図６（Ａ）、（Ｂ）に示すように、ＣＭＯＳセンサは、ｐ^＋型基板８１上にｐ⁻型エピタキシャル層８２を成長し、このエピタキシャル層８２の表面にｎウェル８３がある。ｎウェル８３上にはゲート酸化膜８４を挟んで第１のゲート電極である平面形状がリング状のゲート電極８５が形成されている。

リング状ゲート電極８５の中心部に対応したｎウェル８３の表面にはｎ^＋型のソース領域８６が形成されており、そのソース領域８６に隣接してソース近傍ｐ型領域８７が形成され、更にソース領域８６とソース近傍ｐ型領域８７の外側の離間した位置にはｎ^＋型のドレイン領域８８が形成されている。更に、ドレイン領域８８の下のｎウェル８３中には埋め込みのｐ⁻型領域８９がある。この埋め込みのｐ⁻型領域８９とｎウェル８３は、図６（Ａ）に示す埋め込みフォトダイオード９０を構成している。

埋め込みフォトダイオード９０とリング状ゲート電極８５との間には、第２のゲート電極である転送ゲート電極９１がある。ドレイン領域８８、リング状ゲート電極８５、ソース領域８６、転送ゲート電極９１には、それぞれメタル配線であるドレイン電極配線９２、リング状ゲート電極配線９３、ソース電極配線（出力線）９４、転送ゲート電極配線９５が接続されている。また、上記の各構成の上方には、図６（Ｂ）に示すように遮光膜９６が形成されており、その遮光膜９６の埋め込みフォトダイオード９０に対応した位置には開口部９７が穿設されている。この遮光膜９６は金属、あるいは有機膜等で形成される。光は、開口部９７を通して埋め込みフォトダイオード９０に達して光電変換される。

次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図７と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域１０１に配置されている。図７ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素１０２を代表として等価回路で表現している。この画素１０２は、リング状ゲートＭＯＳＦＥＴ１０３と、フォトダイオード１０４と、転送ゲートＭＯＳＦＥＴ１０５とからなり、リング状ゲートＭＯＳＦＥＴ１０３のドレインがフォトダイオード１０４のｎ側端子とドレイン電極配線１０６（図６の９２に相当）に接続され、転送ゲートＭＯＳＦＥＴ１０５のソースがフォトダイオード１０４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ１０３のバックゲートに接続されている。

なお、上記のリング状ゲートＭＯＳＦＥＴ１０３は、図６（Ｂ）ではリング状ゲート電極８５直下のソース近傍ｐ型領域８７をゲート領域とし、ｎ^＋型のソース領域８６及びｎ^＋型のドレイン領域８８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ１０５は、図６（Ｂ）では転送ゲート電極９１直下のｎウェル８３をゲート領域、フォトダイオード９０の埋め込みのｐ⁻型領域８９をソース領域、ソース近傍ｐ型領域８７をドレインとするｐチャネルＭＯＳＦＥＴである。

図７において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路１０７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ１０８に供給される。垂直シフトレジスタ１０８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。

各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直シフトレジスタ１０８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線１０９（図６の９３に相当）を介してリング状ゲート電位制御回路１１０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線１１１（図６の９５に相当）を介して転送ゲート電位制御回路１１２に接続され、各画素のドレイン電極は、ドレイン電極配線１０６（図６の９２に相当）を介してドレイン電位制御回路１１３に接続されている。上記の各制御回路１１０、１１２、１１３には垂直シフトレジスタ１０８の出力信号が供給される。

なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路１１３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直シフトレジスタ１０８の両方と接続して表現している。

画素１０２のリング状ゲートＭＯＳＦＥＴ１０３のソース電極は、ソース電極配線１１４（図６の９４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路１１５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路１１６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。

信号読み出し回路１１６は次のように構成されている。画素１０２の出力はリング状ゲートＭＯＳＦＥＴ１０３のソースから行われ、出力線１１４には負荷、例えば電流源１１７が繋がっている。従って、ソースフォロア回路となっている。電流源１１７にはキャパシタＣａとキャパシタＣｂの各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣａ、Ｃｂの各一端は、また差動アンプ１１８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣａ及びＣｂの電位差を差動アンプ１１８から出力するようになっている。

このような信号読み出し回路１１６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路１１６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ１１９から出力される信号によりスイッチング制御される。

次に、図７に示すＣＭＯＳセンサの駆動方法について、図８のタイミングチャートと共に説明する。まず、図８（１）に示す期間では、埋め込みのフォトダイオード（図６（Ａ）の９０、図７の６４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域８９にホールが蓄積される。このとき転送ゲート電極９１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ１０５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。

続く図８（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図６（Ａ）の９０、図７の１０４等）からリング状ゲート電極（図６の８５）のソース近傍ｐ型領域（図６の８７）にホールを転送することである。そのため、図８（Ｂ）に示すように転送ゲート電位制御回路１１２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図６の８１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ１０５がオン状態になる。

このとき、リング状ゲート電位制御回路１１０により制御されるリング状ゲート電極配線１０９の電位は、図８（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。

一方、ソース電位制御回路１１５からスイッチＳＷ１を介してソース電極配線１１４からリング状ゲートＭＯＳＦＥＴ１０３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図８（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ１０３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。

図６（Ｂ）に示すリング状ゲート電極８５の下の領域で、ソース近傍ｐ型領域８７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域８７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域８７の電位が上昇する。

続いて、図８（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ１０５がオフになる。これにより、フォトダイオード（図６（Ａ）の９０、図７の１０４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ⁻型領域８９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。

一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図８（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域８７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ１０３がオフ状態である。

続く図８（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素１０２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域８７にホールを蓄積した状態で、図８（Ｅ）に示す垂直シフトレジスタ１０８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路１１０からリング状ゲート電極配線１０９に出力される制御信号により、リング状ゲート電極８５の電位を図８（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。

ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ（ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図８（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。

この結果、リング状ゲートＭＯＳＦＥＴ１０３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ１０３のソース電位は、図８（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域８７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ１０３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣａに記憶される。

続く図８（５）に示す期間では、リング状ゲート電位制御回路１１０からリング状ゲート電極配線１０９に出力される制御信号により、リング状ゲート電極８５の電位を図８（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路１１５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。

上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ１０３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域８７のポテンシャルが上昇し、ｎウェル８３のバリアを越えてホールがエピタキシャル層８２に排出される（リセット）。

続く図８（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図８（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図８（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域８７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ１０３のソース電位は、図８（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域８７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ１０３のしきい値電圧である。

このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣｂに記憶される。差動アンプ１１８はキャパシタＣａとＣｂの電位差を出力する。すなわち、差動アンプ１１８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ１１９から出力される図８（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図７の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図８（Ｐ）にハッチングにより模式的に示すように、差動アンプ１１８からのホール電荷によるしきい値変化分が画素１０２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。

続いて、図８に（７）で示す期間では、再びリング状ゲート電極８５の電位を図８（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域８７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード１０４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図８（Ｇ）に示す出力信号が読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。

上記の図６（Ａ）、（Ｂ）に示す構成の固体撮像素子は、リング状のゲート電極８５を持つリング状ゲートＭＯＳＦＥＴ１０３が増幅用ＭＯＳＦＥＴであり、図７に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域８７に一斉に転送されるようにすることで、グローバルシャッタを実現している。

なお、図８の期間（５）のリセット時のソース電極配線１１４の電位供給は、ソース電位制御回路１１５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線１１４をフローティングにする。ここでリング状ゲート電極配線１０９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ１０３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域８７のポテンシャルが持ち上げられ、ｎウェル８３のバリアを越えて、ホールがｐ型エピタキシャル層８２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路１１５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。

この構造のＣＭＯＳセンサでは、露光は各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われる。これは図８の期間（１）に当たる。一定期間の露光後、転送ゲート（図７の転送ゲートＭＯＳＦＥＴ１０５等）により、全画素の電荷が一斉に各画素の所定領域（図７のリング状ゲートＭＯＳＦＥＴ１０３のバックゲート、図６のソース近傍ｐ型領域８７）に転送される。これは図８の期間（２）に当たる。その後、読み出し回路により、読み出し期間内で、順次各画素からの信号が読み出される。これは図８の期間（３）〜（７）に当たる。これにより、グローバルシャッタ機能を有するＣＭＯＳセンサを実現できる。

このＣＭＯＳセンサに図１〜図４に示した実施の形態を適用した場合、図７の画素部６１が画素敷き詰め領域１０１に相当し、図７の垂直シフトレジスタ１０８が垂直駆動部６２に相当し、リング状ゲート電位制御回路１１０、転送ゲート電位制御回路１１２、ドレイン電位制御回路１１３が電圧変換部６３に相当する。また、図７は水平駆動部が１系統であるが、水平シフトレジスタ１１９に相当する水平駆動部を図２〜図４に示したように２系統設けると共に、信号読み出し回路１１６に相当するＣＤＳ部を２系統設ける。

なお、図７のスイッチＳＷ２は図１では図示されておらず、また、図７のキャパシタＣａ、Ｃｂは図１の容量（コンデンサ）Ｃ１１、Ｃ１２に相当する。更に、図７のスイッチｓｃ１、ｓｃ２は図１ではＮＭＯＳトランジスタ３１、３２に相当する。

図１に示した本発明の一実施の形態のＣＤＳ回路を図６（Ａ）、（Ｂ）に示した構造のＣＭＯＳセンサに適用した場合、そのＣＭＯＳセンサには２層ポリシリコン工程がある。すなわち、図６（Ａ）、（Ｂ）に示したリング状ゲート電極８５と転送ゲート電極９１とは近接している必要があるため、第１層のポリシリコン工程により作製したポリシリコンであるリング状ゲート電極８５を６５０℃〜７５０℃程度の低温でウェット酸化処理し、１００Å〜３００Å程度の薄い膜厚の酸化膜（図６では図示を省略）を作り、その後その酸化膜を挟んで第２層のポリシリコン工程によりリング状ゲート電極８５に一部重なるように第２層のポリシリコンにて転送ゲート電極９１を形成する。

そこで、上記の２層のポリシリコンを作製する２層のポリシリコン工程と、それらの間に形成される薄い膜厚の酸化膜の工程とを利用して、カラム毎ＣＤＳ回路部３０内のコンデンサＣ１１、Ｃ１２を、リング状ゲート電極８５及び転送ゲート電極９１と同時に作製することができる。この場合、通常のＣＶＤで作成した絶縁膜（膜厚０.１〜０.２μｍ）を用いた構造のコンデンサよりも単位面積当りの容量値が大きなコンデンサを作製することができる。従って、上記のＣＭＯＳセンサに適用することによって、カラム毎ＣＤＳ回路部３０内のコンデンサＣ１１、Ｃ１２の単位面積当りの容量値を大きくしたい場合も面積を小さくすることができ、その結果、ＣＤＳ回路全体を小面積で作製することができる。

特許文献２記載の従来のＣＤＳ回路では、スイッチトキャパシタ回路を用いた読み出しを行っているが、ＤＤＳ構成となっておらず、カラム毎の素子バラツキを抑えることができない。それに対して、本発明は、カラム毎の素子バラツキを抑えるためにＤＤＳ構成としているため、縦縞状の固定パターンノイズの発生を抑圧できる。

なお、各カラムにつながる水平読み出し部５０の水平信号線３、４等のメタル層は、配線容量を下げ高速化するために、第２層以上のメタル層であることが望ましい。

また、本発明は以上の実施の形態に限定されるものではなく、例えば、ＣＤＳ部は４系統以上設けることも可能である。

本発明の固体撮像素子のＣＤＳ回路の一実施の形態の回路図である。本発明のＣＤＳ回路を備えた固体撮像素子の一例の概略全体構成図である。本発明のＣＤＳ回路を備えた固体撮像素子の他の例の概略全体構成図である。本発明の要部の一実施の形態の詳細構成図である。図１の動作説明用タイミングチャートを示す。本発明が適用されＣＭＯＳセンサの１画素分の素子構造の平面図とそのＸ−Ｘ’線に伴う断面図である。図６のＣＭＯＳセンサの全体構成を電気等価回路で示した図である。図６及び図７のＣＭＯＳセンサの動作を説明するタイミングチャートである。従来のＣＤＳ回路の一例を示す回路図である。図９の動作説明用タイミングチャートである。

符号の説明

１、２５画素
２、２６垂直信号線
３、４水平信号線
３０カラム毎ＣＤＳ回路部
３１、３２、３３、４１、４２、４３、５９ＮＭＯＳトランジスタ
３４〜３８、４４〜４８、５１〜５４、５８ＰＭＯＳトランジスタ
４０ブランク時ＣＤＳ回路部
５０水平読み出し部
５５、５６バッファ
５７オペアンプ
６１画素部
６２垂直駆動部
６３電圧変換部
６４、６６水平駆動部
６５、６７ＣＤＳ部
６８、６９アンプ
７０、７１、７３サンプル及びホールド（Ｓ／Ｈ）回路
８５リング状ゲート電極
８６ソース領域
８７ソース近傍ｐ型領域
８８ドレイン領域
９０、１０４フォトダイオード
９１転送ゲート電極
１０１画素敷き詰め領域
１０２画素
１０３リング状ゲートＭＯＳＦＥＴ
１０５転送ゲートＭＯＳＦＥＴ
１１６信号読み出し回路
Ｃ１１〜Ｃ１８コンデンサ

Claims

光を電荷に変換して蓄積する光電変換領域と、前記電荷を転送する電荷転送手段と、前記電荷転送手段により転送された電荷に応じた信号を出力する信号出力用トランジスタとを含む単位画素が、複数規則的に配列された固体撮像素子の前記複数の単位画素のうち、列方向に配列された前記単位画素毎に設けられており、前記固体撮像素子で発生する固定パターンノイズを抑圧するＣＤＳ回路であって、
前記列方向に配列された単位画素から読み出された信号を保持する第１の保持手段と、
前記列方向に配列された単位画素のリセット時の画素リセット信号を保持する第２の保持手段と、
前記第１の保持手段に保持された信号と前記第２の保持手段に保持された画素リセット信号とを同電位とする第１のスイッチ手段と、
前記第１の保持手段に保持された信号を第１の水平信号線へ出力する第１の出力手段と、
前記第２の保持手段に保持された信号を第２の水平信号線へ出力する第２の出力手段と、
前記第１及び第２の出力手段により前記第１及び第２の水平信号線へ信号が出力される読み出し期間以外のブランキング期間において、遮光されている所定の画素から読み出された信号を保持する第３の保持手段と、
前記ブランキング期間において、前記所定の画素のリセット時の画素リセット信号を保持する第４の保持手段と、
前記第３の保持手段に保持された信号と前記第４の保持手段に保持された画素リセット信号とを同電位とする第２のスイッチ手段と、
前記第３の保持手段に保持された信号を、前記ブランキング期間において前記第１の水平信号線へ出力する第３の出力手段と、
前記第４の保持手段に保持された信号を、前記ブランキング期間において前記第２の水平信号線へ出力する第４の出力手段と、
前記第１又は第３の出力手段を介して出力された、前記第１又は第３の保持手段に保持された信号と前記第１又は第２のスイッチ手段により同電位とされたときの前記第１又は第３の保持手段の電位との差をとる第１の減算手段と、
前記第２又は第４の出力手段を介して出力された、前記第２又は第４の保持手段に保持された前記画素リセット信号と前記第１又は第２のスイッチ手段により同電位とされたときの前記第２又は第４の保持手段の電位との差をとる第２の減算手段と、
入力端子に直列接続された直列コンデンサと帰還路に帰還コンデンサとスイッチからなる並列回路を有するオペアンプにより構成されており、前記第１の減算手段の減算結果と前記第２の減算手段の減算結果とを差動増幅して、前記第１及び第２の減算結果の差分を出力する差動増幅手段と
を有し、前記差動増幅手段の増幅率は前記直列コンデンサの容量値と前記帰還コンデンサの容量値との比で決定されることを特徴とする固体撮像素子のＣＤＳ回路。
前記第１及び第２の減算手段は、クランプ回路であることを特徴とする請求項１記載の固体撮像素子のＣＤＳ回路。
前記第１及び第２の保持手段は、列方向に配列された複数の前記単位画素のうち、列方向の予め定められた順番で、かつ、互いに異なる順番の単位画素に接続されたｍ系統（ｍは２以上の自然数）設けられると共に、前記第３及び第４の保持手段は、互いに異なるｍ個の遮光されている画素に接続されており、前記第１及び第２のスイッチ手段と前記第１乃至第４の出力手段と、前記第１及び第２の減算手段と、前記差動増幅手段は、それぞれｍ系統設けられていることを特徴とする請求項１又は２記載の固体撮像素子のＣＤＳ回路。