JP2007028192A - 固体撮像素子のcds回路 - Google Patents
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Abstract
【課題】 CDS回路では差分を計算するための差動増幅回路はゲインを高くすると、高速動作させる事が難しく、また、CMOSセンサに適用するとMOS容量の面積が大きくなって、CMOSセンサのチップが大きくなってしまう。
【解決手段】 コンデンサC1に画素読み出し信号を保持し、コンデンサC2に画素リセット信号を保持する。これらはトランジスタ13及び15を介して水平信号線4に出力され、トランジスタ14及び16を介して水平信号線3に出力される。コンデンサC4は上記の画素読み出し信号とトランジスタ17、18をオンしてコンデンサC1及びC2を同電位としたときの出力との減算結果を保持し、コンデンサC3は画素リセット信号と上記同電位としたときの出力との減算結果を保持する。オペアンプ27を含む差動増幅回路は、コンデンサC6とC5の比で定まる増幅率でC3、C4の差分値を増幅して出力する。
【選択図】 図1
【解決手段】 コンデンサC1に画素読み出し信号を保持し、コンデンサC2に画素リセット信号を保持する。これらはトランジスタ13及び15を介して水平信号線4に出力され、トランジスタ14及び16を介して水平信号線3に出力される。コンデンサC4は上記の画素読み出し信号とトランジスタ17、18をオンしてコンデンサC1及びC2を同電位としたときの出力との減算結果を保持し、コンデンサC3は画素リセット信号と上記同電位としたときの出力との減算結果を保持する。オペアンプ27を含む差動増幅回路は、コンデンサC6とC5の比で定まる増幅率でC3、C4の差分値を増幅して出力する。
【選択図】 図1
Description
本発明は固体撮像素子のCDS回路に係り、特にCMOS(Complementary MOS)センサ等の固体撮像素子で発生する固定パターンノイズを抑圧するCDS回路に関する。
固体撮像素子は、大別するとCCD(Charge Coupled Device:電荷結合素子)とCMOSセンサ(CMOSイメージセンサ)の2種類に分けられる。このうち、CCDはフォトダイオードで光電変換して得られた電荷をCCDにより画素外に転送し、その後電圧信号に変換、増幅し、チップ外へ出力する。
一方、CMOSセンサは、フォトダイオードで光電変換して得られた電荷を画素内で電圧信号、あるいは電流信号などの電気信号に変換し、その電気信号を画素内に備えた増幅用トランジスタで増幅してから画素外へ出力する。このCMOSセンサは、CCDに比べて消費電力が小さく、かつ、センサ素子と周辺回路素子とを同じCMOS技術を適用して作成できるという利点がある。
このような固体撮像素子を用いた撮像装置では、固体撮像素子で発生する固定パターンノイズを抑圧するために、相関二重サンプリング(CDS:Correlated Double Sampling:CDS)回路を通常備えている。特に、従来のCMOSセンサのCDS回路としては、CMOSセンサを構成する2次元配列された複数の単位画素のうち、カラム毎(列毎)に配置された単位画素に接続された列信号線からの画素信号を保持し、同様に保持したリセット信号との差分を最終出力にて差動アンプを用いて引算で求めることで、固定パターンノイズを低減するCDS回路が知られている(例えば、特許文献1参照)。また、上記の差動アンプを通常のアンプ形式ではなく、スイッチトキャパシタアンプで構成したCDS回路も知られている(例えば、特許文献2参照)。
また、差分によるCDS動作を差動アンプを用いずに、クランプ回路を用いて構成する場合もあるが、カラム毎にCDS回路を設けるため、CDS回路を構成するMOSスイッチ回路、MOS容量等の不均一性により、カラム毎の固定パターンノイズを発生するという問題がある。
そこで、この固定パターンノイズ発生を抑える対策、つまりMOSスイッチにまつわる、フィードスルーやチャージインジェクションの問題を回避する方法として、スイッチトキャパシタアンプを用いる方法が従来知られている(例えば、特許文献3参照)。
また、これらのCDS回路で発生するバラツキを抑えるために、水平信号線の読み出し部にクランプ回路を設け、DC的なバラツキを抑えるというDDS(Double Data Sampling)方式のCDS回路(以下、これをDDS回路ともいう)も従来開示されている(例えば、非特許文献1参照)。
図7は上記の従来のDDS方式のCDS回路の一例の回路図を示す。同図において、CMOSセンサの2次元マトリクス状に配置された多数の画素のうちの任意の一の画素1は、同一カラムにある他の画素と垂直信号線(列信号線)2を介して接続される一方、カラム毎に設けられているカラム毎CDS回路部30に接続されている。また、カラム毎CDS回路部30は水平信号線3、4を介して水平読み出し部40に接続されている。
垂直信号線2はカラム毎CDS回路部30内のNチャンネルMOS型電界効果トランジスタ(以下、NMOSトランジスタという)31及び32の各ドレインに接続されている。NMOSトランジスタ31及び32の各ソースは、負荷容量(コンデンサ)C7、C8を介して接地される一方、NMOSトランジスタ31のソースはNMOSトランジスタ33のドレインとPチャンネルMOS型電界効果トランジスタ(以下、PMOSトランジスタという)36のゲートに接続され、NMOSトランジスタ32のソースはNMOSトランジスタ35のドレインとPMOSトランジスタ37のゲートに接続されている。
上記のNMOSトランジスタ31及び32は、スイッチング用トランジスタであり、他のロジック用MOSトランジスタより高耐圧である。なぜなら、NMOSトランジスタ31及び32のソースに印加される電圧は、画素1のVdd以上になる場合があり、このときロジック用MOSトランジスタを用いたスイッチであると、耐圧を超える電圧が印加されることとなる。よって、NMOSトランジスタ31及び32には、高耐圧トランジスタが用いられる。
次に、この従来のCDS回路の動作について、図8のタイミングチャートを併せ参照して説明する。図8(A)に示す信号が画素1から垂直信号線2へ出力され、画素1の信号を保持するために、図8(B)に示すスイッチング信号CDS_SがNMOSトランジスタ31のゲートに適当なタイミングで印加され、そのハイレベル期間、NMOSトランジスタ31はオン状態となる。その時、コンデンサC7は、画素1の出力電位と同電位で充電され、次式が成立する。
Vc7=Von31+Q7/C7 (1)
Vc7:垂直信号線2の電位(画素1読み出し時)
Von31:NMOSトランジスタ31のオン電圧
Q7:コンデンサC7に充電された電荷(信号読み出し時)
C7:コンデンサC7の容量値
次に、画素1のリセットが行われ、そのリセット電圧を保持するために、図8(C)に示すスイッチング信号CDS_RがNMOSトランジスタ32のゲートに適当なタイミングで印加され、そのハイレベル期間、NMOSトランジスタ32はオン状態となる。その時、コンデンサC8は、画素1の出力電位と同電位で充電され、次式が成立する。
Vc7:垂直信号線2の電位(画素1読み出し時)
Von31:NMOSトランジスタ31のオン電圧
Q7:コンデンサC7に充電された電荷(信号読み出し時)
C7:コンデンサC7の容量値
次に、画素1のリセットが行われ、そのリセット電圧を保持するために、図8(C)に示すスイッチング信号CDS_RがNMOSトランジスタ32のゲートに適当なタイミングで印加され、そのハイレベル期間、NMOSトランジスタ32はオン状態となる。その時、コンデンサC8は、画素1の出力電位と同電位で充電され、次式が成立する。
Vc8=Von32+Q8/C8 (2)
Vc8:垂直信号線2の電位(画素1リセット時)
Von32:NMOSトランジスタ32のオン電圧
Q8:コンデンサC8に充電された電荷(リセット時)
C8:コンデンサC8の容量値
上記の電位Vc7及びVc8は図8(D)、(E)に示される。以上の期間では、PMOSトランジスタ36、37のソースにドレインが接続されているPMOSトランジスタ38、39の各ゲートに印加される電圧H1は図8(F)に示すようにハイレベルであり、PMOSトランジスタ38及び39はオフ状態である。
Vc8:垂直信号線2の電位(画素1リセット時)
Von32:NMOSトランジスタ32のオン電圧
Q8:コンデンサC8に充電された電荷(リセット時)
C8:コンデンサC8の容量値
上記の電位Vc7及びVc8は図8(D)、(E)に示される。以上の期間では、PMOSトランジスタ36、37のソースにドレインが接続されているPMOSトランジスタ38、39の各ゲートに印加される電圧H1は図8(F)に示すようにハイレベルであり、PMOSトランジスタ38及び39はオフ状態である。
次に、上記電圧H1を図8(F)に示すようにローレベルにして、PMOSトランジスタ38及び39をオン状態とし、PMOSトランジスタ36、37、41、42で構成されるソースフォロワ回路を通してコンデンサC7、C8に保持された電圧を水平信号線4、3へ読み出す。これにより、水平信号線3、4に接続されるコンデンサC9、C10の片側に以下の電圧が印加されることになる。
Vc9=(Q8/C8)+Vth37+Von39 (3)
Vc9:コンデンサC9の水平信号線側電位(リセット電位)
Vth37:PMOSトランジスタ37の閾値電圧
Von39:PMOSトランジスタのオン電圧
Vc10=(Q7/C7)+Vth36+Von38 (4)
Vc10:コンデンサC10の水平信号線側電位(信号電位)
Vth36:PMOSトランジスタ36の閾値電圧
Von38:PMOSトランジスタのオン電圧
この電位Vc9、Vc10がコンデンサC9、C10の水平信号線側に印加されるとき、コンデンサC9、C10のバッファ45、46側のPMOSトランジスタ43、44はゲートの印加電圧E2が図8(G)に示すようにローレベルとされることによりオン状態となるため、コンデンサC9、C10のバッファ45、46側がPMOSトランジスタ43、44を介してVREF電位に接続されることになる。これにより、コンデンサC9、C10に印加される電位は以下のようになる。
Vc9:コンデンサC9の水平信号線側電位(リセット電位)
Vth37:PMOSトランジスタ37の閾値電圧
Von39:PMOSトランジスタのオン電圧
Vc10=(Q7/C7)+Vth36+Von38 (4)
Vc10:コンデンサC10の水平信号線側電位(信号電位)
Vth36:PMOSトランジスタ36の閾値電圧
Von38:PMOSトランジスタのオン電圧
この電位Vc9、Vc10がコンデンサC9、C10の水平信号線側に印加されるとき、コンデンサC9、C10のバッファ45、46側のPMOSトランジスタ43、44はゲートの印加電圧E2が図8(G)に示すようにローレベルとされることによりオン状態となるため、コンデンサC9、C10のバッファ45、46側がPMOSトランジスタ43、44を介してVREF電位に接続されることになる。これにより、コンデンサC9、C10に印加される電位は以下のようになる。
Vc9−VREF+Von43=Q9/C9 (5)
Vc10−VREF+Von44=Q10/C10 (6)
次に、PMOSトランジスタ43、44のゲートに印加される電圧E2がハイレベルになることによりPMOSトランジスタ43、44がオフ状態になり、カラム毎のCDS回路部30内にあるNMOSトランジスタ33、34、35の各ゲートに印加される電圧P1が図8(H)に示すようにハイレベルとされることから、これらのトランジスタ33、34、35をオン状態にして、水平信号線3、4でのクランプ動作を行い、カラム毎のCDS回路部30で発生する素子バラツキに起因する固定パターンノイズを抑圧する。
Vc10−VREF+Von44=Q10/C10 (6)
次に、PMOSトランジスタ43、44のゲートに印加される電圧E2がハイレベルになることによりPMOSトランジスタ43、44がオフ状態になり、カラム毎のCDS回路部30内にあるNMOSトランジスタ33、34、35の各ゲートに印加される電圧P1が図8(H)に示すようにハイレベルとされることから、これらのトランジスタ33、34、35をオン状態にして、水平信号線3、4でのクランプ動作を行い、カラム毎のCDS回路部30で発生する素子バラツキに起因する固定パターンノイズを抑圧する。
ここで、NMOSトランジスタ33、34、35をオン状態にした時のコンデンサC9、C10の水平信号線3、4側に印加される電圧は以下のようになる。
Vc9’=Vav+Vth37+Von39 (7)
Vc10’=Vav+Vth36+Von38 (8)
Vav:NMOSトランジスタ33、34、35がオン状態の時のC7、C8印加電圧
よって、コンデンサC9のバッファ入力側A点での電位V1は次式で表される。
Vc10’=Vav+Vth36+Von38 (8)
Vav:NMOSトランジスタ33、34、35がオン状態の時のC7、C8印加電圧
よって、コンデンサC9のバッファ入力側A点での電位V1は次式で表される。
V1=Vc9’−(Q9/C9)
=Vav+Vth37+Von39−(Q8/C8)−Vth37
−Von39+VREF−Von43
=Vav−(Q8/C8)+VREF−Von43 (9)
同様に、コンデンサC10のバッファ入力側B点での電位V2は次式で表される。
=Vav+Vth37+Von39−(Q8/C8)−Vth37
−Von39+VREF−Von43
=Vav−(Q8/C8)+VREF−Von43 (9)
同様に、コンデンサC10のバッファ入力側B点での電位V2は次式で表される。
V2=Vc10’−(Q10/C10)
=Vav+Vth36+Von38−(Q7/C7)−Vth36
−Von38+VREF−Von44
=Vav−(Q7/C7)+VREF−Von44 (10)
上記の電位V1、V2はバッファ45、46経由後オペアンプ47を用いた差動アンプにて差分をとられて出力される。ここで、オペアンプ47は、バッファ45の出力端子に接続されている抵抗R1と、バッファ46の出力端子に接続されている抵抗R2と、オペアンプ47の非反転入力端子とGND間に接続されている抵抗R3と、オペアンプ47の出力端子から反転入力端子に帰還をかけている抵抗R4とで差動アンプを構成している。
=Vav+Vth36+Von38−(Q7/C7)−Vth36
−Von38+VREF−Von44
=Vav−(Q7/C7)+VREF−Von44 (10)
上記の電位V1、V2はバッファ45、46経由後オペアンプ47を用いた差動アンプにて差分をとられて出力される。ここで、オペアンプ47は、バッファ45の出力端子に接続されている抵抗R1と、バッファ46の出力端子に接続されている抵抗R2と、オペアンプ47の非反転入力端子とGND間に接続されている抵抗R3と、オペアンプ47の出力端子から反転入力端子に帰還をかけている抵抗R4とで差動アンプを構成している。
抵抗R1とR2の各抵抗値が等しく、かつ、抵抗R3とR4の各抵抗値も等しいものとすると、この差動アンプの出力電圧Voutは次式で表される。
Vout=(R4/R2)×Vin
=(R4/R2)×(Vav−(Q8/C8)+VREF−Von43
−Vav+(Q7/C7)−VREF+Von44)
=(R4/R2)×(Q7/C7)−(Q8/C8)
−Von43+Von44) (11)
Vin:バッファ45とバッファ46の差電圧
R2、R4:抵抗R2、R4の抵抗値
なお、通常のLSI工程では回路部の容量は、2層ポリシリコンとCVD(Chemical Vapour Deposition:化学気相成長)で作った厚さ0.1〜0.2μmの絶縁膜とで作る。
=(R4/R2)×(Vav−(Q8/C8)+VREF−Von43
−Vav+(Q7/C7)−VREF+Von44)
=(R4/R2)×(Q7/C7)−(Q8/C8)
−Von43+Von44) (11)
Vin:バッファ45とバッファ46の差電圧
R2、R4:抵抗R2、R4の抵抗値
なお、通常のLSI工程では回路部の容量は、2層ポリシリコンとCVD(Chemical Vapour Deposition:化学気相成長)で作った厚さ0.1〜0.2μmの絶縁膜とで作る。
しかるに、上記の従来のCDS回路をCMOSセンサに適用する場合以下のような課題がある。
(1)画素数を増加した時に、差分を計算する回路(図7のオペアンプ47と抵抗R1、R2、R3、R4)は高速動作する必要があるが、図7の従来のCDS回路では差分計算するアンプでゲインを高くする場合、高速動作させる事が難しい。
すなわち、図7の従来のCDS回路では、水平信号線3、4にカラム毎のMOSトランジスタ36、38、41、37、39、42で構成されるソースフォロワを通して信号とリセット信号が出力され、それらがコンデンサC9及びC10と、MOSトランジスタ43及び44で構成されるクランプ回路でクランプされた後、バッファ45、46に出力され、更に抵抗R1、R2、R3、R4およびオペアンプ47で構成される差動アンプにて減算されることにより、最終的に信号が出力される構成である。このため、前記のクランプ回路で出力される信号およびリセット信号の有効期間は、水平シフトレジスタの動作スピードの半周期程度となり、差動アンプの動作スピードも高速である必要がある。
この差動アンプで高速動作が必要な場合は、アンプ内の寄生容量と帰還抵抗による周波数特性の低下が問題とならないように設計する必要がある。ただし、この差動アンプのゲインはR1=R2、R3=R4の場合にR4/R2であるため、ゲインを高くする場合には抵抗R4の抵抗値を増加させる必要があり、これは周波数特性の低下につながる。抵抗R2の抵抗値を小さくする事で差動アンプのゲインを高くする事も可能であるが、前段のバッファ45、46のドライブ能力の関係で小さくする場合にも限界がある。ここでの信号周期は場合によっては150MHzを超える場合も想定される。
(2)リークによる信号低下をできる限り小さくするために、カラム毎の保持容量を大きくする必要があるが、通常の容量(コンデンサ)は2層ポリシリコンの間に0.1〜0.2μm程度の絶縁膜をCVDで作製した構造である。ところが、この構造ではMOS容量の面積が大きくなって、CMOSセンサのチップが大きくなってしまう。
本発明は以上の点に鑑みなされたもので、高速動作と高ゲインを両立し得る固体撮像素子のCDS回路を提供することを目的とする。
また、本発明の他の目的は、従来に比し小型な構成の固体撮像素子のCDS回路を提供することにある。
本発明は上記の目的を達成するため、光を電荷に変換して蓄積する光電変換領域と、電荷を転送する電荷転送手段と、信号出力用トランジスタとを含む単位画素が複数規則的に配列された固体撮像素子の複数の単位画素のうち、列方向に配列された単位画素毎に設けられており、固体撮像素子で発生する固定パターンノイズを抑圧するCDS回路であって、列方向に配列された単位画素から読み出された信号を保持する第1の保持手段と、列方向に配列された単位画素のリセット時の画素リセット信号を保持する第2の保持手段と、第1の保持手段に保持された信号と第2の保持手段に保持された画素リセット信号とを同電位とするスイッチ手段と、第1の保持手段の電位を水平信号線へ出力する第1の出力手段と、第2の保持手段の電位を水平信号線へ出力する第2の出力手段と、第1の出力手段を介して出力された、第1の保持手段に保持された信号とスイッチ手段により同電位とされたときの第1の保持手段の電位との差をとる第1の減算手段と、第2の出力手段を介して出力された、第2の保持手段に保持された画素リセット信号とスイッチ手段により同電位とされたときの第2の保持手段の電位との差をとる第2の減算手段と、入力端子に直列接続された直列コンデンサと帰還路に帰還コンデンサとスイッチからなる並列回路を有するオペアンプにより構成されており、第1の減算手段の減算結果と第2の減算手段の減算結果とを差動増幅して、第1及び第2の減算結果の差分を出力する差動増幅手段とを有し、差動増幅手段の増幅率は直列コンデンサの容量値と帰還コンデンサの容量値との比で決定されることを特徴とする。
この発明では、差動増幅手段の増幅率が直列コンデンサの容量値と帰還コンデンサの容量値との比で決定されるようにしたため、高速動作させる場合は直列コンデンサの容量値と帰還コンデンサの容量値をそれぞれ小さくする必要があり、ゲインを上げる場合は上記の比の分母である帰還コンデンサの容量値を小さくすることで可能である。
また、上記の目的を達成するため、本発明は、上記の固体撮像素子の信号出力用トランジスタのゲート電極が第1層のポリシリコンで作製され、電荷転送手段を構成する電極が第2層のポリシリコンで作製され、第1層のポリシリコンと第2層のポリシリコンとの間には絶縁膜が設けられており、第1の保持手段と第2の保持手段は、それぞれ第1層のポリシリコンと第2層のポリシリコンと絶縁膜とから作製された第1のコンデンサと第2のコンデンサであり、水平信号線は、第2層以上のメタル層であることを特徴とする。この発明では、固体撮像素子の単位画素の作製工程を利用して第1及び第2のコンデンサを作成することができる。
また、上記の目的を達成するため、本発明は、上記の絶縁膜が、第1層のポリシリコンをウェット酸化処理して作製した熱酸化膜であることを特徴とする。この発明では、通常のCVDで作製される絶縁膜よりも膜厚が薄くできる熱酸化膜で第1及び第2のコンデンサの絶縁膜を構成するようにしているため、第1及び第2のコンデンサの単位面積当りの容量値を従来よりも大きくできるため、容量値を従来と同じとした場合は第1及び第2のコンデンサの面積を小さくできる。
本発明によれば、以下の効果を奏する。
(1)最終的な差分計算を行う差動増幅手段を差動アンプではなく、入力端子に直列接続された直列コンデンサと帰還路に帰還コンデンサとスイッチからなる並列回路を有するオペアンプにより構成されたスイッチトキャパシタ構成にして、増幅率が直列コンデンサの容量値と帰還コンデンサの容量値との比で決定されるようにすることで、高速動作させる場合は直列コンデンサの容量値と帰還コンデンサの容量値をそれぞれ小さくし、ゲインを上げる場合は上記の比の分母である帰還コンデンサの容量値を小さくすることで可能であるため、高速動作と高ゲインを両立できる。
(2)第1及び第2のコンデンサの単位面積当りの容量値を従来よりも大きくできるため、容量値を従来と同じとした場合は第1及び第2のコンデンサの面積を小さくできるため、CDS回路全体を小さく作る事ができる。
次に、本発明の実施の形態について図面と共に説明する。図1は本発明になる固体撮像素子のCDS回路の第1の実施の形態の回路図を示す。同図において、CMOSセンサの2次元マトリクス状に配置された多数の画素のうちの任意の一画素1は、同一カラムにある他の画素と垂直信号線(列信号線)2を介して接続される一方、カラム毎に設けられているカラム毎CDS回路部10に接続されている。また、カラム毎CDS回路部10は水平信号線3、4を介して水平読み出し部20に接続されている。
垂直信号線2はカラム毎CDS回路部10内のNMOSトランジスタ11及び12の各ドレインに接続されている。NMOSトランジスタ11及び12の各ソースは、負荷容量(コンデンサ)C1、C2を介して接地される一方、NMOSトランジスタ11のソースは、PMOSトランジスタ13のゲートと、NMOSトランジスタ17のドレイン(又はソース)と、PMOSトランジスタ18のドレイン(又はソース)に接続され、NMOSトランジスタ12のソースは、PMOSトランジスタ14のゲートと、NMOSトランジスタ17のソース(又はドレイン)と、PMOSトランジスタ18のソース(又はドレイン)に接続されている。更に、PMOSトランジスタ13、14は、そのドレインが接地され、ソースがPMOSトランジスタ15、16のドレインに接続されている。
NMOSトランジスタ11及び12は、スイッチング用トランジスタであり、図7に示したNMOSトランジスタ31及び32と同様の理由により、他のロジック用MOSトランジスタより高耐圧のトランジスタである。
また、水平読み出し部20は、容量(コンデンサ)C3及びC4と、ゲートが共通に接続されると共にドレインが共通に接続され、ソースが水平信号線3、4とコンデンサC3、C4の接続点に接続されているPMOSトランジスタ21及び22と、コンデンサC3、C4の他端にソースが接続されると共に、そのゲート同士、ドレイン同士が接続されたPMOSトランジスタ23、24と、バッファ25及び26と、オペアンプ27と、オペアンプ27の反転入力端子にそれぞれ一端が接続された容量(コンデンサ)C5及びC6と、オペアンプ27の反転入力端子にドレイン又はソースが接続され、オペアンプ27の非反転入力端子にソース又はドレインが接続されたPMOSトランジスタ28及びNMOSトランジスタ29とよりなる。
次に、本実施の形態の動作について、図2のタイミングチャートを併せ参照して説明する。図2(A)に示す信号が画素1から垂直信号線2へ出力され、画素1の信号を保持するために、図2(B)に示すスイッチング信号CDS_SがNMOSトランジスタ11のゲートに適当なタイミングで印加され、そのハイレベル期間、NMOSトランジスタ11はオン状態となる。その時、コンデンサC1は、画素1の出力電位と同電位で充電され、次式が成立する。
Vc1=Von11+Q1/C1 (12)
Vc1:垂直信号線2の電位(画素1読み出し時)
Von11:NMOSトランジスタ11のオン電圧
Q1:コンデンサC1に充電された電荷(信号読み出し時)
C1:コンデンサC1の容量値
次に、画素1のリセットが行われ、そのリセット電圧を保持するために、図2(C)に示すスイッチング信号CDS_RがNMOSトランジスタ12のゲートに適当なタイミングで印加され、そのハイレベル期間、NMOSトランジスタ12はオン状態となる。その時、コンデンサC2は、画素1の出力電位と同電位で充電され、次式が成立する。
Vc1:垂直信号線2の電位(画素1読み出し時)
Von11:NMOSトランジスタ11のオン電圧
Q1:コンデンサC1に充電された電荷(信号読み出し時)
C1:コンデンサC1の容量値
次に、画素1のリセットが行われ、そのリセット電圧を保持するために、図2(C)に示すスイッチング信号CDS_RがNMOSトランジスタ12のゲートに適当なタイミングで印加され、そのハイレベル期間、NMOSトランジスタ12はオン状態となる。その時、コンデンサC2は、画素1の出力電位と同電位で充電され、次式が成立する。
Vc2=Von12+Q2/C2 (13)
Vc2:垂直信号線2の電位(画素1リセット時)
Von12:NMOSトランジスタ12のオン電圧
Q2:コンデンサC2に充電された電荷(リセット時)
C2:コンデンサC2の容量値
上記の電位Vc1及びVc2は図2(D)、(E)に示される。以上の期間では、PMOSトランジスタ15、16の各ゲートに印加される電圧H1は図2(F)に示すようにハイレベルであり、PMOSトランジスタ15及び16はオフ状態である。
Vc2:垂直信号線2の電位(画素1リセット時)
Von12:NMOSトランジスタ12のオン電圧
Q2:コンデンサC2に充電された電荷(リセット時)
C2:コンデンサC2の容量値
上記の電位Vc1及びVc2は図2(D)、(E)に示される。以上の期間では、PMOSトランジスタ15、16の各ゲートに印加される電圧H1は図2(F)に示すようにハイレベルであり、PMOSトランジスタ15及び16はオフ状態である。
次に、図2(F)に示すように、コンデンサC1、C2に保持された電圧を水平信号線3及び4へ読み出す時刻t1で電圧H1をローレベルにすると、PMOSトランジスタ15及び16がオン状態になり、コンデンサC2の充電電圧(リセット電位)がPMOSトランジスタ14、16のソースフォロワ回路を通して水平信号線3に接続されているコンデンサC3の片側に電圧Vc3とされて印加されると共に、コンデンサC1の充電電圧(信号電位)がPMOSトランジスタ13、15のソースフォロワ回路を通して水平信号線4に接続されているコンデンサC4の片側に電圧Vc4とされて印加される。ここで、Vc3及びVc4は次式で表される。
Vc3=(Q2/C2)+Vth14+Von16 (14)
Vc3:コンデンサC3の水平信号線側電位(リセット電位)
Vth14:PMOSトランジスタ14の閾値電圧
Von16:PMOSトランジスタ16のオン電圧
Vc4=(Q1/C1)+Vth13+Von15 (15)
Vc4:コンデンサC4の水平信号線側電位(信号電位)
Vth13:PMOSトランジスタ13の閾値電圧
Von15:PMOSトランジスタ15のオン電圧
この電位Vc3、Vc4が印加されるとき、コンデンサC3とC4の水平信号線3、4と反対側端子に接続されているPMOSトランジスタ23、24の各ゲートには図2(G)に示すように時刻t1でローレベルとなる信号E2が印加されて、これらのトランジスタ23及び24はオン状態となっており、オン状態のトランジスタ23、24を介して電圧VREFがコンデンサC3とC4の水平信号線3、4と反対側端子に印加される。従って、コンデンサC3、C4に印加される電位は以下のようになる。
Vc3:コンデンサC3の水平信号線側電位(リセット電位)
Vth14:PMOSトランジスタ14の閾値電圧
Von16:PMOSトランジスタ16のオン電圧
Vc4=(Q1/C1)+Vth13+Von15 (15)
Vc4:コンデンサC4の水平信号線側電位(信号電位)
Vth13:PMOSトランジスタ13の閾値電圧
Von15:PMOSトランジスタ15のオン電圧
この電位Vc3、Vc4が印加されるとき、コンデンサC3とC4の水平信号線3、4と反対側端子に接続されているPMOSトランジスタ23、24の各ゲートには図2(G)に示すように時刻t1でローレベルとなる信号E2が印加されて、これらのトランジスタ23及び24はオン状態となっており、オン状態のトランジスタ23、24を介して電圧VREFがコンデンサC3とC4の水平信号線3、4と反対側端子に印加される。従って、コンデンサC3、C4に印加される電位は以下のようになる。
Vc3−VREF+Von23=Q3/C3 (16)
Von23:PMOSトランジスタ23のオン電圧
Q3:コンデンサC3に充電された電荷
C3:コンデンサC3の容量値
Vc4−VREF+Von24=Q4/C4 (17)
Von24:PMOSトランジスタ24のオン電圧
Q4:コンデンサC4に充電された電荷
C4:コンデンサC4の容量値
次に、図2(G)に示すように、PMOSトランジスタ23、24の各ゲートに印加される信号E2が時刻t2でハイレベルとなるため、トランジスタ23及び24はオフ状態となる。また、これと同時に時刻t2で図2(H)に示すように、カラム毎CDS回路部10内のNMOSトランジスタ17のゲートに印加される信号P1がハイレベルにされ、かつ、PMOSトランジスタ18のゲートに印加される信号P2がローレベルにされるため、トランジスタ17及び18はオン状態となり、コンデンサC1とC2の電位が同電位Vavとされ、水平信号線3、4でのクランプ動作を行い、カラム毎のCDS回路部10で発生する素子バラツキに起因する固定パターンノイズが抑圧される。上記のコンデンサC3、C4、PMOSトランジスタ23及び24がクランプ回路を構成する。
Von23:PMOSトランジスタ23のオン電圧
Q3:コンデンサC3に充電された電荷
C3:コンデンサC3の容量値
Vc4−VREF+Von24=Q4/C4 (17)
Von24:PMOSトランジスタ24のオン電圧
Q4:コンデンサC4に充電された電荷
C4:コンデンサC4の容量値
次に、図2(G)に示すように、PMOSトランジスタ23、24の各ゲートに印加される信号E2が時刻t2でハイレベルとなるため、トランジスタ23及び24はオフ状態となる。また、これと同時に時刻t2で図2(H)に示すように、カラム毎CDS回路部10内のNMOSトランジスタ17のゲートに印加される信号P1がハイレベルにされ、かつ、PMOSトランジスタ18のゲートに印加される信号P2がローレベルにされるため、トランジスタ17及び18はオン状態となり、コンデンサC1とC2の電位が同電位Vavとされ、水平信号線3、4でのクランプ動作を行い、カラム毎のCDS回路部10で発生する素子バラツキに起因する固定パターンノイズが抑圧される。上記のコンデンサC3、C4、PMOSトランジスタ23及び24がクランプ回路を構成する。
ここで、トランジスタ17及び18をオンした時の、コンデンサC3、C4の水平信号線3、4側端子に印加される電圧Vc3’、Vc4’はそれぞれ次式で表される。
Vc3’=Vav+Vth14+Von16 (18)
Vc4’=Vav+Vth13+Von15 (19)
Vav:トランジスタ17、18がオン状態の時のC1、C2印加電圧
よって、コンデンサC3のバッファ25側端子Aでの電位V1は、(14)式、(16)式、(18)式から次式で表される。
Vc4’=Vav+Vth13+Von15 (19)
Vav:トランジスタ17、18がオン状態の時のC1、C2印加電圧
よって、コンデンサC3のバッファ25側端子Aでの電位V1は、(14)式、(16)式、(18)式から次式で表される。
V1=Vc3’−(Q3/C3)
=Vav+Vth14+Von16−(Q2/C2)−Vth14
−Von16+VREF−Von23
=Vav−(Q2/C2)+VREF−Von23 (20)
同様に、コンデンサC4のバッファ26側端子Bでの電位V2は、(15)式、(17)式、(19)式から次式で表される。
=Vav+Vth14+Von16−(Q2/C2)−Vth14
−Von16+VREF−Von23
=Vav−(Q2/C2)+VREF−Von23 (20)
同様に、コンデンサC4のバッファ26側端子Bでの電位V2は、(15)式、(17)式、(19)式から次式で表される。
V2=Vc4’−(Q4/C4)
=Vav+Vth13+Von15−(Q1/C1)−Vth13
−Von15+VREF−Von24
=Vav−(Q1/C1)+VREF−Von24 (21)
上記の電位V1はバッファ25を経由してオペアンプ27の非反転入力端子に印加され、上記の電位V2はバッファ26及びコンデンサC5を経由してオペアンプ27の反転入力端子に印加される。ここで、バッファ25の出力C点でのクランプ後の電圧をV3とすると、
V3=V1+Vos1 (22)
Vos1:バッファ25のオフセット電圧
で表され、バッファ26の出力D点でのクランプ後の電圧をV4とすると、
V4=V2+Vos2 (23)
Vos2:バッファ26のオフセット電圧
で表される。このとき、オペアンプ27を用いたスイッチトキャパシタアンプでは、電位V1とV2の差分をとると共に、オペアンプ27の出力端子と反転入力端子との間の帰還路中に設けられたトランジスタ28及び29が時刻t2からt3の期間、オン状態とされ、差分値をコンデンサC5に保持する。この時のコンデンサC5の電荷Q5は次式で表される。
=Vav+Vth13+Von15−(Q1/C1)−Vth13
−Von15+VREF−Von24
=Vav−(Q1/C1)+VREF−Von24 (21)
上記の電位V1はバッファ25を経由してオペアンプ27の非反転入力端子に印加され、上記の電位V2はバッファ26及びコンデンサC5を経由してオペアンプ27の反転入力端子に印加される。ここで、バッファ25の出力C点でのクランプ後の電圧をV3とすると、
V3=V1+Vos1 (22)
Vos1:バッファ25のオフセット電圧
で表され、バッファ26の出力D点でのクランプ後の電圧をV4とすると、
V4=V2+Vos2 (23)
Vos2:バッファ26のオフセット電圧
で表される。このとき、オペアンプ27を用いたスイッチトキャパシタアンプでは、電位V1とV2の差分をとると共に、オペアンプ27の出力端子と反転入力端子との間の帰還路中に設けられたトランジスタ28及び29が時刻t2からt3の期間、オン状態とされ、差分値をコンデンサC5に保持する。この時のコンデンサC5の電荷Q5は次式で表される。
Q5=C5×(V4−V3) (24)
C5:コンデンサC5の容量値
なお、NMOSトランジスタ29のゲートに印加される信号H3は、図2(I)に示すように、上記の時刻t2からt3の期間はハイレベルである。また、PMOSトランジスタ28のゲートに印加される信号H2は、信号H3と逆位相であり、上記の時刻t2からt3の期間はローレベルである。
C5:コンデンサC5の容量値
なお、NMOSトランジスタ29のゲートに印加される信号H3は、図2(I)に示すように、上記の時刻t2からt3の期間はハイレベルである。また、PMOSトランジスタ28のゲートに印加される信号H2は、信号H3と逆位相であり、上記の時刻t2からt3の期間はローレベルである。
次に、時刻t3で信号H2がハイレベル、信号H3がローレベルにされるため、時刻t3でPMOSトランジスタ28とNMOSトランジスタ29がそれぞれオフ状態とされ、これによりコンデンサC5の電荷Q5はすべてC6へ移動されて出力される。この時、A点の電位VaとB点の電位Vbとは、図2(G)に示すように時刻t3でローレベルとなるゲート信号E2によりPMOSトランジスタ23及び24が共にオン状態とされ、また図2(F)に示すように時刻t3でハイレベルとなるゲート信号H1によりPMOSトランジスタ15及び16が共にオフ状態とされるため、それぞれ次式で表される。
Va=VREF+Von23 (25)
Vb=VREF+Von24 (26)
以上より、時刻t3直後にオペアンプ27から出力される電圧Voutは次式で表される。
Vb=VREF+Von24 (26)
以上より、時刻t3直後にオペアンプ27から出力される電圧Voutは次式で表される。
Vout={C5×(V4−V3)/C6}+VREF+Vα
={C5×(Vav−(Q1/C1)+VREF−Von24−Vav
+(Q2/C2)−VREF+Von23+Vos2−Vos1))/C6} +VREF+Vα
={C5×((Q2/C2)−(Q1/C1)−Von24+Von23
+Vos2−Vos1))/C6}+VREF+Vα (27)
Vα:Va、Vbのオフセット電圧からのずれとアンプ27でのオフセットに よる出力のオフセット電圧
ここで、Von24=Von23、Vos2=Vos1とすると、オペアンプ27から出力される電圧Voutは(27)式より次式で表され、その信号波形は図2(J)に示される。
={C5×(Vav−(Q1/C1)+VREF−Von24−Vav
+(Q2/C2)−VREF+Von23+Vos2−Vos1))/C6} +VREF+Vα
={C5×((Q2/C2)−(Q1/C1)−Von24+Von23
+Vos2−Vos1))/C6}+VREF+Vα (27)
Vα:Va、Vbのオフセット電圧からのずれとアンプ27でのオフセットに よる出力のオフセット電圧
ここで、Von24=Von23、Vos2=Vos1とすると、オペアンプ27から出力される電圧Voutは(27)式より次式で表され、その信号波形は図2(J)に示される。
Vout=(C5/C6)×{(Q2/C2)−(Q1/C1)}+VREF+Vα
(28)
このように、本実施の形態では、差動アンプの替わりに、コンデンサC5及びC6と、トランジスタ28及び29で構成されるスイッチと、オペアンプ27とからなるスイッチトキャパシタアンプ回路を用いており、このスイッチトキャパシタアンプ回路によりバッファ25及び26からそれぞれ出力される信号及びリセット信号の減算を行って読み出し信号を出力するようにしている。水平読み出し部20の出力電圧Voutは、(28)式で示すように、信号及びリセット信号の差分値のC5/C6倍となる。
(28)
このように、本実施の形態では、差動アンプの替わりに、コンデンサC5及びC6と、トランジスタ28及び29で構成されるスイッチと、オペアンプ27とからなるスイッチトキャパシタアンプ回路を用いており、このスイッチトキャパシタアンプ回路によりバッファ25及び26からそれぞれ出力される信号及びリセット信号の減算を行って読み出し信号を出力するようにしている。水平読み出し部20の出力電圧Voutは、(28)式で示すように、信号及びリセット信号の差分値のC5/C6倍となる。
ここで、CDS回路を高速動作させるためには、コンデンサC5、C6の容量値を小さくする必要がある。一方、CDS回路のゲインを上げる場合には、コンデンサC6の容量値を小さくすることで可能となる。従って、本実施の形態では、高速動作させることとゲインを上げることとは相反しないため、高速動作と高ゲインとを両立させることができる。すなわち、本実施の形態では、最終的な差分計算を行う回路をスイッチトキャパシタアンプとしているため、寄生容量による高速動作への影響を小さくして、容易に高ゲインのアンプを実現できる。
次に、本発明の第2の実施の形態について説明する。図3は本発明になる固体撮像素子のCDS回路の第2の実施の形態の回路図を示す。同図中、図1と同一回路部分には同一符号を付し、その説明を省略する。図3に示す第2の実施の形態は、図1に示した第1の実施の形態の水平読み出し部10の替わりに、水平読み出し部50を設けた点に特徴がある。
水平読み出し部50は、図1のオペアンプ27の替わりに、非反転出力端子と反転出力端子とを有するオペアンプ51を設け、更にオペアンプ51の反転出力端子と非反転入力端子との間に、コンデンサ12とPMOSトランジスタ52及びNMOSトランジスタ53を設けると共に、バッファ25の出力をコンデンサ11を介してオペアンプ51の非反転入力端子に接続したものであり、スイッチトキャパシタアンプの構成が第1の実施の形態と異なる。
この実施の形態の動作について説明するに、スイッチトキャパシタアンプのトランジスタ28、29、52及び53はそれぞれ同時にオン状態とされ、画素読み出し信号をコンデンサ5に保持すると共に、リセット電圧をコンデンサ11に保持する。このときのコンデンサ5に保持される電荷Q5と、コンデンサC11に保持される電荷Q11とはそれぞれ次式で表される。
Q5=C5×(V4−VREFA) (29)
Q11=C11×(V3−VREFA) (30)
VREFA:オペアンプ51のリファレンス電圧
C11:コンデンサC11の容量値
次に、トランジスタ28、29、52及び53をそれぞれ同時にオフ状態として、コンデンサC5の電荷Q5を全てコンデンサC6へ転送し、コンデンサC11の電荷Q11を全てコンデンサC12へ転送する。この時、A点の電位VaとB点の電位Vbとは、PMOSトランジスタ23及び24をオン状態としているため、次式で表される。
Q11=C11×(V3−VREFA) (30)
VREFA:オペアンプ51のリファレンス電圧
C11:コンデンサC11の容量値
次に、トランジスタ28、29、52及び53をそれぞれ同時にオフ状態として、コンデンサC5の電荷Q5を全てコンデンサC6へ転送し、コンデンサC11の電荷Q11を全てコンデンサC12へ転送する。この時、A点の電位VaとB点の電位Vbとは、PMOSトランジスタ23及び24をオン状態としているため、次式で表される。
Va=VREF+Von23 (31)
Vb=VREF+Von24 (32)
これにより、オペアンプ51の非反転出力端子から出力される正出力電圧Voutpは次式で表される。
Vb=VREF+Von24 (32)
これにより、オペアンプ51の非反転出力端子から出力される正出力電圧Voutpは次式で表される。
Voutp={C5×(V4−VREFA)/C6}+VREF+Vα
={C5×(Vav−(Q1/C1)+VREF−Von24−VREFA
+Vos2−Vos1)/C6}+VREF+Vα (33)
Vα:Va、Vbのオフセット電圧からのずれとアンプ51でのオフセットに よる出力のオフセット電圧
また、オペアンプ51の反転出力端子から出力される負出力電圧Voutmは次式で表される。
={C5×(Vav−(Q1/C1)+VREF−Von24−VREFA
+Vos2−Vos1)/C6}+VREF+Vα (33)
Vα:Va、Vbのオフセット電圧からのずれとアンプ51でのオフセットに よる出力のオフセット電圧
また、オペアンプ51の反転出力端子から出力される負出力電圧Voutmは次式で表される。
Voutm={C11×(V3−VREFA)/C12}+VREF+Vα
={C11×(Vav−(Q2/C2)+VREF−Von25−VREFA
+Vos2−Vos1)/C12}+VREF+Vα (34)
このオペアンプ51の差動出力は、CMOSセンサの外へ出力されて差動入力のAD変換器等に接続される。そのときの差動信号出力レベルVdiffsigは、上記のVon24=Von25でVos1=Vos2、またC5/C6=C11/C12とすると、次式で表される。
={C11×(Vav−(Q2/C2)+VREF−Von25−VREFA
+Vos2−Vos1)/C12}+VREF+Vα (34)
このオペアンプ51の差動出力は、CMOSセンサの外へ出力されて差動入力のAD変換器等に接続される。そのときの差動信号出力レベルVdiffsigは、上記のVon24=Von25でVos1=Vos2、またC5/C6=C11/C12とすると、次式で表される。
Vdiffsig=(C5/C6)×{(Q2/C2)−(Q1/C1)} (35)
本実施の形態も上記の実施の形態と同様に、高速動作と高ゲインとを両立させることができる。
本実施の形態も上記の実施の形態と同様に、高速動作と高ゲインとを両立させることができる。
次に、本発明になるCDS回路が適用される固体撮像素子の中で、最も好適に適用し得る固体撮像素子の例として、本出願人が先に特願2004−21895号にて開示したCMOSセンサを例にとって説明する。図4はこのCMOSセンサの一例の上面図、同図(B)は同図(A)のX−X’線に沿う縦断面図を示す。図4(A)、(B)に示すように、この固体撮像素子は、p+型基板61上にp−型エピタキシャル層62を成長し、このエピタキシャル層62の表面にnウェル63がある。nウェル63上にはゲート酸化膜64を挟んで第1のゲート電極である平面形状がリング状のゲート電極65が形成されている。
リング状ゲート電極65の中心部に対応したnウェル63の表面にはn+型のソース領域66が形成されており、そのソース領域66に隣接してソース近傍p型領域67が形成され、更にソース領域66とソース近傍p型領域67の外側の離間した位置のnウェル63の表面にはn+型のドレイン領域68が形成されている。更に、リング状ゲート電極65の外側のドレイン領域68の下のnウェル63中には埋め込みのp−型領域69がある。この埋め込みのp−型領域69とドレイン領域68は、図4(A)に示す埋め込みフォトダイオード70を構成している。
埋め込みフォトダイオード70とリング状ゲート電極65との間には、第2のゲート電極である転送ゲート電極71がある。ここで、リング状ゲート電極65と転送ゲート電極71とは近接している必要があるため、リング状ゲート電極65を650℃〜750℃程度の低温でウェット酸化処理し、100Å〜300Å程度の膜厚の酸化膜を作り、その後その酸化膜を挟んでリング状ゲート電極65に一部重なるように転送ゲート電極71を形成する。
ドレイン領域68、リング状ゲート電極65、ソース領域66、転送ゲート電極71には、それぞれメタル配線72、73、74、75が接続されている。また、上記の各構成の上方には、図4(B)に示すように遮光膜76が形成されており、その遮光膜76の埋め込みフォトダイオード70に対応した位置には開口部77が穿設されている。この遮光膜76は金属、あるいは有機膜等で形成される。光は、開口部77を通して埋め込みフォトダイオード70に達して光電変換される。
この図4の構造の固体撮像素子は、リング状ゲート電極65を持つトランジスタが、増幅用MOS型電界効果トランジスタ(FET)であり、各画素内に増幅用MOSFETを持つという意味で、CMOSセンサ(CMOSイメージセンサ)の一種といえる。
次に、図4のCMOSセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図5と共に説明する。同図において、まず、画素はm行n列に画素敷き詰め領域81に配置されている。図5ではこれらm行n列の画素のうち、s行t列の一画素82を代表として等価回路で表現している。この画素82は、リング状ゲート電極を持つMOSFET(以下、これをリング状ゲートMOSFETというものとする)83と、フォトダイオード84と、転送ゲートMOSFET85とからなり、リング状ゲートMOSFET83のドレインがフォトダイオード84のn側端子とドレイン電極配線86(図4の72に相当)に接続され、転送ゲートMOSFET85のソースがフォトダイオード84のp側端子に接続され、ドレインがリング状ゲートMOSFET83のバックゲート(図4のソース近傍p型領域67)に接続されている。
なお、上記のリング状ゲートMOSFET83は、図4(B)ではリング状ゲート電極65直下のソース近傍p型領域67をゲート領域とし、n+型のソース領域66及びn+型のドレイン領域68を有するNチャネルMOSFET(NMOSトランジスタ)である。また、上記の転送ゲートMOSFET85は、図4(B)では転送ゲート電極71直下のnウェル63をゲート領域、フォトダイオード70の埋め込みのp−型領域69をソース領域、ソース近傍p型領域67をドレインとするPチャネルMOSFET(PMOSトランジスタ)である。
図5において、m行n列の各画素から1フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路87がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ88に供給される。垂直シフトレジスタ88は、m行n列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路には垂直レジスタ88の出力信号が供給される。例えば、s行目の各画素のリング状ゲート電極は、リング状ゲート電極配線89を介してリング状ゲート電位制御回路90に接続され、各画素の転送ゲート電極は、転送ゲート電極配線91を介して転送ゲート電位制御回路92に接続され、各画素のドレイン電極は、ドレイン電極配線86を介してドレイン電位制御回路93に接続されている。上記の各制御回路90、92、93には垂直シフトレジスタ88の出力信号が供給される。
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路93は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ88の両方と接続して表現している。
画素82のリング状ゲートMOSFET83のソース電極は、ソース電極配線94(図4の74に相当)を介して2分岐され、一方はスイッチSW1を介してソース電極電位を制御するソース電位制御回路95に接続され、他方はスイッチSW2を介して信号読み出し回路96に接続されている。信号を読み出すときにはスイッチSW1をオフ、スイッチSW2をオンにし、ソース電位を制御する時にはスイッチSW1をオン、スイッチSW2をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
信号読み出し回路96は次のように構成されている。画素82の出力はリング状ゲートMOSFET83のソースから行われ、出力線64には負荷、例えば電流源67が繋がっている。従って、ソースフォロア回路となっている。電流源67にはキャパシタ(コンデンサ)CaとキャパシタCbの各一端がスイッチsc1とスイッチsc2を介して繋がっている。他端が接地されているキャパシタCa、Cbの各一端は、また差動アンプ98の反転入力端子と非反転入力端子に繋がっており、両キャパシタCa及びCbの電位差を差動アンプ98から出力するようになっている。信号読み出し回路96から出力された信号は、出力スイッチswtを介して出力される。同じ列にある出力スイッチswtは、水平シフトレジスタ99から出力される信号によりスイッチング制御される。
次に、図4及び図5に示すCMOSセンサの駆動方法について、図6のタイミングチャートと共に説明する。まず、図6(1)に示す期間では、埋め込みのフォトダイオード(図4(A)の70、図5の84等)に光が入り、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みp−型領域69にホールが蓄積される。このとき転送ゲート電極71の電位はドレイン電位Vddと同じになっており、転送ゲートMOSFET85はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に行われている。
続く図6(2)に示す期間では、前フレームの読み出しが終了すると、同図(A)に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード(図4(A)の40、図5の84等)からリング状ゲート電極(図4の65)のソース近傍p型領域(図4の67)にホールを転送することである。そのため、図6(B)に示すように転送ゲート電位制御回路92から出力される転送ゲート制御信号により、転送ゲート電極(図4の71)の電位がLow2となり、転送ゲートMOSFET85がオン状態になる。
この電位Low2はリング状ゲート電位制御回路90から出力される図6(C)に示すリング状ゲートMOSFET83のリング状ゲート電極65に印加される制御信号の電位Low1よりも高い電位とし、転送ゲート電極とリング状ゲート電極の下でポテンシャルの勾配を設ける。なお、リング状ゲート電位Low1は0Vでもよいが、0Vよりも高い別の値でもよい。
一方、ソース電位制御回路95からスイッチSW1を介してソース電極配線94からリング状ゲートMOSFET83のソースに供給されるソース電位をはじめとする、全画素のソース電位は図6(D)に示すように電位S1(S1>Low1)にして、リング状ゲートMOSFET83がオフになり電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷(ホール71)が、対応する画素のリング状ゲート電極の下に一斉に転送される。
図4(B)に示すリング状ゲート電極65の下の領域で、ソース近傍p型領域67が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍p型領域67に達し、そこに蓄積される。ホールが蓄積された結果、ソース近傍p型領域67の電位が上昇する。
続いて、図6(3)に示す期間では、同図(B)に示すように転送ゲート電極がVddになり、転送ゲートMOSFET85がオフになる。これにより、再び埋め込みフォトダイオード(図4(A)の70、図5の84等)では光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みp−型領域69にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
一方、読み出し操作は行単位で順番に行われるので、自分の行の順番が来るまで、リング状ゲート電極の電位は図6(C)に示すようにLowの状態で、ソース近傍p型領域67にホールを蓄積したまま待機する。なお、0(GND)≦Low≦Low1である。
続く図6(4)〜(6)に示す期間では、画素の信号読み出しが行われる。s行目t列目の画素82について代表してこの信号読み出し動作について説明するに、まず、ソース近傍p型領域67にを蓄積した状態で、図6(E)に示す垂直シフトレジスタ88の出力信号が、同図(H)に示すようにローレベルである期間(4)において、リング状ゲート電位制御回路90から出力される制御信号によりリング状ゲート電極65の電位を図6(K)に示すように、LowからVg1に上げる。
ここで、上記の電位Vg1は、前述した各電位Low、Low1、Vddとの間に
Low≦Low1≦Vg1≦Vdd (ただし、Low<Vdd)
なる不等式が成立する電位である。また、上記の期間(4)ではスイッチSW1が図6(I)に示すようにオフ、スイッチSW2が同図(J)に示すようにオン、スイッチsc1が同図(M)に示すようにオン、スイッチsc2が同図(N)に示すようにオフとされる。この結果、MOSFET83のソースに接続されたソースフォロア回路が働き、MOSFET83のソース電位は、図6(L)に示すように期間(4)ではS2(=Vg1−Vth1)となる。ここで、Vth1とはホールがある状態でのMOSFET83のしきい値電圧である。
Low≦Low1≦Vg1≦Vdd (ただし、Low<Vdd)
なる不等式が成立する電位である。また、上記の期間(4)ではスイッチSW1が図6(I)に示すようにオフ、スイッチSW2が同図(J)に示すようにオン、スイッチsc1が同図(M)に示すようにオン、スイッチsc2が同図(N)に示すようにオフとされる。この結果、MOSFET83のソースに接続されたソースフォロア回路が働き、MOSFET83のソース電位は、図6(L)に示すように期間(4)ではS2(=Vg1−Vth1)となる。ここで、Vth1とはホールがある状態でのMOSFET83のしきい値電圧である。
このソース電位S2がオンとされているスイッチsc1を通してキャパシタCaに記憶される。この期間(4)では光電変換効果によりフォトダイオードの埋め込みp−型領域69に蓄積されるホールが期間(3)よりも増加している。
続く図6(5)に示す期間では、リング状ゲート電位制御回路90から出力される制御信号によりリング状ゲート電極65の電位を図6(K)に示すようにHigh1に上げると同時に、同図(I)、(J)に示すようにスイッチSW1をオン、スイッチSW2をオフとすると共に、ソース電位制御回路95から出力されるソース電位を同図(L)に示すようにHighsに上げる。ここで、High1、Highs>Low1である。
上記の電位High1及びHighsの値は同じであっても異なっていてもよいが、設計の簡単のためにはHigh1、Highs≦Vddが望ましい。また、MOSFET83がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍p型領域67のポテンシャルが上昇し、nウェル63のバリアを越えてホールがエピタキシャル層62に排出される。また、この期間(5)でも光電変換効果によりフォトダイオードの埋め込みp−型領域69に蓄積されるホールが期間(4)よりも増加している。
続く図6(6)に示す期間では、再び前記期間(4)と同じ信号読み出し状態にする。ただし、期間(4)とは異なり、図6(M)、(N)に示すように、スイッチsc1はオフ、スイッチsc2はオンとする。リング状ゲート電極は図6(K)に示すように期間(4)と同じVg1とする。しかし、この期間(6)では直前の期間(5)でホールが基板に排出されていてソース近傍p型領域67にはホールが存在しないので、MOSFET83のソース電位は、図6(L)に示すように期間(6)ではS0(=Vg1−Vth0)となる。ここでVth0とはホールがない状態でのしきい値電圧である。
このソース電位S0はオンとされたスイッチsc2を介してキャパシタCbに記憶される。差動アンプ98はキャパシタCaとCbの電位差を出力する。すなわち、差動アンプ98は(Vth0−Vth1)を出力する。この出力値(Vth0−Vth1)は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ99から出力される図6(F)に示すパルスのうち、同図(O)に示すt列目の出力パルスに基づき、図5の出力スイッチswtがオンとされ、このswtのオン期間に図6(P)にハッチングにより模式的に示すように、差動アンプ98からのホール電荷によるしきい値変化分が画素82の出力信号Voutとして出力される。
続いて、図6に(7)で示す期間では、再びリング状ゲート電極65の電位を図6(B)に示すようにLowにし、ソース近傍p型領域67にはホールがない状態で、全ての行の信号処理が終了するまで待機する。この期間(7)でも引き続きフォトダイオードに光電変換効果によるホールの蓄積が進行する。その後、前記期間(1)に戻って、ホールの転送から繰り返す。これにより、各画素から図6(G)に示す出力信号が読み出される。
なお、画素82の回路は、厳密には転送ゲートMOSFET85のソースとリング状ゲートMOSFET83のバックゲートとの間に、リング状ゲート電極配線89と転送ゲート電極配線91の各電位に連動したスイッチが設けられる構成である。このスイッチは、リング状ゲート電極配線89の電位Low1と、転送ゲート電極配線91の電位Low2との間に、Low1≦Low2の関係があるときはオン状態になり、Low1>Low2の関係があるときにはオフ状態になる。しかしながら、転送時は上記のLow1≦Low2の条件は、電位制御回路90、92等により常に満たされているので、図5ではこのスイッチを省略して図示している。
ところで、図5に示した信号読み出し回路96はCDS回路のことであり、この信号読み出し回路96の替わりに、本発明では図1又は図3に示したCDS回路が用いられる。この場合、図5のスイッチSW2は図1、図3では図示されておらず、また、図5のキャパシタCa、Cbは図1、図3の容量(コンデンサ)C1、C2に相当する。更に、図5のスイッチsc1、sc2は図1、図3ではNMOSトランジスタ11、12に相当する。
図1、図3に示した本発明の第1、第2の実施の形態のCDS回路を図4(A)、(B)に示した構造のCMOSセンサに適用した場合、そのCMOSセンサには2層ポリシリコン工程がある。すなわち、図4(A)、(B)に示したリング状ゲート電極65と転送ゲート電極71とは近接している必要があるため、第1層のポリシリコン工程により作製したポリシリコンであるリング状ゲート電極65を650℃〜750℃程度の低温でウェット酸化処理し、100Å〜300Å程度の薄い膜厚の酸化膜(図4では図示を省略)を作り、その後その酸化膜を挟んで第2層のポリシリコン工程によりリング状ゲート電極65に一部重なるように第2層のポリシリコンにて転送ゲート電極71を形成する。
そこで、上記の2層のポリシリコンを作製する2層のポリシリコン工程と、それらの間に形成される薄い膜厚の酸化膜の工程とを利用して、カラム毎CDS回路部10内のコンデンサC1、C2を、リング状ゲート電極65及び転送ゲート電極71と同時に作製することができる。この場合、通常のCVDで作成した絶縁膜(膜厚0.1〜0.2μm)を用いた構造のコンデンサよりも単位面積当りの容量値が大きなコンデンサを作製することができる。従って、上記のCMOSセンサに適用することによって、カラム毎CDS回路部10内のコンデンサC1、C2の単位面積当りの容量値を大きくしたい場合も面積を小さくすることができ、その結果、CDS回路全体を小面積で作製することができる。
特許文献2記載の従来のCDS回路では、スイッチトキャパシタ回路を用いた読み出しを行っているが、DDS構成となっておらず、カラム毎の素子バラツキを抑えることができない。それに対して、本発明は、カラム毎の素子バラツキを抑えるためにDDS構成としているため、縦縞状の固定パターンノイズの発生を抑圧できる。
なお、各カラムにつながる水平読み出し部20、50の水平信号線3、4等のメタル層は、配線容量を下げ高速化するために、第2層以上のメタル層であることが望ましい。
1 画素
2 垂直信号線(列信号線)
3、4 水平信号線
10 カラム毎CDS回路部
11、12、29、53 NチャネルMOS型電界効果トランジスタ(NMOSトランジスタ)
13、14、15、16、21、22、23、24、28、52 PチャネルMOS型電界効果トランジスタ(PMOSトランジスタ)
20、50 水平読み出し部
25、26 バッファ
27、51 オペアンプ
65 リング状ゲート電極
70 フォトダイオード
71 転送ゲート電極
C1〜C12 容量(コンデンサ)
2 垂直信号線(列信号線)
3、4 水平信号線
10 カラム毎CDS回路部
11、12、29、53 NチャネルMOS型電界効果トランジスタ(NMOSトランジスタ)
13、14、15、16、21、22、23、24、28、52 PチャネルMOS型電界効果トランジスタ(PMOSトランジスタ)
20、50 水平読み出し部
25、26 バッファ
27、51 オペアンプ
65 リング状ゲート電極
70 フォトダイオード
71 転送ゲート電極
C1〜C12 容量(コンデンサ)
Claims (3)
- 光を電荷に変換して蓄積する光電変換領域と、前記電荷を転送する電荷転送手段と、信号出力用トランジスタとを含む単位画素が複数規則的に配列された固体撮像素子の前記複数の単位画素のうち、列方向に配列された前記単位画素毎に設けられており、前記固体撮像素子で発生する固定パターンノイズを抑圧するCDS回路であって、
前記列方向に配列された単位画素から読み出された信号を保持する第1の保持手段と、
前記列方向に配列された単位画素のリセット時の画素リセット信号を保持する第2の保持手段と、
前記第1の保持手段に保持された信号と前記第2の保持手段に保持された画素リセット信号とを同電位とするスイッチ手段と、
前記第1の保持手段の電位を水平信号線へ出力する第1の出力手段と、
前記第2の保持手段の電位を前記水平信号線へ出力する第2の出力手段と、
前記第1の出力手段を介して出力された、前記第1の保持手段に保持された信号と前記スイッチ手段により同電位とされたときの前記第1の保持手段の電位との差をとる第1の減算手段と、
前記第2の出力手段を介して出力された、前記第2の保持手段に保持された前記画素リセット信号と前記スイッチ手段により同電位とされたときの前記第2の保持手段の電位との差をとる第2の減算手段と、
入力端子に直列接続された直列コンデンサと帰還路に帰還コンデンサとスイッチからなる並列回路を有するオペアンプにより構成されており、前記第1の減算手段の減算結果と前記第2の減算手段の減算結果とを差動増幅して、前記第1及び第2の減算結果の差分を出力する差動増幅手段と
を有し、前記差動増幅手段の増幅率は前記直列コンデンサの容量値と前記帰還コンデンサの容量値との比で決定されることを特徴とする固体撮像素子のCDS回路。 - 前記信号出力用トランジスタのゲート電極が第1層のポリシリコンで作製され、前記電荷転送手段を構成する電極が第2層のポリシリコンで作製され、前記第1層のポリシリコンと前記第2層のポリシリコンとの間には絶縁膜が設けられており、前記第1の保持手段と前記第2の保持手段は、それぞれ前記第1層のポリシリコンと前記第2層のポリシリコンと前記絶縁膜とから作製された第1のコンデンサと第2のコンデンサであり、前記水平信号線は、第2層以上のメタル層であることを特徴とする請求項1記載の固体撮像素子のCDS回路。
- 前記絶縁膜は、前記第1層のポリシリコンをウェット酸化処理して作製した熱酸化膜であることを特徴とする請求項2記載の固体撮像素子のCDS回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005207281A JP2007028192A (ja) | 2005-07-15 | 2005-07-15 | 固体撮像素子のcds回路 |
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Publication Number | Publication Date |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013048494A (ja) * | 2012-12-06 | 2013-03-07 | Canon Inc | 撮像装置および撮像システム |
US8743258B2 (en) | 2010-11-29 | 2014-06-03 | Samsung Electronics Co., Ltd. | Correlated double sampling circuit, method thereof and devices having the same |
WO2014175110A1 (ja) * | 2013-04-23 | 2014-10-30 | 株式会社島津製作所 | 電荷電圧変換回路 |
CN113395464A (zh) * | 2020-03-11 | 2021-09-14 | 天马日本株式会社 | 图像传感器及其控制方法 |
-
2005
- 2005-07-15 JP JP2005207281A patent/JP2007028192A/ja active Pending
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