JP4561651B2 - 固体撮像素子 - Google Patents

Description

本発明は固体撮像素子に係り、特にグローバルシャッタを実現する固体撮像素子に関する。

被写体像を撮影する固体撮像素子の中には、全画素の蓄積の開始、終了のタイミングを同時とする固体撮像素子が従来から知られている（例えば、特許文献１参照）。図５はこの種の従来の固体撮像素子の１画素分の等価回路図を示す。図５に示す従来の固体撮像素子の画素１は、被写体光を光電変換するフォトダイオード２の蓄積電荷を全画素一斉に、ＰチャネルＭＯＳ型電界効果トランジスタである転送トランジスタ３を通して、ＮチャネルＭＯＳ型電界効果トランジスタである増幅トランジスタ５のウェル拡散層１５に転送する。転送された電荷量に応じてウェル拡散層１５の電位が変わるので、増幅トランジスタ５のソースから、しきい値電圧の変化あるいはオン抵抗の変化として画素信号出力線１６に画素信号を取り出す。

次に、図５の固体撮像素子の駆動方法を図６のタイミングチャートに従って説明する。ここで、各ＭＯＳ型電界効果トランジスタの特性として、転送トランジスタ３はゲート配線１３の電位がハイレベル（Ｈｉｇｈ）のときオフ、ローレベル（Ｌｏｗ）のときオンとなり、ＰチャネルＭＯＳ型電界効果トランジスタであるリセットトランジスタ４は、ゲート配線１２の電位がＬｏｗのときオン、中間レベル（Ｍｉｄｄｌｅ）、及びハイレベル（Ｈｉｇｈ）のときオフ、ＮチャネルＭＯＳ型電界効果トランジスタである増幅トランジスタ５はゲート配線１２の電位がＬｏｗ、Ｍｉｄｄｌｅのときはオフ、Ｈｉｇｈのときにオンとなるようにしきい値電圧が設定されているものとする。

リセットトランジスタ４と増幅トランジスタ５の両ゲートはゲート配線１２に共通接続され、増幅トランジスタ５のソースは画素信号出力線１６に接続されている。また、転送トランジスタ３は、ゲートがゲート配線１３に接続され、ソースがリセットトランジスタ４のドレインと増幅トランジスタ５のバックゲートを構成するウェル拡散層１５に接続されている。また、画素信号出力線１６には負荷１０がつながっており、負荷１０には、スイッチ６とキャパシタ７とからなる第１の直列回路と、スイッチ８とキャパシタ９とからなる第２の直列回路とが並列に接続されている。これにより、光信号出力時とリセット信号出力時の負荷電圧をキャパシタ７、９に記憶できるようになっている。

まず、図６（Ａ）、（Ｂ）に示すように全画素のゲート配線１３、１２の電位がそれぞれＬｏｗになり、転送トランジスタ３とリセットトランジスタ４とがそれぞれオンとなり、フォトダイオード２とウェル拡散層１５の両方の電荷が基板に排出されリセットされる。その後、図６（Ａ）に示すように全画素のゲート配線１３の電位がＨｉｇｈ、同図（Ｂ）に示すように全画素のゲート配線１２の電位がＭｉｄｄｌｅとなり、転送トランジスタ３とリセットトランジスタ４とがそれぞれオフとなり、全画素一斉にフォトダイオード２による光信号電荷の蓄積が開始される。

所定の蓄積時間終了後、図６（Ａ）に示すように全画素のゲート配線１３の電位がＬｏｗとなり、全画素でフォトダイオード２の光信号電荷が、オンとされた転送トランジスタ３を通して増幅トランジスタ５のウェル拡散層１５へ転送され、転送終了後、ゲート配線１３の電位はＨｉｇｈになり、転送トランジスタ３がオフとされる。この後読み出し処理は全画素から各行毎の順次読み出しとなる。

この行順次読み出しの際には、まず、図６（Ｂ）に示すように、ゲート配線１２の電位をＨｉｇｈにすると、増幅トランジスタ５がオンとなり、ウェル拡散層１５の光信号電荷に応じた出力を、増幅トランジスタ５を通して画素信号出力線１６に出し、図６（Ｄ）にハイレベルで模式的に示すようにオンとされたスイッチ６を通して、キャパシタ７に記憶する（このときスイッチ８はオフである。）。続いて、図６（Ｂ）に示すように、ゲート配線１２の電位がＬｏｗになり、増幅トランジスタ５がオフ、リセットトランジスタ４がオンとなり、ウェル拡散層１５の光信号電荷がリセットトランジスタ４を通して基板に排出される（リセット）。

続いて、再び図６（Ｂ）に示すようにゲート配線１２の電位をＨｉｇｈにすると、増幅トランジスタ５がオン、リセットトランジスタ４がオフとなり、画素信号出力線１６にリセット時の信号出力が、増幅トランジスタ５を通して出力され、その信号出力は、図６（Ｃ）にハイレベルで模式的に示すようにオンとされたスイッチ８を通してキャパシタ９に記憶される（このときスイッチ６はオフである。）。これで画素からの読み出し処理は終わり、図示されていない減算処理手段を用いて、キャパシタ７、９に記憶された信号を減算処理し、センサ外に出力する。

特開２００３−１７６７７号公報

しかしながら、上記従来の固体撮像素子では、次のような問題が発生する。

（１）フォトダイオード２の信号蓄積時にゲート配線１２の電位をＭｉｄｄｌｅにして、リセットトランジスタ４をオフにしてしまう。この結果、ウェル拡散層１５内では結晶欠陥、あるいはゲート酸化膜界面準位で発生した暗電流が排出されず、ウェル拡散層１５内に蓄積される。図６にこのウェル拡散層１５のノイズ蓄積期間を１８で示す。このため、ゲート配線１３の電位がＬｏｗになり、フォトダイオード２の電荷がウェル拡散層１５に転送されると、暗電流の分が信号に重なってしまい、信号が劣化してしまう。
（２）従来例の駆動方法では信号読み出し中にフォトダイオード２で信号蓄積ができない。
（３）リセットトランジスタ４を設けたために、画素のトランジスタ数が３個と多くなり、開口率が劣化してしまう。

本発明は以上の点に鑑みなされたもので、電荷の転送直前に全画素で転送先の拡散層をリセットする動作を加えると共に、信号読み出し中に蓄積ができるよう駆動することにより、画素内のトランジスタ数が１個で済むグローバルシャッタ型の固体撮像素子を提供することを目的とする。

上記の目的を達成するため、本発明は、光を電荷に変換する光電変換領域と、電荷を電気信号に変換して増幅し信号出力する増幅素子とを含む画素が、複数個規則的に配列された固体撮像素子であって、増幅素子を、第１の信号レベル範囲内の制御信号が入力された時には、光電変換領域からの電荷を電気信号に変換して増幅して出力する増幅出力機能を有し、第１の信号レベル範囲とは異なる第２の信号レベル範囲内の制御信号が入力された時には、電荷を光電変換領域から増幅素子の電荷蓄積領域に転送させて保持する電荷転送機能を有する構造としたことを特徴とする。この発明では、画素内の増幅素子により増幅出力機能と電荷転送機能とを持たせるようにしたため、増幅素子として１つのトランジスタで構成することができる。

また、上記の目的を達成するため、本発明は、複数個の画素のそれぞれにおいて、各画素内の増幅素子の電荷蓄積領域をリセットした後、第２の信号レベル範囲内の制御信号を増幅素子に入力して、光電変換領域の電荷を増幅素子の電荷蓄積領域に転送させる電荷転送動作を、複数個の画素一斉に行う駆動手段を更に設け、グローバルシャッタ機能を実現することを特徴とする。この発明では、増幅素子の電荷蓄積領域を電荷転送動作の開始前にリセットしてから、全画素一斉に電荷転送を行わせることができる。

また、上記の目的を達成するため、本発明は、増幅素子の電荷蓄積領域内の電荷蓄積量に応じて、増幅素子が信号出力している期間中、光電変換領域で電荷の蓄積を同時に行っていることを特徴とする。

また、上記の目的を達成するため、本発明は、増幅素子が、増幅素子を構成する一部領域に電荷転送機能を持たせるための不純物領域が、光電変換領域との間に設けられていることを特徴とする。

本発明によれば、以下の効果を有する。

（１）画素内の増幅素子により増幅出力機能と電荷転送機能とを持たせることにより、増幅素子として１つのトランジスタで構成することができ、その結果、トランジスタの面積や配線数を減らすことができ、開口率を上げることができる。

（２）増幅素子の電荷蓄積領域を電荷転送動作の開始前にリセットしてから、全画素一斉に電荷転送を行わせるようにしたため、ノイズが減り、出力信号のＳ／Ｎを向上できる。

（３）増幅素子が信号出力している期間中、光電変換領域で電荷の蓄積を同時に行うようにしたため、固体撮像素子に入射する光を無駄なく使える。

次に、本発明の実施の形態について図面と共に説明する。図１（Ａ）は本発明になる固体撮像素子の１画素分の平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図１（Ａ）、（Ｂ）に示すように、本実施の形態の固体撮像素子は、ｐ⁺型基板２１上にｐ^-型エピタキシャル層２２を成長させてある。このエピタキシャル層２２の層内にｎウェル２３がある。ｎウェル２３上にはゲート酸化膜２４を挟んで、図１（Ａ）に示すように、第１のゲート電極として平面形状がリング状のゲート電極２５が形成されている。

リング状ゲート電極２５の中心開口部のｎウェル２３の表面にはｎ⁺型のソース領域２６がある。ｎ⁺型のソース領域２６を取り囲むようにｐ型のソース近傍領域（ソース近傍ｐ型領域）２７がある。ソース近傍ｐ型領域２７は、リング状ゲート電極２５の外周部に達していない。ソース領域２６、ソース近傍ｐ型領域２７と離れたｎウェル２３の表面には、ｎ⁺型のドレイン領域２８がある。

リング状ゲート電極２５の外側の離間した位置に形成されているｎ^＋型のドレイン領域２８の下のｎウェル２３中には、埋め込みのｐ^-型領域２９がある。この埋め込みのｐ⁻型領域２９とｎウェル２３とは、図１（Ａ）に示す埋め込みフォトダイオード３０を構成している。

リング状ゲート電極２５は、埋め込みのｐ^-型領域２９（フォトダイオード３０）の方向へ伸びており、この延伸部がリング状ゲート電極転送領域３１を形成する。このリング状ゲート電極転送領域３１の下には、図１（Ｂ）に示すように、転送しきい値電圧調整不純物領域３５が形成されているが、ソース近傍ｐ型領域２７には達していない。

ドレイン領域２８、リング状ゲート電極２５、ソース領域２６には、それぞれメタル配線であるドレイン電極配線３２、リング状ゲート電極配線３３、ソース電極配線（出力線）３４が接続されている。また、上記の各構成の上方には、図１（Ｂ）に示すように、絶縁膜３８が被覆され、更にその上に遮光膜３６が形成されており、その遮光膜３６の埋め込みフォトダイオード３０に対応した位置には開口部３７が穿設されている。この遮光膜３６は金属、あるいは有機膜等で形成される。光は、開口部３７を通して埋め込みフォトダイオード３０に達して光電変換される。

なお、リング状ゲート電極２５とリング状ゲート電極転送領域３１のゲート電極は一体化されているが、領域によってそれぞれ別のトランジスタとして機能する。リング状ゲート電極転送領域３１は、ｎウェル２３内にあるｐＭＯＳＦＥＴとして作用し、そのしきい値電圧は転送しきい値電圧調整不純物領域３５により後述するリング状ゲート電極転送領域ＭＳＯＦＥＴ４５のしきい値電圧Ｌｏｗｖｔｈに調整されている。リング状ゲート電極２５の電位がＬｏｗｖｔｈ以下になると、リング状ゲート電極転送領域３１がオン状態になる。リング状ゲート電極転送領域３１の機能は、フォトダイオード３０に蓄積された電荷をソース近傍ｐ型領域２７に転送することである。

一方、リング状ゲート電極２５のそれ以外の領域は、ソース近傍ｐ型領域２７とソース領域２６とドレイン領域２８でｎＭＯＳＦＥＴとして作用する。その機能はソース近傍ｐ型領域２７のホール数によって、異なる電位を出力することにある。このように、リング状ゲート電極２５とリング状ゲート電極転送領域３１は、領域によってそれぞれ別のトランジスタとして機能するが、ゲート電極が一体化されているので、外からは一つのトランジスタとして取り扱うことができ、配線も一つ分でよい。また、画素内のトランジスタ数が１つで済むので、開口率を上げることができる。

次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図２と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域４１に配置されている。図２ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素４２を代表として等価回路で表現している。この画素４２は、リング状ゲート電極を持つＭＯＳＦＥＴ（以下、リング状ゲートＭＯＳＦＥＴ）４３と、リング状ゲート電極転送領域（図１の３１に相当）によるリング状ゲート電極転送領域ＭＯＳＦＥＴ４５と、フォトダイオード４４（図１の３０に相当）とからなり、リング状ゲートＭＯＳＦＥＴ４３のドレインがフォトダイオード４４のｎ側端子とドレイン電極配線４６（図１の３２に相当）に接続され、リング状ゲート電極転送領域ＭＯＳＦＥＴ４５の一端がフォトダイオード４４のｐ側端子に接続され、他端がリング状ゲートＭＯＳＦＥＴ４３のバックゲート（図１のソース近傍ｐ型領域２７に相当）に接続されている。

リング状ゲート電極転送領域ＭＯＳＦＥＴ４５のゲート電極は、リング状ゲートＭＯＳＦＥＴ４３のゲート電極（図１の２５）と一体化されているので、図２中では画素４２内でリング状ゲート電極配線４９（図１の３３に相当）に接続されるように表現している。また、トランジスタ数はゲート電極の数で数えるので、リング状ゲート電極転送領域ＭＯＳＦＥＴ４５のゲート電極は、リング状ゲートＭＯＳＦＥＴ４３のゲート電極（図１の２５）と一体化されているので、画素４２内のトランジスタ数は１つであるといえる。

なお、上記のリング状ゲートＭＯＳＦＥＴ４３は、図１（Ｂ）ではリング状ゲート電極２５直下のソース近傍ｐ型領域２７をゲート領域とし、ｎ⁺型のソース領域２６及びｎ⁺型のドレイン領域２８を有するｎチャネルＭＯＳＦＥＴである。また、上記のリング状ゲート電極転送領域ＭＯＳＦＥＴ４５は、ｐチャネルＭＯＳＦＥＴとして作用する。

図２において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路４７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ４８に供給される。垂直シフトレジスタ４８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。

リング状ゲート電位制御回路５０は、ｓ行目のリング状ゲート電極配線４９を介してｓ行目のｎ個の各画素内のリング状ゲートＭＯＳＦＥＴ（画素４２では４３）、リング状ゲート電極転送領域ＭＯＳＦＥＴ（画素４２では４５）の共通ゲート電極にそれぞれ接続されている。ドレイン電位制御回路５３は、ｓ行目のドレイン電極配線４６を介してｓ行目のｎ個の各画素内のリング状ゲートＭＯＳＦＥＴ（画素４２では４３）のドレインと、フォトダイオード（画素４２では４４）のｎ側端子にそれぞれ接続されている。他の各画素も各行単位で上記のリング状ゲート電位制御回路５０と同様のリング状ゲート電位制御回路と、ドレイン電位制御回路５３と同様のドレイン電位制御回路に接続されている。

リング状ゲート電位制御回路５０は垂直レジスタ４８から信号を受け、ドレイン電位制御回路５３はフレームスタート信号発生回路４７と垂直シフトレジスタ４８から信号を受けて演算処理し、リング状ゲート電極配線４９とドレイン電極配線４６の各配線の電位を制御する。

なお、リング状ゲートＭＯＳＦＥＴ４３のゲート電極は、行毎、あるいは全画素一斉に制御するので、リング状ゲート電極配線４９は横方向に配線する。ドレイン電位制御回路５３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ４８の両方と接続して表現し、またドレイン電極配線４６は横方向で表現している。

画素４２のリング状ゲートＭＯＳＦＥＴ４３のソース電極に繋がるソース電極配線５４（図１の３４に相当）は縦方向に配線され、配線の一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路５５に接続され、もう一方はスイッチＳＷ２を介して信号読み出し回路５６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。

信号読み出し回路５６には負荷として例えば電流源５７があり、電流源５７がリング状ゲートＭＯＳＦＥＴ４３のソース電極とソース電極配線５４を通じて接続されており、ソースフォロア回路を形成する。電流源５７の一端は接地されており、他端はスイッチｓｃ１を介してキャパシタＣ１の一端と、またスイッチｓｃ２を介してキャパシタＣ２の一端と接続されている。キャパシタＣ１、Ｃ２の各他端は接地され、またその非接地側端子は差動アンプ５８の反転入力端子と非反転入力端子に接続されており、両キャパシタＣ１及びＣ２の電位差を差動アンプ５８から出力するようになっている。

このような信号読み出し回路５６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路５６から出力された信号は、水平シフトレジスタ５９から出力される信号によりスイッチング制御される出力スイッチｓｗｔを介して出力される。

次に、図２に示す固体撮像素子の駆動方法について、図３のタイミングチャートと共に説明する。代表としてｓ行ｔ列の画素４２に着目する。まず、図３（１）に示す期間では、埋め込みのフォトダイオード（図１（Ａ）の３０、図２の４４に相当）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ^-型領域２９にホールが蓄積される。このときリング状ゲート電極２５の電位は図３（Ｂ）に示すようにＬｏｗとなっており、リング状ゲート電極転送領域ＭＯＳＦＥＴ４５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。

前フレームの読み出しが終了すると、図３（Ａ）に示すように新しいフレームスタート信号がフレームスタート信号発生回路４７から出力される。続く図３の期間（２）では、全画素一斉にフォトダイオード（図１（Ａ）の３０、図２の４４に相当）からリング状ゲートＭＯＳＦＥＴのバックゲート（図１のソース近傍ｐ型領域２７に相当）に、ホール電荷を転送するために、図３（Ｂ）に示すようにリング状ゲート電位制御回路５０の制御信号電位が全行でＬｏｗからＬｏｗｔに一斉に下がる。ここで、
Ｌｏｗｔ＜Ｌｏｗｖｔｈ
であり、リング状ゲート電極転送領域ＭＯＳＦＥＴ４５がオン状態になることで行われる。

一方、ソース電位制御回路５５からスイッチＳＷ１を介してソース電極配線５４からリング状ゲートＭＯＳＦＥＴ４３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図３（Ｃ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗであり、これにより、リング状ゲートＭＯＳＦＥＴ４３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。

図１（Ｂ）に示すリング状ゲート電極２５の下の領域で、ソース近傍ｐ型領域２７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域２７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域２７の電位が上昇する。

続いて、図３（３）に示す期間では、同図（Ｂ）に示すように、全画素のリング状ゲート電極電位が再びＬｏｗになり、全画素のリング状ゲート電極転送領域ＭＯＳＦＥＴ４５がオフになる。これにより、フォトダイオード（図１（Ａ）の３０、図２の４４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ^-型領域２９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。

一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ４３がオフ状態である。

続く図３（４）〜（６）に示す期間では、ｓ行目の画素の信号読み出しが行われる。ｓ行目ｔ列目の画素４２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域２７にホールを蓄積した状態で、図３（Ｄ）に示す垂直シフトレジスタ４８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路５０からリング状ゲート電極配線４９に出力される制御信号により、リング状ゲート電極２５の電位を図３（Ｊ）に示すように、ＬｏｗからＶｇ１に上げる。

ここで、上記の電位Ｖｇ１は、電位Ｌｏｗ、Ｖｄｄとの間で、
Ｌｏｗ≦Ｖｇ１≦Ｖｄｄ （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図３（Ｈ）に示すようにオフ、スイッチＳＷ２が同図（Ｉ）に示すようにオン、スイッチｓｃ１が同図（Ｌ）に示すようにオン、スイッチｓｃ２が同図（Ｍ）に示すようにオフとされる。

この結果、リング状ゲートＭＯＳＦＥＴ４３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ４３のソース電位は、図３（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域２７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ４３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチＳＷ２、ｓｃ１を通してキャパシタＣ１に記憶される。

続く図３（５）に示す期間では、リング状ゲート電位制御回路５０からリング状ゲート電極配線４９に出力される制御信号により、リング状ゲート電極２５の電位を図３（Ｊ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｈ）、（Ｉ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路５５から出力されるソース電位を同図（Ｋ）に示すようにＨｉｇｈｓに上げる。ここで、
Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１
であり、リング状ゲートＭＯＳＦＥＴ４３がオンして電流が流れないような電位設定にするのが望ましい。上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。この結果、図１に示したソース近傍ｐ型領域２７のポテンシャルが上昇し、ｎウェル２３のバリアを越えてホールがエピタキシャル層２２に排出される（リセット）。

続く図３（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図３（Ｌ）、（Ｍ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極２５の電位は図３（Ｊ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域２７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ４３のソース電位は、図３（Ｋ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域２７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ４３のしきい値電圧である。このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。

差動アンプ５８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ５８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ５９から出力される図３（Ｅ）に示すパルスのうち、同図（Ｎ）に示すｔ列目の出力パルスに基づき、図２の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図３（Ｏ）にハッチングにより模式的に示すように、差動アンプ５８からのホール電荷によるしきい値変化分が画素４２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。

続いて、図３に（７）で示す期間では、再びリング状ゲート電極２５の電位を図３（Ｂ）に示すようにＬｏｗにし、リング状ゲートＭＯＳＦＥＴ４３をオフとして、ソース近傍ｐ型領域２７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード４４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図３（Ｆ）に示す出力信号が読み出される。

上記の図１（Ａ）、（Ｂ）に示す構成の固体撮像素子は、リング状のゲート電極２５を持つリング状ゲートＭＯＳＦＥＴ４３が増幅用ＭＯＳＦＥＴであり、図２に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域２７に一斉に転送されるようにすることで、グローバルシャッタを実現している。

なお、図３の期間（５）のリセット時のソース電極配線５４の電位供給は、ソース電位制御回路５５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線５４をフローティングにする。ここでリング状ゲート電極配線４９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ４３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域２７のポテンシャルが持ち上げられ、ｎウェル２３のバリアを越えて、ホールがｐ型エピタキシャル層２２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路５５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。

次に、リング状ゲートＭＯＳＦＥＴ４３とリング状ゲート電極転送領域ＭＯＳＦＥＴ４５の動作範囲をさらに詳細に図４と共に説明する。構造上、リング状ゲートＭＯＳＦＥＴ４３とリング状ゲート電極転送領域ＭＯＳＦＥＴ４５はゲート電極が一体化されているが、リング状ゲート電極配線４９により供給される電位に対するそれぞれのＭＯＳＦＥＴ動作範囲が異なっている。すなわち、リング状ゲートＭＯＳＦＥＴ４３の動作範囲は、図４に６１で示すように、制御信号であるリング状ゲート電極電位がＬｏｗ以上、Ｈｉｇｈ１以下であるのに対し、リング状ゲート電極転送領域ＭＯＳＦＥＴ４５の動作範囲は、図４に６２で示すように、リング状ゲート電極電位がＬｏｗｔ以上、Ｌｏｗｖｔｈ（Ｌｏｗｖｔｈ＜Ｌｏｗ）以下である。

上記の動作範囲６１ではリング状ゲート電極電位がリング状ゲート電極転送領域ＭＳＯＦＥＴ４５のしきい値電圧Ｌｏｗｖｔｈよりも高いので、リング状ゲート電極転送領域ＭＯＳＦＥＴ４５はオフ状態である。このように、リング状ゲートＭＯＳＦＥＴ４３とリング状ゲート電極転送領域ＭＯＳＦＥＴ４５はゲート電極が一体化されていても、同一のリング状ゲート電極配線４９でゲート電極に供給する電位により、お互いの動作範囲を分けているので、両者の機能を分離できる。

なお、本発明は以上の実施の形態では、グローバルシャッタ型の動作を行うように説明したが、駆動方法を変更することにより、ローリングシャッタ型の動作を行うようにすることも可能である。

本発明の固体撮像素子の一実施の形態の１画素分の素子構造の平面図とそのＸ−Ｘ’線に沿う縦断面図である。 本発明の固体撮像素子の一実施の形態の全体構成を電気等価回路で示した図である。 図２の電気等価回路の動作を説明するタイミングチャートである。 本発明の要部を示す画素内のトランジスタの動作範囲を説明する図である。 従来の固体撮像素子の一例の全体構成を電気等価回路で説明する図である。 図５の固体撮像素子の動作を説明するタイミングチャートである。

符号の説明

２３ ｎウェル
２５ リング状ゲート電極
２６ ｎ⁺型ソース領域
２７ ソース近傍ｐ型領域
２８ ｎ⁺型ドレイン領域
２９ 埋め込みｐ⁻型領域
３０、４４ フォトダイオード
３１ リング状ゲート電極転送領域
３２、４６ ドレイン電極配線
３３、４９ リング状ゲート電極配線
３４、７４ ソース電極配線（出力線）
３５ 転送しきい値電圧調整不純物領域
４１ 画素敷き詰め領域
４２ 画素
４３ リング状ゲートＭＯＳＦＥＴ
４５ リング状ゲート電極転送領域ＭＯＳＦＥＴ
５０ リング状ゲート電位制御回路
５３ ドレイン電位制御回路
５５ ソース電位制御回路
６１ リング状ゲートＭＯＳＦＥＴの動作範囲
６２ リング状ゲート電極転送領域ＭＯＳＦＥＴの動作範囲

Claims (4)

1. 光を電荷に変換する光電変換領域と、前記電荷を電気信号に変換して増幅し信号出力する増幅素子とを含む画素が、複数個規則的に配列された固体撮像素子であって、
   前記増幅素子を、第１の信号レベル範囲内の制御信号が入力された時には、前記光電変換領域からの前記電荷を電気信号に変換して増幅して出力する増幅出力機能を有し、前記第１の信号レベル範囲とは異なる第２の信号レベル範囲内の制御信号が入力された時には、前記電荷を前記光電変換領域から該増幅素子の電荷蓄積領域に転送させて保持する電荷転送機能を有する構造としたことを特徴とする固体撮像素子。
2. 前記複数個の画素のそれぞれにおいて、各画素内の前記増幅素子の電荷蓄積領域をリセットした後、前記第２の信号レベル範囲内の制御信号を前記増幅素子に入力して、前記光電変換領域の電荷を前記増幅素子の電荷蓄積領域に転送させる電荷転送動作を、前記複数個の画素一斉に行う駆動手段を更に設け、グローバルシャッタ機能を実現することを特徴とする請求項１記載の固体撮像素子。
3. 前記増幅素子の前記電荷蓄積領域内の電荷蓄積量に応じて、前記増幅素子が信号出力している期間中、前記光電変換領域で電荷の蓄積を同時に行っていることを特徴とする請求項１又は２記載の固体撮像素子。
4. 前記増幅素子は、該増幅素子を構成する一部領域に前記電荷転送機能を持たせるための不純物領域が、前記光電変換領域との間に設けられていることを特徴とする請求項１又は２記載の固体撮像素子。
   
   

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