JP2009259921A - 固体撮像素子の駆動方法、及び撮像装置 - Google Patents

Abstract

【課題】受光感度を低下させることなく、また製造のばらつきや条件に関わらず、全ての画素において電荷の完全転送を実現する。
【解決手段】転送ゲート電極２１を有する転送トランジスタと、リング状ゲート電極１５を有する信号出力用トランジスタとを持つ閾値変調型固体撮像素子において、転送トランジスタがオン状態である期間に、信号出力用トランジスタのドレイン領域１８の電圧を一時的に直前の値よりも高くする。ドレイン領域１８はフォトダイオード２０の一部を兼ねており、上記の電圧を高くすることによりフォトダイオード２０のポテンシャルを一時的に高くすることができる。これにより、フォトダイオード２０から転送トランジスタを通してソース領域１６へ転送される電荷の完全転送を実現する。
【選択図】図３

Description

本発明は固体撮像素子の駆動方法、及び撮像装置に係り、特にフォトダイオードにより光電変換して得られた電荷を、リング状ゲート電極を持つ信号出力トランジスタからしきい値の変化として出力する構造を有する固体撮像素子の駆動方法、及び撮像装置に関する。

従来の固体撮像素子として、フォトダイオードにより光電変換して得られた電荷を、リング状ゲート電極を持つ信号出力トランジスタからしきい値の変化として出力する構造を有する閾値変調型ＣＭＯＳイメージセンサが知られている（例えば、特許文献１参照）。

図３（Ａ）は特許文献１記載の従来の固体撮像素子の１画素の上面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う断面図を示す。図３（Ａ）、（Ｂ）において、ＣＭＯＳイメージセンサは、ｐ⁺型基板１１上にｐ^-型エピタキシャル層１２を有し、このエピタキシャル層１２の表面にｎウェル１３を有する。ｎウェル１３上にはゲート酸化膜１４を挟んで第１のゲート電極である平面形状がリング状のゲート電極１５が形成されている。

リング状ゲート電極１５の中心部に対応したｎウェル１３の表面にはｎ⁺型のソース領域１６が形成されており、そのソース領域１６に隣接してソース近傍ｐ型領域１７が形成され、更にソース領域１６とソース近傍ｐ型領域１７の外側の離間した位置にはｎ⁺型のドレイン領域１８が形成されている。更に、ドレイン領域１８の下のｎウェル１３中には埋め込みのｐ^-型領域１９がある。この埋め込みのｐ^-型領域１９とｎウェル１３は、図３（Ａ）に示す埋め込みフォトダイオード２０を構成している。

埋め込みフォトダイオード２０とリング状ゲート電極１５との間には、第２のゲート電極である転送ゲート電極２１がある。ドレイン領域１８、リング状ゲート電極１５、ソース領域１６、転送ゲート電極２１には、それぞれメタル配線であるドレイン電極配線２２、リング状ゲート電極配線２３、ソース電極配線（出力線）２４、転送ゲート電極配線２５が接続されている。また、上記の各構成の上方には、図３（Ｂ）に示すように絶縁膜２８を介して遮光膜２６が形成されており、その遮光膜２６の埋め込みフォトダイオード２０に対応した位置には開口部２７が穿設されている。光は、開口部２７を通して埋め込みフォトダイオード２０に達して光電変換される。

次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図４と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域３１に配置されている。図４ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素３２を代表として等価回路で表現している。この画素３２は、リング状ゲートＭＯＳＦＥＴ３３と、フォトダイオード３４と、転送ゲートＭＯＳＦＥＴ３５とを有して構成されている。リング状ゲートＭＯＳＦＥＴ３３のドレインがフォトダイオード３４の一方（ｎ側）の端子とドレイン電極配線３６（図３の２２に相当）に接続され、転送ゲートＭＯＳＦＥＴ３５のソースがフォトダイオード３４の他方（ｐ側）の端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ３３のバックゲート（図３のソース近傍ｐ型領域１７）と接続されている。

図４において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させるフレームスタート信号発生回路３７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ３８に供給される。垂直シフトレジスタ３８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。

各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路には垂直レジスタ３８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線３９を介してリング状ゲート電位制御回路４０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線４１を介して転送ゲート電位制御回路４２に接続され、各画素のドレイン電極は、ドレイン電極配線３６を介してドレイン電位制御回路４３に接続されている。上記の各制御回路４０、４２、４３には垂直シフトレジスタ３８の出力信号が供給される。

リング状ゲート電極は、行毎に制御されるので横方向に配線するが、転送ゲート電極は全画素で一斉に制御されるので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路４３は、全画素を一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号発生回路３７と垂直レジスタ３８の両方と接続して表現している。

画素３２のリング状ゲートＭＯＳＦＥＴ３３のソース電極は、ソース電極配線４４（図３の２４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路４５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路４６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出力されるので、ソース電極の配線方向は縦にする。

画素３２の出力はリング状ゲートＭＯＳＦＥＴ３３のソースから行われ、出力線４４には負荷、例えば電流源４７が繋がっている。従って、信号読み出し回路４６はソースフォロア回路となっている。電流源４７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ４８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ４８から出力するようになっている。

このような信号読み出し回路４６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路４６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ４９から出力される信号によりスイッチング制御される。

次に、図４に示すＣＭＯＳセンサの駆動方法の概略について、図５のタイミングチャートと共に説明する。まず、図５（１）に示す期間では、埋め込みのフォトダイオード（図３（Ａ）の２０、図４の３４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ^-型領域１９にホールが蓄積される。このとき転送ゲート電極２１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ３５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。

続く図５（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。その読み出しの最初に、全画素一斉にフォトダイオード（図３（Ａ）の２０、図４の３４等）からリング状ＭＯＳＦＥＴ３３のバックゲート（ソース近傍ｐ型領域（図３の１７））にホールを転送する。そのため、図５（Ｂ）に示すように転送ゲート電位制御回路４２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図３の２１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ３５がオン状態になる。

このとき、リング状ゲート電極配線３９の電位は、図５（Ｄ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。

一方、ソース電位制御回路４５からスイッチＳＷ１を介してソース電極配線４４からリング状ゲートＭＯＳＦＥＴ３３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図５（Ｅ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ３３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。

続いて、図５（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ３５がオフになる。これにより、フォトダイオード（図３（Ａ）の２０、図４の３４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ^-型領域１９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。

一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、待機状態となる。このとき、ｓ行ｔ列のリング状ゲートＭＯＳＦＥＴ３３のゲート電位はＬｏｗ、ソース電位はＳ１であり、オフ状態である。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極１５の電位は行毎に様々な値をとり得る。

続く図５（４）〜（６）に示す期間では、画素の信号読み出しが行われる。続いて、図５に（７）で示す期間では、再びリング状ゲート電極１５の電位を図５（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域１７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。なお、画素のドレイン１８の電圧は、図５（Ｃ）に示すように、図５（１）〜（７）の期間において一定である。

また、フォトダイオードのポテンシャルを一時的に高くして、フォトダイオードに蓄積されている電荷を完全に転送する固体撮像素子も従来知られている（例えば、特許文献２参照）。この特許文献２記載の固体撮像素子では、フォトダイオードを構成するｎ層とｐ層のうち、ｎ層の上にフォトダイオード表面のポテンシャルを制御する制御電極を設け、フォトダイオードのｎ層とｐ層間に電圧を印加することにより、フォトダイオードのポテンシャルを一時的に高くする構造である。

特開２００６−１００７６１号公報 特開２００４−０３９６７１号公報

しかしながら、特許文献１記載の従来の固体撮像素子は、転送ゲート電極２１を通してソース近傍ｐ型領域１７にフォトダイオード２０から電荷を転送する際に、製造のばらつきや、製造の条件によっては、フォトダイオード２０に蓄積された電荷をすべてソース近傍ｐ型領域１７に転送できず、フォトダイオード２０に残った電荷がノイズや残像の原因となることがある。

このことについて、図６と図７のポテンシャル形状を示す図と共に説明する。図６は、転送ゲートＭＯＳＦＥＴ（図４の３５）がオフのときの、フォトダイオード（図４の３４、図３（Ａ）の２０）から転送ゲートＭＯＳＦＥＴ（図４の３５）を介してリング状ゲートＭＯＳＦＥＴ（図４の３３）のバックゲート（図３のソース近傍ｐ型領域１７）へと至る電荷転送経路のポテンシャル形状を示す。この図６は、図３（Ａ）の線分ＣＣ’の範囲で、図３（Ｂ）に示されているフォトダイオード２０の埋め込みｐ^-領域１９と、ｎウェル１３及びソース近傍ｐ型領域１７の中で、最もポテンシャルの低い箇所の値を集めて表示した図である。この状態で光がフォトダイオード２０に入射すると、フォトダイオード２０の埋め込みｐ^-領域１９に電荷が蓄積されていく。

図７は、転送ゲートＭＯＳＦＥＴ（図４の３５）がオンのときの、前記電荷転送経路のポテンシャル形状を示す。図７に実線Iで示すように、フォトダイオード２０の埋め込みｐ^-領域１９内のポテンシャルの底から、ソース近傍ｐ型領域１７のポテンシャルの底までの間に上に凸となる部分がなく、フォトダイオード２０のポテンシャルの底よりもソース近傍ｐ型領域１７のポテンシャルの底が低くなるのであれば、フォトダイオード２０に蓄積された電荷のソース近傍ｐ型領域１７への完全転送が行われる。

しかしながら、このようなポテンシャル形状を実現するためには、不純物注入濃度などの製造の条件設定が難しく、またそのように設計しても予期せぬ製造上のばらつきや他の要因によって、図７に点線IIで示すように、転送ゲートＭＯＳＦＥＴ３５をオンにしたときに、ポテンシャル形状に上に凸である部分が残って窪みが生じ、この窪みに一部の電荷が転送されず残ってしまうということが起こり得る。

また、特許文献２記載の従来の固体撮像素子では、フォトダイオード表面のポテンシャルを制御するための専用の制御電極が必要であり、また、その制御電極はフォトダイオードを構成するｎ層の上に設けるためにフォトダイオードに入射する光が制御電極により遮光され、受光感度が低下するという問題がある。

本発明は上記の点に鑑みなされたもので、受光感度を低下させることなく、また製造のばらつきや条件に関わらず、全ての画素において電荷の完全転送を実現し得る固体撮像素子の駆動方法、及び撮像装置を提供することを目的とする。

上記目的を達成するため、第１の発明は、基板上に形成され、光を電荷に変換して蓄積する光電変換領域と、リング状ゲート電極、リング状ゲート電極の中央開口部に対応する領域に設けられたソース領域、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように設けられたソース近傍領域、及び、光電変換領域に亘って設けられたドレイン領域を有する信号出力用トランジスタと、光電変換領域に蓄積された電荷をソース近傍領域へ転送する電荷転送トランジスタと、を備えた画素が、複数配列された構造を有する固体撮像素子を駆動する固体撮像素子の駆動方法であって、
複数の画素の各々の電荷転送トランジスタを同時にオン状態とし、かつ、複数の画素の各々の信号出力用トランジスタを同時にオフ状態とする第１のステップと、電荷転送トランジスタのオン状態の期間内に、ドレイン領域の印加電圧を直前の値よりも一時的に高めて、複数の画素の各々の光電変換領域に蓄積された電荷を、同じ画素のソース近傍領域に一斉に転送して蓄積させる第２のステップと、を含むことを特徴とする。

この発明では、電荷転送トランジスタをオン状態として、光電変換領域に蓄積された電荷を同じ画素のリング状ゲート電極の直下の基板に一斉に転送してソース近傍領域に蓄積させる際に、ドレイン領域の印加電圧を直前の値よりも一時的に高めるようにしたため、光電変換領域のポテンシャルを一時的に高くすることができる。

また、上記の目的を達成するため、第２の発明は、基板上に形成され、第１の導電型の第１領域、第１領域上に設けられた第２の導電型の第２領域、及び第２領域上にまで延在して設けられた第１の導電型の第３領域とを有し、外部から第３領域を通して第２領域に入射した光を電荷に光電変換し、この電荷を第２領域に蓄積する光電変換領域と、基板上に形成され、リング状ゲート電極、リング状ゲート電極の中央開口部に対応する領域に設けられた第１の導電型のソース領域、及びソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように設けられた第２の導電型のソース近傍領域を有し、第３領域をドレイン領域とする信号出力用トランジスタと、光電変換領域の第２領域に蓄積された電荷をソース近傍領域へ転送する電荷転送トランジスタと、を備えた画素が、複数配列された構造を有する固体撮像素子を駆動する固体撮像素子の駆動方法であって、
複数の画素の各々の電荷転送トランジスタを同時にオン状態とし、かつ、複数の画素の各々の信号出力用トランジスタを同時にオフ状態とする第１のステップと、電荷転送トランジスタのオン状態の期間内に、ドレイン領域の印加電圧を直前の値よりも一時的に高めて、複数の画素の各々の光電変換領域の第２領域に蓄積された電荷を、同じ画素のソース近傍領域に一斉に転送して蓄積させる第２のステップと、を含むことを特徴とする。

この発明では、電荷転送トランジスタをオン状態として、光電変換領域に蓄積された電荷を同じ画素のリング状ゲート電極の直下の基板に一斉に転送してソース近傍領域に蓄積させる際に、信号出力用トランジスタのドレイン領域の印加電圧を直前の値よりも一時的に高めるようにしたため、信号出力用トランジスタのドレイン領域を共用する光電変換領域のポテンシャルを一時的に高くすることができる。

また、上記の目的を達成するため、第３の発明は、電荷転送トランジスタをオフ状態とすると共に、ドレイン領域の印加電圧を直前の値に戻して、光電変換領域に外部から入射した光を光電変換して得た電荷の蓄積を開始する第３のステップと、複数の画素の光信号出力用トランジスタを順次に動作状態に制御して、各画素のソース近傍領域に蓄積されている電荷による電位変化を光信号出力用トランジスタのしきい値電圧の変化として読み出す第４のステップと、複数の画素の光信号出力用トランジスタをオン状態に制御して、ソース近傍領域に蓄積されている電荷を基板側に排出する第５のステップと、を更に含むことを特徴とする。

また、上記の目的を達成するため、第４の発明は、第１の発明と同様構成の固体撮像素子を有する撮像装置であって、複数の画素の各々の電荷転送トランジスタを同時にオン状態とし、かつ、複数の画素の各々の信号出力用トランジスタを同時にオフ状態とする電荷転送制御手段と、電荷転送トランジスタのオン状態の期間内に、ドレイン領域の印加電圧を直前の値よりも一時的に高めて、複数の画素の各々の光電変換領域に蓄積された電荷を、同じ画素のソース近傍領域に一斉に転送して蓄積させるドレイン制御回路と、を有することを特徴とする。

この発明では、ドレイン制御回路により、ドレイン領域の印加電圧を直前の値よりも一時的に高めるようにしたため、光電変換領域のポテンシャルを一時的に高くすることができる。

また、上記の目的を達成するため、第５の発明は、第２の発明と同様構成の固体撮像素子を有する撮像装置であって、複数の画素の各々の電荷転送トランジスタを同時にオン状態とし、かつ、複数の画素の各々の信号出力用トランジスタを同時にオフ状態とする電荷転送制御手段と、電荷転送トランジスタのオン状態の期間内に、ドレイン領域の印加電圧を直前の値よりも一時的に高めて、複数の画素の各々の光電変換領域の第２領域に蓄積された電荷を、同じ画素のソース近傍領域に一斉に転送して蓄積させるドレイン制御回路とを有することを特徴とする。

この発明では、信号出力用トランジスタのドレイン領域の印加電圧を直前の値よりも一時的に高めるようにしたため、信号出力用トランジスタのドレイン領域を共用する光電変換領域のポテンシャルを一時的に高くすることができる。

また、上記の目的を達成するため、第６の発明は、電荷転送トランジスタをオフ状態とすると共に、ドレイン領域の印加電圧を直前の値に戻して、光電変換領域に外部から入射した光を光電変換して得た電荷の蓄積を開始する電荷蓄積制御手段と、複数の画素の光信号出力用トランジスタを順次に動作状態に制御して、各画素のソース近傍領域に蓄積されている電荷による電位変化を光信号出力用トランジスタのしきい値電圧の変化として読み出す読み出し手段と、複数の画素の光信号出力用トランジスタをオン状態に制御して、ソース近傍領域に蓄積されている電荷を基板側に排出する電荷排出手段とを、第４、第５の発明の構成に更に追加したことを特徴とする。

本発明によれば、光電変換領域に蓄積された電荷の転送時に、光電変換領域のポテンシャルを一時的に高くすることで、製造のばらつきなどに関わらず、より容易に電荷の完全転送を実現し、残存電荷に由来するランダムノイズや残像を抑制することができる。また、本発明によれば、制御電極などの光電変換領域への光の入射を制限するものは存在しないので、受光感度の低下を防止できる。

次に、本発明になる固体撮像素子の駆動方法、及び撮像装置の一実施の形態について図面を参照して詳細に説明する。

本実施の形態で駆動する固体撮像素子の構造は、図３（Ａ）、（Ｂ）に示した特許文献１記載のＣＭＯＳセンサの１画素の上面図、同図（Ａ）のＸ−Ｘ’線に沿う断面図に示した構造と同様であり、また撮像素子全体の構造を電気回路で表現した回路も図４と同じである。ただし、本実施の形態では、図４のドレイン電位制御回路４３によるドレイン電位の制御方法が従来と異なる。

また、本実施の形態の撮像装置は、特許文献１記載のＣＭＯＳセンサを撮像素子として有する撮像装置であって、その回路構成は、図４と基本的には同じである。ただし、本実施の形態の撮像装置は、図４のドレイン電位制御回路４３が従来の構成と異なり、本実施の形態特有の構成を有する。

ここで、図４に示した画素３２内のリング状ゲートＭＯＳＦＥＴ３３は、図３（Ｂ）ではリング状ゲート電極１５直下のソース近傍ｐ型領域１７をゲート領域とし、ｎ⁺型のソース領域１６及びｎ⁺型のドレイン領域１８を有するＮチャネルＭＯＳＦＥＴであり、信号出力用トランジスタを構成する。また、転送ゲートＭＯＳＦＥＴ３５は、図３（Ｂ）では転送ゲート電極２１直下のｎウェル１３をゲート領域、フォトダイオード２０の埋め込みのｐ^-型領域１９をソース領域、ソース近傍ｐ型領域１７をドレイン領域とするＰチャネルＭＯＳＦＥＴであり、電荷転送トランジスタを構成する。本実施の形態では、リング状ゲートＭＯＳＦＥＴ３３のｎ⁺型のドレイン領域１８が、光電変換領域であるフォトダイオード２０上にまで延在して設けられている点に着目した駆動を行う。

次に、本実施の形態の駆動方法について、図１のフローチャートと共に説明する。なお、図１（Ａ）、（Ｂ）、（Ｄ）、（Ｅ）は、図５（Ａ）、（Ｂ）、（Ｄ）、（Ｅ）の各信号波形と同一の信号波形を示す。

まず、ｓ行目ｔ列目の図４に示した画素３２について代表して信号読み出し動作について説明する。図３に示したソース近傍ｐ型領域１７に、後述する電荷転送によりフォトダイオードからの電荷（ホール）が転送されて蓄積した状態であるものとする。この状態で、図１（Ｆ）に示す図４の垂直シフトレジスタ３８の出力信号が、図１（Ｉ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路４０からリング状ゲート電極配線３９に出力される制御信号により、リング状ゲート電極１５の電位を図１（Ｌ）に示すように、ＬｏｗからＶｇ１に上げる。

ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図１（Ｊ）に示すようにオフ、スイッチＳＷ２が同図（Ｋ）に示すようにオン、スイッチｓｃ１が同図（Ｎ）に示すようにオン、スイッチｓｃ２が同図（Ｏ）に示すようにオフとされる。

この結果、図４のリング状ゲートＭＯＳＦＥＴ３３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ３３のソース電位は、図１（Ｍ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはリング状ゲートＭＯＳＦＥＴ３３のバックゲート（図３のソース近傍ｐ型領域１７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ３３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。

続く図１（５）に示す期間では、リング状ゲート電位制御回路４０からリング状ゲート電極配線３９に出力される制御信号により、リング状ゲート電極１５の電位を図１（Ｌ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｊ）、（Ｋ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、図４のソース電位制御回路４５から出力されるソース電位を図１（Ｍ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。

上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ３３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域１７のポテンシャルが上昇し、ｎウェル１３のバリアを越えて電荷（ホール）がエピタキシャル層１２に排出される（リセット）。

続く図１（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図１（Ｎ）、（Ｏ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極電位は図１（Ｌ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）で電荷が基板に排出されていて、ソース近傍ｐ型領域１７には電荷が存在しないので、リング状ゲートＭＯＳＦＥＴ３３のソース電位は、図１（Ｍ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域１７）に電荷がない状態でのリング状ゲートＭＯＳＦＥＴ３３のしきい値電圧である。

このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ４８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ４８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、電荷によるしきい値変化分である。その後、水平シフトレジスタ４９から出力される図１（Ｇ）に示すパルスのうち、同図（Ｐ）に示すｔ列目の出力パルスに基づき、図４の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図１（Ｑ）にハッチングにより模式的に示すように、差動アンプ４８からの電荷によるしきい値変化分が画素３２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。

続いて、図１に（７）で示す期間では、再びリング状ゲート電極１５の電位を図１（Ｃ）に示すようにＬｏｗにし、ソース近傍ｐ型領域１７には電荷がない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード３４では光電変換効果による電荷の蓄積が進行している。その後、前記期間（１）に戻って、電荷の転送から繰り返す。これにより、各画素から図１（Ｈ）に示す出力信号が読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。

なお、図１の期間（５）のリセット時の図４に示したソース電極配線４４の電位供給は、ソース電位制御回路４５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線４４をフローティングにする。ここでリング状ゲート電極配線３９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ３３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。

この結果、ソース近傍ｐ型領域１７のポテンシャルが持ち上げられ、ｎウェル１３のバリアを越えて、ホールがｐ型エピタキシャル層１２に排出される（リセット）。電荷が完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路４５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。

次に、画素３２の上記の信号読み出しの直前に、全画素一斉にフォトダイオード（図３（Ａ）の２０、図４の３４等）からリング状ＭＯＳＦＥＴ３３のバックゲート（ソース近傍ｐ型領域（図３の１７））に電荷を転送するときの電荷転送動作について説明する。

電荷転送時には、図１（Ｂ）に示すように、図４に示した転送ゲート電位制御回路４２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図３の２１）の電位をＬｏｗ２とし、転送ゲートＭＯＳＦＥＴ３５をオン状態にすると共に、リング状ゲート電極配線３９の電位を、図１（Ｄ）に示すようにＬｏｗ１とすることでリング状ゲートＭＯＳＦＥＴ３３をオフに制御し、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。

ここで、本実施の形態では、転送ゲートＭＯＳＦＥＴ３５をオン状態にしている期間内において、図４に示したドレイン電位制御回路４３はドレイン電極配線３６の電位を、図１（Ｃ）に示すように、直前の電位レベルよりも一時的に高レベルに変化させる。すなわち、リング状ゲートＭＯＳＦＥＴ３３のドレインへの印加電圧を一時的に直前の電圧よりも高くする。

図２は、転送ゲートＭＯＳＦＥＴ（図４の３５）がオンのときの、フォトダイオード（図４の３４、図３（Ａ）の２０）から転送ゲートＭＯＳＦＥＴ（図４の３５）を介してリング状ゲートＭＯＳＦＥＴ（図４の３３）のバックゲート（図３のソース近傍ｐ型領域１７）へと至る電荷転送経路のポテンシャル形状を示す。

図７と共に説明したように、従来の固体撮像素子では、予期せぬ製造上のばらつきや他の要因によって、図２に点線II（図７の点線IIと同様）で示すように、転送ゲートＭＯＳＦＥＴ３５をオンにしたときに、ポテンシャル形状に上に凸である部分が残って窪みが生じ、この窪みに一部の電荷が転送されず残ってしまうということが起こり得る。

これに対し、本実施の形態では、転送ゲートＭＯＳＦＥＴ３５のオンの期間内の所定の期間、リング状ゲートＭＯＳＦＥＴ３３のドレインへの印加電圧を一時的に直前の電圧よりも高くする。

ｎ⁺型のドレイン領域１８は、図３（Ａ）、（Ｂ）に示すように、埋め込みのｐ^-型領域１９とｎウェル１３とを有して構成されるフォトダイオード２０（図４の３４）上まで延在するように形成されており、表面に発生するノイズの影響をフォトダイオード２０が受けないようにするためのブロック層としての効果を有する一方で、等価回路（図４）に示されるように、フォトダイオード２０（図４の３４）の一端と一体化されている。このため、転送ゲートＭＯＳＦＥＴ３５のオンの期間内の所定の期間、リング状ゲートＭＯＳＦＥＴ３３のドレインへの印加電圧を一時的に直前の電圧よりも高くすると、フォトダイオード（図４の３４、図３（Ａ）の２０）の埋め込みのｐ^-型領域１９とｎ⁺型のドレイン領域１８とを含むフォトダイオード近傍の基板中のポテンシャルに図２に矢印で示すように勾配が加えられる。

これにより、図２に実線IIIで示すように、電荷の完全転送を妨げるポテンシャルの窪みが消失し、フォトダイオード２０（図４の３４）に蓄積された電荷は、全て、転送ゲートＭＯＳＦＥＴ（図４の３５）を介してリング状ゲートＭＯＳＦＥＴ（図４の３３）のバックゲート（図３のソース近傍ｐ型領域１７）に移動する。

このように、本実施の形態によれば、転送ゲートＭＯＳＦＥＴ３５がオンになっている期間に、フォトダイオード２０（３４）のｎ型領域と一体化したリング状ゲートＭＯＳＦＥＴ３３のドレイン領域（図３（Ａ）、（Ｂ）の１８）の電圧を一時的に高めるように、このｎ⁺型のドレイン領域１８と埋め込みのｐ^-型領域１９との間にドレイン電圧を印加することにより、フォトダイオード２０（３４）のポテンシャルを高めるようにしたため、製造のばらつきなどに関わらず、より容易に電荷の完全転送を実現でき、残存電荷に由来するランダムノイズや残像を抑制することができる。

また、本実施の形態では、特許文献２記載の発明のように、専用の制御電極などの光を遮光するものをフォトダイオード上に設ける構成ではないので、フォトダイオードの受光感度を低下させることはない。

なお、本発明は上記の実施の形態に限定されるものではなく、例えば半導体の導電型のｐ型とｎ型とを実施の形態のそれとは逆に作り、電荷として電子を用い、ポテンシャルの方向を逆にとれば、実施の形態と全く同じ効果が得られることは勿論である。また、本発明は、本出願人が先に開示した特開２００６−１００７６１号公報に記載の一例の固体撮像素子を一実施の形態として説明したが、本発明はこれに限定されるものではなく、上記の特開２００６−１００７６１号公報に記載した各例の固体撮像素子のいずれにも本発明は適用可能である。

本発明の固体撮像素子の駆動方法の一実施の形態の動作説明用タイミングチャートである。 本発明の固体撮像素子の駆動方法の一実施の形態による、フォトダイオードからリング状ゲートＭＯＳＦＥＴのバックゲートへと至る電荷の転送経路のポテンシャル形状を示す図である。 本出願人が先に開示した本発明を適用する固体撮像素子の１画素の構造の上面図と、同図（Ａ）のＸ−Ｘ’線に沿う断面図である。 図３に示した固体撮像素子の画素構造と撮像素子全体の構造について、電気回路で表現した図である。 図３に示した固体撮像素子の従来の駆動方法を示すタイミングチャートである。 図３に示した固体撮像素子の転送トランジスタがオフのときの、フォトダイオードからリング状ゲートＭＯＳＦＥＴのバックゲートへと至る電荷の転送経路のポテンシャル形状を示す図である。 図３に示した固体撮像素子の転送トランジスタがオンのときの、従来の駆動方法によるフォトダイオードからリング状ゲートＭＯＳＦＥＴのバックゲートへと至る電荷の転送経路のポテンシャル形状を示す図である。

符号の説明

１１ ｐ⁺型基板
１２ ｐ^-型エピタキシャル層
１３ ｎウェル
１５ リング状ゲート電極
１６ ｎ⁺型ソース領域
１７ ソース近傍ｐ型領域
１８ ｎ⁺型ドレイン領域
１９ 埋め込みｐ-型領域
２０、３４ フォトダイオード
２１ 転送ゲート電極
２２、３６ ドレイン電極配線
２３、３９ リング状ゲート電極配線
２４、３４ ソース電極配線（出力線）
２５、３１ 転送ゲート電極配線
３１ 画素敷き詰め領域
３２ 画素
３３ リング状ゲートＭＯＳＦＥＴ
３５ 転送ゲートＭＯＳＦＥＴ

Claims (6)

1. 基板上に形成され、
   光を電荷に変換して蓄積する光電変換領域と、
   リング状ゲート電極、前記リング状ゲート電極の中央開口部に対応する領域に設けられたソース領域、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように設けられたソース近傍領域、及び、前記光電変換領域に亘って設けられたドレイン領域を有する信号出力用トランジスタと、
   前記光電変換領域に蓄積された前記電荷を前記ソース近傍領域へ転送する電荷転送トランジスタと、
   を備えた画素が、複数配列された構造を有する固体撮像素子を駆動する固体撮像素子の駆動方法であって、
   前記複数の画素の各々の前記電荷転送トランジスタを同時にオン状態とし、かつ、前記複数の画素の各々の前記信号出力用トランジスタを同時にオフ状態とする第１のステップと、
   前記電荷転送トランジスタのオン状態の期間内に、前記ドレイン領域の印加電圧を直前の値よりも一時的に高めて、前記複数の画素の各々の前記光電変換領域に蓄積された電荷を、同じ画素の前記ソース近傍領域に一斉に転送して蓄積させる第２のステップと、
   を含むことを特徴とする固体撮像素子の駆動方法。
2. 基板上に形成され、第１の導電型の第１領域、前記第１領域上に設けられた第２の導電型の第２領域、及び前記第２領域上にまで延在して設けられた第１の導電型の第３領域とを有し、外部から前記第３領域を通して前記第２領域に入射した光を電荷に光電変換し、この電荷を前記第２領域に蓄積する光電変換領域と、
   前記基板上に形成され、リング状ゲート電極、前記リング状ゲート電極の中央開口部に対応する領域に設けられた第１の導電型のソース領域、及び前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように設けられた第２の導電型のソース近傍領域を有し、前記第３領域をドレイン領域とする信号出力用トランジスタと、
   前記光電変換領域の前記第２領域に蓄積された前記電荷を前記ソース近傍領域へ転送する電荷転送トランジスタと、
   を備えた画素が、複数配列された構造を有する固体撮像素子を駆動する固体撮像素子の駆動方法であって、
   前記複数の画素の各々の前記電荷転送トランジスタを同時にオン状態とし、かつ、前記複数の画素の各々の前記信号出力用トランジスタを同時にオフ状態とする第１のステップと、
   前記電荷転送トランジスタのオン状態の期間内に、前記ドレイン領域の印加電圧を直前の値よりも一時的に高めて、前記複数の画素の各々の前記光電変換領域の前記第２領域に蓄積された前記電荷を、同じ画素の前記ソース近傍領域に一斉に転送して蓄積させる第２のステップと、
   を含むことを特徴とする固体撮像素子の駆動方法。
3. 前記電荷転送トランジスタをオフ状態とすると共に、前記ドレイン領域の印加電圧を前記直前の値に戻して、前記光電変換領域に外部から入射した光を光電変換して得た電荷の蓄積を開始する第３のステップと、
   前記複数の画素の前記光信号出力用トランジスタを順次に動作状態に制御して、各画素の前記ソース近傍領域に蓄積されている電荷による電位変化を前記光信号出力用トランジスタのしきい値電圧の変化として読み出す第４のステップと、
   前記複数の画素の前記光信号出力用トランジスタをオン状態に制御して、前記ソース近傍領域に蓄積されている前記電荷を基板側に排出する第５のステップと、
   を更に含むことを特徴とする請求項１又は２記載の固体撮像素子の駆動方法。
4. 基板上に形成され、
   光を電荷に変換して蓄積する光電変換領域と、
   リング状ゲート電極、前記リング状ゲート電極の中央開口部に対応する領域に設けられたソース領域、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように設けられたソース近傍領域、及び、前記光電変換領域に亘って設けられたドレイン領域を有する信号出力用トランジスタと、
   前記光電変換領域に蓄積された前記電荷を前記ソース近傍領域へ転送する電荷転送トランジスタと、
   を備えた画素が、複数配列された構造の固体撮像素子を有する撮像装置であって、
   前記複数の画素の各々の前記電荷転送トランジスタを同時にオン状態とし、かつ、前記複数の画素の各々の前記信号出力用トランジスタを同時にオフ状態とする電荷転送制御手段と、
   前記電荷転送トランジスタのオン状態の期間内に、前記ドレイン領域の印加電圧を直前の値よりも一時的に高めて、前記複数の画素の各々の前記光電変換領域に蓄積された電荷を、同じ画素の前記ソース近傍領域に一斉に転送して蓄積させるドレイン制御回路と、
   を有することを特徴とする撮像装置。
5. 基板上に形成され、第１の導電型の第１領域、前記第１領域上に設けられた第２の導電型の第２領域、及び前記第２領域上にまで延在して設けられた第１の導電型の第３領域とを有し、外部から前記第３領域を通して前記第２領域に入射した光を電荷に光電変換し、この電荷を前記第２領域に蓄積する光電変換領域と、
   前記基板上に形成され、リング状ゲート電極、前記リング状ゲート電極の中央開口部に対応する領域に設けられた第１の導電型のソース領域、及び前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように設けられた第２の導電型のソース近傍領域を有し、前記第３領域をドレイン領域とする信号出力用トランジスタと、
   前記光電変換領域の前記第２領域に蓄積された前記電荷を前記ソース近傍領域へ転送する電荷転送トランジスタと、
   を備えた画素が、複数配列された構造の固体撮像素子を有する撮像装置であって、
   前記複数の画素の各々の前記電荷転送トランジスタを同時にオン状態とし、かつ、前記複数の画素の各々の前記信号出力用トランジスタを同時にオフ状態とする電荷転送制御手段と、
   前記電荷転送トランジスタのオン状態の期間内に、前記ドレイン領域の印加電圧を直前の値よりも一時的に高めて、前記複数の画素の各々の前記光電変換領域の前記第２領域に蓄積された前記電荷を、同じ画素の前記ソース近傍領域に一斉に転送して蓄積させるドレイン制御回路と
   を有することを特徴とする撮像装置。
6. 前記電荷転送トランジスタをオフ状態とすると共に、前記ドレイン領域の印加電圧を前記直前の値に戻して、前記光電変換領域に外部から入射した光を光電変換して得た電荷の蓄積を開始する電荷蓄積制御手段と、
   前記複数の画素の前記光信号出力用トランジスタを順次に動作状態に制御して、各画素の前記ソース近傍領域に蓄積されている電荷による電位変化を前記光信号出力用トランジスタのしきい値電圧の変化として読み出す読み出し手段と、
   前記複数の画素の前記光信号出力用トランジスタをオン状態に制御して、前記ソース近傍領域に蓄積されている前記電荷を基板側に排出する電荷排出手段と、
   を更に有することを特徴とする請求項４又は５記載の撮像装置。

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