JP5135772B2 - 固体撮像装置 - Google Patents
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Description
最初に行うのは全画素一斉にフォトダイオード(図1(A)の50、図2の64等)からリング状ゲート電極(図1の45)のソース近傍p型領域(図1の47)にホールを転送することである。そのため、図3(B)に示すように転送ゲート電位制御回路72から出力される転送ゲート制御信号がVddからLow2に下がり、転送ゲート電極(図1の51)の電位がLow2となり、転送ゲートMOSFET65がオン状態になる。
Low≦Low1≦Vg1≦Vdd (ただし、Low<Vdd)
なる不等式が成立する電位である。また、上記の期間(4)ではスイッチSW1が図3(I)に示すようにオフ、スイッチSW2が同図(J)に示すようにオン、スイッチsc1が同図(M)に示すようにオン、スイッチsc2が同図(N)に示すようにオフとされる。この結果、リング状ゲートMOSFET63のソースに接続されたソースフォロア回路が働き、リング状ゲートMOSFET63のソース電位は、図3(L)に示すように期間(4)ではS2(=Vg1−Vth1)となる。ここで、Vth1とはバックゲート(ソース近傍p型領域47)にホールがある状態での、リング状ゲートMOSFET63のしきい値電圧である。このソース電位S2がオンとされているスイッチsc1を通してキャパシタC1に記憶される。
ただし、期間(4)とは異なり、図3(M)、(N)に示すように、スイッチsc1はオフ、スイッチsc2はオンとする。リング状ゲート電極は図3(K)に示すように期間(4)と同じVg1とする。しかし、この期間(6)では直前の期間(5)でホールが基板に排出されていて、ソース近傍p型領域47にはホールが存在しないので、リング状ゲートMOSFET63のソース電位は、図3(L)に示すように期間(6)ではS0(=Vg1−Vth0)となる。ここでVth0は、バックゲート(ソース近傍p型領域47)にホールがない状態でのリング状ゲートMOSFET63のしきい値電圧である。
42 p-型エピタキシャル層
43、136、137、139、140、156、158 nウェル
44 ゲート酸化膜
45 リング状ゲート電極
46 n+型ソース領域
47 ソース近傍p型領域
48 n+型ドレイン領域
49 埋め込みp-型領域
50、64 フォトダイオード
51 転送ゲート電極
52、66 ドレイン電極配線
53、69 リング状ゲート電極配線
54、64 ソース電極配線(出力線)
55、61 転送ゲート電極配線
61 画素敷き詰め領域
62 画素
63 リング状ゲートMOSFET
65 転送ゲートMOSFET
131、151 p型半導体基板
132、134、152、154、201、203、205、207、209、211、213、215、217、219 pチャネルMOSFET
133、135、153、155、202、204、206、208、210、212、214、216、218、220 nチャネルMOSFET
138、141、157、159 pウェル
145、161 垂直及び水平制御信号発生回路
146、162 光信号処理回路部分
180 画素部
181 画素制御電圧発生回路
182 垂直制御信号発生回路
183 コントロール回路
184 光信号処理回路
185 水平制御信号発生回路
186 アナログ信号処理回路
187 ADコンバータ
187a ADコンバータのクロック発生回路部分
187b ADコンバータのアナログ信号回路部分
187c ADコンバータのデジタル信号回路部分
188 デジタル画像信号処理回路
230 p型半導体基板
231、233、235、237、239、241、243、245、247、249 深さがやや深いn型ウェル領域
232、234、236、238、240、242、244、246、248、250 通常の深さのp型ウェル領域
Claims (6)
- 被写体からの光を電荷に変換して蓄積する光電変換領域、前記光電変換領域に蓄積された電荷を転送する電荷転送手段、及び前記電荷転送手段により転送された電荷による電位変化をしきい値の変化として信号を出力する信号出力用トランジスタを含む画素が複数2次元配列された画素敷き詰め領域と、
各画素の前記光電変換領域に前記被写体からの光を同時に露光し、露光期間に前記光電変換領域に蓄積した電荷を、同じ画素の前記電荷転送手段を介して前記信号出力用トランジスタへ全画素一斉に転送した後、各画素の前記信号出力用トランジスタから前記信号を順次出力するための制御信号を発生する制御信号発生回路と、
各画素の前記信号出力用トランジスタから順次出力された信号に対して所定の信号処理を行う光信号処理回路と、
を備え、
前記光電変換領域は、第1導電型の基板上の前記画素敷き詰め領域に設けられた第2導電型の第1のウェル内に形成されており、
前記信号出力用トランジスタは、
前記第1のウェル上に形成されたリング状ゲート電極と、
前記第1のウェルにおいて前記光電変換領域とは異なる領域上のリング状ゲート電極の中央開口部に対応する前記第1のウェル内の領域に形成された第2導電型のソース領域と、
前記ソース領域の周囲に前記リング状ゲート電極の外周に達しないように、かつ、前記ソース領域及び前記第1のウェルにそれぞれ接触するように前記第1のウェル内に形成され、前記光電変換領域から転送された電荷を蓄積する第1導電型のソース近傍領域と、
を備え、
前記制御信号発生回路の少なくとも一部の回路部分を構成するCMOSトランジスタと、前記光信号処理回路の少なくとも一部の回路部分を構成するCMOSトランジスタとは、前記基板上にそれぞれ設けられた、前記第1のウェルとは異なる領域の第2導電型のウェル内に、電気的に互いに分離して形成されており、
同じ画素の前記ソース電極をフローティング状態にし、かつ、前記信号出力用トランジスタをオン状態にすることで、前記ソース電極に前記信号出力用トランジスタのドレイン電流が供給されて前記ソース電極の電位が上昇することにより、画素の前記信号出力用トランジスタから前記信号が出力された後の各画素の前記ソース近傍領域に残留する残留電荷を、前記第1のウェルを介して前記基板に排出し、
前記光電変換領域における電荷の蓄積は次の電荷の転送が開始されるまで前記信号の出力期間中も継続して行われることを特徴とする固体撮像装置。 - 前記電荷転送手段は、前記第1のウェル上における前記光電変換領域と前記リング状ゲート電極との間の領域に形成された転送ゲート電極を備え、
前記リング状ゲート電極及び前記転送ゲート電極の直下の領域であって、かつ、前記光電変換領域と前記ソース近傍領域との間の領域には、前記第1のウェルのみが存在していることを特徴とする請求項1記載の固体撮像装置。 - 前記制御信号発生回路の少なくとも一部の回路部分を構成するCMOSトランジスタであるpチャネルMOSトランジスタ及びnチャネルMOSトランジスタのうち、一方のトランジスタは、前記基板上に設けられた、前記第1のウェルとは異なる領域の第2導電型の第2のウェル内に形成され、他方のトランジスタは、前記基板上に設けられた、前記第1のウェル及び前記第2のウェルとは異なる領域の第2導電型の第3のウェル内にさらに形成された、第1導電型の第4のウェル内に形成されており、
前記光信号処理回路の少なくとも一部の回路部分を構成するCMOSトランジスタであるpチャネルMOSトランジスタ及びnチャネルMOSトランジスタのうち、一方のトランジスタは、前記基板上に設けられた、前記第1、第2、第3のウェルとは異なる領域の第2導電型の第5のウェル内に形成され、他方のトランジスタは、前記基板上に設けられた、前記第1、第2、第3、第5のウェルとは異なる領域の第2導電型の第6のウェル内にさらに形成された、第1導電型の第7のウェル内に形成されていることを特徴とする請求項1又は2記載の固体撮像装置。 - 前記制御信号発生回路の少なくとも一部の回路部分を構成するCMOSトランジスタであるpチャネルMOSトランジスタ及びnチャネルMOSトランジスタのうち、一方のトランジスタは、前記基板上に設けられた、前記第1のウェルとは異なる領域の第2導電型の第2のウェル内に形成され、他方のトランジスタは、前記第2のウェル内にさらに形成された第1導電型の第3のウェル内に形成されており、
前記光信号処理回路の少なくとも一部の回路部分を構成するCMOSトランジスタであるpチャネルMOSトランジスタ及びnチャネルMOSトランジスタのうち、一方のトランジスタは、前記基板上に設けられた、前記第1及び第2のウェルとはそれぞれ異なる領域の第2導電型の第4のウェル内に形成され、他方のトランジスタは、前記第4のウェル内にさらに形成された第1導電型の第5のウェル内に形成されていることを特徴とする請求項1又は2記載の固体撮像装置。 - 前記制御信号発生回路に画素駆動のための画素制御電圧を供給する画素制御電圧発生回路と、
前記光信号処理回路から出力されたアナログ撮像信号に対して所定のアナログ信号処理を行ってアナログ画像信号を生成するアナログ信号処理回路と、
前記アナログ信号処理回路で生成されたアナログ画像信号をデジタル画像信号に変換するADコンバータと、
前記デジタル画像信号に対してノイズキャンセル処理及びデータ圧縮を含む所定のデジタル信号処理を行って外部へ出力するデジタル画像信号処理回路と、
前記制御信号発生回路、前記光信号処理回路、前記画素制御電圧発生回路、前記アナログ信号処理回路、前記ADコンバータ、及び、前記デジタル画像信号処理回路をそれぞれ制御するコントロール回路と、のうち、少なくとも一つの回路が、前記画素敷き詰め領域、前記制御信号発生回路、及び前記光信号処理回路と共に前記基板上に形成されており、
同一の前記基板上に形成された各回路のアナログ信号を取り扱うアナログ回路部分の少なくとも一部の回路部分を構成する第1のCMOSトランジスタと、同一の前記基板上に形成された前記各回路のデジタル信号を取り扱うデジタル回路部分の少なくとも一部の回路部分を構成する第2のCMOSトランジスタとは、それぞれ前記基板上に設けられた、前記第1のウェルとは異なる領域の第2導電型のウェル内に、電気的に互いに分離して形成されていることを特徴とする請求項1又は2記載の固体撮像装置。 - 前記第1のCMOSトランジスタが形成されている第2導電型の第2のウェル、前記第2のCMOSトランジスタが形成されている第2導電型の第3のウェル、及び、第2導電型の前記第1のウェルのうち、少なくとも一つのウェルの不純物濃度が、他のウェルの不純物濃度とは異なることを特徴とする請求項5記載の固体撮像装置。
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