JP2007150008A - 固体撮像装置 - Google Patents

Abstract

【課題】一時的に電荷を蓄積する電荷格納部を持ちながらも、画素の縮小化又は高開口率化を図る。
【解決手段】１つの画素１０毎に、当該１つの画素１０に対して個別に、フォトダイオード１、電荷格納部３、電荷格納部３用のゲート電極４、第１及び第２の転送ゲート部２，５、不要電荷排出用トランジスタ８が１組設けられる。一方、列方向に隣り合う２つの画素１０毎に、当該２つの画素１０に対して共通して、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９が１組設けられる。
【選択図】図１

Description

本発明は、被写体像を撮像する固体撮像装置に関するものである。

近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、ＣＣＤ型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置では、受光画素の光電変換部にて生成・蓄積された信号電荷を、画素に設けられた増幅部に導き、増幅部で増幅した信号を画素から出力する。そして、増幅型の固体撮像装置では、このような画素がマトリクス状に複数配置されている。増幅型の固体撮像装置には、例えば、増幅部に接合型電界効果トランジスタ（ＪＦＥＴ）を用いた固体撮像装置（下記特許文献１，２）や、増幅部にＣＭＯＳトランジスタを用いたＣＭＯＳ型固体撮像装置（下記特許文献３）などがある。

従来から、増幅型の固体撮像装置において、電子シャッタ動作を行ったときの各画素の露光蓄積時間が行毎にずれてしまうこと（いわゆるローリングシャッタ）に起因する画像の歪みを防止するため、各画素の露光時間が一定となる全画素同時の電子シャッタ動作を実現する構成が提案されている（下記特許文献１〜３）。

特許文献１〜３に開示されている従来の固体撮像装置では、１つの画素毎に、光電変換部及び増幅部と、それらの間において一時的に電荷を蓄積する電荷格納部（蓄積部）とが、設けられている。そして、このような従来の固体撮像装置では、全画素を同時に露光した後、各光電変換部にて生成された信号電荷を全画素同時に各電荷格納部に転送して一旦蓄積しておき、この信号電荷を所定の読出しタイミングで順次画素信号に変換するようにしている。
特開平１１−１７７０７６号公報 特開２００４−３３５８８２号公報 特開２００４−１１１５９０号公報

しかしながら、前記従来の固体撮像装置では、１つの画素毎に、光電変換部、増幅部及び電荷格納部などが設けられていたため、画素の縮小が難しいとともに、開口率も小さくなってしまうといった欠点があった。

また、前記従来の固体撮像装置では、複数画素の画素信号の加算・非加算を任意に簡単に行うことはできなかった。

本発明は、このような事情に鑑みてなされたもので、一時的に電荷を蓄積する電荷格納部を持ちながらも、同一開口率を前提とした場合は画素の縮小化（ひいては、多画素化又はチップ面積の縮小化）を図ることができるとともに、同一の画素面積を前提とした場合は高開口率化（ひいては、高感度化）を図ることができる固体撮像装置を提供することを目的とする。

また、本発明は、全画素同時の電子シャッタ動作を実現しつつ、一時的に電荷を蓄積する電荷格納部を持ちながらも、同一開口率を前提とした場合は画素の縮小化（ひいては、多画素化又はチップ面積の縮小化）を図ることができるとともに、同一の画素面積を前提とした場合は高開口率化（ひいては、高感度化）を図ることができる固体撮像装置を提供することを目的とする。

さらに、本発明は、一時的に電荷を蓄積する電荷格納部を持ちながらも、同一開口率を前提とした場合は画素の縮小化（ひいては、多画素化又はチップ面積の縮小化）を図ることができるとともに、同一の画素面積を前提とした場合は高開口率化（ひいては、高感度化）を図ることができ、しかも、画素部の回路構成を変更することなしに複数の画素の信号電荷の加算・非加算のいずれか一方のみ又は両方を切り替えて簡単に行うことができる固体撮像装置を提供することを目的とする。

さらにまた、本発明は、全画素同時の電子シャッタ動作を実現しつつ、一時的に電荷を蓄積する電荷格納部を持ちながらも、同一開口率を前提とした場合は画素の縮小化（ひいては、多画素化又はチップ面積の縮小化）を図ることができるとともに、同一の画素面積を前提とした場合は高開口率化（ひいては、高感度化）を図ることができ、しかも、画素部の回路構成を変更することなしに複数の画素の信号電荷の加算・非加算のいずれか一方のみ又は両方を切り替えて簡単に行うことができる固体撮像装置を提供することを目的とする。

前記課題を解決するため、本発明の第１の態様による固体撮像装置は、入射光に応じた電荷を生成して蓄積する光電変換部、前記光電変換部から転送される電荷を蓄積する電荷格納部、所定部位の電荷量に応じた信号を出力する増幅部、前記光電変換部から前記電荷格納部に電荷を転送する第１の転送ゲート部、及び、前記電荷格納部から前記所定部位に電荷を転送する第２の転送ゲート部を備えた画素を、複数有する固体撮像装置であって、（i）前記複数の画素のうちの１つの画素毎に、当該１つの画素に対して個別に前記光電変換部、前記電荷格納部、並びに、前記第１及び第２の転送ゲート部が１組設けられ、（ii）前記複数の画素のうちの２以上の所定数の画素毎に、当該所定数の画素に対して共通して前記所定部位及び前記増幅部が１組設けられたものである。

本発明の第２の態様による固体撮像装置は、前記第１の態様において、前記各画素は前記所定部位の電荷を排出するリセットゲート部を備え、前記複数の画素のうちの前記所定数の画素毎に、当該所定数の画素に対して共通して前記所定部位、前記増幅部及び前記リセットゲート部が１組設けられたものである。

本発明の第３の態様による固体撮像装置は、前記第１又は第２の態様において、前記所定数の画素の各画素の前記電荷格納部の電荷が、当該所定数の画素に対して共通して設けられた前記所定部位に個別に転送されるように、前記第２の転送ゲート部を制御する制御部を、備えたものである。

本発明の第４の態様による固体撮像装置は、前記第１又は第２の態様において、前記所定数の画素の各画素の前記電荷格納部の電荷が、当該所定数の画素に対して共通して設けられた前記所定部位に同時に転送されるように、前記第２の転送ゲート部を制御する制御部を、備えたものである。

本発明の第５の態様による固体撮像装置は、前記第１又は第２の態様において、前記所定数の画素の各画素の前記電荷格納部の電荷が、当該所定数の画素に対して共通して設けられた前記所定部位に個別に転送されるように、前記第２の転送ゲート部を制御する第１の制御モードと、前記所定数の画素の各画素の前記電荷格納部の電荷が、当該所定数の画素に対して共通して設けられた前記所定部位に同時に転送されるように、前記第２の転送ゲート部を制御する第２の制御モードとを、指令信号に応答して選択的に行う制御部を、備えたものである。

本発明の第６の態様による固体撮像装置は、入射光に応じた電荷を生成して蓄積する光電変換部、前記光電変換部から転送される電荷を蓄積する電荷格納部、所定部位の電荷量に応じた信号を出力する増幅部、前記光電変換部から前記電荷格納部に電荷を転送する第１の転送ゲート部、及び、前記電荷格納部から前記所定部位に電荷を転送する第２の転送ゲート部を備えた画素を、複数有する固体撮像装置であって、（i）前記複数の画素のうちの１つの画素毎に、当該１つの画素に対して個別に前記光電変換部及び前記第１の転送ゲート部が１組設けられ、（ii）前記複数の画素のうちの２以上の所定数の画素毎に、当該所定数の画素に対して共通して前記電荷格納部、前記第２の転送ゲート部、前記所定部位及び前記増幅部が１組設けられたものである。

本発明の第７の態様による固体撮像装置は、前記第６の態様において、前記各画素は前記所定部位の電荷を排出するリセットゲート部を備え、前記複数の画素のうちの前記所定数の画素毎に、当該所定数の画素に対して共通して前記電荷格納部、前記第２の転送ゲート部、前記所定部位、前記増幅部及び前記リセットゲート部が１組設けられたものである。

本発明の第８の態様による固体撮像装置は、前記第６又は第７の態様において、前記所定数の画素の各画素の前記光電変換部の電荷が、当該所定数の画素に対して共通して設けられた前記電荷格納部に個別に転送されるように、前記第１の転送ゲート部を制御する制御部を、備えたものである。

本発明の第９の態様による固体撮像装置は、前記第６又は第７の態様において、前記所定数の画素の各画素の前記光電変換部の電荷が、当該所定数の画素に対して共通して設けられた前記電荷格納部に同時に転送されるように、前記第１の転送ゲート部を制御する制御部を、備えたものである。

本発明の第１０の態様による固体撮像装置は、前記第６又は第７の態様において、前記所定数の画素の各画素の前記光電変換部の電荷が、当該所定数の画素に対して共通して設けられた前記電荷格納部に個別に転送されるように、前記第１の転送ゲート部を制御する第１の制御モードと、前記所定数の画素の各画素の前記光電変換部の電荷が、当該所定数の画素に対して共通して設けられた前記電荷格納部に同時に転送されるように、前記第１の転送ゲート部を制御する第２の制御モードとを、指令信号に応答して選択的に行う制御部を、備えたものである。

本発明によれば、一時的に電荷を蓄積する電荷格納部を持ちながらも、同一開口率を前提とした場合は画素の縮小化（ひいては、多画素化又はチップ面積の縮小化）を図ることができるとともに、同一の画素面積を前提とした場合は高開口率化（ひいては、高感度化）を図ることができる固体撮像装置を提供することができる。

また、本発明によれば、全画素同時の電子シャッタ動作を実現しつつ、一時的に電荷を蓄積する電荷格納部を持ちながらも、同一開口率を前提とした場合は画素の縮小化（ひいては、多画素化又はチップ面積の縮小化）を図ることができるとともに、同一の画素面積を前提とした場合は高開口率化（ひいては、高感度化）を図ることができる固体撮像装置を提供することができる。

さらに、本発明によれば、一時的に電荷を蓄積する電荷格納部を持ちながらも、同一開口率を前提とした場合は画素の縮小化（ひいては、多画素化又はチップ面積の縮小化）を図ることができるとともに、同一の画素面積を前提とした場合は高開口率化（ひいては、高感度化）を図ることができ、しかも、画素部の回路構成を変更することなしに複数の画素の信号電荷の加算・非加算のいずれか一方のみ又は両方を切り替えて簡単に行うことができる固体撮像装置を提供することができる。

さらにまた、本発明によれば、全画素同時の電子シャッタ動作を実現しつつ、一時的に電荷を蓄積する電荷格納部を持ちながらも、同一開口率を前提とした場合は画素の縮小化（ひいては、多画素化又はチップ面積の縮小化）を図ることができるとともに、同一の画素面積を前提とした場合は高開口率化（ひいては、高感度化）を図ることができ、しかも、画素部の回路構成を変更することなしに複数の画素の信号電荷の加算・非加算のいずれか一方のみ又は両方を切り替えて簡単に行うことができる固体撮像装置を提供することができる。

以下、本発明による固体撮像装置について、図面を参照して説明する。

［第１の実施の形態］

図１は、本発明の第１の実施の形態による固体撮像装置の概略構成を示す電気回路図である。

図１では、本実施の形態による固体撮像装置は、２次元マトリクス状に配置した２列×４行＝８個の画素１０を有するものとして示している。その画素数は、特に限定されるものではないが、実際には、例えば、各行や各列には、数十から数千の画素が配置され、画素数を多くして解像を高める。なお、本発明は、２次元イメージセンサのみならず、１次元イメージセンサにも適用可能である。

画素１０は、図１に示すように、入射光に応じた電荷を生成して蓄積する光電変換部としてのフォトダイオード１と、フォトダイオード１から転送される電荷を蓄積する電荷格納部３と、電荷格納部３用のゲート電極４と、所定部位としてのフローティングディフュージョン（ＦＤ）１１と、所定部位（本実施の形態では、ＦＤ１１）の電荷量に応じた信号を出力する増幅部としてのＭＯＳトランジスタ（増幅用トランジスタ）７と、ＦＤ１１の電荷を排出するリセットゲート部６と、フォトダイオード１から電荷格納部３に電荷を転送する第１の転送ゲート部２と、電荷格納部３からＦＤ１１に電荷を転送する第２の転送ゲート部５と、フォトダイオード１で生成された電荷であって画像形成に寄与しない不要電荷をフォトダイオード１から排出させる不要電荷排出ゲート部としてのＭＯＳトランジスタ（不要電荷排出用トランジスタ）８と、ＭＯＳトランジスタからなる垂直選択スイッチ９と、を備えている。

図１に示すように、８個の画素１０のうちの１つの画素１０毎に、当該１つの画素１０に対して個別に、フォトダイオード１、電荷格納部３、電荷格納部３用のゲート電極４、第１及び第２の転送ゲート部２，５、不要電荷排出用トランジスタ８が１組設けられている。

一方、図１に示すように、８個の画素１０のうちの列方向に隣り合う２つの画素１０毎に、当該２つの画素１０に対して共通して、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９が１組設けられている。

図２は、図１中のＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有している列方向に隣り合う２つの画素１０（第１行の画素と第２の行の画素）の要部を、模式的に示す概略平面図である。図３は、図２中のＡ−Ａ’線に沿った概略断面図である。図４は、図２中のＢ−Ｂ’線に沿った概略断面図である。

図３及び図４に示すように、Ｎ型のシリコン基板２１上にＰ型ウェル２２が形成されている。Ｐ型ウエル２２にＮ型層（Ｎ^＋）２３が形成されることで、フォトダイオード１が構成されている。このフォトダイオード１は、高濃度のＰ型層（Ｐ^＋＋）２４を基板表面側に付加した構造を有している。

電荷格納部３は、図３及び図４に示すように、Ｐ型ウエル２２に形成されたＮ型層で構成されている。電荷格納部３上には電荷格納部３用のゲート電極４が形成されており、電荷格納部３は、事実上、ゲートを持つＭＯＳダイオードとして構成されている。

電荷格納部３とフォトダイオード１との間の上にゲート電極２ａが形成され、第１の転送ゲート部２は、ゲート電極２ａをゲートとするとともに電荷格納部３及びフォトダイオード１のＮ型層２３をソース又はドレインとするＭＯＳトランジスタとして、構成されている。

ＦＤ１１は、図２乃至図４に示すように互いに分離してＰ型ウエル２２に形成された２つのＮ型層（Ｎ^＋）１１ａ，１１ｂが、配線２５で接続されることで、実質的に１つのフローティングディフュージョンとして構成されている。

電荷格納部３とＦＤ１１（Ｎ型層１１ａ，１１ｂ）との間の上にゲート電極５ａが形成され、第２の転送ゲート部５は、ゲート電極５ａをゲートとするとともに電荷格納部３及びＮ型層１１ａ又は１１ｂをソース又はドレインとするＭＯＳトランジスタとして、構成されている。

また、Ｐ型ウエル２２には、図２乃至図４に示すように、Ｎ型層（Ｎ^＋）２６〜２９が形成されている。Ｎ型層２６，２９は、図示しない配線により電源ＶＤＤに接続されている。

図２乃至図４に示すように、Ｎ型層２６，２７間の上にゲート電極７ａが形成され、増幅用トランジスタ７は、ゲート電極７ａをゲートとするとともにＮ型層２６，２７をソース又はドレインとするＭＯＳトランジスタとして、構成されている。ゲート電極７ａは、前記配線２５によって、ＦＤ１１（Ｎ型層１１ａ，１１ｂ）に接続されている。

図２乃至図４に示すように、Ｎ型層２７，２８間の上にゲート電極９ａが形成され、垂直選択スイッチ９は、ゲート電極９ａをゲートとするとともにＮ型層２７，２８をソース又はドレインとするＭＯＳトランジスタとして、構成されている。

図２乃至図４に示すように、ＦＤ１１（特に、Ｎ型層１１ｂ）とＮ型層２９との間の上にゲート電極（リセットゲート）６ａが形成され、リセットゲート部６は、ゲート電極６ａをゲートとするとともにＦＤ１１及びＮ型層２９をソース又はドレインとするＭＯＳトランジスタとして、構成されている。

図２に示すように、Ｎ型層２６，２９と各フォトダイオード１との間の上にゲート電極８ａが形成され、不要電荷排出用トランジスタ８は、ゲート電極８ａをゲートとするとともにＮ型層２６，２９及びフォトダイオード１のＮ型層２３をソース又はドレインとするＭＯＳトランジスタとして、構成されている。

図１に示すように、本実施の形態による固体撮像装置は、８個の画素１０からなる撮像部の他に、撮像部の外側に設けられた駆動制御部と、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）回路３１とを備えている。前記駆動制御部は、水平走査回路３２、垂直走査回路３３、ＭＯＳトランジスタからなる水平選択スイッチ３４、出力バッファアンプ３５などを備えている。

図１に示すように、垂直選択スイッチ９の一端（前記Ｎ型層２８）は、列毎に垂直信号線３６に接続され、更には列毎に設けられたＣＤＳ回路３１に接続されている。ＣＤＳ回路３１により処理された信号は、水平選択スイッチ３４を介して出力バッファ３５に入力され、出力端子Ｖoutから撮像信号として図示しない外部回路に供給される。水平選択スイッチ３４は、水平走査回路３２によって制御される。

図１に示すように、全画素１０の不要電荷排出用トランジスタ８のゲート電極８は、共通に接続されており、垂直走査回路３３から駆動パルスφＰＤＲＳＴを受ける。全画素１０の第１の転送ゲート部２のゲート電極２ａは、共通に接続されており、垂直走査回路３３から駆動パルスφＴＧを受ける。全画素１０の電荷格納部３用ゲート電極４は、共通に接続されており、垂直走査回路３３から駆動パルスφＳＴＧを受ける。

図１に示すように、第２の転送ゲート部５のゲート電極５ａは、行毎に接続されており、行毎に垂直走査回路３３から駆動パルスφＴＸ１，φＴＸ２，φＴＸ３，φＴＸ４をそれぞれ受ける。

図１に示すように、垂直選択スイッチ９のゲート電極９ａは、行毎（ここでいう行毎は、垂直選択スイッチ９が存在する行毎の意味である。）に接続されており、行毎に垂直走査回路３３から駆動パルスφＳＥＬ１，φＳＥＬ２をそれぞれ受ける。

図１に示すように、リセットゲート部６のゲート電極６ａは、行毎（ここでいう行毎は、リセットゲート部６が存在する行毎の意味である。）に接続されており、行毎に垂直走査回路３３から駆動パルスφＲＳＴ１，φＲＳＴ２をそれぞれ受ける。

本実施の形態では、垂直走査回路３３は、図５に示すように各駆動パルスを出力する制御モードと、図６に示すように各駆動パルスを出力する制御モードとを、外部からのモード指令信号に応答して選択的に行うように構成されている。

図５は、全画素１０からそれぞれ画素信号を互いに独立して出力させる制御モードを示すタイミングチャートである。以下に、図５に示す制御モード時の動作について説明する。なお、図５では、各駆動パルスがハイのときに対応するトランジスタがオンするものとしている。この点は、後述する図６、図１１及び図１２についても同様である。

まず、φＰＤＲＳＴをハイにして全画素１０の不要電荷排出用トランジスタ８を同時にオンし、全画素１０のフォトダイオード１に貯まっている電荷を電源ＶＤＤに捨てる。

次に、φＰＤＲＳＴをローにして全画素１０の不要電荷排出用トランジスタ８を同時にオフし、全画素１０のフォトダイオード１における電荷の蓄積を始める。この時、電荷格納部３に貯まっていた電荷は前の読出し時に順次読み出されて電荷格納部３は空になっているとしているが、別途電荷格納部３をリセットするタイミングを設けてもよい。

次いで、φＰＤＲＳＴをローにしてから所定の蓄積時間を経過する前にφＴＧをハイにして全画素１０の第１の転送ゲート部２を同時にオンして、フォトダイオード１に貯まっている電荷を電荷格納部３に転送し、φＴＧをローにして全画素１０の第１の転送ゲート部２をオフする。図５に示すように、φＰＤＲＳＴをローにしてからφＴＧをハイにするまでの時間が、蓄積露光時間（電子シャッタの時間）となる。なお、φＴＧをハイにしてフォトダイオード１から第１の転送ゲート部２へ電荷を転送する際には、電荷格納部３用ゲート電極４の電位は、フォトダイオード１からの電荷を完全転送できる電位にする。

次に、φＰＤＲＳＴをハイにして全画素１０の不要電荷排出用トランジスタ８をオンしてフォトダイオード１をリセットする。これにより、電荷格納部３に貯まっている電荷を読み出す間にフォトダイオード１に貯まりフォトダイオード１の最大蓄積電荷を超えた時に電荷が電荷格納部３へ溢れてしまうのを、防ぐ。あるいは、次の電荷の蓄積に備えてフォトダイオード１を電源ＶＤＤにリセットする。

その後、φＳＥＬ１をハイにして１行目の垂直選択スイッチ９をオンし、１行目及び２行目の画素１０を選択する。この選択状態において、φＲＳＴ１をハイにしてリセットゲート部６をオンすることで、増幅用トランジスタ７のゲート電極７ａに接続されているＦＤ１１のリセットを行う。このときの増幅用トランジスタ７からのリセット時出力は、垂直信号線３６を介してＣＤＳ回路３１に保存される。次いで、φＴＸ１をハイにして１行目の画素１０の第２の転送ゲート部５をオンし、１行目の画素１０の電荷格納部３にある電荷をＦＤ１１へ転送させる。このとき、電荷格納部３用ゲート電極４の電位は、電荷格納部３からＦＤ１１へ電荷を完全転送できる電位にする。ＦＤ１１の電荷量に応じた増幅された電位が、垂直出力線３６を通してＣＤＳ回路３１に送られる。ＣＤＳ回路３１では、先ほど保存したリセット時出力との差を１行目の画素１０の画素信号として出力する。そして、これらの１行目の画素１０の画素信号は、水平走査回路３２により水平選択スイッチ３４を順次オンすることで、出力バッファアンプ３５を経て出力端子Ｖoutからシリアルに出力される。

次に、φＲＳＴ１をハイにしてリセットゲート部６をオンすることで、増幅用トランジスタ７のゲート電極７ａに接続されているＦＤ１１のリセットを行う。このときの増幅用トランジスタ７からのリセット時出力は、垂直信号線３６を介してＣＤＳ回路３１に保存される。次いで、φＴＸ２をハイにして２行目の画素１０の第２の転送ゲート部５をオンし、２行目の画素１０の電荷格納部３にある電荷をＦＤ１１へ転送させる。このとき、電荷格納部３用ゲート電極４の電位は、電荷格納部３からＦＤ１１へ電荷を完全転送できる電位にする。ＦＤ１１の電荷量に応じた増幅された電位が、垂直出力線３６を通してＣＤＳ回路３１に送られる。ＣＤＳ回路３１では、先ほど保存したリセット時出力との差を２行目の画素１０の画素信号として出力する。そして、これらの２行目の画素１０の画素信号は、水平走査回路３２により水平選択スイッチ３４を順次オンすることで、出力バッファアンプ３５を経て出力端子Ｖoutからシリアルに出力される。

その後、φＳＥＬ１をローにした後に、φＳＥＬ２をハイにして２行目の垂直選択スイッチ９をオンし、３行目及び４行目の画素１０を選択する。この選択状態において、図５に示すように、駆動パルスφＴＸ３，φＴＸ４，φＲＳＴ２の状態を、φＳＥＬ１をハイにした状態における駆動パルスφＴＸ１，φＴＸ２，φＲＳＴ１の状態と同様の状態とする。これにより、３行目及び４行目の画素１０に関して、先に説明した１行目及び２行目の画素１０と同様の読み出し動作が行われる。

以上の説明からわかるように、図５に示す制御モードでは、全画素１０からそれぞれ画素信号が互いに独立して出力され、しかも、全画素同時の電子シャッタ動作が実現される。

図６は、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有している列方向に隣り合う各２つの画素１０の信号をそれぞれ加算して出力させる制御モードを示すタイミングチャートである。以下に、図６に示す制御モード時の動作について説明する。

まず、φＰＤＲＳＴをハイにして全画素１０の不要電荷排出用トランジスタ８を同時にオンし、全画素１０のフォトダイオード１に貯まっている電荷を電源ＶＤＤに捨てる。

次に、φＰＤＲＳＴをローにして全画素１０の不要電荷排出用トランジスタ８を同時にオフし、全画素１０のフォトダイオード１における電荷の蓄積を始める。この時、電荷格納部３に貯まっていた電荷は前の読出し時に順次読み出されて電荷格納部３は空になっているとしているが、別途電荷格納部３をリセットするタイミングを設けてもよい。

次いで、φＰＤＲＳＴをローにしてから所定の蓄積時間を経過する前にφＴＧをハイにして全画素１０の第１の転送ゲート部２を同時にオンして、フォトダイオード１に貯まっている電荷を電荷格納部３に転送し、φＴＧをローにして全画素１０の第１の転送ゲート部２をオフする。図６に示すように、φＰＤＲＳＴをローにしてからφＴＧをハイにするまでの時間が、蓄積露光時間（電子シャッタの時間）となる。なお、φＴＧをハイにしてフォトダイオード１から第１の転送ゲート部２へ電荷を転送する際には、電荷格納部３用ゲート電極４の電位は、フォトダイオード１からの電荷を完全転送できる電位にする。

ここまでの動作は、図５に示す制御モードの場合と同じである。

次に、図６に示す制御モードでは、φＳＥＬ１をハイにして１行目の垂直選択スイッチ９をオンし、１行目及び２行目の画素１０を選択する。この選択状態において、φＲＳＴ１をハイにしてリセットゲート部６をオンすることで、増幅用トランジスタ７のゲート電極７ａに接続されているＦＤ１１のリセットを行う。このときの増幅用トランジスタ７からのリセット時出力は、垂直信号線３６を介してＣＤＳ回路３１に保存される。次いで、φＴＸ１及びφＴＸ２を同時ハイにして１行目及び２行目の画素１０の第２の転送ゲート部５を同時にオンし、１行目及び２行目の画素１０の電荷格納部３の電荷をＦＤ１１へ同時に転送させる。これにより、ＦＤ１１において、１行目の画素１０の信号電荷と２行目の画素の信号電荷とが加算され、両信号電荷が混合される。電荷格納部３からＦＤ１１へ電荷を転送する際には、電荷格納部３用ゲート電極４の電位は、電荷格納部３からＦＤ１１へ電荷を完全転送できる電位にする。ＦＤ１１の電荷量に応じた増幅された電位が、垂直出力線３６を通してＣＤＳ回路３１に送られる。ＣＤＳ回路３１では、先ほど保存したリセット時出力との差を画素信号として出力する。そして、これらの画素信号は、水平走査回路３２により水平選択スイッチ３４を順次オンすることで、出力バッファアンプ３５を経て出力端子Ｖoutからシリアルに出力される。これにより、１行目の画素１０の信号と２行目の画素１０の信号とが加算され、両信号が混合される。

その後、φＳＥＬ１をローにした後に、φＳＥＬ２をハイにして２行目の垂直選択スイッチ９をオンし、３行目及び４行目の画素１０を選択する。この選択状態において、図６に示すように、駆動パルスφＴＸ３，φＴＸ４，φＲＳＴ２の状態を、φＳＥＬ１をハイにした状態における駆動パルスφＴＸ１，φＴＸ２，φＲＳＴ１の状態と同様の状態とする。これにより、３行目及び４行目の画素１０に関して、先に説明した１行目及び２行目の画素１０と同様の読み出し動作が行われ、３行目の画素１０の信号と４行目の画素１０の信号とが加算され、両信号が混合される。

以上の説明からわかるように、図６に示す制御モードでは、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有している列方向に隣り合う各２つの画素１０の信号がそれぞれ加算して出力され、しかも、全画素同時の電子シャッタ動作が実現される。

本実施の形態によれば、１つの画素１０毎に当該１つの画素１０に対して個別にＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を１組設けるのではなく、２つの画素１０毎に当該２行目の画素１０に対して共通してＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を１組設けている。したがって、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９の数が半分ですむ。よって、本実施の形態によれば、全画素同時の電子シャッタ動作を実現しつつ、一時的に電荷を蓄積する電荷格納部３を持ちながらも、同一開口率を前提とした場合は画素の縮小化（ひいては、多画素化又はチップ面積の縮小化）を図ることができるとともに、同一の画素面積を前提とした場合は高開口率化（ひいては、高感度化）を図ることができる。

また、本実施の形態によれば、前述したように、モード指令信号に応じて、図５に示す制御モードと図６に示す制御モードとが選択的に行われるので、複数の画素の信号電荷の加算・非加算を切り替えて簡単に行うことができる。本実施の形態では、前述したように、図５に示す制御モードでは全画素１０からそれぞれ画素信号が互いに独立して出力される一方、図６に示す制御モードでは各２つの画素１０の信号がそれぞれ加算して出力されるので、例えば、明るいときには図５に示す制御モードによって全画素同時電子シャッタの高解像度撮像を行う一方、暗いときには図６に示す制御モードによって画素混合したことによる全画素同時電子シャッタの高感度撮像を行うことができる。そして、図５に示す制御モードと図６に示す制御モードとでは、垂直走査回路３３からの駆動パルスのタイミングを変わるだけであるので、画素部の回路構成等の変更が一切ない。よって、制御モードの切り替えを極めて簡単に実現することができる。

なお、本実施の形態では、モード指令信号に応じて、図５に示す制御モードと図６に示す制御モードとが選択的に行われるように垂直走査回路３３が構成されているが、いずれか一方の制御モードのみを行うように垂直走査回路３３を構成してもよい。

また、本実施の形態では、ＣＤＳ回路３１をチップ内に設けているが、ＣＤＳ回路３１をチップ内に設けずに、ＣＤＳ処理を外部で行ってもよい。

さらに、本実施の形態では、２つの画素が１組のＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有しているが、３つ以上の画素が１組のＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有するように構成してもよい。

さらにまた、本実施の形態では、列方向に並んだ２つの画素が１組のＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有しているが、行方向に並んだ２つ以上の画素が１組のＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有するように構成してもよい。

また、本実施の形態では、不要電荷排出用トランジスタ８が設けられているが、例えばフォトダイオード１から電荷格納部３に電荷を転送した後に、例えばカメラのメカニカルシャッタなどにより光が入らない構成になっているときは、不要電荷排出用トランジスタ８は特に設けなくてもよい。

さらに、本実施の形態では、電荷格納部３用ゲート電極４が設けられているが、フォトダイオード１から電荷格納部３、電荷格納部３からＦＤ１１へ電荷の完全転送ができるように電荷格納部３を作製すれば、電荷格納部３用ゲート電極４は設けなくてもよい。

［第２の実施の形態］

図７は、本発明の第２の実施の形態による固体撮像装置の概略構成を示す電気回路図である。図８は、図７中の電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有している列方向に隣り合う２つの画素１０（第１行の画素と第２の行の画素）の要部を、模式的に示す概略平面図である。図９は、図８中のＣ−Ｃ’線に沿った概略断面図である。図１０は、図８中のＤ−Ｄ’線に沿った概略断面図である。

図７乃至図１０において、図１乃至図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。本実施の形態による固体撮像装置が前記第１の実施の形態による固体撮像装置と主に異なる所は、以下に説明する点である。

本実施の形態では、図７乃至図１０に示すように、８個の画素１０のうちの１つの画素１０毎に、当該１つの画素１０に対して個別に、フォトダイオード１、電荷格納部３、第１の転送ゲート部、不要電荷排出用トランジスタ８が１組設けられている。

一方、図７乃至図１０に示すように、８個の画素１０のうちの列方向に隣り合う２つの画素１０毎に、当該２つの画素１０に対して共通して、電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９が１組設けられている。なお、ＦＤ１１は、Ｎ型層（Ｎ^＋）１１ｂのみで構成され、Ｎ型層（Ｎ^＋）１１ａを含んでいない。

本実施の形態では、図７に示すように、全画素１０の不要電荷排出用トランジスタ８のゲート電極８は、共通に接続されており、垂直走査回路３３から駆動パルスφＰＤＲＳＴを受ける。

図７に示すように、第１の転送ゲート部２のゲート電極２ａは、行毎に接続されており、行毎に垂直走査回路３３から駆動パルスφＧＴ１，φＧＴ２，φＧＴ３，φＧＴ４をそれぞれ受ける。

図７に示すように、電荷格納部３用ゲート電極４は、行毎（ここでいう行毎は、電荷格納部３用ゲート電極４が存在する行毎の意味である。）に接続されており、行毎に垂直走査回路３３から駆動パルスφＳＴＧ１，φＳＴＧ２をそれぞれ受ける。

図７に示すように、第２の転送ゲート部５のゲート電極５ａは、行毎（ここでいう行毎は、第２の転送ゲート部５が存在する行毎の意味である。）に接続されており、行毎に垂直走査回路３３から駆動パルスφＴＸ１，φＴＸ２をそれぞれ受ける。

図１に示すように、垂直選択スイッチ９のゲート電極９ａは、行毎（ここでいう行毎は、垂直選択スイッチ９が存在する行毎の意味である。）に接続されており、行毎に垂直走査回路３３から駆動パルスφＳＥＬ１，φＳＥＬ２をそれぞれ受ける。

図１に示すように、リセットゲート部６のゲート電極６ａは、行毎（ここでいう行毎は、リセットゲート部６が存在する行毎の意味である。）に接続されており、行毎に垂直走査回路３３から駆動パルスφＲＳＴ１，φＲＳＴ２をそれぞれ受ける。

図面には示していないが、本実施の形態による固体撮像装置は、メカニカルシャッタを備えている。このメカニカルシャッタは、後述する図１１に示す制御モードでは常時開かれており、図１１に示す制御モードでは本来不要であるが、後述する図１２に示す制御モードでは開閉される。

本実施の形態では、垂直走査回路３３は、図１１に示すように各駆動パルスを出力する制御モードと、図１２に示すように各駆動パルスを出力する制御モードとを、外部からのモード指令信号に応答して選択的に行うように構成されている。

図１１は、電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有している列方向に隣り合う２つの画素１０の信号をそれぞれ加算して出力させる制御モードを示すタイミングチャートである。以下に、図１１に示す制御モード時の動作について説明する。

まず、φＰＤＲＳＴをハイにして全画素１０の不要電荷排出用トランジスタ８を同時にオンし、全画素１０のフォトダイオード１に貯まっている電荷を電源ＶＤＤに捨てる。

次に、φＰＤＲＳＴをローにして全画素１０の不要電荷排出用トランジスタ８を同時にオフし、全画素１０のフォトダイオード１における電荷の蓄積を始める。この時、電荷格納部３に貯まっていた電荷は前の読出し時に順次読み出されて電荷格納部３は空になっているとしているが、別途電荷格納部３をリセットするタイミングを設けてもよい。

次いで、φＰＤＲＳＴをローにしてから所定の蓄積時間を経過する前にφＴＧ１，φＴＧ２，φＴＧ３，φＴＧ４を同時にハイにして全画素１０の第１の転送ゲート部２を同時にオンして、フォトダイオード１に貯まっている電荷を電荷格納部３に転送し、φＴＧ１，φＴＧ２，φＴＧ３，φＴＧ４をローにして全画素１０の第１の転送ゲート部２をオフする。図１１に示すように、φＰＤＲＳＴをローにしてからφＴＧ１，φＴＧ２，φＴＧ３，φＴＧ４をハイにするまでの時間が、蓄積露光時間（電子シャッタの時間）となる。なお、φＴＧ１，φＴＧ２，φＴＧ３，φＴＧ４をハイにしてフォトダイオード１から第１の転送ゲート部２へ電荷を転送する際には、電荷格納部３用ゲート電極４の電位は、フォトダイオード１からの電荷を完全転送できる電位にする。この転送の際に、１行目及び２行目の画素１０のフォトダイオード１からの電荷は同じ電荷格納部３に転送されるため、その電荷格納部３において、１行目の画素１０の信号電荷と２行目の画素の信号電荷とが加算され、両信号電荷が混合される。同様に、３行目及び４行目の画素１０のフォトダイオード１からの電荷は同じ電荷格納部３に転送されるため、その電荷格納部３において、３行目の画素１０の信号電荷と４行目の画素の信号電荷とが加算され、両信号電荷が混合される。

次に、φＳＥＬ１をハイにして１行目の垂直選択スイッチ９をオンし、１行目及び２行目の画素１０を選択する。この選択状態において、φＲＳＴ１をハイにしてリセットゲート部６をオンすることで、増幅用トランジスタ７のゲート電極７ａに接続されているＦＤ１１のリセットを行う。このときの増幅用トランジスタ７からのリセット時出力は、垂直信号線３６を介してＣＤＳ回路３１に保存される。次いで、φＴＸ１をハイにして１行目の第２の転送ゲート部５をオンし、１行目の電荷格納部３の電荷をＦＤ１１へ転送させる。電荷格納部３からＦＤ１１へ電荷を転送する際には、電荷格納部３用ゲート電極４の電位は、電荷格納部３からＦＤ１１へ電荷を完全転送できる電位にする。ＦＤ１１の電荷量に応じた増幅された電位が、垂直出力線３６を通してＣＤＳ回路３１に送られる。ＣＤＳ回路３１では、先ほど保存したリセット時出力との差を画素信号として出力する。そして、これらの画素信号は、水平走査回路３２により水平選択スイッチ３４を順次オンすることで、出力バッファアンプ３５を経て出力端子Ｖoutからシリアルに出力される。これにより、１行目の画素１０の信号と２行目の画素１０の信号とが加算され、両信号が混合される。

その後、φＳＥＬ１をローにした後に、φＳＥＬ２をハイにして２行目の垂直選択スイッチ９をオンし、３行目及び４行目の画素１０を選択する。この選択状態において、図１１に示すように、駆動パルスφＴＸ２，φＲＳＴ２の状態を、φＳＥＬ１をハイにした状態における駆動パルスφＴＸ１，φＲＳＴ１の状態と同様の状態とする。これにより、３行目及び４行目の画素１０に関して、先に説明した１行目及び２行目の画素１０と同様の読み出し動作が行われ、３行目の画素１０の信号と４行目の画素１０の信号とが加算され、両信号が混合される。

以上の説明からわかるように、図１１６に示す制御モードでは、電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有している列方向に隣り合う各２つの画素１０の信号がそれぞれ加算して出力され、しかも、全画素同時の電子シャッタ動作が実現される。

図１２は、全画素１０からそれぞれ画素信号を互いに独立して出力させる制御モードを示すタイミングチャートである。以下に、図１２に示す制御モード時の動作について説明する。

まず、メカニカルシャッタが開いた状態で、φＰＤＲＳＴをハイにして全画素１０の不要電荷排出用トランジスタ８を同時にオンし、全画素１０のフォトダイオード１に貯まっている電荷を電源ＶＤＤに捨てる。

次に、φＰＤＲＳＴをローにして全画素１０の不要電荷排出用トランジスタ８を同時にオフし、全画素１０のフォトダイオード１における電荷の蓄積を始める。この時、電荷格納部３に貯まっていた電荷は前の読出し時に順次読み出されて電荷格納部３は空になっているとしているが、別途電荷格納部３をリセットするタイミングを設けてもよい。

次いで、φＰＤＲＳＴをローにしてから所定の蓄積露光時間が経過した時、メカニカルシャッタを閉じる。

これと同時に、φＳＥＬ１をハイにして１行目の垂直選択スイッチ９をオンし、１行目及び２行目の画素１０を選択する。この選択状態において、φＲＳＴ１をハイにしてリセットゲート部６をオンすることで、増幅用トランジスタ７のゲート電極７ａに接続されているＦＤ１１のリセットを行う。このときの増幅用トランジスタ７からのリセット時出力は、垂直信号線３６を介してＣＤＳ回路３１に保存される。次いで、φＴＧ１をハイにして１行目の画素１０の第１の転送ゲート部２をオンし、１行目の画素１０のフォトダイオード１に貯まっている電荷を１行目の電荷格納部３に転送する。このとき、電荷格納部３用ゲート電極４の電位は、フォトダイオード１からの電荷を完全転送できる電位にする。次に、φＴＸ１をハイにして１行目の電荷格納部３にある電荷をＦＤ１１へ転送する。このとき、電荷格納部３用ゲート電極４の電位は、電荷格納部３からＦＤ１１へ電荷を完全転送できる電位にする。ＦＤ１１の電荷量に応じた増幅された電位が、垂直出力線３６を通してＣＤＳ回路３１に送られる。ＣＤＳ回路３１では、先ほど保存したリセット時出力との差を１行目の画素１０の画素信号として出力する。そして、これらの１行目の画素１０の画素信号は、水平走査回路３２により水平選択スイッチ３４を順次オンすることで、出力バッファアンプ３５を経て出力端子Ｖoutからシリアルに出力される。

次に、φＲＳＴ１をハイにしてリセットゲート部６をオンすることで、増幅用トランジスタ７のゲート電極７ａに接続されているＦＤ１１のリセットを行う。このときの増幅用トランジスタ７からのリセット時出力は、垂直信号線３６を介してＣＤＳ回路３１に保存される。次いで、φＴＧ２をハイにして２行目の画素１０の第１の転送ゲート部２をオンし、２行目の画素１０のフォトダイオード１に貯まっている電荷を１行目の電荷格納部３に転送する。このとき、電荷格納部３用ゲート電極４の電位は、フォトダイオード１からの電荷を完全転送できる電位にする。次に、φＴＸ１をハイにして１行目の電荷格納部３にある電荷をＦＤ１１へ転送する。このとき、電荷格納部３用ゲート電極４の電位は、電荷格納部３からＦＤ１１へ電荷を完全転送できる電位にする。ＦＤ１１の電荷量に応じた増幅された電位が、垂直出力線３６を通してＣＤＳ回路３１に送られる。ＣＤＳ回路３１では、先ほど保存したリセット時出力との差を２行目の画素１０の画素信号として出力する。そして、これらの２行目の画素１０の画素信号は、水平走査回路３２により水平選択スイッチ３４を順次オンすることで、出力バッファアンプ３５を経て出力端子Ｖoutからシリアルに出力される。

その後、φＳＥＬ１をローにした後に、φＳＥＬ２をハイにして２行目の垂直選択スイッチ９をオンし、３行目及び４行目の画素１０を選択する。この選択状態において、図１２に示すように、駆動パルスφＴＧ３，φＴＧ４，φＴＸ２，φＲＳＴ２の状態を、φＳＥＬ１をハイにした状態における駆動パルスφＴＧ１，φＴＧ２，φＴＸ１，φＲＳＴ１の状態と同様の状態とする。これにより、３行目及び４行目の画素１０に関して、先に説明した１行目及び２行目の画素１０と同様の読み出し動作が行われる。

以上の説明からわかるように、図１２に示す制御モードでは、全画素１０からそれぞれ画素信号が互いに独立して出力される。

本実施の形態によれば、１つの画素１０毎に当該１つの画素１０に対して個別に電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を１組設けるのではなく、２つの画素１０毎に当該２行目の画素１０に対して共通して電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を１組設けている。したがって、電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９の数が半分ですむ。よって、本実施の形態によれば、一時的に電荷を蓄積する電荷格納部３を持ちながらも、同一開口率を前提とした場合は画素の縮小化（ひいては、多画素化又はチップ面積の縮小化）を図ることができるとともに、同一の画素面積を前提とした場合は高開口率化（ひいては、高感度化）を図ることができる。

また、本実施の形態では、前記第１の実施の形態において１画素毎に個別に設けられていた電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５が、２つの画素１０で共有されている。したがって、本実施の形態によれば、前記第１の実施の形態に比べても、画素の縮小化又は高開口率化を図ることができる。第１の実施の形態を示す図２と本実施の形態を示す図８とを比較すると、本実施の形態を示す図８の方が、同一の画素面積においてフォトダイオード１の受光領域がより大きくなっており、開口率がより高くなっていることがわかる。

また、本実施の形態によれば、前述したように、モード指令信号に応じて、図１１に示す制御モードと図１２に示す制御モードとが選択的に行われるので、複数の画素の信号電荷の加算・非加算を切り替えて簡単に行うことができる。本実施の形態では、前述したように、図１２に示す制御モードでは全画素１０からそれぞれ画素信号が互いに独立して出力される一方、図１１に示す制御モードでは各２つの画素１０の信号がそれぞれ加算して出力されるので、例えば、明るいときには図１２に示す制御モードによって高解像度撮像を行う一方、暗いときには図１１に示す制御モードによって画素混合したことによる全画素同時電子シャッタの高感度撮像を行うことができる。また、例えばデジタルカメラにおいては、図１１に示す制御モードによって、撮像構図決定用に設けられた電子ファインダー用または動画撮像用または本撮像時の測光用または測距用の高感度信号として撮像し、図１２に示す制御モードによる高解像度静止画撮像を本撮像とすることができる。

そして、図１１に示す制御モードと図１２に示す制御モードとでは、垂直走査回路３３からの駆動パルスのタイミングを変わるだけであるので、画素部の回路構成等の変更が一切ない。よって、制御モードの切り替えを極めて簡単に実現することができる。

なお、本実施の形態では、モード指令信号に応じて、図１１に示す制御モードと図１２に示す制御モードとが選択的に行われるように垂直走査回路３３が構成されているが、いずれか一方の制御モードのみを行うように垂直走査回路３３を構成してもよい。

また、本実施の形態では、ＣＤＳ回路３１をチップ内に設けているが、ＣＤＳ回路３１をチップ内に設けずに、ＣＤＳ処理を外部で行ってもよい。

さらに、本実施の形態では、２つの画素が１組の電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有しているが、３つ以上の画素が１組の電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有するように構成してもよい。

さらにまた、本実施の形態では、列方向に並んだ２つの画素が１組の電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有しているが、行方向に並んだ２つ以上の画素が１組の電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有するように構成してもよい。

また、本実施の形態では、不要電荷排出用トランジスタ８が設けられているが、例えばフォトダイオード１から電荷格納部３に電荷を転送した後に、例えばカメラのメカニカルシャッタなどにより光が入らない構成になっているときは、不要電荷排出用トランジスタ８は特に設けなくてもよい。

さらに、本実施の形態では、電荷格納部３用ゲート電極４が設けられているが、フォトダイオード１から電荷格納部３、電荷格納部３からフォトダイオード１へ電荷の完全転送ができるように電荷格納部３へのイオン注入条件を設定すれば、電荷格納部３用ゲート電極４は設けなくてもよい。

また、本発明では、前記第１の実施の形態で採用されているような１組のＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有する複数の画素と、前記第２の実施の形態で採用されているような１組の電荷格納部３、電荷格納部３用ゲート電極４、第２の転送ゲート部５、ＦＤ１１、増幅用トランジスタ７、リセットゲート部６、垂直選択スイッチ９を共有する複数の画素とが、混在してもよい。

以上、本発明の各実施の形態及びその変形例について説明したが、本発明はこれらに限定されるものではない。

例えば、本発明は、特許文献１，２に開示されているような増幅部に接合型電界効果トランジスタを用いた固体撮像装置にも、適用することができる。

本発明の第１の実施の形態による固体撮像装置の概略構成を示す電気回路図である。 所定要素を共有している図１中の２つの画素の要部を、模式的に示す概略平面図である。 図２中のＡ−Ａ’線に沿った概略断面図である。 図２中のＢ−Ｂ’線に沿った概略断面図である。 図１に示す固体撮像装置の１つの制御モードを示すタイミングチャートである。 図１に示す固体撮像装置の他の制御モードを示すタイミングチャートである。 本発明の第２の実施の形態による固体撮像装置の概略構成を示す電気回路図である。 所定要素を共有している図７中の２つの画素の要部を、模式的に示す概略平面図である。 図８中のＣ−Ｃ’線に沿った概略断面図である。 図８中のＤ−Ｄ’線に沿った概略断面図である。 図７に示す固体撮像装置の１つの制御モードを示すタイミングチャートである。 図７に示す固体撮像装置の他の制御モードを示すタイミングチャートである。

符号の説明

１ 光電変換部
２ 第１の転送ゲート部
３ 電荷格納部
５ 第２の転送部
６ リセットゲート部
７ 増幅用トランジスタ
８ 不要電荷排出用トランジスタ
９ 垂直選択スイッチ
１０ 画素
３１ ＣＤＳ回路
３２ 水平走査回路
３３ 垂直走査回路

Claims (10)

1. 入射光に応じた電荷を生成して蓄積する光電変換部、前記光電変換部から転送される電荷を蓄積する電荷格納部、所定部位の電荷量に応じた信号を出力する増幅部、前記光電変換部から前記電荷格納部に電荷を転送する第１の転送ゲート部、及び、前記電荷格納部から前記所定部位に電荷を転送する第２の転送ゲート部を備えた画素を、複数有する固体撮像装置であって、
   前記複数の画素のうちの１つの画素毎に、当該１つの画素に対して個別に前記光電変換部、前記電荷格納部、並びに、前記第１及び第２の転送ゲート部が１組設けられ、
   前記複数の画素のうちの２以上の所定数の画素毎に、当該所定数の画素に対して共通して前記所定部位及び前記増幅部が１組設けられたことを特徴とする固体撮像装置。
2. 前記各画素は、前記所定部位の電荷を排出するリセットゲート部を備え、
   前記複数の画素のうちの前記所定数の画素毎に、当該所定数の画素に対して共通して前記所定部位、前記増幅部及び前記リセットゲート部が１組設けられたことを特徴とする請求項１記載の固体撮像装置。
3. 前記所定数の画素の各画素の前記電荷格納部の電荷が、当該所定数の画素に対して共通して設けられた前記所定部位に個別に転送されるように、前記第２の転送ゲート部を制御する制御部を、備えたことを特徴とする請求項１又は２記載の固体撮像装置。
4. 前記所定数の画素の各画素の前記電荷格納部の電荷が、当該所定数の画素に対して共通して設けられた前記所定部位に同時に転送されるように、前記第２の転送ゲート部を制御する制御部を、備えたことを特徴とする請求項１又は２記載の固体撮像装置。
5. 前記所定数の画素の各画素の前記電荷格納部の電荷が、当該所定数の画素に対して共通して設けられた前記所定部位に個別に転送されるように、前記第２の転送ゲート部を制御する第１の制御モードと、前記所定数の画素の各画素の前記電荷格納部の電荷が、当該所定数の画素に対して共通して設けられた前記所定部位に同時に転送されるように、前記第２の転送ゲート部を制御する第２の制御モードとを、指令信号に応答して選択的に行う制御部を、備えたことを特徴とする請求項１又は２記載の固体撮像装置。
6. 入射光に応じた電荷を生成して蓄積する光電変換部、前記光電変換部から転送される電荷を蓄積する電荷格納部、所定部位の電荷量に応じた信号を出力する増幅部、前記光電変換部から前記電荷格納部に電荷を転送する第１の転送ゲート部、及び、前記電荷格納部から前記所定部位に電荷を転送する第２の転送ゲート部を備えた画素を、複数有する固体撮像装置であって、
   前記複数の画素のうちの１つの画素毎に、当該１つの画素に対して個別に前記光電変換部及び前記第１の転送ゲート部が１組設けられ、
   前記複数の画素のうちの２以上の所定数の画素毎に、当該所定数の画素に対して共通して前記電荷格納部、前記第２の転送ゲート部、前記所定部位及び前記増幅部が１組設けられたことを特徴とする固体撮像装置。
7. 前記各画素は、前記所定部位の電荷を排出するリセットゲート部を備え、
   前記複数の画素のうちの前記所定数の画素毎に、当該所定数の画素に対して共通して前記電荷格納部、前記第２の転送ゲート部、前記所定部位、前記増幅部及び前記リセットゲート部が１組設けられたことを特徴とする請求項６記載の固体撮像装置。
8. 前記所定数の画素の各画素の前記光電変換部の電荷が、当該所定数の画素に対して共通して設けられた前記電荷格納部に個別に転送されるように、前記第１の転送ゲート部を制御する制御部を、備えたことを特徴とする請求項６又は７記載の固体撮像装置。
9. 前記所定数の画素の各画素の前記光電変換部の電荷が、当該所定数の画素に対して共通して設けられた前記電荷格納部に同時に転送されるように、前記第１の転送ゲート部を制御する制御部を、備えたことを特徴とする請求項６又は７記載の固体撮像装置。
10. 前記所定数の画素の各画素の前記光電変換部の電荷が、当該所定数の画素に対して共通して設けられた前記電荷格納部に個別に転送されるように、前記第１の転送ゲート部を制御する第１の制御モードと、前記所定数の画素の各画素の前記光電変換部の電荷が、当該所定数の画素に対して共通して設けられた前記電荷格納部に同時に転送されるように、前記第１の転送ゲート部を制御する第２の制御モードとを、指令信号に応答して選択的に行う制御部を、備えたことを特徴とする請求項６又は７記載の固体撮像装置。

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