JPWO2003003461A1 - 半導体集積回路装置及び雑音低減方法 - Google Patents
半導体集積回路装置及び雑音低減方法 Download PDFInfo
- Publication number
- JPWO2003003461A1 JPWO2003003461A1 JP2003509536A JP2003509536A JPWO2003003461A1 JP WO2003003461 A1 JPWO2003003461 A1 JP WO2003003461A1 JP 2003509536 A JP2003509536 A JP 2003509536A JP 2003509536 A JP2003509536 A JP 2003509536A JP WO2003003461 A1 JPWO2003003461 A1 JP WO2003003461A1
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- circuit
- semiconductor
- substrate
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 191
- 230000009467 reduction Effects 0.000 title claims description 115
- 238000000034 method Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 144
- 239000003990 capacitor Substances 0.000 claims abstract description 30
- 230000008859 change Effects 0.000 claims abstract description 15
- 238000001514 detection method Methods 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 8
- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 59
- 230000000694 effects Effects 0.000 description 48
- 230000008569 process Effects 0.000 description 5
- 230000035945 sensitivity Effects 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 101150098959 MON1 gene Proteins 0.000 description 4
- 101100291875 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) apg-13 gene Proteins 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 101150036770 mon2 gene Proteins 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 101100346221 Mus musculus Mpi gene Proteins 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 101150030705 MNS1 gene Proteins 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１ウェル領域を直流的に分離する半導体領域又は基板を備え、上記第１ウェル領域周辺の上記半導体領域又は基板の電位と第１容量素子を用いて交流的に結合し、それを反転増幅回路で増幅した出力信号を上記第１ウェル領域周辺の上記半導体領域又は基板と第２容量素子により交流的に結合させて、上記半導体領域又は基板電位変化を打ち消し合わせて安定化させる。
Description
技術分野
本発明は半導体集積回路装置及び雑音低減方法に関し、例えばデジタル回路とアナログ回路が混在するＣＭＯＳ集積回路での上記アナログ回路側の雑音低減技術に利用して有効な技術に関するものである。
背景技術
微弱信号を扱うアナログ回路とスイッチング雑音を発生するデジタル回路が同一チップ上に構築された集積回路において、デジタル回路の発生した雑音（基板結合雑音）が基板を経由して雑音の影響を受けやすいアナログ回路に伝播されて、その動作に影響を及ぼす問題がある。従来この問題を解決するために第２３図に示すような３重ウェル構造による雑音低減方法が提案されている。集積回路１において、アナログ回路２とデジタル回路３はｐ基板４に形成された基板とは逆極性のｎウェル６１、５１にそれぞれ囲まれたｐウェル７１、７２あるいはｎウェル６２、５２の領域に構成される。
ウェル電位の安定化のために、アナログ回路２とデジタル回路３のｎウェルは、それぞれバイアス電源Ｖｎａ、Ｖｎｄに接続される。ｎウェルとｐ基板は接合容量Ｃ０ａ、Ｃ０ｄによりそれぞれ接続されている。デジタル回路の発生する雑音ｖｎはウェル内の抵抗、Ｃ０ｄを介して基板に結合し、さらに基板抵抗、Ｃ０ａを介してアナログ回路へと伝播される。この場合、アナログ回路とデジタル回路はｎウェルで分離されており、この接合容量を介して雑音が伝播されるため、デジタル回路あるいはアナログ回路が基板上に直接構成される場合に比べて雑音の伝播が抑えられる。このような方法は“デジ・アナ混在ＬＳＩ（セミコンダクタワールド、ｐｐ．１７４−１７８、１９９３）などに記載されている。
上記のようにｐ基板上に直接回路を設けた場合に比べて、第２３図に示す３重ウェル構造においては、アナログ回路領域とデジタル回路領域が接合容量により分離されて雑音の伝播が抑えられるが、一般的に直流あるいは比較的低い周波数の雑音しか抑えられない。またウェルあるいは基板をバイアス電源Ｖｎａ、Ｖｎｄに接続する際には配線の寄生インピーダンスの影響を受けやすいという問題がある。そこで、本願発明者等においては、上記のような３重ウェル構造における直流あるいは比較的低い周波数の雑音しか抑えられないという問題を解決することを含めて、基板雑音を検出して相殺信号を発生させて基板に戻して基板雑音を抑制ないし低減させることを特開平１１−２３３７１４号公報において提案した。
半導体技術の進展により、回路規模は益々大きくなる傾向にある。様々な回路が１つの半導体集積回路装置に形成される場合、雑音源がどの回路で、どのような経路で他の回路に影響を及ぼすものであるかを解明することは難しくなっている。そこで、本願発明者等においては、現実の半導体集積回路装置に適用した場合において問題になるであろう、上記のような回路の複雑化や回路規模の増大化にも合理的に適合できるよう先に提案した発明の改良を検討して本願発明をするに至った。
この発明の目的は、上記のような問題を解決し、交流雑音をより効果的に低減した半導体集積回路装置及び雑音低減方法を提供することである。この発明の他の目的は、使い勝手のよい雑音低減方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１半導体（ウェル）領域を直流的に分離する半導体領域又は基板を備え、上記第１ウェル領域周辺の上記半導体領域又は基板の電位と第１容量素子を用いて交流的に結合し、それを反転増幅回路で増幅した出力信号を上記第１ウェル領域周辺の上記半導体領域又は基板と第２容量素子により交流的に結合させて、上記半導体領域又は基板電位変化を打ち消し合わせて安定化させる。
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１ウェル領域を半導体領域又は基板を用いて直流的に分離し、上記第１ウェル領域周辺の上記半導体領域又は基板の雑音成分を反転増幅して上記第１ウェル領域周辺の上記半導体領域又は基板に伝えて上記雑音成分を互いに打ち消し合うようにしてかかる雑音成分の抑制ないし低減させる。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明に係る半導体集積回路装置の一実施例の要部構成図が示されている。同図には、集積回路のデバイス構造と等価回路とが構成図として示されている。半導体集積回路装置は、特に制限されないが、ｐ型基板４の上に形成された深い深さのｎ型半導体領域（ウェル）５１と、かかるｎウェル５１内に形成された素子形成領域としての浅いｎ型半導体領域（ウェル）５２及びｐ型半導体領域（ウェル）７１を含む。
この実施例において、アナログ回路２は上記ｐ基板４と逆極性のｎウェル内に構成される。ｎウェル領域は、前記のように基板分離のための深いｎウェル５１と、基板との接続点や回路が構成される浅いｎウェル５２からなる場合があるが、以下の本明細書ではこれらのｎウェル５１、５２を１種類のｎウェルとして扱い説明する。
上記ｎウェルは基板表面でバイアス電源Ｖｎａに接続される。回路表記で示された雑音低減回路８は、入力容量１０（Ｃ１）、出力容量１１（Ｃ２）と反転増幅回路９により構成される。上記容量Ｃ１、Ｃ２はアナログ回路領域内のｎウェル５１と反転増幅回路の入力端子、出力端子にそれぞれ接続される。ここで、上記半導体基板４の上に形成される図示しないデジタル回路から、かかるｐ基板４に伝播された雑音をｖｎ、ｎウェルとの接合容量をＣ０、ｎウェル５１内の基板抵抗をＲ１、Ｒ２、ｐ基板の基板抵抗をＲ０と表している。
この実施例では、前記公報のように雑音源であるデジタル回路を特定せず、いずれかのデジタル回路から供給されるであろう雑音ｖｎを想定し、かかる雑音ｖｎの影響を受けるであろう回路、あるいは影響を受けることが好ましなくない回路の前記基板４との分離のためのｎウェルに対して、雑音低減回路８が設けられる。つまり、雑音発生源であるデジタル回路やその伝達経路を特定せずに、雑音低減を必要とする回路に雑音低減回路を設ける。
この構成は、現実には仮にそれほどには雑音が無い場合でも、予想を超える雑音がある場合、特定の信号処理のときに限定的に発生する場合、あるいはプロセスバラツキの影響によって雑音レベルが異なる場合の様々な条件のいずれでも、その時々の雑音に対応して雑音低減回路８が動作をするものとなる。このため、アナログ回路２等において、雑音に影響されにくいアロナグ信号等の高品質の信号処理を保証することが可能となる。
上記雑音低減回路８は、特定のアナログ回路等のように比較的小さな回路規模の前記ｎウェル５１を負荷として雑音低減のための相殺信号を形成すればよいので、比較的小さな素子で形成でき、しかもそこでの電流消費も小さくすることができるために前記のように効果的で、しかも合理的な雑音低減が可能になる。
第２図には、第１図の実施例の等価回路図が示されている。同図では、簡単のため、Ｒ０＝Ｒ１＝Ｒ２＝Ｒとすると、雑音ｖｎに対するウェル内の端子ｎｘにおける雑音ｖｘの雑音ｖｎに対する比Ｘａは次の式（１）で表わされる。
雑音ｖｘが低減されることによりウェル上のアナログ回路領域も安定化され、ｐ基板４からの容量結合性雑音ｖｎを防ぐことができる。また、その時の雑音低減効果は第３図の特性図のように表わされる。バイアス電源のみでｎウェルの安定化を図った従来例では、周波数が高くなるにつれて容量結合により雑音の伝播が増加する。これに対して本実施例では雑音低減回路を設けてｎウェル領域を帰還制御することでｎｘ端子における雑音を抑えることができる。この実施例に従えば、バイアス電源Ｖｎａへの外部電流雑音の影響を受けることなくウェルの安定化が図れるため、ウェル内のアナログ回路に対する雑音の影響を効果的に低減できる。
第４図には、この発明に係る半導体集積回路装置の他の一実施例の要部構成図が示されている。この実施例では、雑音低減回路８はデジタル回路３が構成されるｎウェル領域に設けられる。つまり、雑音低減回路８の反転増幅回路９は、その入出力端子が入力容量Ｃ１、出力容量Ｃ２を介してデジタル回路３を含むｎウェル領域６１の基板表面に接続される。
この実施例において、デジタル回路３は上記ｐ基板４と逆極性のｎウェル領域とｐウェル内に構成される。上記ｎウェル領域は、前記同様のように基板分離のための深いｎウェル６１と、基板との接続点やＰチャンネル型ＭＯＳＦＥＴ等の回路が構成される浅いｎウェル６２からなる。上記深いｎウェル６１にはＮチャンネル型ＭＯＳＦＥＴ等の回路が構成される浅いｐウェル７２が形成される。
上記ｎウェルは基板表面でバイアス電源Ｖｎｄに接続される。回路表記で示された雑音低減回路８は、入力容量１０（Ｃ１）、出力容量１１（Ｃ２）と反転増幅回路９により構成される。上記容量Ｃ１、Ｃ２はデジタル回路領域内のｎウェル６１と反転増幅回路の入力端子、出力端子にそれぞれ接続される。ここで、デジタル回路３の雑音をｖｎｘとし、ｎウェル６１に伝播された雑音をｖｘ、ｎウェルと基板との接合容量をＣ０、ｎウェル６１内の基板抵抗をＲ１、Ｒ２、ｎウェル６２の抵抗をＲｎ、ｐウェル７２との接合容量をＣｐ、ｐ基板の基板抵抗をＲ０と表している。
第５図には、上記第４図の実施例の等価回路が示されている。デジタル入力雑音ｖｎｘに対するｐ基板上のｎｘｓ端子における雑音ｖｘｓの比率Ｘｄは次式（２）で表わされる。
この構成は、前記第１図の実施例とは逆に、雑音発生源とみられるデジタル回路が特定されている場合に有益である。つまり、このような雑音発生源とみなせるようなデジタル回路が特定されている場合、かかる特定のデジタル回路等のように比較的小さな回路規模の前記ｎウェル６１を負荷として雑音低減のための相殺信号を形成すればよいので、比較的小さな素子で形成でき、しかもそこでの電流消費も小さくすることができるために前記のように効果的で、しかも合理的な雑音低減が可能になる。
この実施例では、雑音発生源であるデジタル回路領域３の雑音を帰還制御して低減することにより、デジタル回路領域３での雑音の発生を抑えることができる。その結果、ｐ基板領域４やデジタル回路領域３と異なるｎウェル領域にあるアナログ回路領域などへの基板雑音の伝播を低減し、それらの領域の安定化を図ることができる。また、図中の破線で示すように容量Ｃ２をｎウェル６１内のｐウェル領域７２に接続することも可能である。この場合、ｎウェルとｐウェルの接合容量ＣｐがＣ２と直列となって帰還制御が行われ、ｎウェル６１のより深い領域の安定化が可能となる。
第６図には、この発明に係る半導体集積回路装置の他の一実施例の要部構成図が示されている。この実施例は、雑音低減回路８をデジタル回路８とアナログ回路２との回路領域間のｐ基板上に設けてデジタル回路８からアナログ回路２に向けた雑音の基板４中での伝播を抑えるようにするものである。本実施例において、雑音低減回路８の反転増幅回路９は、その入力端子が入力容量１０（Ｃ１）を介してｐ基板４に、その出力端子が出力容量１１（Ｃ２）を介してｐ基板４に接続される。
この実施例では、容量Ｃ１とＣ２が接続される基板領域間にｎウェル領域１２がダミーとして設けられる。このようなｎウェル領域１２が設けられることにより、基板抵抗Ｒ３の抵抗値を等価的に高くし、反転増幅回路の帰還制御をより容易にできるようにするものである。
また、破線で示すように容量Ｃ２あるいは容量Ｃ１をウェル抵抗Ｒ４と接合容量Ｃｐを介してｐ基板に接続することも可能である。このとき接合容量Ｃｐはウェル抵抗Ｒ０とともにローパスフィルタを形成するため、高周波雑音の低減が可能である。これに雑音低減回路８を適用することにより、帰還制御により、さらに高い周波数の雑音の伝播が抑えられるとともに、同一周波数においてはその低減効果を高めることができる。
ｎウェル領域１２が他からバイアス電源が与えらず独立な場合は、上記容量Ｃ２を用いず、反転増幅回路９の出力端子を直接ｎウェル１２に接続することができる。また、反転増幅回路９の入力端子側においてもｐ基板内に逆極性の独立なｎウェルを形成すれば、容量Ｃ１を用いず入力端子を直接ｎウェルに接続することができる。
前記第１図、第４図及び第６図にそれぞれ示された実施例を組み合わせ、あるいは併合して、半導体集積回路装置の雑音低減回路を構成するとさらに高い低減効果を得ることができる。
第７図には、この発明に係る半導体集積回路装置の他の一実施例の要部構成図が示されている。この実施例は、絶縁分離型（ＳＯＩ）基板上の回路の雑音低減に向けられている。この実施例において、アナログ回路２とデジタル回路３はシリコン基板上の埋め込み酸化膜１３上に形成される。アナログ回路２とデジタル回路３の各Ｎチャンネル型ＭＯＳＦＥＴ、Ｐチャンネル型ＭＯＳＦＥＴが形成されるｐウェル７１、７２、ｎウェル５２、６２はウェル分離酸化膜１４により分離される。
これらのＭＯＳＦＥＴの表面方向及び深さ方向が酸化膜で分離された結果、直流及び低周波の雑音は遮断される。しかしながら、デジタル回路３で発生した高周波雑音は酸化膜の接合容量を介してアナログ回路２に伝播される。ここで、雑音低減回路８をアナログ回路２のＰチャンネル型ＭＯＳＦＥＴあるいはＮチャンネル型ＭＯＳＦＥＴの構成されるウェル領域５２、７１またはデジタル回路３の構成されるウェル領域６２、７２に適用することにより、雑音の伝播、あるいは、発生を抑えることができる。
第８図には、この発明に係る半導体集積回路装置の一実施例の全体構成図が示されている。同図においては、半導体集積回路装置に形成される回路がそれぞれの機能対応して分けて設けられる。各回路ブロックの配置は、実際の半導体基板上の幾何学的な配置に対応して示されている。
この実施例の集積回路１は、メモリ回路２１、マイコンコア（ＣＰＵ）２２、ロジック２３、コントロールバス２４などのデジタル回路３とアナログ／デジタル変換器（ＡＤＣ）２５、デジタル／アナログ変換器（ＤＡＣ）２６、位相ロックループ回路（ＰＬＬ）２７、フィルタ２８などのアナログ回路２から構成される。アナログ回路２及びデジタル回路３の領域の各回路にそれぞれ雑音低減回路を設ければ各デジタル回路領域で発生する雑音を低減することができる。
特にデジタル回路３の領域のメモリ回路２１においてはそのクロックを制御するクロックディレイ制御回路（ＤＬＬ）２９が雑音の影響を受けやすく、ＤＬＬ回路２９に雑音低減回路８１を適用することが正確なクロック発生に有効である。一方のアナログ回路は雑音の影響を受けやすいため、ＰＬＬ回路２７及びＡＤＣ回路２５に対応させて雑音低減回路８２、８３を設けることが有効である。
第９図には、この発明が適用されるＰＬＬ回路の一実施例の構成図が示されている。たとえば、ＰＬＬ回路２７は、位相比較器２７１、チャージポンプ２７２、ループフィルタ２７３、分周器２７４、電圧制御発振器（ＶＣＯ）２７５により構成される。上記ＶＣＯは雑音の影響を受けると出力されるクロック信号が変調を受ける。そこで、ＶＣＯが形成されるｎウェルに雑音低減回路８２を設けて雑音を低減すれば、ＡＤＣやＤＡＣで用いられるクロック信号が正確に発生でき有効である。
第１０図には、この発明が適用されるＡＤＣ回路の一実施例のブロック図が示されている。この実施例のＡＤＣ２５は、主としてコンパレータ２５１とエンコーダ２５２により構成される。コンパレータ２５１は、基準電圧ｖｒ−１、ｖｒ−２…ｖｒ−ｎにより入力アナログ信号ｖｉｎを比較する。これらのコンパレータの比較結果がエンコーダに入力されて、２進の重みを持つデジタル信号が形成される。
第１１図には、第１０図のコンパレータの一実施例の構成図が示されている。コンパレータは、スイッチにより基準電圧ｖｒと入力信号ｖｉｎを伝えるスイッチと、２つのキャパシタと２つのインバータ回路とが直列形態に接続される。上記インバータ回路の入力と出力との間には、スイッチが設けられる。スイッチをオン状態にして、上記インバータ回路の入力と出力とを短絡した状態で入力信号ｖｉｎを供給する。これにより、キャパシタには上記インバータ回路の入力と出力とを短絡した状態で入力信号ｖｉｎが保持される。
次に、これらのスイッチをオフ状態にして、基準信号ｖｒを伝えるスイッチをオン状態にすると、上記基準電圧ｖｒより入力信号ｖｉｎが大きいならロウレベルの出力信号が形成され、上記基準電圧ｖｒより入力信号ｖｉｎが小さいならハイレベルの出力信号が形成される。この出力信号は、インバータ回路により増幅されてラッチ回路に保持される。
上記コンパレータの入力部２５３が雑音の影響を受けると変換結果にオフセットが生じたりビットエラーの原因となる。そこで、コンパレータの入力部２５３が形成されるｎウェルに雑音低減回路８３を設けて安定化させることが有効である。
以上のように１つの半導体集積回路装置において、デジタル回路あるいはアナログ回路に１つあるいは複数の雑音低減回路を設け、それが形成されるウェル領域の電圧を安定化させることにより、半導体集積回路装置に設けられる回路の性能を向上することができる。
第１２図には、前記雑音低減回路に用いられる反転増幅回路の一実施例の回路図が示されている。この実施例において、反転増幅回路９は１組のＮチャンネル型ＭＯＳＦＥＴＭｎｉ１とＰチャンネル型ＭＯＳＦＥＴＭｐｉ１により構成されるＣＭＯＳインバータ３０と２つのＮチャンネル型ＭＯＳＦＥＴＭｎｓ１、Ｍｎｓ２より構成されるソースフォロア出力回路３１によりなる。上記インバータ３０の出力端子ＯＵＴ１はソースフォロア出力回路３１のＮチャンネル型ＭＯＳＦＥＴＭｎｓ１のゲート端子に接続される。また、ソースフォロア３１のＮチャンネル型ＭＯＳＦＥＴＭｎｓ２のゲート端子にはバイアス電圧Ｖｂｎが供給されて定電流負荷として動作する。
このようなソースフォロア出力回路３１をインバータ３０の後段に設けることによりインバータの負荷を軽減でき、小さいサイズのＭＯＳＦＥＴＭｐｉ１とＭｎｉ１を用いたインバータで雑音低減のために必要とされる利得を持つ反転増幅回路が実現できる。このような反転増幅回路は、デジタル回路を構成するＭＯＳ集積回路のスタンダードプロセスを用いて構成することができる。また、構成が簡単でプロセスなどの変更に容易に対応できるため、汎用的に用いることができる。
上記反転増幅回路９は容量Ｃ１、Ｃ２を介して基板と接続されるため、一般に電源電位となるｎウェルやグランド電位となるｐウェルのどちらにも接続することができる。また、インバータ３０の入出力端子間には直流動作点を安定に設定するために帰還抵抗３２（Ｒｆ）を設ける。この帰還抵抗Ｒｆは、ポリシリコン等のような受動素子の他に後述するようにＭＯＳＦＥＴのオン抵抗値を用いて構成できる。この際、ＭＯＳＦＥＴのゲート電圧を制御することにより任意の抵抗値をＲｆとして与えることができる。
第１３図には、前記雑音低減回路に用いられる反転増幅回路の他の一実施例の回路図が示されている。この実施例において、インバータ３０の入力部にソースフォロア３３が設けられる。上記ソースフォロア３３は２つのＮチャンネル型ＭＯＳＦＥＴＭｎｓ３、Ｍｎｓ４により構成され、Ｎチャンネル型ＭＯＳＦＥＴＭｎｓ４のゲート端子はバイアス電圧Ｖｂｎ２が供給される。また、Ｎチャンネル型ＭＯＳＦＥＴＭｎｓ３のゲート端子は集積回路基板上のｎウェル領域内の検出領域に接続される。上記Ｎチャンネル型ＭＯＳＦＥＴＭｎｓ３は、そのゲート容量が前記入力容量Ｃ１としても作用し、雑音の電流増幅も兼ねるものである。
この実施例のように入力部に設けられたソースフォロア３３を２つのＰチャンネル型ＭＯＳＦＥＴで構成すればその入力をグランド電位のｐウェルに接続できるため、基板上のｐウェルあるいはｎウェル内に構成されたｐウェル領域内の雑音の検知を行い、その反転増幅信号を前記のような容量Ｃ２により帰還すれば雑音の低減を行うようにすることができる。
第１４図には、前記雑音低減回路に用いられる反転増幅回路の他の一実施例の回路図が示されている。この実施例においてスイッチ３４はインバータ３０の直流動作点を制御するスイッチとされる。このスイッチ３４が同図に示したようにＮチャンネル型ＭＯＳＦＥＴで構成された場合、スイッチ信号Ｖｃが高レベルのときにスイッチ３４はオン状態、Ｖｃが低レベルのときにスイッチ３４はオフ状態となる。反転増幅回路の動作開始時にスイッチ信号Ｖｃを高レベルとしてインバータ３０の動作点を設定し、その後、スイッチ３４を開放（オフ状態）として反転増幅回路を動作させる。
前記雑音低減回路８は、反転増幅回路と共に基板、容量を帰還要素とするフィードバックループを構成するため、反転増幅回路の入力部の信号ΔＶは負帰還により微小に抑えられる。つまり、前記のような容量Ｃ１を介して信号ΔＶが供給される構成となっているので、かかる容量Ｃ１に上記スイッチ３４のオン状態による直流バイアス電圧が保持され、インバータ３０の動作点が高利得の線形領域内に設定される。かかる線形領域内にある限り、つまり容量Ｃ１に前記バイアス電圧が保持されている限り、スイッチ３４を開放状態としても帰還動作が可能である。なお、容量Ｃ１の保持電圧がリーク電流等で失われて動作点がずれた場合などには、スイッチ３４を再びオンにすることにより、インバータ３０をリセットして元の状態に戻すことができる。また、スイッチ信号Ｖｃをクロックで制御して定期的にリセットしてもよい。
第１５図には、第１４図の反転増幅回路の動作の一例を説明するためのタイミング図が示されている。例えば、前記第１０図に示したＡＤＣにおいて、第１１図に示すコンパレータは第１５図のようにスイッチｓｗを切替えてサンプル（ｓｗオン）、ホールド（ｓｗオフ）動作する。このようなＡＤＣの動作中に基板側からの雑音の影響を軽減させるために雑音低減回路８が動作させられる。つまり、上記第１４図の反転増幅回路に設けられたスイッチ３４を制御するスイッチ信号ＶＣを上記ＡＤＣの動作に対応させてオン（リセット）、オフ（動作）することにより、コンパレータのサンプル時に取り込まれやすい雑音の影響を抑えることができる。なお、リセットは毎回行わず、適切な間隔で実行してもよい。
第１４図のリセット用ＭＯＳスイッチは受動素子の帰還抵抗のように高抵抗である必要はなく、サイズが小さくできるため、雑音低減回路のチップ占有面積が小さくなる。つまり、ＭＯＳＦＥＴにより高抵抗を実現する場合には、そのチャンネル長を長くする必要があるので比較的大きなサイズとなる。なお、本実施例ではＮチャンネル型ＭＯＳＦＥＴを用いてスイッチ３４を構成した場合を示したが、これに代えてＰチャンネル型ＭＯＳＦＥＴあるいはＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴを併用しても上記スイッチ３４を構成することができる。
第１６図には、前記雑音低減回路に用いられる反転増幅回路の他の一実施例の回路図が示されている。この実施例では反転増幅回路は、インバータ３０、ソースフォロア３１と動作点を設定するためのインバータ３５により構成される。インバータ３５を構成するＰチャンネル型ＭＯＳＦＥＴＭｐｉ２、Ｎチャンネル型ＭＯＳＦＥＴＭｎｉ２はインバータ３０を構成するＰチャンネル型ＭＯＳＦＥＴＭｐｉ１、Ｎチャンネル型ＭＯＳＦＥＴＭｎｉ１とそれぞれ同一サイズとされる。
上記インバータ３５は入出力が短絡されているため最も感度の高いところに直流動作点が設定されている。インバータ３０の入力をインバータ３５の入出力と抵抗接続すれば、かかる抵抗によって上記インバータ３５の直流動作点の電圧がインバータ３０の入力端子に伝えられて、インバータ３０の動作点もインバータ３５と同様に最も感度の高いところに自動的に設定できる。つまり、半導体素子の製造プロセスのバラツキに影響されずに、最も感度の高いところにインバータ３０の動作点を自動的に設定することができる。このことは、温度変化や電圧変化に対しても同様である。
第１７図には、前記雑音低減回路に用いられる反転増幅回路の他の一実施例の回路図が示されている。この実施例は基本的には前記第１６図のバイアス設定方法と同様であるが、高集積化や低消費電力化を図るためにインバータ３５をインバータ３０のたとえば１０分の１のサイズで構成し、インバータ３０をインバータ３５を１０個並列接続して反転増幅回路を構成することでも実現できる。これにより第１６図の反転増幅回路に比べて小面積で同一性能が実現できる。
この実施例では、バイアス電圧を得るためにインバータ３５に定常的に流れる電流も大幅に減少させることもできる。この実施例では、インバータ３５とインバータ３０の間にＭＯＳ抵抗３６が設けられる。このＭＯＳＦＥＴを小さなサイズで必要な抵抗値を得るために、ゲートには中間電圧Ｖｒが供給される。このＭＯＳ抵抗３６は前記第１４図の実施例のようにスイッチ３４として動作することもできる。
第１８図には、前記雑音低減回路に用いられる反転増幅回路の他の一実施例の回路図が示されている。この実施例は反転増幅回路のスリープ動作（非動作）に関する工夫が示されている。本実施例において、反転増幅回路はクロックＦ１で制御されるインバータ３０と同じくクロックＦ１により制御されるソースフォロア３１により構成される。クロックＦ１が低レベルのときＭＯＳＦＥＴＭｐｆ、Ｍｎｆ、Ｍｓｆはオフ状態となり、インバータ３０及びソースフォロア３１はスリープ状態となる。これにより、反転増幅回路での消費電流を零にすることができる。
クロックＦ１が高レベルのとき、上記ＭＯＳＦＥＴＭｐｆ、Ｍｎｆ、Ｍｓｆはオン状態となり、インバータ３０及びソースフォロア３１からなる反転増幅回路が動作する。ここで、ＭＯＳＦＥＴＭｐｆ、Ｍｎｆはインバータの帰還抵抗を兼ねるため、動作点設定のための新たな回路を付加せずに反転増幅回路が構成できる。これにより、低消費電力と回路の簡素化を実現できる。
第１９図には、前記雑音低減回路に用いられる反転増幅回路の他の一実施例の回路図が示されている。この実施例では、反転増幅回路の非動作に関する工夫が示されている。本実施例において反転増幅回路は、前記同様なインバータ３０、ソースフォロア３１に加えて、Ｐチャンネル型ＭＯＳＦＥＴによるスイッチ３７、Ｎチャンネル型ＭＯＳＦＥＴによるスイッチ３８が設けられる。上記スイッチ３７と３８を構成するＭＯＳＦＥＴのゲートには、スイッチ制御信号としてクロック信号Ｆ２が供給される。
上記クロック信号Ｆ２が低レベルのとき、Ｐチャンネル型ＭＯＳＦＥＴによるスイッチ３７がオン状態、Ｎチャンネル型ＭＯＳＦＥＴによるスイッチ３８がオフ状態となる。この結果、インバータ３０の入力は高レベル、ソースフォロア３１の入力は低レベル固定となり、反転増幅回路は非動作状態になる。これにより、インバータ３０及びソースフォロア３１に直流電流が流れることはなく、低消費電力化が図られる。一方、クロック信号Ｆ２が高レベルのとき、Ｐチャンネル型ＭＯＳＦＥＴによるスイッチ３７はオフ状態、Ｎチャンネル型ＭＯＳＦＥＴによるスイッチ３８はオン状態となり、反転増幅回路は雑音低減回路として動作する。これにより、雑音低減回路の不使用時に不要な電流を削減することが可能となる。
第２０図には、この発明に係る半導体集積回路装置の他の一実施例の要部構成図が示されている。この実施例では、前記同様に集積回路のデバイス構造とその回路パターンとが構成図として示されている。半導体集積回路装置は、特に制限されないが、前記第１図の実施例と同様にｐ型基板４の上に形成された深い深さのｎウェルと、かかるｎウェル内に形成された素子形成領域としての浅いｎウェル及びｐウェルを含む。
雑音低減回路８は第１図と同様に入力容量１０（Ｃ１）、出力容量１１（Ｃ２）、反転増幅回路９により構成される。ここで、Ｃ１、Ｃ２はＭＯＳ容量あるいはポリシリコン層間容量を用いることができる。たとえば、１ＭＨｚ以上の雑音を低減する場合には、Ｃ１、Ｃ２としてそれぞれ０．１ｐＦ、１００ｐＦ程度の容量値となる。この容量のサイズはチップ上に容易に実現できる大きさである。
第２０図において、ＭＯＳ容量Ｃ１、Ｃ２はアナログ回路領域のｎウェルに設けられ、これにより、アナログ回路領域のｎウェルの雑音が雑音低減回路により低減される。レイアウトの中央部に配置したＭＯＳ容量Ｃ１下の基板電圧は反転増幅回路で検出され、その帰還動作により基板内部の点ｎｘと同様に安定化される。また、ＭＯＳ容量Ｃ１、Ｃ２が接続された基板の近傍にｐウェルをダミーとして設ける。このダミーのｐウェルによるｎウェル分離の結果、ｎウェルの深い領域の点、ｎｘへの基板抵抗Ｒ１あるいはＲ２を深さ方向の抵抗とみなすことがより容易になる。
この結果、ｎウェルの深い領域が帰還制御され、ｎｘにおいて、より雑音の変動を抑えることができる。つまり、上記基板抵抗Ｒ１、Ｒ２の抵抗値を大きくすることができ、特に雑音を抑制する電圧はＲ２によって形成されるので、かかる抵抗Ｒ２の抵抗値を大きくすることにより、前記反転増幅回路の帰還制御がより容易に行え、上記雑音ｖｎを相殺させる反転信号を効率よく形成することができる。このように、容量Ｃ１、Ｃ２を集積回路基板上に設けることにより雑音低減回路がすべてチップ上で構成できるため、集積回路外部の寄生素子成分の影響を受けずに雑音の低減が行える。
第２１図には、この発明に係る半導体集積回路装置の他の一実施例の要部構成図が示されている。本願発明においては、容量Ｃ１下の基板は反転増幅回路９の帰還動作により安定となる。このため、この実施例ではＭＯＳ容量の下のｎ＋拡散領域を拡張して設けて、さらに配線層ＡＬ１に接続することにより、広い範囲のｎウェル表面の基板を安定化することができる。つまり、反転増幅回路９の入力端子は、その帰還作用によって安定化されるので、配線層ＡＬ１とｎ＋拡散層を通して回路素子が形成されるｎウェル及びｐウェル周囲を取り囲むようにして分離用のｎウェル表面の基板を安定化させるものである。以上は、アナログ回路領域に、適用した場合を示したが、デジタル回路領域、あるいは、両者の中間領域の基板に適用した場合にも同様に実現できる。
第２２図には、この発明に係る半導体集積回路装置の他の一実施例の要部構成図が示されている。この実施例では、いくつかの異なる回路領域が１つのｎウェル上に構成された場合には、複数の雑音低減回路９が配置される。回路４１に対しては入力容量Ｃ１１、出力容量Ｃ２１及び反転増幅回路９１により、回路４２に対しては入力Ｃ１２、出力Ｃ２２及び反転増幅回路９２によりそれぞれ雑音低減回路を構成する。ここで、上記Ｃ１１−Ｃ２１間、上記Ｃ１２−Ｃ２２間にはｐウェル領域４３を設けることにより、ｎウェル表面での信号の伝播を防ぎ、帰還動作による雑音低減回路の効果を高めることができる。入力Ｃ１１、Ｃ１２は回路４１、４２を囲むｎウェル上のｎ拡散層に接続され、ｎウェル表面の広い範囲の基板の安定化を図れる。
本実施例において、入力容量及び出力容量はアナログ回路のｎウェル内に形成したが、外部のウェルに形成したＭＯＳ容量を用いることもできる。また、入力容量及び出力容量として、メタル配線間容量を利用することもできる。また、反転増幅回路も内部のウェル、外部のウェルのどちらにも形成することができる。なお、反転増幅回路には差動形増幅回路を用いることが可能である。
第２４図には、この発明に係る雑音低減回路の他の一実施例の構成図が示されている。この実施例は、前記第４図の実施例の変形例である。雑音低減回路の入力及び出力が集積回路基板上のガードバンド（雑音検出用、相殺信号入力用ガードバンド）に接続される。これにより基板を帰還要素とするフィードバックループを形する。これを雑音源となるデジタル回路と雑音の影響を受けるアナログ回路の間に配置して雑音の低減を図るものである。
この実施例では、雑音低減回路（反転増幅回路を含む）の入力及び出力を集積回路基板上（バルク基板と抵抗接続となるウェル及び容量結合となるウェル）のガードバンドに接続して基板雑音の検出及び相殺信号の入力を行い雑音を低減するものである。
この場合、雑音低減回路の帰還要素となる基板インピーダンスを確保する（高い値に設定する）ために検出用と相殺信号入力用の２つのガードバンドの間に一定の距離を設けて配置しなくてはならないこと、あるいはデジタル回路以外の予期しない回路からの雑音に対して対応できないこと等の改良を行う余地のあることが判明した。つまり、ガードバンドの配置について更なる詳細な検討によって、雑音低減効果がガードバンドと雑音検出点の配置に依存することが見い出された。
第２５図には、この発明に係る雑音低減回路の他の実施例の構成図が示されている。この実施例では、雑音低減回路の入力端子が接続される基板雑音検出用ガードバンド及び雑音低減回路の出力端子が接続される相殺信号入力用のガードバンドを雑音源となる回路あるいは雑音の影響を防ぐ対象となる回路領域の周囲にＬ字形に配置する。つまり、方形の回路領域２を取り囲み、一つの対角線（同図では右上がり）により分断されるように、Ｌ字形にされた２つのガードバンドが上記対角線に対してほぼ対称的に設けられる。これにより、回路領域１を含む外部からの雑音伝播あるいは内部での発生雑音をガードバンドの配置によらず低減できる。
ガードバンドを上記のようにＬ字形に配置した結果、適用領域の広い部分で基板雑音検出と相殺信号の対称性が保たれ、雑音低減効果がより均一化される。また、雑音低減回路の帰還用要素となる基板インピーダンスとして、高い値が確保できるため、雑音低減回路の駆動力が高く保持され、低減効果が得られやすい。その結果、アナログモジュールの基板雑音を低減し、精度を確保してオンチップを可能にする。
回路領域の面積や形状によらず、ガードバンドをＬ字形に配置することで回路領域内の広い部分でほぼ等しい雑音効果が得られるため、設計が容易である。また、ガードバンドはモジュール間の空きスペースに配置可能であり、チップ面積の増大も最小限に抑えることができる。この結果、アナログモジュールのシステムＬＳＩ製品への展開が図れる。
例えば、大規模論理、メモリと高精度のＡ／Ｄ（アナログ／デジタル）変換器、Ｄ／Ａ（デジタル／アナログ）変換器等のアナログ機能部分を搭載した各分野のシステムオンチップＬＳＩ（ＡＳＩＣ、システムＬＳＩ）に適応可能である。
第２５図において、ガードリングが設けられる回路領域２は雑音源となるデジタル回路、雑音の影響を受けるアナログ回路あるいはその一部のいずれあるいは全てでもよい。つまり、アナログ回路に適用した場合には、回路領域１等の外部からの雑音を低減させることが可能となり、デジタル回路に適用した場合には、回路領域２等の外部の回路に対して雑音を放出させるのを防止することができる。両方に適用した場合には、上記２つの効果が相乗的に作用して、アナログ回路の雑音低減を大幅に改善できる。上記Ｌ字形に形成されるガードバンドは、２本以上のガードバンドをアルミなどの配線で接続してもよい。
第２６図には、この発明に係る雑音低減回路の他の実施例の構成図が示されている。この実施例では、Ｌ字形ガードバンド配置の一実施例が示されている。この実施例では、ｐ基板上のトリプルウェル上に回路素子が構成される場合において、雑音低減回路のガードバンドを対象となる回路と同一のｎウェル領域にＬ字形に配置するものである。
第２７図には、この発明に係る雑音低減回路の他の実施例の構成図が示されている。この実施例では、Ｌ字形ガードバンド配置の他の一実施例が示されている。ｐバルクプロセスにおいて、回路領域の周囲のバルク基板と抵抗接続となるｐ領域に雑音低減回路のガードバンドがＬ字形に配置される。この際、回路領域はすべて容量接続となるｎウェル領域に構成されていても、抵抗接続となるｐウェルと容量接続となるｎウェル領域の双方に構成されていてもよい。
第２８図には、この発明に係る雑音低減回路の更に他の実施例の構成図が示されている。この実施例では、雑音低減回路の入力端子が接続される基板雑音検出用ガードバンド及び雑音低減回路の出力端子が接続される相殺信号入力用のガードバンドを雑音源となる回路あるいは雑音の影響を防ぐ対象となる回路領域の周囲を取り囲み、かかる回路領域を左右に分ける中心線により分断されて、コ字形にされた２つのガードバンドが上記中心線に対して対称的に設けられる。これにより、外部からの雑音伝播あるいは内部での発生雑音をガードバンドの配置によらず低減できる。
ガードバンドを上記のようにコ字形に配置した結果、適用領域の広い部分で基板雑音検出と相殺信号の対称性が保たれ、前記Ｌ字形と同様に雑音低減効果がより均一化される。また、雑音低減回路の帰還用要素となる基板インピーダンスとして、高い値が確保できるため、雑音低減回路の駆動力が高く保持され、低減効果が得られやすい。その結果、アナログモジュールの基板雑音を低減し、精度を確保してオンチップを可能にする。
回路領域の面積や形状によらず、ガードバンドをコ字形に配置することで回路領域内の広い部分でほぼ等しい雑音効果が得られるため、設計が容易である。また、ガードバンドはモジュール間の空きスペースに配置可能であり、チップ面積の増大も最小限に抑えることができる。この結果、アナログモジュールのシステムＬＳＩ製品への展開が図れる。
この実施例では、ｐバルクプロセスにおいて、回路領域の周囲のバルク基板と抵抗接続となるｐ＋領域に雑音低減回路のガードバンドをコ字形に配置する。この際、回路領域はすべて容量接続となるｎウェル領域に構成されていても、抵抗接続となるｐウェルと容量接続となるｎウェル領域の双方に構成されていてもよい。
第２９図には、この発明に係る雑音低減回路の他の実施例の構成図が示されている。この実施例では、Ｌ字形ガードバンド配置の他の一実施例が示されている。この実施例では、ｐ基板上のトリプルウェル上に回路素子が構成される場合において、雑音低減回路のガードバンドをトリプルウェル領域の周辺のｐ基板にＬ字形に配置するものである。
第３０図は、この発明を説明するためのシミュレーション構成図が示されている。
タイプ１は、雑音源と回路領域との間に相殺信号入力用と雑音検出用のガードリングを設けるものであり、前記第２４図の実施例と対応している。タイプ２では、雑音源と回路領域との間に相殺信号入力用のガードリングを、その反対側に雑音検出用のガードリングを配置するものであり、タイプ３では前記第２５図のようにＬ字形のガードリングを対称的に配置するものである。そして、いずれのタイプ１〜３においても、同じ箇所にモニタ端子ｍｏｎ１，ｍｏｎ２を配置するものである。
第３１図には、第３０図のガードバンドの配置の効果のシミュレーション結果の特性図が示されている。タイプ１では、雑音低減効果は認められるが、前記実施例の中では雑音低減率が小さく、２つのモニタ端子ｍｏｎ１，２において低減効果の差も比較的大きい。つまり、回路領域内での雑音低減効果にばらつきが生じるものである。
タイプ２では、タイプ１よりも全体的には改良されているが、２つのモニタ端子ｍｏｎ１，２において低減効果の差が比較的大きく、回路領域内での雑音低減効果にばらつきが生じる。
タイプ３では、高い周波数までも雑音低減効果が大きく、しかも２つのモニタ端子ｍｏｎ１，２において低減効果の差も小さい。このことは、前記説明したように、回路領域を取り囲むようにガードリングを配置して、それをＬ字形又はコ字形ように対称形に配置することによって、適用領域の広い部分で基板雑音検出と相殺信号の対称性が保たれ、雑音低減効果がより均一化され、雑音低減回路の帰還用要素となる基板インピーダンスとして高い値が確保できるため、雑音低減回路の駆動力が高く保持され低減効果が得られやすいことを証明するものである。
上記の実施例から得られる作用効果は、下記の通りである。
（１） 動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１ウェル領域を直流的に分離する半導体領域又は基板に対して、上記第１ウェル領域周辺において第１容量素子により交流的に結合させて、かかる第１容量素子を通した電圧変化を反転増幅回路で増幅して上記第１ウェル領域周辺に対して第２容量素子を介して伝えるようにすることにより、雑音発生源や伝達経路を考慮することなく、必要に応じて効果的に低減させることができるという効果が得られる。
（２） 上記に加えて、動作電圧に対応した信号振幅のデジタル信号を扱う回路素子を形成し、上記第１ウェル領域とは直流的に分離された第２ウェル領域を更に設けることにより、雑音発生源と見做せるような回路とその影響を受けやすい回路とを１つの半導体集積回路装置に形成できるという効果が得られる。
（３） 上記に加えて、上記第１及び第２ウェル領域のそれぞれに、第１導電型ＭＯＳＦＥＴが形成される第２導電型ウェル領域と第２導電型ＭＯＳＦＥＴが形成される第１導電型ウェル領域を形成し、上記第１及び第２導電型ウェル領域を、それよりも深く形成されたウェル分離用の第１導電型ウェル領域に形成し、上記ウェル分離用の第１導電型ウェル領域は、第２導電型の半導体基板上に形成することにより、１つの半導体基板上に種々の回路を実現できるという効果が得られる。
（４） 上記に加えて、上記第１容量素子及び第２容量素子は、それぞれ上記ウェル分離用の第１導電型ウェル領域に対して設けるようにすることにより、必要な箇所のみに効果的に配置させて雑音低減できるという効果が得られる。
（５） 上記に加えて、上記第１容量素子及び第２容量素子を、それぞれ第１ウェルと第２ウェルに挟まれた上記半導体基板に設けるようにすることにより、基板を通した雑音経路での雑音を遮断できるという効果が得られる。
（６） 上記に加えて、上記第１容量素子及び第２容量素子の周囲の一部に上記第２導電型ウェル領域をダミー領域として設けるようにすることにより、それに接続される基板の抵抗値が大きくなって、反転増幅回路の帰還制御がより容易に行えると共にウェル内部の深い領域の雑音をより効果的に低減することができるという効果が得られる。
（７） 上記に加えて、上記第１容量素子及び第２容量素子は、その周囲に上記ウェル分離用の第１導電型ウェル領域をダミー領域として設けるようにすることによって、それに接続される基板の抵抗値が大きくなって、反転増幅回路の帰還制御がより容易にできると共に基板内部の深い領域の雑音をより効果的に低減することができるという効果が得られる。
（８） 上記に加えて、上記第１容量素子と第２容量素子は、それが接続される半導体領域又は基板を一方の電極とするＭＯＳ容量とすることにより、ＭＯＳＦＥＴの製造プロセスを利用して構成することができるという効果が得られる。
（９） 動作電圧に対して信号振幅のデジタル信号を扱う回路素子が形成された第２ウェル領域を直流的に分離する半導体領域又は基板に対して、上記第２ウェル領域周辺において第３容量素子により交流的に結合させて、かかる第３容量素子を通した電圧変化を反転増幅回路で増幅して上記第２ウェル領域周辺に対して第４容量素子を介して伝えるようにすることにより、雑音発生源と見做せるようなデジタル回路からの雑音拡散を予防でき、上記第２ウェル領域とは直流的に分離されて動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１ウェル領域を設けることができるという効果が得られる。
（１０） 上記に加えて、上記第１及び第２ウェル領域のそれぞれに、第１導電型ＭＯＳＦＥＴが形成される第２導電型ウェル領域と第２導電型ＭＯＳＦＥＴが形成される第１導電型ウェル領域を形成し、上記第１及び第２導電型ウェル領域を、それよりも深く形成されたウェル分離用の第１導電型ウェル領域に形成し、上記ウェル分離用の第１導電型ウェル領域は、第２導電型の半導体基板上に形成することにより、１つの半導体基板上に種々の回路を実現できるという効果が得られる。
（１１） 上記に加えて、上記第１ウェル領域周辺の上記半導体領域又は基板の電位と交流的に結合させる第１の容量素子を設け、かかる第１容量素子を通した電圧変化を反転増幅回路で増幅して上記第１ウェル領域周辺に対して第２容量素子を介して上記半導体領域又は基板に伝えるようにすることにより、動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路のいっそうの安定化を図ることができるという効果が得られる。
（１２） 上記に加えて、上記反転増幅回路はＣＭＯＳインバータ回路と、その増幅信号を受けるソースフォロア出力回路を用いることにより、簡単な回路で雑音低減を行うようにすることができるという効果が得られる。
（１３） 上記に加えて、上記ＣＭＯＳインバータ回路の入力と出力との間には抵抗素子を設けるようにすることにより、最も高感度の線形領域で反転増幅動作を行わせることができるという効果が得られる。
（１４） 上記に加えて、高抵抗素子は、ゲートに電源電圧以下の中間電圧が印加されたＭＯＳＦＥＴで構成することにより、小さなサイズで必要な抵抗値の抵抗素子を構成できるという効果が得られる。
（１５） 上記に加えて、上記ＣＭＯＳインバータ回路の入力端子は、入力と出力とが結合されたＣＭＯＳインバータ回路によって形成されたバイアス電圧が抵抗素子を介して伝えらるようにすることにより、簡単な構成でかつ安定的に高感度の線形領域で反転増幅動作を行わせることができるという効果が得られる。
（１６） 上記に加えて、上記バイアス電圧を形成するＣＭＯＳインバータ回路を、上記反転増幅回路に用いられるＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのサイズ比と同じサイズ比とされ、かつそれぞれのサイズが小さくされたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴで構成することにより、小面積化と低消費電力化を図りつつ、最適バイアスの自動設定を行うようにすることができるという効果が得られる。
（１７） 上記に加えて、上記ＣＭＯＳインバータ回路の入力と出力との間には、上記反転増幅回路が非動作状態のときにオン状態にされ、上記反転増幅回路が動作状態のときにオフ状態にされるＭＯＳＦＥＴを設けらるようにすることにより、小面積化と低消費電力化を図りつつ、最適バイアスの自動設定を行うようにすることができるという効果が得られる。
（１８） 上記に加えて、上記ＣＭＯＳインバータ回路とソースフォロア出力回路には、上記反転増幅回路が動作状態のときにオン状態にし、非動作状態のときオフ状態にするＭＯＳＦＥＴを設け、非動作状態のときに流れる直流電流を阻止する機能を設けることにより、低消費電力化を図ることができるという効果が得られる。
（１９） 上記に加えて、上記ＣＭＯＳインバータ回路の入力と出力との間には、上記反転増幅回路が動作状態のときに高抵抗を持ってオン状態にされ、非動作状態のときにはオフ状態にされる第１ＭＯＳＦＥＴを設け、上記ＣＭＯＳインバータ回路の入力には、上記反転増幅回路が動作状態のときにオフ状態にされ、非動作状態のときにはオフ状態にされて電源電圧又は回路の接地電位を供給する第２ＭＯＳＦＥＴを設けることにより、低消費電力化を図ることができるという効果が得られる。
（２０） 上記に加えて、上記第１ＭＯＳＦＥＴは第１導電型ＭＯＳＦＥＴで構成し、上記第２ＭＯＳＦＥＴは第２導電型ＭＯＳＦＥＴで構成し、上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲートに上記動作を行わせる制御信号を共通に供給することにより、上記制御動作を簡単に行うようにすることができるという効果が得られる。
（２１） 上記に加えて、上記反転増幅回路が動作状態とされるときは、それに対応した第１ウェル又は第２ウェル領域に形成された回路を動作状態にされるときとし、上記反転増幅回路が非動作状態とされるときは、それに対応した第１ウェル又は第２ウェル領域に形成された回路が動作状態にされるときとすることにより、効率的で効果的な雑音低減動作を実現できるという効果が得られる。
（２２） 上記に加えて、上記ＣＭＯＳインバータ回路の入力側に増幅ＭＯＳＦＥＴと負荷手段からなるソースフォロア回路を更に設け、上記増幅ＭＯＳＦＥＴのゲート容量を前記第１容量素子として用いることにより、増幅動作を効率よく行うようにすることができるという効果が得られる。
（２３） 動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１ウェル領域を半導体領域又は基板より分離し、上記第１ウェル領域周辺の上記半導体領域又は基板の雑音成分を反転増幅して上記第１ウェル領域周辺の上記半導体領域又は基板に伝えて上記雑音成分を互いに打ち消し合うようにすることにより、雑音発生源や伝達経路を考慮することなく、必要に応じて効果的に低減させることができるという効果が得られる。
（２４） 上記に加えて、上記雑音成分の反転増幅動作を、ＣＭＯＳインバータ回路とソースフォロア出力回路を用いて行うようにすることにより簡単な回路で構成できるという効果が得られる。
（２５） 上記に加えて、上記半導体領域又は基板の雑音成分の検知と、上記反転増幅された雑音成分の上記半導体領域又は基板への伝達は、容量手段を介して行うようにすることにより、回路動作に影響を与えないで雑音成分のみを相殺させることができるという効果が得られる。
（２６） ガードバンドをＬ字又はコ字形に配置した結果、適用領域の広い部分で基板雑音検出と相殺信号の対称性が保たれ、雑音低減効果がより均一化され、雑音低減回路の帰還用要素となる基板インピーダンスとして、高い値が確保できるために雑音低減回路の駆動力が高く保持されて低減効果が得られやすいという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、雑音の影響を受け易い回路は、アナログ回路の他、動作電圧との関係において相対的に微小振幅とされたデジタル信号を扱う回路にも同様に適用できる。この発明は、デジタル回路あるいはその動作によって大きな雑音が発生するような回路と、アナログ回路のように雑音の影響を受けやすい回路とが１つの半導体基板上に形成されてなる半導体集積回路装置及びその雑音低減方法として広く利用できる。
産業上の利用可能性
この発明は、雑音の低減を図った半導体集積回路装置及びその雑音低減方法として広く利用できる。
【図面の簡単な説明】
第１図は、この発明に係る半導体集積回路装置の一実施例を示す要部構成図であり、
第２図は、第１図の実施例の等価回路図であり、
第３図は、この発明を説明するための特性図であり、
第４図は、この発明に係る半導体集積回路装置の他の一実施例を示す要部構成図であり、
第５図は、第４図の実施例の等価回路であり、
第６図は、この発明に係る半導体集積回路装置の他の一実施例を示す要部構成図であり、
第７図は、この発明に係る半導体集積回路装置の他の一実施例を示す要部構成図であり、
第８図は、この発明に係る半導体集積回路装置の一実施例を示す全体構成図であり、
第９図は、この発明が適用されるＰＬＬ回路の一実施例を示す構成図であり、
第１０図は、この発明が適用されるＡＤＣ回路の一実施例を示すブロック図であり、
第１１図は、第１０図のコンパレータの一実施例を示す構成図であり、
第１２図は、この発明に係る雑音低減回路に用いられる反転増幅回路の一実施例を示す回路図であり、
第１３図は、この発明に係る雑音低減回路に用いられる反転増幅回路の他の一実施例を示す回路図であり、
第１４図は、この発明に係る雑音低減回路に用いられる反転増幅回路の他の一実施例を示す回路図であり、
第１５図は、第１４図の反転増幅回路の動作の一例を説明するめのタイミング図であり、
第１６図は、この発明に係る雑音低減回路に用いられる反転増幅回路の他の一実施例を示す回路図であり、
第１７図は、この発明に係る雑音低減回路に用いられる反転増幅回路の他の一実施例を示す回路図であり、
第１８図は、この発明に係る雑音低減回路に用いられる反転増幅回路の他の一実施例を示す回路図であり、
第１９図は、この発明に係る雑音低減回路に用いられる反転増幅回路の他の一実施例を示す回路図であり、
第２０図は、この発明に係る半導体集積回路装置の他の一実施例を示す要部構成図であり、
第２１図は、この発明に係る半導体集積回路装置の他の一実施例を示す要部構成図であり、
第２２図は、この発明に係る半導体集積回路装置の他の一実施例を示す要部構成図であり、
第２３図は、従来技術の一例を説明するための構成図であり、
第２４図は、の発明にかかる雑音低減回路の他の一実施例を示す構成図であり、
第２５図は、この発明に係る雑音低減回路の他の実施例を示す構成図であり、
第２６図は、この発明に係る雑音低減回路の他の実施例を示す構成図であり、
第２７図は、この発明に係る雑音低減回路の他の実施例を示す構成図であり、
第２８図は、この発明に係る雑音低減回路の更に他の実施例を示す構成図であり、
第２９図は、この発明に係る雑音低減回路の他の実施例を示す構成図であり、
第３０図は、この発明を説明するためのシミュレーション構成図であり、
第３１図は、、第３０図のガードバンドの配置の効果のシミュレーション結果を示す特性図である。
本発明は半導体集積回路装置及び雑音低減方法に関し、例えばデジタル回路とアナログ回路が混在するＣＭＯＳ集積回路での上記アナログ回路側の雑音低減技術に利用して有効な技術に関するものである。
背景技術
微弱信号を扱うアナログ回路とスイッチング雑音を発生するデジタル回路が同一チップ上に構築された集積回路において、デジタル回路の発生した雑音（基板結合雑音）が基板を経由して雑音の影響を受けやすいアナログ回路に伝播されて、その動作に影響を及ぼす問題がある。従来この問題を解決するために第２３図に示すような３重ウェル構造による雑音低減方法が提案されている。集積回路１において、アナログ回路２とデジタル回路３はｐ基板４に形成された基板とは逆極性のｎウェル６１、５１にそれぞれ囲まれたｐウェル７１、７２あるいはｎウェル６２、５２の領域に構成される。
ウェル電位の安定化のために、アナログ回路２とデジタル回路３のｎウェルは、それぞれバイアス電源Ｖｎａ、Ｖｎｄに接続される。ｎウェルとｐ基板は接合容量Ｃ０ａ、Ｃ０ｄによりそれぞれ接続されている。デジタル回路の発生する雑音ｖｎはウェル内の抵抗、Ｃ０ｄを介して基板に結合し、さらに基板抵抗、Ｃ０ａを介してアナログ回路へと伝播される。この場合、アナログ回路とデジタル回路はｎウェルで分離されており、この接合容量を介して雑音が伝播されるため、デジタル回路あるいはアナログ回路が基板上に直接構成される場合に比べて雑音の伝播が抑えられる。このような方法は“デジ・アナ混在ＬＳＩ（セミコンダクタワールド、ｐｐ．１７４−１７８、１９９３）などに記載されている。
上記のようにｐ基板上に直接回路を設けた場合に比べて、第２３図に示す３重ウェル構造においては、アナログ回路領域とデジタル回路領域が接合容量により分離されて雑音の伝播が抑えられるが、一般的に直流あるいは比較的低い周波数の雑音しか抑えられない。またウェルあるいは基板をバイアス電源Ｖｎａ、Ｖｎｄに接続する際には配線の寄生インピーダンスの影響を受けやすいという問題がある。そこで、本願発明者等においては、上記のような３重ウェル構造における直流あるいは比較的低い周波数の雑音しか抑えられないという問題を解決することを含めて、基板雑音を検出して相殺信号を発生させて基板に戻して基板雑音を抑制ないし低減させることを特開平１１−２３３７１４号公報において提案した。
半導体技術の進展により、回路規模は益々大きくなる傾向にある。様々な回路が１つの半導体集積回路装置に形成される場合、雑音源がどの回路で、どのような経路で他の回路に影響を及ぼすものであるかを解明することは難しくなっている。そこで、本願発明者等においては、現実の半導体集積回路装置に適用した場合において問題になるであろう、上記のような回路の複雑化や回路規模の増大化にも合理的に適合できるよう先に提案した発明の改良を検討して本願発明をするに至った。
この発明の目的は、上記のような問題を解決し、交流雑音をより効果的に低減した半導体集積回路装置及び雑音低減方法を提供することである。この発明の他の目的は、使い勝手のよい雑音低減方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１半導体（ウェル）領域を直流的に分離する半導体領域又は基板を備え、上記第１ウェル領域周辺の上記半導体領域又は基板の電位と第１容量素子を用いて交流的に結合し、それを反転増幅回路で増幅した出力信号を上記第１ウェル領域周辺の上記半導体領域又は基板と第２容量素子により交流的に結合させて、上記半導体領域又は基板電位変化を打ち消し合わせて安定化させる。
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１ウェル領域を半導体領域又は基板を用いて直流的に分離し、上記第１ウェル領域周辺の上記半導体領域又は基板の雑音成分を反転増幅して上記第１ウェル領域周辺の上記半導体領域又は基板に伝えて上記雑音成分を互いに打ち消し合うようにしてかかる雑音成分の抑制ないし低減させる。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明に係る半導体集積回路装置の一実施例の要部構成図が示されている。同図には、集積回路のデバイス構造と等価回路とが構成図として示されている。半導体集積回路装置は、特に制限されないが、ｐ型基板４の上に形成された深い深さのｎ型半導体領域（ウェル）５１と、かかるｎウェル５１内に形成された素子形成領域としての浅いｎ型半導体領域（ウェル）５２及びｐ型半導体領域（ウェル）７１を含む。
この実施例において、アナログ回路２は上記ｐ基板４と逆極性のｎウェル内に構成される。ｎウェル領域は、前記のように基板分離のための深いｎウェル５１と、基板との接続点や回路が構成される浅いｎウェル５２からなる場合があるが、以下の本明細書ではこれらのｎウェル５１、５２を１種類のｎウェルとして扱い説明する。
上記ｎウェルは基板表面でバイアス電源Ｖｎａに接続される。回路表記で示された雑音低減回路８は、入力容量１０（Ｃ１）、出力容量１１（Ｃ２）と反転増幅回路９により構成される。上記容量Ｃ１、Ｃ２はアナログ回路領域内のｎウェル５１と反転増幅回路の入力端子、出力端子にそれぞれ接続される。ここで、上記半導体基板４の上に形成される図示しないデジタル回路から、かかるｐ基板４に伝播された雑音をｖｎ、ｎウェルとの接合容量をＣ０、ｎウェル５１内の基板抵抗をＲ１、Ｒ２、ｐ基板の基板抵抗をＲ０と表している。
この実施例では、前記公報のように雑音源であるデジタル回路を特定せず、いずれかのデジタル回路から供給されるであろう雑音ｖｎを想定し、かかる雑音ｖｎの影響を受けるであろう回路、あるいは影響を受けることが好ましなくない回路の前記基板４との分離のためのｎウェルに対して、雑音低減回路８が設けられる。つまり、雑音発生源であるデジタル回路やその伝達経路を特定せずに、雑音低減を必要とする回路に雑音低減回路を設ける。
この構成は、現実には仮にそれほどには雑音が無い場合でも、予想を超える雑音がある場合、特定の信号処理のときに限定的に発生する場合、あるいはプロセスバラツキの影響によって雑音レベルが異なる場合の様々な条件のいずれでも、その時々の雑音に対応して雑音低減回路８が動作をするものとなる。このため、アナログ回路２等において、雑音に影響されにくいアロナグ信号等の高品質の信号処理を保証することが可能となる。
上記雑音低減回路８は、特定のアナログ回路等のように比較的小さな回路規模の前記ｎウェル５１を負荷として雑音低減のための相殺信号を形成すればよいので、比較的小さな素子で形成でき、しかもそこでの電流消費も小さくすることができるために前記のように効果的で、しかも合理的な雑音低減が可能になる。
第２図には、第１図の実施例の等価回路図が示されている。同図では、簡単のため、Ｒ０＝Ｒ１＝Ｒ２＝Ｒとすると、雑音ｖｎに対するウェル内の端子ｎｘにおける雑音ｖｘの雑音ｖｎに対する比Ｘａは次の式（１）で表わされる。
第４図には、この発明に係る半導体集積回路装置の他の一実施例の要部構成図が示されている。この実施例では、雑音低減回路８はデジタル回路３が構成されるｎウェル領域に設けられる。つまり、雑音低減回路８の反転増幅回路９は、その入出力端子が入力容量Ｃ１、出力容量Ｃ２を介してデジタル回路３を含むｎウェル領域６１の基板表面に接続される。
この実施例において、デジタル回路３は上記ｐ基板４と逆極性のｎウェル領域とｐウェル内に構成される。上記ｎウェル領域は、前記同様のように基板分離のための深いｎウェル６１と、基板との接続点やＰチャンネル型ＭＯＳＦＥＴ等の回路が構成される浅いｎウェル６２からなる。上記深いｎウェル６１にはＮチャンネル型ＭＯＳＦＥＴ等の回路が構成される浅いｐウェル７２が形成される。
上記ｎウェルは基板表面でバイアス電源Ｖｎｄに接続される。回路表記で示された雑音低減回路８は、入力容量１０（Ｃ１）、出力容量１１（Ｃ２）と反転増幅回路９により構成される。上記容量Ｃ１、Ｃ２はデジタル回路領域内のｎウェル６１と反転増幅回路の入力端子、出力端子にそれぞれ接続される。ここで、デジタル回路３の雑音をｖｎｘとし、ｎウェル６１に伝播された雑音をｖｘ、ｎウェルと基板との接合容量をＣ０、ｎウェル６１内の基板抵抗をＲ１、Ｒ２、ｎウェル６２の抵抗をＲｎ、ｐウェル７２との接合容量をＣｐ、ｐ基板の基板抵抗をＲ０と表している。
第５図には、上記第４図の実施例の等価回路が示されている。デジタル入力雑音ｖｎｘに対するｐ基板上のｎｘｓ端子における雑音ｖｘｓの比率Ｘｄは次式（２）で表わされる。
この実施例では、雑音発生源であるデジタル回路領域３の雑音を帰還制御して低減することにより、デジタル回路領域３での雑音の発生を抑えることができる。その結果、ｐ基板領域４やデジタル回路領域３と異なるｎウェル領域にあるアナログ回路領域などへの基板雑音の伝播を低減し、それらの領域の安定化を図ることができる。また、図中の破線で示すように容量Ｃ２をｎウェル６１内のｐウェル領域７２に接続することも可能である。この場合、ｎウェルとｐウェルの接合容量ＣｐがＣ２と直列となって帰還制御が行われ、ｎウェル６１のより深い領域の安定化が可能となる。
第６図には、この発明に係る半導体集積回路装置の他の一実施例の要部構成図が示されている。この実施例は、雑音低減回路８をデジタル回路８とアナログ回路２との回路領域間のｐ基板上に設けてデジタル回路８からアナログ回路２に向けた雑音の基板４中での伝播を抑えるようにするものである。本実施例において、雑音低減回路８の反転増幅回路９は、その入力端子が入力容量１０（Ｃ１）を介してｐ基板４に、その出力端子が出力容量１１（Ｃ２）を介してｐ基板４に接続される。
この実施例では、容量Ｃ１とＣ２が接続される基板領域間にｎウェル領域１２がダミーとして設けられる。このようなｎウェル領域１２が設けられることにより、基板抵抗Ｒ３の抵抗値を等価的に高くし、反転増幅回路の帰還制御をより容易にできるようにするものである。
また、破線で示すように容量Ｃ２あるいは容量Ｃ１をウェル抵抗Ｒ４と接合容量Ｃｐを介してｐ基板に接続することも可能である。このとき接合容量Ｃｐはウェル抵抗Ｒ０とともにローパスフィルタを形成するため、高周波雑音の低減が可能である。これに雑音低減回路８を適用することにより、帰還制御により、さらに高い周波数の雑音の伝播が抑えられるとともに、同一周波数においてはその低減効果を高めることができる。
ｎウェル領域１２が他からバイアス電源が与えらず独立な場合は、上記容量Ｃ２を用いず、反転増幅回路９の出力端子を直接ｎウェル１２に接続することができる。また、反転増幅回路９の入力端子側においてもｐ基板内に逆極性の独立なｎウェルを形成すれば、容量Ｃ１を用いず入力端子を直接ｎウェルに接続することができる。
前記第１図、第４図及び第６図にそれぞれ示された実施例を組み合わせ、あるいは併合して、半導体集積回路装置の雑音低減回路を構成するとさらに高い低減効果を得ることができる。
第７図には、この発明に係る半導体集積回路装置の他の一実施例の要部構成図が示されている。この実施例は、絶縁分離型（ＳＯＩ）基板上の回路の雑音低減に向けられている。この実施例において、アナログ回路２とデジタル回路３はシリコン基板上の埋め込み酸化膜１３上に形成される。アナログ回路２とデジタル回路３の各Ｎチャンネル型ＭＯＳＦＥＴ、Ｐチャンネル型ＭＯＳＦＥＴが形成されるｐウェル７１、７２、ｎウェル５２、６２はウェル分離酸化膜１４により分離される。
これらのＭＯＳＦＥＴの表面方向及び深さ方向が酸化膜で分離された結果、直流及び低周波の雑音は遮断される。しかしながら、デジタル回路３で発生した高周波雑音は酸化膜の接合容量を介してアナログ回路２に伝播される。ここで、雑音低減回路８をアナログ回路２のＰチャンネル型ＭＯＳＦＥＴあるいはＮチャンネル型ＭＯＳＦＥＴの構成されるウェル領域５２、７１またはデジタル回路３の構成されるウェル領域６２、７２に適用することにより、雑音の伝播、あるいは、発生を抑えることができる。
第８図には、この発明に係る半導体集積回路装置の一実施例の全体構成図が示されている。同図においては、半導体集積回路装置に形成される回路がそれぞれの機能対応して分けて設けられる。各回路ブロックの配置は、実際の半導体基板上の幾何学的な配置に対応して示されている。
この実施例の集積回路１は、メモリ回路２１、マイコンコア（ＣＰＵ）２２、ロジック２３、コントロールバス２４などのデジタル回路３とアナログ／デジタル変換器（ＡＤＣ）２５、デジタル／アナログ変換器（ＤＡＣ）２６、位相ロックループ回路（ＰＬＬ）２７、フィルタ２８などのアナログ回路２から構成される。アナログ回路２及びデジタル回路３の領域の各回路にそれぞれ雑音低減回路を設ければ各デジタル回路領域で発生する雑音を低減することができる。
特にデジタル回路３の領域のメモリ回路２１においてはそのクロックを制御するクロックディレイ制御回路（ＤＬＬ）２９が雑音の影響を受けやすく、ＤＬＬ回路２９に雑音低減回路８１を適用することが正確なクロック発生に有効である。一方のアナログ回路は雑音の影響を受けやすいため、ＰＬＬ回路２７及びＡＤＣ回路２５に対応させて雑音低減回路８２、８３を設けることが有効である。
第９図には、この発明が適用されるＰＬＬ回路の一実施例の構成図が示されている。たとえば、ＰＬＬ回路２７は、位相比較器２７１、チャージポンプ２７２、ループフィルタ２７３、分周器２７４、電圧制御発振器（ＶＣＯ）２７５により構成される。上記ＶＣＯは雑音の影響を受けると出力されるクロック信号が変調を受ける。そこで、ＶＣＯが形成されるｎウェルに雑音低減回路８２を設けて雑音を低減すれば、ＡＤＣやＤＡＣで用いられるクロック信号が正確に発生でき有効である。
第１０図には、この発明が適用されるＡＤＣ回路の一実施例のブロック図が示されている。この実施例のＡＤＣ２５は、主としてコンパレータ２５１とエンコーダ２５２により構成される。コンパレータ２５１は、基準電圧ｖｒ−１、ｖｒ−２…ｖｒ−ｎにより入力アナログ信号ｖｉｎを比較する。これらのコンパレータの比較結果がエンコーダに入力されて、２進の重みを持つデジタル信号が形成される。
第１１図には、第１０図のコンパレータの一実施例の構成図が示されている。コンパレータは、スイッチにより基準電圧ｖｒと入力信号ｖｉｎを伝えるスイッチと、２つのキャパシタと２つのインバータ回路とが直列形態に接続される。上記インバータ回路の入力と出力との間には、スイッチが設けられる。スイッチをオン状態にして、上記インバータ回路の入力と出力とを短絡した状態で入力信号ｖｉｎを供給する。これにより、キャパシタには上記インバータ回路の入力と出力とを短絡した状態で入力信号ｖｉｎが保持される。
次に、これらのスイッチをオフ状態にして、基準信号ｖｒを伝えるスイッチをオン状態にすると、上記基準電圧ｖｒより入力信号ｖｉｎが大きいならロウレベルの出力信号が形成され、上記基準電圧ｖｒより入力信号ｖｉｎが小さいならハイレベルの出力信号が形成される。この出力信号は、インバータ回路により増幅されてラッチ回路に保持される。
上記コンパレータの入力部２５３が雑音の影響を受けると変換結果にオフセットが生じたりビットエラーの原因となる。そこで、コンパレータの入力部２５３が形成されるｎウェルに雑音低減回路８３を設けて安定化させることが有効である。
以上のように１つの半導体集積回路装置において、デジタル回路あるいはアナログ回路に１つあるいは複数の雑音低減回路を設け、それが形成されるウェル領域の電圧を安定化させることにより、半導体集積回路装置に設けられる回路の性能を向上することができる。
第１２図には、前記雑音低減回路に用いられる反転増幅回路の一実施例の回路図が示されている。この実施例において、反転増幅回路９は１組のＮチャンネル型ＭＯＳＦＥＴＭｎｉ１とＰチャンネル型ＭＯＳＦＥＴＭｐｉ１により構成されるＣＭＯＳインバータ３０と２つのＮチャンネル型ＭＯＳＦＥＴＭｎｓ１、Ｍｎｓ２より構成されるソースフォロア出力回路３１によりなる。上記インバータ３０の出力端子ＯＵＴ１はソースフォロア出力回路３１のＮチャンネル型ＭＯＳＦＥＴＭｎｓ１のゲート端子に接続される。また、ソースフォロア３１のＮチャンネル型ＭＯＳＦＥＴＭｎｓ２のゲート端子にはバイアス電圧Ｖｂｎが供給されて定電流負荷として動作する。
このようなソースフォロア出力回路３１をインバータ３０の後段に設けることによりインバータの負荷を軽減でき、小さいサイズのＭＯＳＦＥＴＭｐｉ１とＭｎｉ１を用いたインバータで雑音低減のために必要とされる利得を持つ反転増幅回路が実現できる。このような反転増幅回路は、デジタル回路を構成するＭＯＳ集積回路のスタンダードプロセスを用いて構成することができる。また、構成が簡単でプロセスなどの変更に容易に対応できるため、汎用的に用いることができる。
上記反転増幅回路９は容量Ｃ１、Ｃ２を介して基板と接続されるため、一般に電源電位となるｎウェルやグランド電位となるｐウェルのどちらにも接続することができる。また、インバータ３０の入出力端子間には直流動作点を安定に設定するために帰還抵抗３２（Ｒｆ）を設ける。この帰還抵抗Ｒｆは、ポリシリコン等のような受動素子の他に後述するようにＭＯＳＦＥＴのオン抵抗値を用いて構成できる。この際、ＭＯＳＦＥＴのゲート電圧を制御することにより任意の抵抗値をＲｆとして与えることができる。
第１３図には、前記雑音低減回路に用いられる反転増幅回路の他の一実施例の回路図が示されている。この実施例において、インバータ３０の入力部にソースフォロア３３が設けられる。上記ソースフォロア３３は２つのＮチャンネル型ＭＯＳＦＥＴＭｎｓ３、Ｍｎｓ４により構成され、Ｎチャンネル型ＭＯＳＦＥＴＭｎｓ４のゲート端子はバイアス電圧Ｖｂｎ２が供給される。また、Ｎチャンネル型ＭＯＳＦＥＴＭｎｓ３のゲート端子は集積回路基板上のｎウェル領域内の検出領域に接続される。上記Ｎチャンネル型ＭＯＳＦＥＴＭｎｓ３は、そのゲート容量が前記入力容量Ｃ１としても作用し、雑音の電流増幅も兼ねるものである。
この実施例のように入力部に設けられたソースフォロア３３を２つのＰチャンネル型ＭＯＳＦＥＴで構成すればその入力をグランド電位のｐウェルに接続できるため、基板上のｐウェルあるいはｎウェル内に構成されたｐウェル領域内の雑音の検知を行い、その反転増幅信号を前記のような容量Ｃ２により帰還すれば雑音の低減を行うようにすることができる。
第１４図には、前記雑音低減回路に用いられる反転増幅回路の他の一実施例の回路図が示されている。この実施例においてスイッチ３４はインバータ３０の直流動作点を制御するスイッチとされる。このスイッチ３４が同図に示したようにＮチャンネル型ＭＯＳＦＥＴで構成された場合、スイッチ信号Ｖｃが高レベルのときにスイッチ３４はオン状態、Ｖｃが低レベルのときにスイッチ３４はオフ状態となる。反転増幅回路の動作開始時にスイッチ信号Ｖｃを高レベルとしてインバータ３０の動作点を設定し、その後、スイッチ３４を開放（オフ状態）として反転増幅回路を動作させる。
前記雑音低減回路８は、反転増幅回路と共に基板、容量を帰還要素とするフィードバックループを構成するため、反転増幅回路の入力部の信号ΔＶは負帰還により微小に抑えられる。つまり、前記のような容量Ｃ１を介して信号ΔＶが供給される構成となっているので、かかる容量Ｃ１に上記スイッチ３４のオン状態による直流バイアス電圧が保持され、インバータ３０の動作点が高利得の線形領域内に設定される。かかる線形領域内にある限り、つまり容量Ｃ１に前記バイアス電圧が保持されている限り、スイッチ３４を開放状態としても帰還動作が可能である。なお、容量Ｃ１の保持電圧がリーク電流等で失われて動作点がずれた場合などには、スイッチ３４を再びオンにすることにより、インバータ３０をリセットして元の状態に戻すことができる。また、スイッチ信号Ｖｃをクロックで制御して定期的にリセットしてもよい。
第１５図には、第１４図の反転増幅回路の動作の一例を説明するためのタイミング図が示されている。例えば、前記第１０図に示したＡＤＣにおいて、第１１図に示すコンパレータは第１５図のようにスイッチｓｗを切替えてサンプル（ｓｗオン）、ホールド（ｓｗオフ）動作する。このようなＡＤＣの動作中に基板側からの雑音の影響を軽減させるために雑音低減回路８が動作させられる。つまり、上記第１４図の反転増幅回路に設けられたスイッチ３４を制御するスイッチ信号ＶＣを上記ＡＤＣの動作に対応させてオン（リセット）、オフ（動作）することにより、コンパレータのサンプル時に取り込まれやすい雑音の影響を抑えることができる。なお、リセットは毎回行わず、適切な間隔で実行してもよい。
第１４図のリセット用ＭＯＳスイッチは受動素子の帰還抵抗のように高抵抗である必要はなく、サイズが小さくできるため、雑音低減回路のチップ占有面積が小さくなる。つまり、ＭＯＳＦＥＴにより高抵抗を実現する場合には、そのチャンネル長を長くする必要があるので比較的大きなサイズとなる。なお、本実施例ではＮチャンネル型ＭＯＳＦＥＴを用いてスイッチ３４を構成した場合を示したが、これに代えてＰチャンネル型ＭＯＳＦＥＴあるいはＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴを併用しても上記スイッチ３４を構成することができる。
第１６図には、前記雑音低減回路に用いられる反転増幅回路の他の一実施例の回路図が示されている。この実施例では反転増幅回路は、インバータ３０、ソースフォロア３１と動作点を設定するためのインバータ３５により構成される。インバータ３５を構成するＰチャンネル型ＭＯＳＦＥＴＭｐｉ２、Ｎチャンネル型ＭＯＳＦＥＴＭｎｉ２はインバータ３０を構成するＰチャンネル型ＭＯＳＦＥＴＭｐｉ１、Ｎチャンネル型ＭＯＳＦＥＴＭｎｉ１とそれぞれ同一サイズとされる。
上記インバータ３５は入出力が短絡されているため最も感度の高いところに直流動作点が設定されている。インバータ３０の入力をインバータ３５の入出力と抵抗接続すれば、かかる抵抗によって上記インバータ３５の直流動作点の電圧がインバータ３０の入力端子に伝えられて、インバータ３０の動作点もインバータ３５と同様に最も感度の高いところに自動的に設定できる。つまり、半導体素子の製造プロセスのバラツキに影響されずに、最も感度の高いところにインバータ３０の動作点を自動的に設定することができる。このことは、温度変化や電圧変化に対しても同様である。
第１７図には、前記雑音低減回路に用いられる反転増幅回路の他の一実施例の回路図が示されている。この実施例は基本的には前記第１６図のバイアス設定方法と同様であるが、高集積化や低消費電力化を図るためにインバータ３５をインバータ３０のたとえば１０分の１のサイズで構成し、インバータ３０をインバータ３５を１０個並列接続して反転増幅回路を構成することでも実現できる。これにより第１６図の反転増幅回路に比べて小面積で同一性能が実現できる。
この実施例では、バイアス電圧を得るためにインバータ３５に定常的に流れる電流も大幅に減少させることもできる。この実施例では、インバータ３５とインバータ３０の間にＭＯＳ抵抗３６が設けられる。このＭＯＳＦＥＴを小さなサイズで必要な抵抗値を得るために、ゲートには中間電圧Ｖｒが供給される。このＭＯＳ抵抗３６は前記第１４図の実施例のようにスイッチ３４として動作することもできる。
第１８図には、前記雑音低減回路に用いられる反転増幅回路の他の一実施例の回路図が示されている。この実施例は反転増幅回路のスリープ動作（非動作）に関する工夫が示されている。本実施例において、反転増幅回路はクロックＦ１で制御されるインバータ３０と同じくクロックＦ１により制御されるソースフォロア３１により構成される。クロックＦ１が低レベルのときＭＯＳＦＥＴＭｐｆ、Ｍｎｆ、Ｍｓｆはオフ状態となり、インバータ３０及びソースフォロア３１はスリープ状態となる。これにより、反転増幅回路での消費電流を零にすることができる。
クロックＦ１が高レベルのとき、上記ＭＯＳＦＥＴＭｐｆ、Ｍｎｆ、Ｍｓｆはオン状態となり、インバータ３０及びソースフォロア３１からなる反転増幅回路が動作する。ここで、ＭＯＳＦＥＴＭｐｆ、Ｍｎｆはインバータの帰還抵抗を兼ねるため、動作点設定のための新たな回路を付加せずに反転増幅回路が構成できる。これにより、低消費電力と回路の簡素化を実現できる。
第１９図には、前記雑音低減回路に用いられる反転増幅回路の他の一実施例の回路図が示されている。この実施例では、反転増幅回路の非動作に関する工夫が示されている。本実施例において反転増幅回路は、前記同様なインバータ３０、ソースフォロア３１に加えて、Ｐチャンネル型ＭＯＳＦＥＴによるスイッチ３７、Ｎチャンネル型ＭＯＳＦＥＴによるスイッチ３８が設けられる。上記スイッチ３７と３８を構成するＭＯＳＦＥＴのゲートには、スイッチ制御信号としてクロック信号Ｆ２が供給される。
上記クロック信号Ｆ２が低レベルのとき、Ｐチャンネル型ＭＯＳＦＥＴによるスイッチ３７がオン状態、Ｎチャンネル型ＭＯＳＦＥＴによるスイッチ３８がオフ状態となる。この結果、インバータ３０の入力は高レベル、ソースフォロア３１の入力は低レベル固定となり、反転増幅回路は非動作状態になる。これにより、インバータ３０及びソースフォロア３１に直流電流が流れることはなく、低消費電力化が図られる。一方、クロック信号Ｆ２が高レベルのとき、Ｐチャンネル型ＭＯＳＦＥＴによるスイッチ３７はオフ状態、Ｎチャンネル型ＭＯＳＦＥＴによるスイッチ３８はオン状態となり、反転増幅回路は雑音低減回路として動作する。これにより、雑音低減回路の不使用時に不要な電流を削減することが可能となる。
第２０図には、この発明に係る半導体集積回路装置の他の一実施例の要部構成図が示されている。この実施例では、前記同様に集積回路のデバイス構造とその回路パターンとが構成図として示されている。半導体集積回路装置は、特に制限されないが、前記第１図の実施例と同様にｐ型基板４の上に形成された深い深さのｎウェルと、かかるｎウェル内に形成された素子形成領域としての浅いｎウェル及びｐウェルを含む。
雑音低減回路８は第１図と同様に入力容量１０（Ｃ１）、出力容量１１（Ｃ２）、反転増幅回路９により構成される。ここで、Ｃ１、Ｃ２はＭＯＳ容量あるいはポリシリコン層間容量を用いることができる。たとえば、１ＭＨｚ以上の雑音を低減する場合には、Ｃ１、Ｃ２としてそれぞれ０．１ｐＦ、１００ｐＦ程度の容量値となる。この容量のサイズはチップ上に容易に実現できる大きさである。
第２０図において、ＭＯＳ容量Ｃ１、Ｃ２はアナログ回路領域のｎウェルに設けられ、これにより、アナログ回路領域のｎウェルの雑音が雑音低減回路により低減される。レイアウトの中央部に配置したＭＯＳ容量Ｃ１下の基板電圧は反転増幅回路で検出され、その帰還動作により基板内部の点ｎｘと同様に安定化される。また、ＭＯＳ容量Ｃ１、Ｃ２が接続された基板の近傍にｐウェルをダミーとして設ける。このダミーのｐウェルによるｎウェル分離の結果、ｎウェルの深い領域の点、ｎｘへの基板抵抗Ｒ１あるいはＲ２を深さ方向の抵抗とみなすことがより容易になる。
この結果、ｎウェルの深い領域が帰還制御され、ｎｘにおいて、より雑音の変動を抑えることができる。つまり、上記基板抵抗Ｒ１、Ｒ２の抵抗値を大きくすることができ、特に雑音を抑制する電圧はＲ２によって形成されるので、かかる抵抗Ｒ２の抵抗値を大きくすることにより、前記反転増幅回路の帰還制御がより容易に行え、上記雑音ｖｎを相殺させる反転信号を効率よく形成することができる。このように、容量Ｃ１、Ｃ２を集積回路基板上に設けることにより雑音低減回路がすべてチップ上で構成できるため、集積回路外部の寄生素子成分の影響を受けずに雑音の低減が行える。
第２１図には、この発明に係る半導体集積回路装置の他の一実施例の要部構成図が示されている。本願発明においては、容量Ｃ１下の基板は反転増幅回路９の帰還動作により安定となる。このため、この実施例ではＭＯＳ容量の下のｎ＋拡散領域を拡張して設けて、さらに配線層ＡＬ１に接続することにより、広い範囲のｎウェル表面の基板を安定化することができる。つまり、反転増幅回路９の入力端子は、その帰還作用によって安定化されるので、配線層ＡＬ１とｎ＋拡散層を通して回路素子が形成されるｎウェル及びｐウェル周囲を取り囲むようにして分離用のｎウェル表面の基板を安定化させるものである。以上は、アナログ回路領域に、適用した場合を示したが、デジタル回路領域、あるいは、両者の中間領域の基板に適用した場合にも同様に実現できる。
第２２図には、この発明に係る半導体集積回路装置の他の一実施例の要部構成図が示されている。この実施例では、いくつかの異なる回路領域が１つのｎウェル上に構成された場合には、複数の雑音低減回路９が配置される。回路４１に対しては入力容量Ｃ１１、出力容量Ｃ２１及び反転増幅回路９１により、回路４２に対しては入力Ｃ１２、出力Ｃ２２及び反転増幅回路９２によりそれぞれ雑音低減回路を構成する。ここで、上記Ｃ１１−Ｃ２１間、上記Ｃ１２−Ｃ２２間にはｐウェル領域４３を設けることにより、ｎウェル表面での信号の伝播を防ぎ、帰還動作による雑音低減回路の効果を高めることができる。入力Ｃ１１、Ｃ１２は回路４１、４２を囲むｎウェル上のｎ拡散層に接続され、ｎウェル表面の広い範囲の基板の安定化を図れる。
本実施例において、入力容量及び出力容量はアナログ回路のｎウェル内に形成したが、外部のウェルに形成したＭＯＳ容量を用いることもできる。また、入力容量及び出力容量として、メタル配線間容量を利用することもできる。また、反転増幅回路も内部のウェル、外部のウェルのどちらにも形成することができる。なお、反転増幅回路には差動形増幅回路を用いることが可能である。
第２４図には、この発明に係る雑音低減回路の他の一実施例の構成図が示されている。この実施例は、前記第４図の実施例の変形例である。雑音低減回路の入力及び出力が集積回路基板上のガードバンド（雑音検出用、相殺信号入力用ガードバンド）に接続される。これにより基板を帰還要素とするフィードバックループを形する。これを雑音源となるデジタル回路と雑音の影響を受けるアナログ回路の間に配置して雑音の低減を図るものである。
この実施例では、雑音低減回路（反転増幅回路を含む）の入力及び出力を集積回路基板上（バルク基板と抵抗接続となるウェル及び容量結合となるウェル）のガードバンドに接続して基板雑音の検出及び相殺信号の入力を行い雑音を低減するものである。
この場合、雑音低減回路の帰還要素となる基板インピーダンスを確保する（高い値に設定する）ために検出用と相殺信号入力用の２つのガードバンドの間に一定の距離を設けて配置しなくてはならないこと、あるいはデジタル回路以外の予期しない回路からの雑音に対して対応できないこと等の改良を行う余地のあることが判明した。つまり、ガードバンドの配置について更なる詳細な検討によって、雑音低減効果がガードバンドと雑音検出点の配置に依存することが見い出された。
第２５図には、この発明に係る雑音低減回路の他の実施例の構成図が示されている。この実施例では、雑音低減回路の入力端子が接続される基板雑音検出用ガードバンド及び雑音低減回路の出力端子が接続される相殺信号入力用のガードバンドを雑音源となる回路あるいは雑音の影響を防ぐ対象となる回路領域の周囲にＬ字形に配置する。つまり、方形の回路領域２を取り囲み、一つの対角線（同図では右上がり）により分断されるように、Ｌ字形にされた２つのガードバンドが上記対角線に対してほぼ対称的に設けられる。これにより、回路領域１を含む外部からの雑音伝播あるいは内部での発生雑音をガードバンドの配置によらず低減できる。
ガードバンドを上記のようにＬ字形に配置した結果、適用領域の広い部分で基板雑音検出と相殺信号の対称性が保たれ、雑音低減効果がより均一化される。また、雑音低減回路の帰還用要素となる基板インピーダンスとして、高い値が確保できるため、雑音低減回路の駆動力が高く保持され、低減効果が得られやすい。その結果、アナログモジュールの基板雑音を低減し、精度を確保してオンチップを可能にする。
回路領域の面積や形状によらず、ガードバンドをＬ字形に配置することで回路領域内の広い部分でほぼ等しい雑音効果が得られるため、設計が容易である。また、ガードバンドはモジュール間の空きスペースに配置可能であり、チップ面積の増大も最小限に抑えることができる。この結果、アナログモジュールのシステムＬＳＩ製品への展開が図れる。
例えば、大規模論理、メモリと高精度のＡ／Ｄ（アナログ／デジタル）変換器、Ｄ／Ａ（デジタル／アナログ）変換器等のアナログ機能部分を搭載した各分野のシステムオンチップＬＳＩ（ＡＳＩＣ、システムＬＳＩ）に適応可能である。
第２５図において、ガードリングが設けられる回路領域２は雑音源となるデジタル回路、雑音の影響を受けるアナログ回路あるいはその一部のいずれあるいは全てでもよい。つまり、アナログ回路に適用した場合には、回路領域１等の外部からの雑音を低減させることが可能となり、デジタル回路に適用した場合には、回路領域２等の外部の回路に対して雑音を放出させるのを防止することができる。両方に適用した場合には、上記２つの効果が相乗的に作用して、アナログ回路の雑音低減を大幅に改善できる。上記Ｌ字形に形成されるガードバンドは、２本以上のガードバンドをアルミなどの配線で接続してもよい。
第２６図には、この発明に係る雑音低減回路の他の実施例の構成図が示されている。この実施例では、Ｌ字形ガードバンド配置の一実施例が示されている。この実施例では、ｐ基板上のトリプルウェル上に回路素子が構成される場合において、雑音低減回路のガードバンドを対象となる回路と同一のｎウェル領域にＬ字形に配置するものである。
第２７図には、この発明に係る雑音低減回路の他の実施例の構成図が示されている。この実施例では、Ｌ字形ガードバンド配置の他の一実施例が示されている。ｐバルクプロセスにおいて、回路領域の周囲のバルク基板と抵抗接続となるｐ領域に雑音低減回路のガードバンドがＬ字形に配置される。この際、回路領域はすべて容量接続となるｎウェル領域に構成されていても、抵抗接続となるｐウェルと容量接続となるｎウェル領域の双方に構成されていてもよい。
第２８図には、この発明に係る雑音低減回路の更に他の実施例の構成図が示されている。この実施例では、雑音低減回路の入力端子が接続される基板雑音検出用ガードバンド及び雑音低減回路の出力端子が接続される相殺信号入力用のガードバンドを雑音源となる回路あるいは雑音の影響を防ぐ対象となる回路領域の周囲を取り囲み、かかる回路領域を左右に分ける中心線により分断されて、コ字形にされた２つのガードバンドが上記中心線に対して対称的に設けられる。これにより、外部からの雑音伝播あるいは内部での発生雑音をガードバンドの配置によらず低減できる。
ガードバンドを上記のようにコ字形に配置した結果、適用領域の広い部分で基板雑音検出と相殺信号の対称性が保たれ、前記Ｌ字形と同様に雑音低減効果がより均一化される。また、雑音低減回路の帰還用要素となる基板インピーダンスとして、高い値が確保できるため、雑音低減回路の駆動力が高く保持され、低減効果が得られやすい。その結果、アナログモジュールの基板雑音を低減し、精度を確保してオンチップを可能にする。
回路領域の面積や形状によらず、ガードバンドをコ字形に配置することで回路領域内の広い部分でほぼ等しい雑音効果が得られるため、設計が容易である。また、ガードバンドはモジュール間の空きスペースに配置可能であり、チップ面積の増大も最小限に抑えることができる。この結果、アナログモジュールのシステムＬＳＩ製品への展開が図れる。
この実施例では、ｐバルクプロセスにおいて、回路領域の周囲のバルク基板と抵抗接続となるｐ＋領域に雑音低減回路のガードバンドをコ字形に配置する。この際、回路領域はすべて容量接続となるｎウェル領域に構成されていても、抵抗接続となるｐウェルと容量接続となるｎウェル領域の双方に構成されていてもよい。
第２９図には、この発明に係る雑音低減回路の他の実施例の構成図が示されている。この実施例では、Ｌ字形ガードバンド配置の他の一実施例が示されている。この実施例では、ｐ基板上のトリプルウェル上に回路素子が構成される場合において、雑音低減回路のガードバンドをトリプルウェル領域の周辺のｐ基板にＬ字形に配置するものである。
第３０図は、この発明を説明するためのシミュレーション構成図が示されている。
タイプ１は、雑音源と回路領域との間に相殺信号入力用と雑音検出用のガードリングを設けるものであり、前記第２４図の実施例と対応している。タイプ２では、雑音源と回路領域との間に相殺信号入力用のガードリングを、その反対側に雑音検出用のガードリングを配置するものであり、タイプ３では前記第２５図のようにＬ字形のガードリングを対称的に配置するものである。そして、いずれのタイプ１〜３においても、同じ箇所にモニタ端子ｍｏｎ１，ｍｏｎ２を配置するものである。
第３１図には、第３０図のガードバンドの配置の効果のシミュレーション結果の特性図が示されている。タイプ１では、雑音低減効果は認められるが、前記実施例の中では雑音低減率が小さく、２つのモニタ端子ｍｏｎ１，２において低減効果の差も比較的大きい。つまり、回路領域内での雑音低減効果にばらつきが生じるものである。
タイプ２では、タイプ１よりも全体的には改良されているが、２つのモニタ端子ｍｏｎ１，２において低減効果の差が比較的大きく、回路領域内での雑音低減効果にばらつきが生じる。
タイプ３では、高い周波数までも雑音低減効果が大きく、しかも２つのモニタ端子ｍｏｎ１，２において低減効果の差も小さい。このことは、前記説明したように、回路領域を取り囲むようにガードリングを配置して、それをＬ字形又はコ字形ように対称形に配置することによって、適用領域の広い部分で基板雑音検出と相殺信号の対称性が保たれ、雑音低減効果がより均一化され、雑音低減回路の帰還用要素となる基板インピーダンスとして高い値が確保できるため、雑音低減回路の駆動力が高く保持され低減効果が得られやすいことを証明するものである。
上記の実施例から得られる作用効果は、下記の通りである。
（１） 動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１ウェル領域を直流的に分離する半導体領域又は基板に対して、上記第１ウェル領域周辺において第１容量素子により交流的に結合させて、かかる第１容量素子を通した電圧変化を反転増幅回路で増幅して上記第１ウェル領域周辺に対して第２容量素子を介して伝えるようにすることにより、雑音発生源や伝達経路を考慮することなく、必要に応じて効果的に低減させることができるという効果が得られる。
（２） 上記に加えて、動作電圧に対応した信号振幅のデジタル信号を扱う回路素子を形成し、上記第１ウェル領域とは直流的に分離された第２ウェル領域を更に設けることにより、雑音発生源と見做せるような回路とその影響を受けやすい回路とを１つの半導体集積回路装置に形成できるという効果が得られる。
（３） 上記に加えて、上記第１及び第２ウェル領域のそれぞれに、第１導電型ＭＯＳＦＥＴが形成される第２導電型ウェル領域と第２導電型ＭＯＳＦＥＴが形成される第１導電型ウェル領域を形成し、上記第１及び第２導電型ウェル領域を、それよりも深く形成されたウェル分離用の第１導電型ウェル領域に形成し、上記ウェル分離用の第１導電型ウェル領域は、第２導電型の半導体基板上に形成することにより、１つの半導体基板上に種々の回路を実現できるという効果が得られる。
（４） 上記に加えて、上記第１容量素子及び第２容量素子は、それぞれ上記ウェル分離用の第１導電型ウェル領域に対して設けるようにすることにより、必要な箇所のみに効果的に配置させて雑音低減できるという効果が得られる。
（５） 上記に加えて、上記第１容量素子及び第２容量素子を、それぞれ第１ウェルと第２ウェルに挟まれた上記半導体基板に設けるようにすることにより、基板を通した雑音経路での雑音を遮断できるという効果が得られる。
（６） 上記に加えて、上記第１容量素子及び第２容量素子の周囲の一部に上記第２導電型ウェル領域をダミー領域として設けるようにすることにより、それに接続される基板の抵抗値が大きくなって、反転増幅回路の帰還制御がより容易に行えると共にウェル内部の深い領域の雑音をより効果的に低減することができるという効果が得られる。
（７） 上記に加えて、上記第１容量素子及び第２容量素子は、その周囲に上記ウェル分離用の第１導電型ウェル領域をダミー領域として設けるようにすることによって、それに接続される基板の抵抗値が大きくなって、反転増幅回路の帰還制御がより容易にできると共に基板内部の深い領域の雑音をより効果的に低減することができるという効果が得られる。
（８） 上記に加えて、上記第１容量素子と第２容量素子は、それが接続される半導体領域又は基板を一方の電極とするＭＯＳ容量とすることにより、ＭＯＳＦＥＴの製造プロセスを利用して構成することができるという効果が得られる。
（９） 動作電圧に対して信号振幅のデジタル信号を扱う回路素子が形成された第２ウェル領域を直流的に分離する半導体領域又は基板に対して、上記第２ウェル領域周辺において第３容量素子により交流的に結合させて、かかる第３容量素子を通した電圧変化を反転増幅回路で増幅して上記第２ウェル領域周辺に対して第４容量素子を介して伝えるようにすることにより、雑音発生源と見做せるようなデジタル回路からの雑音拡散を予防でき、上記第２ウェル領域とは直流的に分離されて動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１ウェル領域を設けることができるという効果が得られる。
（１０） 上記に加えて、上記第１及び第２ウェル領域のそれぞれに、第１導電型ＭＯＳＦＥＴが形成される第２導電型ウェル領域と第２導電型ＭＯＳＦＥＴが形成される第１導電型ウェル領域を形成し、上記第１及び第２導電型ウェル領域を、それよりも深く形成されたウェル分離用の第１導電型ウェル領域に形成し、上記ウェル分離用の第１導電型ウェル領域は、第２導電型の半導体基板上に形成することにより、１つの半導体基板上に種々の回路を実現できるという効果が得られる。
（１１） 上記に加えて、上記第１ウェル領域周辺の上記半導体領域又は基板の電位と交流的に結合させる第１の容量素子を設け、かかる第１容量素子を通した電圧変化を反転増幅回路で増幅して上記第１ウェル領域周辺に対して第２容量素子を介して上記半導体領域又は基板に伝えるようにすることにより、動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路のいっそうの安定化を図ることができるという効果が得られる。
（１２） 上記に加えて、上記反転増幅回路はＣＭＯＳインバータ回路と、その増幅信号を受けるソースフォロア出力回路を用いることにより、簡単な回路で雑音低減を行うようにすることができるという効果が得られる。
（１３） 上記に加えて、上記ＣＭＯＳインバータ回路の入力と出力との間には抵抗素子を設けるようにすることにより、最も高感度の線形領域で反転増幅動作を行わせることができるという効果が得られる。
（１４） 上記に加えて、高抵抗素子は、ゲートに電源電圧以下の中間電圧が印加されたＭＯＳＦＥＴで構成することにより、小さなサイズで必要な抵抗値の抵抗素子を構成できるという効果が得られる。
（１５） 上記に加えて、上記ＣＭＯＳインバータ回路の入力端子は、入力と出力とが結合されたＣＭＯＳインバータ回路によって形成されたバイアス電圧が抵抗素子を介して伝えらるようにすることにより、簡単な構成でかつ安定的に高感度の線形領域で反転増幅動作を行わせることができるという効果が得られる。
（１６） 上記に加えて、上記バイアス電圧を形成するＣＭＯＳインバータ回路を、上記反転増幅回路に用いられるＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのサイズ比と同じサイズ比とされ、かつそれぞれのサイズが小さくされたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴで構成することにより、小面積化と低消費電力化を図りつつ、最適バイアスの自動設定を行うようにすることができるという効果が得られる。
（１７） 上記に加えて、上記ＣＭＯＳインバータ回路の入力と出力との間には、上記反転増幅回路が非動作状態のときにオン状態にされ、上記反転増幅回路が動作状態のときにオフ状態にされるＭＯＳＦＥＴを設けらるようにすることにより、小面積化と低消費電力化を図りつつ、最適バイアスの自動設定を行うようにすることができるという効果が得られる。
（１８） 上記に加えて、上記ＣＭＯＳインバータ回路とソースフォロア出力回路には、上記反転増幅回路が動作状態のときにオン状態にし、非動作状態のときオフ状態にするＭＯＳＦＥＴを設け、非動作状態のときに流れる直流電流を阻止する機能を設けることにより、低消費電力化を図ることができるという効果が得られる。
（１９） 上記に加えて、上記ＣＭＯＳインバータ回路の入力と出力との間には、上記反転増幅回路が動作状態のときに高抵抗を持ってオン状態にされ、非動作状態のときにはオフ状態にされる第１ＭＯＳＦＥＴを設け、上記ＣＭＯＳインバータ回路の入力には、上記反転増幅回路が動作状態のときにオフ状態にされ、非動作状態のときにはオフ状態にされて電源電圧又は回路の接地電位を供給する第２ＭＯＳＦＥＴを設けることにより、低消費電力化を図ることができるという効果が得られる。
（２０） 上記に加えて、上記第１ＭＯＳＦＥＴは第１導電型ＭＯＳＦＥＴで構成し、上記第２ＭＯＳＦＥＴは第２導電型ＭＯＳＦＥＴで構成し、上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲートに上記動作を行わせる制御信号を共通に供給することにより、上記制御動作を簡単に行うようにすることができるという効果が得られる。
（２１） 上記に加えて、上記反転増幅回路が動作状態とされるときは、それに対応した第１ウェル又は第２ウェル領域に形成された回路を動作状態にされるときとし、上記反転増幅回路が非動作状態とされるときは、それに対応した第１ウェル又は第２ウェル領域に形成された回路が動作状態にされるときとすることにより、効率的で効果的な雑音低減動作を実現できるという効果が得られる。
（２２） 上記に加えて、上記ＣＭＯＳインバータ回路の入力側に増幅ＭＯＳＦＥＴと負荷手段からなるソースフォロア回路を更に設け、上記増幅ＭＯＳＦＥＴのゲート容量を前記第１容量素子として用いることにより、増幅動作を効率よく行うようにすることができるという効果が得られる。
（２３） 動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１ウェル領域を半導体領域又は基板より分離し、上記第１ウェル領域周辺の上記半導体領域又は基板の雑音成分を反転増幅して上記第１ウェル領域周辺の上記半導体領域又は基板に伝えて上記雑音成分を互いに打ち消し合うようにすることにより、雑音発生源や伝達経路を考慮することなく、必要に応じて効果的に低減させることができるという効果が得られる。
（２４） 上記に加えて、上記雑音成分の反転増幅動作を、ＣＭＯＳインバータ回路とソースフォロア出力回路を用いて行うようにすることにより簡単な回路で構成できるという効果が得られる。
（２５） 上記に加えて、上記半導体領域又は基板の雑音成分の検知と、上記反転増幅された雑音成分の上記半導体領域又は基板への伝達は、容量手段を介して行うようにすることにより、回路動作に影響を与えないで雑音成分のみを相殺させることができるという効果が得られる。
（２６） ガードバンドをＬ字又はコ字形に配置した結果、適用領域の広い部分で基板雑音検出と相殺信号の対称性が保たれ、雑音低減効果がより均一化され、雑音低減回路の帰還用要素となる基板インピーダンスとして、高い値が確保できるために雑音低減回路の駆動力が高く保持されて低減効果が得られやすいという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、雑音の影響を受け易い回路は、アナログ回路の他、動作電圧との関係において相対的に微小振幅とされたデジタル信号を扱う回路にも同様に適用できる。この発明は、デジタル回路あるいはその動作によって大きな雑音が発生するような回路と、アナログ回路のように雑音の影響を受けやすい回路とが１つの半導体基板上に形成されてなる半導体集積回路装置及びその雑音低減方法として広く利用できる。
産業上の利用可能性
この発明は、雑音の低減を図った半導体集積回路装置及びその雑音低減方法として広く利用できる。
【図面の簡単な説明】
第１図は、この発明に係る半導体集積回路装置の一実施例を示す要部構成図であり、
第２図は、第１図の実施例の等価回路図であり、
第３図は、この発明を説明するための特性図であり、
第４図は、この発明に係る半導体集積回路装置の他の一実施例を示す要部構成図であり、
第５図は、第４図の実施例の等価回路であり、
第６図は、この発明に係る半導体集積回路装置の他の一実施例を示す要部構成図であり、
第７図は、この発明に係る半導体集積回路装置の他の一実施例を示す要部構成図であり、
第８図は、この発明に係る半導体集積回路装置の一実施例を示す全体構成図であり、
第９図は、この発明が適用されるＰＬＬ回路の一実施例を示す構成図であり、
第１０図は、この発明が適用されるＡＤＣ回路の一実施例を示すブロック図であり、
第１１図は、第１０図のコンパレータの一実施例を示す構成図であり、
第１２図は、この発明に係る雑音低減回路に用いられる反転増幅回路の一実施例を示す回路図であり、
第１３図は、この発明に係る雑音低減回路に用いられる反転増幅回路の他の一実施例を示す回路図であり、
第１４図は、この発明に係る雑音低減回路に用いられる反転増幅回路の他の一実施例を示す回路図であり、
第１５図は、第１４図の反転増幅回路の動作の一例を説明するめのタイミング図であり、
第１６図は、この発明に係る雑音低減回路に用いられる反転増幅回路の他の一実施例を示す回路図であり、
第１７図は、この発明に係る雑音低減回路に用いられる反転増幅回路の他の一実施例を示す回路図であり、
第１８図は、この発明に係る雑音低減回路に用いられる反転増幅回路の他の一実施例を示す回路図であり、
第１９図は、この発明に係る雑音低減回路に用いられる反転増幅回路の他の一実施例を示す回路図であり、
第２０図は、この発明に係る半導体集積回路装置の他の一実施例を示す要部構成図であり、
第２１図は、この発明に係る半導体集積回路装置の他の一実施例を示す要部構成図であり、
第２２図は、この発明に係る半導体集積回路装置の他の一実施例を示す要部構成図であり、
第２３図は、従来技術の一例を説明するための構成図であり、
第２４図は、の発明にかかる雑音低減回路の他の一実施例を示す構成図であり、
第２５図は、この発明に係る雑音低減回路の他の実施例を示す構成図であり、
第２６図は、この発明に係る雑音低減回路の他の実施例を示す構成図であり、
第２７図は、この発明に係る雑音低減回路の他の実施例を示す構成図であり、
第２８図は、この発明に係る雑音低減回路の更に他の実施例を示す構成図であり、
第２９図は、この発明に係る雑音低減回路の他の実施例を示す構成図であり、
第３０図は、この発明を説明するためのシミュレーション構成図であり、
第３１図は、、第３０図のガードバンドの配置の効果のシミュレーション結果を示す特性図である。
Claims (33)
- 動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１半導体領域と、
上記第１半導体領域を直流的に分離する半導体領域又は基板と、
上記第１半導体領域周辺の上記半導体領域又は基板の電位と交流的に結合させる第１容量素子と、
上記第１容量素子を通した電圧変化を増幅する反転増幅回路と、
上記反転増幅回路の出力信号を上記第１半導体領域周辺の上記半導体領域又は基板と交流的に結合させる第２容量素子とを備えてなることを特徴とする半導体集積回路装置。 - 請求の範囲第１項において、
動作電圧に対応した信号振幅のデジタル信号を扱う回路素子が形成され、上記第１半導体領域とは直流的に分離された第２半導体領域を更に有することを特徴とする半導体集積回路装置。 - 請求の範囲第２項において、
上記第１及び第２半導体領域のそれぞれは、第１導電型ＭＯＳＦＥＴが形成される第２導電型半導体領域と第２導電型ＭＯＳＦＥＴが形成される第１導電型半導体領域とからなり、
上記第１及び第２導電型半導体領域は、それよりも深く形成され、半導体分離用の第１導電型半導体領域に形成され、
上記半導体分離用の第１導電型半導体領域は、第２導電型の半導体基板上に形成されるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第３項において、
上記第１容量素子及び第２容量素子は、それぞれ上記半導体分離用の第１導電型半導体領域に対して設けられるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第３項において、
上記第１容量素子及び第２容量素子は、それぞれ第１半導体領域と第２半導体領域に挟まれた上記半導体基板に設けられるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第４項において、
上記第１容量素子及び第２容量素子は、その周囲の一部に上記第２導電型半導体領域が設けられるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第５項において、
上記第１容量素子及び第２容量素子は、その周囲に上記半導体分離用の第１導電型半導体領域が設けられるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第１項において、
上記第１容量素子と第２容量素子は、それが接続される半導体領域又は基板を一方の電極とするＭＯＳ容量からなることを特徴とする半導体集積回路装置。 - 動作電圧に対して信号振幅のデジタル信号を扱う回路素子が形成された第２半導体領域と、
上記第２半導体領域を直流的に分離する半導体領域又は基板と、
上記第２半導体領域周辺の上記半導体領域又は基板の電位と交流的に結合させる第３容量素子と、
上記第３容量素子を通した電圧変化を増幅する反転増幅回路と、
上記反転増幅回路の出力信号を上記第２半導体領域周辺の上記半導体領域又は基板と交流的に結合させる第４容量素子と、
上記第２半導体領域とは直流的に分離され、動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１半導体領域とを備えてなることを特徴とする半導体集積回路装置。 - 請求の範囲第９項において、
上記第１及び第２半導体領域のそれぞれは、第１導電型ＭＯＳＦＥＴが形成される第２導電型半導体領域と第２導電型ＭＯＳＦＥＴが形成される第１導電型半導体領域とからなり、
上記第１及び第２導電型半導体領域は、それよりも深く形成され、半導体分離用の第１導電型半導体領域に形成され、
上記半導体分離用の第１導電型半導体領域は、第２導電型の半導体基板上に形成されるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第９項において、
上記第１半導体領域周辺の上記半導体領域又は基板の電位と交流的に結合させる第１の容量素子と、
上記第１容量素子を通した電圧変化を増幅する反転増幅回路と、
上記反転増幅回路の出力信号を上記第１半導体領域周辺の上記半導体領域又は基板と交流的に結合させる第２容量素子とを更に備えてなることを特徴とする半導体集積回路装置。 - 請求の範囲第９項において、
上記反転増幅回路はＣＭＯＳインバータ回路と、その増幅信号を受けるソースフォロア出力回路からなることを特徴とする半導体集積回路装置。 - 請求の範囲第１２項において、
上記ＣＭＯＳインバータ回路の入力と出力との間には抵抗素子が設けられることを特徴とする半導体集積回路装置。 - 請求の範囲第１３項において、
上記高抵抗素子は、ゲートに電源電圧以下の中間電圧が印加されたＭＯＳＦＥＴで構成されることを特徴とする半導体集積回路装置。 - 請求の範囲第１２項において、
上記ＣＭＯＳインバータ回路の入力端子には、入力と出力とが結合されたＣＭＯＳインバータ回路によって形成されたバイアス電圧が抵抗素子を介して伝えられるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第１５項において、
上記バイアス電圧を形成するＣＭＯＳインバータ回路は、上記反転増幅回路に用いられるＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのサイズ比と同じサイズ比とされ、かつそれぞれのサイズが小さくされたＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴで構成されるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第１２項において、
上記ＣＭＯＳインバータ回路の入力と出力との間には、上記反転増幅回路が非動作状態又はリセット状態のときにオン状態にされ、上記反転増幅回路が動作状態のときにオフ状態にされるＭＯＳＦＥＴが設けられるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第１２項において、
上記ＣＭＯＳインバータ回路とソースフォロア出力回路には、上記反転増幅回路が動作状態のときにオン状態にされ、非動作状態又はスリープ状態のときオフ状態にされるＭＯＳＦＥＴが設けられて、非動作状態のときに流れる直流電流を阻止する機能が設けられるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第１２項において、
上記ＣＭＯＳインバータ回路の入力と出力との間には、上記反転増幅回路が動作状態のときに高抵抗を持ってオン状態にされ、非動作状態のときにはオフ状態にされる第１ＭＯＳＦＥＴと、
上記ＣＭＯＳインバータ回路の入力には、上記反転増幅回路が動作状態のときにオフ状態にされ、非動作状態のときにはオン状態にされて電源電圧又は回路の接地電位を供給する第２ＭＯＳＦＥＴが設けられることを特徴とする半導体集積回路装置。 - 請求の範囲第１９項において、
上記第１ＭＯＳＦＥＴは第１導電型ＭＯＳＦＥＴで構成され、上記第２ＭＯＳＦＥＴは第２導電型ＭＯＳＦＥＴで構成され、上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲートには、上記動作を行わせる制御信号が共通に供給されるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第１７項において、
上記反転増幅回路が動作状態とされるときは、それに対応した第１半導体領域又は第２半導体領域に形成された回路が動作状態にされるときであり、上記反転増幅回路が非動作状態とされるときは、それに対応した第１半導体領域又は第２半導体領域に形成された回路が非動作状態にされるときであることを特徴とする半導体集積回路装置。 - 請求の範囲第１２項において、
上記ＣＭＯＳインバータ回路の入力側に増幅ＭＯＳＦＥＴと負荷手段からなるソースフォロア回路を更に設け、
上記増幅ＭＯＳＦＥＴのゲート容量を前記第１容量素子として用いることを特徴とする半導体集積回路装置。 - 動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１半導体領域と、
上記第１半導体領域を直流的に分離する半導体領域又は基板を有し、
上記第１半導体領域周辺の上記半導体領域又は基板の雑音成分を反転増幅して上記第１半導体領域周辺の上記半導体領域又は基板に伝えて上記雑音成分を互いに打ち消し合うようにしてかかる雑音成分の抑制ないし低減させることを特徴とする半導体集積回路装置の雑音低減方法。 - 請求の範囲第２３項において、
動作電圧に対応した信号振幅のデジタル信号を扱う回路素子が形成され、上記第１半導体領域とは直流的に分離された第３半導体領域を更に有することを特徴とする半導体集積回路装置の雑音低減方法。 - 請求の範囲第２３項において、
上記雑音成分の反転増幅動作は、ＣＭＯＳインバータ回路とソースフォロア出力回路で行われることを特徴とする半導体集積回路装置の雑音低減方法。 - 請求の範囲第２３項において、
上記半導体領域又は基板の雑音成分の検知と、上記反転増幅された雑音成分の上記半導体領域又は基板への伝達は、容量手段を介して行われるものであることを特徴とする半導体集積回路装置の雑音低減方法。 - 動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１半導体領域と、
上記第１半導体領域を直流的に分離する半導体領域又は基板と、
上記第１半導体領域周辺の上記半導体領域又は基板の電位と交流的に結合させる第１容量素子と、
上記第１容量素子を通した電圧変化を増幅する反転増幅回路と、
上記反転増幅回路の出力信号を上記第１半導体領域周辺の上記半導体領域又は基板と交流的に結合させる第２容量素子とを備え、
上記第１容量素子と上記第２容量素子は、上記第１半導体領域の周辺を取り囲み、両者がほぼ対称的な形状となるように形成されてなることを特徴とする半導体集積回路装置。 - 請求の範囲第２７項において、
上記第１半導体領域は方形の形状とされ、
上記第１容量素子と第２容量素子はｐｎ接合を含むガードリングで構成され、上記方形の第１半導体領域の１つの対角線に対応してＬ字形に対称的に形成されてなることを特徴とする半導体集積回路装置。 - 請求の範囲第２７項において、
上記第１半導体領域は方形の形状とされ、
上記第１容量素子と第２容量素子はｐｎ接合を含むガードリングで構成され、上記方形の第１半導体領域を左右又は上下のいずれかに分ける中心線対応してコ字形に対称的に形成されてなることを特徴とする半導体集積回路装置。 - 動作電圧に対して相対的に微小とされた信号又はアナログ信号を扱う回路素子が形成された第１半導体領域と、
上記動作電圧に対応したデジタル信号を扱い回路素子が形成された第２半導体領域と、
上記第２半導体領域周辺の上記半導体領域又は基板の電位と交流的に結合させる第３容量素子と、
上記第３容量素子を通した電圧変化を増幅する反転増幅回路と、
上記反転増幅回路の出力信号を上記第２半導体領域周辺の上記半導体領域又は基板と交流的に結合させる第４容量素子とを備え、
上記第３容量素子と上記第４容量素子は、上記第２半導体領域の周辺を取り囲み、両者がほぼ対称的な形状となるように形成されてなることを特徴とする半導体集積回路装置。 - 請求の範囲第３０項において、
上記第１半導体領域は方形の形状とされ、
上記第１容量素子と第２容量素子はｐｎ接合を含むガードリングで構成され、上記方形の第１半導体領域の１つの対角線に対応してＬ字形に対称的に形成されてなることを特徴とする半導体集積回路装置。 - 請求の範囲第３０項において、
上記第１半導体領域は方形の形状とされ、
上記第１容量素子と第２容量素子はｐｎ接合を含むガードリングで構成され、上記方形の第１半導体領域を左右又は上下のいずれかに分ける中心線対応してコ字形に対称的に形成されてなることを特徴とする半導体集積回路装置。 - 請求の範囲第３０項において、
上記第１半導体領域周辺の上記半導体領域又は基板の電位と交流的に結合させる第１容量素子と、
上記第１容量素子を通した電圧変化を増幅する反転増幅回路と、
上記反転増幅回路の出力信号を上記第１半導体領域周辺の上記半導体領域又は基板と交流的に結合させる第２容量素子とを更に備え、
上記第１容量素子と上記第２容量素子は、上記第１半導体領域の周辺を取り囲み、両者がほぼ対称的な形状となるように形成されてなることを特徴とする半導体集積回路装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001193822 | 2001-06-27 | ||
| JP2001193822 | 2001-06-27 | ||
| PCT/JP2002/000886 WO2003003461A1 (fr) | 2001-06-27 | 2002-02-04 | Dispositif de circuit integre a semiconducteur et procede de reduction du bruit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2003003461A1 true JPWO2003003461A1 (ja) | 2004-10-21 |
Family
ID=19032037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003509536A Pending JPWO2003003461A1 (ja) | 2001-06-27 | 2002-02-04 | 半導体集積回路装置及び雑音低減方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPWO2003003461A1 (ja) |
| WO (1) | WO2003003461A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006003729A1 (ja) * | 2004-07-02 | 2006-01-12 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
| JP4533099B2 (ja) * | 2004-11-17 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4824385B2 (ja) * | 2005-10-25 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5135772B2 (ja) * | 2005-11-18 | 2013-02-06 | 株式会社Ｊｖｃケンウッド | 固体撮像装置 |
| JP6076068B2 (ja) | 2012-12-17 | 2017-02-08 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP5994648B2 (ja) * | 2013-01-11 | 2016-09-21 | 株式会社デンソー | ノイズ検出装置 |
| JP2015133527A (ja) * | 2015-04-27 | 2015-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US11195707B2 (en) * | 2018-05-31 | 2021-12-07 | Shimadzu Corporation | Time-of-flight mass spectrometry device |
| WO2020195694A1 (ja) * | 2019-03-28 | 2020-10-01 | 株式会社Ｓｃｒｅｅｎホールディングス | 増幅回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3017809B2 (ja) * | 1991-01-09 | 2000-03-13 | 株式会社東芝 | アナログ・デジタル混載半導体集積回路装置 |
| KR940003026A (ko) * | 1992-07-13 | 1994-02-19 | 김광호 | 트리플웰을 이용한 반도체장치 |
| JPH0884061A (ja) * | 1994-09-14 | 1996-03-26 | Hitachi Ltd | 集積回路の雑音低減回路および雑音低減法 |
| WO1998012750A1 (fr) * | 1996-09-20 | 1998-03-26 | Hitachi, Ltd. | Composant de circuit integre a semi-conducteur |
| JP3626980B2 (ja) * | 1997-11-14 | 2005-03-09 | シャープ株式会社 | 反転増幅回路 |
| JP3670829B2 (ja) * | 1998-02-10 | 2005-07-13 | 株式会社ルネサステクノロジ | 半導体集積回路の雑音低減方法及びその回路 |
-
2002
- 2002-02-04 WO PCT/JP2002/000886 patent/WO2003003461A1/ja active Application Filing
- 2002-02-04 JP JP2003509536A patent/JPWO2003003461A1/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| WO2003003461A1 (fr) | 2003-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102084489B (zh) | 动态驱动的深n阱电路 | |
| KR100570188B1 (ko) | 반도체 집적회로장치 | |
| KR100421313B1 (ko) | 반도체집적회로장치및마이크로컴퓨터 | |
| JPWO2003003461A1 (ja) | 半導体集積回路装置及び雑音低減方法 | |
| US6310505B1 (en) | Semiconductor integrated circuit, delay-locked loop having the same circuit, self-synchronizing pipeline type system, voltage-controlled oscillator, and phase-locked loop | |
| JP6690015B2 (ja) | スケーラブル集積データ変換器 | |
| US20070258180A1 (en) | Noise free implementation of pwm modulator combined with gate driver stage in a single die | |
| Tang et al. | An energy-efficient capacitively biased diode-based temperature sensor in 55-nm CMOS | |
| US8179196B2 (en) | High voltage amplification using low breakdown voltage devices | |
| US6349067B1 (en) | System and method for preventing noise cross contamination between embedded DRAM and system chip | |
| EP1351396B1 (en) | Charge pump phase locked loop | |
| US10171916B2 (en) | System and method for a high-ohmic resistor | |
| US20080111646A1 (en) | Regulated supply phase locked loop | |
| Ye et al. | Techniques for phase noise suppression in recirculating DLLs | |
| Hassanli et al. | A low-power wide tuning-range CMOS current-controlled oscillator | |
| JP3597961B2 (ja) | 半導体集積回路装置 | |
| US6384641B1 (en) | Signal sampling circuit with high frequency noise immunity and method therefor | |
| JPH0884061A (ja) | 集積回路の雑音低減回路および雑音低減法 | |
| JP4498507B2 (ja) | 差動増幅回路および高温用増幅回路 | |
| Dai et al. | Differential Sensing of Substrate Noise in Mixed-Signal 0.18-$\mu\hbox {m} $ BiCMOS Technology | |
| JPS632365B2 (ja) | ||
| US20090051433A1 (en) | Differential sensing with high common mode rejection | |
| JPH0964276A (ja) | 半導体装置 | |
| Takamiya et al. | A 6.7-fF//spl mu/m/sup 2/bias-independent gate capacitor (BIGCAP) with digital CMOS process and its application to the loop filter of a differential PLL | |
| JP3670829B2 (ja) | 半導体集積回路の雑音低減方法及びその回路 |