JP3626980B2 - 反転増幅回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体集積回路装置内の反転増幅回路に係り、特にCMOSを奇数段直列接続するとともに、最終段インバータの出力を帰還キャパシタンスを介して初段インバータの入力に接続し、初段インバータには入力キャパシタンスを介して入力電圧を接続した反転増幅回路に関する。
【0002】
【従来の技術】
この種反転増幅回路はアナログ電圧の演算等を行う際に、駆動能力をもって、入力電圧を精度良く後段に伝達する上で重要である。例えば出願人が提案した移動体通信のためのマッチドフィルタにおいて、反転増幅回路はサンプルホールド回路、乗算回路、加算回路等多くの部分で使用される。
【0003】
図7は従来の反転増幅回路を示す。図7において、奇数段のCMOSインバータを直列してなるインバータ回路Iに、その入出力を接続する帰還キャパシタンスCFがスイッチSW7を介して接続され、その入力には入力キャパシタンスCIが接続されている。CIにはスイッチSW4を介してアナログ入力電圧AINが接続され、SW4はクロックCLKによって適時閉成される。SW4とCIの間にはスイッチSW3を介してスイッチSW8が接続され、CFの両端はスイッチSW2によって適時短絡される。SW8はリフレッシュ電圧VREFまたはグランドに接続され、リフレッシュ時にはVREFが選択され、電力消費を停止するスリープモード時にはグランドが選択される。リフレッシュ時において、SW2、SW3の両者が閉成され、かつSW8がVREFに接続されると、CIの入力側にはVREFが印加され、同時にCFが短絡される。VREFはインバータ回路の閾値電圧(通常Vd/2:Vdはインバータの電源電圧。)と略等しく設定され、CFを短絡することにより、Iの入力側にはVd/2の電圧が生じる。これによって、CFのみならずCIも両端の電位が等しくなり、充電電荷が略解消される。これによって充電電荷によるオフセット電圧が解消され、以後の計算精度が保証される。さらに、インバータ回路Iの入力はスイッチSW1を介してSW8に接続され、反転増幅回路の電力消費を防止するためのスリープモードにおいて、SW1を閉成するとともにSW7をSW8に接続し、かつSW8をグランドに接続することにより、インバータの入力はグランドに接続される。このときSW2は開放される。これによってイ
ンバータ回路における電力消費は停止する。
【0004】
以上の従来例は、演算精度を確保しつつ電力消費を最小限にするという意味において優れた回路であったが、より一層の回路規模の縮小が望まれていた。
【0005】
【発明が解決しようとする課題】
本発明はこのうような背景の下に創案されたものであり、従来よりも小規模の回路によりリフレッシュおよびスリープモードを実現し、かつスリープ時のリーク電流を抑制し得る反転増幅回路を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明に係る反転増幅回路は、MOSを2段縦列に接続してなるスイッチを反転増幅回路におけるインバータ回路入力に接続し、スリープ時にはこのスイッチを介してスリープ電圧をインバータ回路入力に接続し、ノンスリープモード時には前記スイッチを遮断するとともに、閾値電圧に等しい基準電圧を両MOSの接続点に印加するものである。
【0007】
【発明の実施の形態】
次に本発明に係る反転増幅回路の実施例を図面に基づいて説明する。
【0008】
図1は本発明の第1実施例を示す。反転増幅回路は奇数段、代表的には3段のCMOSインバータを直列接続してなるインバータ回路Iを有し、このインバータ回路Iの入出力端子は帰還キャパシタンスCFによって接続されている。インバータ回路の入力には入力キャパシタンスCIが接続され、この入力キャパシタンスCIにはスイッチSW4を介してアナログ入力電圧AINが接続されている。スイッチSW4はクロックCLKによって開閉制御される。
【0009】
帰還キャパシタンスCFの両端子間にはリフレッシュスイッチSW2が接続され、CFの出力側はリフレッシュスイッチSW9によってインバータ回路I出力またはVREFに接続し得る。リフレッシュに際しては、SW2は閉成され、これによってインバータ回路Iの両端子が短絡され、インバータ回路の入力にはその閾値電圧が生じる。またSW9はVREFに接続され、CFには閾値電圧およびVREFが印加される。一方入力キャパシタンスCIの入力側にもリフレッシュスイッチSW3を介してVREFが接続され、CFと同様の電圧印加状態となる。これによってCIとCFの電荷は相殺される。ここに閾値電圧は通常電源電圧Vdの1/2、すなわちVd/2に設定されるが、若干のオフセットを含むこともある。しかし上記のようにCIとCFの電荷を相殺するのでオフセットの影響を除去し得る。これらリフレッシュスイッチはリフレッシュ信号REFによって開閉制御される。
【0010】
以上のリフレッシュスイッチSW2、SW3の他に、インバータ回路Iの入力端子には、前記電源電圧Vdおよび閾値電圧VREFが入力されたスリープスイッチSWSがその出力端子TSにおいて接続され、このスリープスイッチSWSを閉成すると、インバータ回路の入力端子には電源電圧Vdが印加される。これによってインバータ回路の各CMOSインバータは飽和領域に移行し、貫通電流は生じない。これによってインバータ回路における電力消費が停止する。スリープスイッチSWSはスリープ信号SLPによって開閉制御される。
【0011】
すなわち従来のスイッチSW7等の構成要素が省略され、回路構成が単純化されるとともに、インバータ回路のオフセットの影響を除去し得る。これは回路規模の縮小、製造コストの低減、歩留り向上等の多くの効果をもたらす。
【0012】
図2はスリープスイッチの詳細を示すものであり、2段縦列のpMOS(Tp1、Tp2で示す。)に、MOSを飽和状態にする電圧(以下スリープ電圧という)として電源電圧Vdを印加し、スリープ信号SLPをインバータINV3を介してこれらpMOSのゲートに入力している。スリープ信号SLPが高電位(ハイ)になると、これらトランジスタは導通し、その出力端子TSにはVdが生じる。Tp1、Tp2の接続点にはpMOS(Tp3で示す。)を介してVrefが接続され、Tp3のゲートにはスリープ信号SLPがそのまま入力されている。スリープモード時以外のとき(SLPがローのとき:ノンスリープモードという)にはTp1、Tp2は遮断され、Tp3が導通する。これによってTSに対するVd出力が停止されるとともに、インバータ回路入力のVrefと等しい電圧がpMOSに印加され、インバータ回路入力に対する電流のリークを完全に防止し得る。ここにインバータ回路入力への電流リークは入力キャパシタンスCIの電荷に影響を与え、反転増幅回路の出力精度に悪影響を与えるが、本実施例のように電流リークを防止することにより、このような悪影響を防止し得る。
【0013】
なお前記スリープ電圧はグランド電圧であってもよく、スリープ電圧用スイッチおよび/または基準電圧用スイッチをnMOSによって構成することも可能である。
【0014】
図3は本発明の第2実施例を示し、第1実施例と同一もしくは相当部分には同一符号が付されている。本実施例では、第1実施例の構成に加え、インバータ回路Iの出力端子と帰還キャパシタンスCFの出力端子の間に、スイッチSW5を接続し、かつスイッチSW9を省略している。スリープモードに際しては、SW5は開放され、インバータ回路Iの出力端子は反転増幅回路出力端子(アナログ出力電圧AOUTが生じる端子)から遮断される。この反対論理の制御のために、SW5へはインバータICを介してスリープ信号が入力されている。スリープモード時にはインバータ回路Iの出力はグランド電圧となっているが、このグランド電圧が後段に伝達することがないので、後段への悪影響が防止されている。またSW9の省略により、第1実施例よりも回路規模を小さくし得るとともに、SW5のインピーダンスの出力精度に対する影響を除去し得る。
【0015】
図4は第3実施例を示し、第1実施例と同一もしくは相当部分には同一符号が付されている。本実施例では、第2実施例のスイッチSW5に替えて、入力キャパシタンスCIの出力端子とスリープスイッチ出力端子TSとの間に、スイッチSW6が接続されている。SW6はスリープ時にTSをCIから遮断し、これによって、TSはその前段の回路から遮断される。これによって、インバータ回路に接続された電源電圧が前段に伝達することがないので、前段への悪影響が防止されている。
【0016】
図5は以上の実施例に使用されたインバータ回路Iの一例を示す。インバータ回路はCMOSインバータINV1、INV2、INV3を直列に接続してなり、第2段インバータINV2の入出力間には位相補償回路が接続されている。位相補償回路はキャパシタンスCC、MOS抵抗MRの直列回路であり、インバータ回路Iと帰還キャパシタンスCFよりなるフィードバック系の位相余裕を高めている。またINV3の出力側には接地キャパシタンスCGが接続され、高周波成分除去による発振防止が図られている。
【0017】
図6は他のインバータ回路Iの例を示す。このインバータ回路は第1段CMOSインバータINV1と第2段CMOSインバータINV2との間に、CMOS抵抗CMRを接続し、第3段インバータINV3の入出力間には位相補償回路を接続してなる。位相補償回路はキャパシタンスCC、レジスタンスRの直列回路であり、インバータ回路Iと帰還キャパシタンスCFよりなるフィードバック系の位相余裕を高めている。
【0018】
【発明の効果】
前述のとおり、本発明に係る反転増幅回路は、MOSを2段縦列に接続してなるスイッチを反転増幅回路におけるインバータ回路入力に接続し、スリープ時にはこのスイッチを介してスリープ電圧をインバータ回路入力に接続し、ノンスリープモード時には前記スイッチを遮断するとともに、閾値電圧に等しい基準電圧を両MOSの接続点に印加するので、従来よりも小規模の回路によりリフレッシュおよびスリープモードを実現し、かつスリープ時のリーク電流を抑制し得るという優れた効果を有する。
【図面の簡単な説明】
【図1】本発明の第1実施例を示す回路図である。
【図2】同実施例のスリープスイッチを示す回路図である。
【図3】本発明の第2実施例を示す回路図である。
【図4】本発明の第3実施例を示す回路図である。
【図5】以上の実施例に使用されるインバータ回路を示す回路図である。
【図6】他のインバータ回路を示す回路図である。
【図7】従来の反転増幅回路を示す回路図である。
【符号の説明】
AIN...入力電圧
AOUT...出力電圧
CI...入力キャパシタンス
CF...帰還キャパシタンス
SW1〜SW9、SWS...スイッチ
I...インバータ回路
VREF...リフレッシュ電圧
REF...リフレッシュ信号
SLP...スリープ信号
CLK...クロック
IC...インバータ。
INV1〜INV3...CMOSインバータ
CC...キャパシタンス
R...レジスタンス
MR...レジスタンス
CG...接地キャパシタンス。
1
整理番号=YZ1997066A
Claims (10)
- CMOSインバータを奇数段直列接続してインバータ回路を構成するとともに、インバータ回路の出力を帰還キャパシタンスを介してその入力に接続し、インバータ回路の入力には入力キャパシタンスを介して入力電圧を接続し、インバータ回路の入出力を短絡し得るリフレッシュスイッチを接続するとともに、入力キャパシタンスの入力側にインバータ回路の閾値電圧に略等しいリフレッシュ電圧を印加するリフレッシュスイッチを接続した反転増幅回路において、
インバータ回路の入力を前記インバータ回路のスリープ電圧に接続するスリープスイッチがさらに設けられ、このスリープスイッチは、隣り合うMOS同士のドレインとソースとを接続して縦列接続された複数のMOSから構成されるスリープ電圧用MOSと、該スリープ電圧用MOSのMOS段の中途に接続された基準電圧用MOSとを備え、該スリープ電圧用MOSにはスリープ電圧が接続され、基準電圧用MOSにはインバータ回路の閾値電圧に略等しい基準電圧が接続され、
スリープ時には、基準電圧用MOSを非導通とするとともにスリープ電圧用MOSを導通してインバータ回路の入力にスリープ電圧を印加し、スリープ時以外の時には、スリープ電圧用MOSを非導通とするとともに基準電圧用MOSを導通して前記該スリープ電圧用MOSのMOS段の中途に基準電圧を印加する
ことを特徴とする反転増幅回路。 - 帰還キャパシタンスとインバータ回路の出力との間には、帰還キャパシタンスにインバータ回路出力またはリフレッシュ電圧を印加するリフレッシュスイッチがさらに設けられ、リフレッシュ時にはこのリフレッシュスイッチをリフレッシュ電圧に接続し、これによって入力キャパシタンスと帰還キャパシタンスの電荷を相殺することを特徴とする請求項1記載の反転増幅回路。
- スリープ電圧はインバータ回路の電源電圧であることを特徴とする請求項1記載の反転増幅回路。
- スリープ電圧はグランド電圧であることを特徴とする請求項1記載の反転増幅回路。
- スリープ電圧用MOSは縦列接続された複数のpMOSであることを特徴とする請求項1記載の反転増幅回路。
- スリープ電圧用MOSは縦列接続された複数のnMOSであることを特徴とする請求項1記載の反転増幅回路。
- 基準電圧用MOSはpMOSであることを特徴とする請求項1記載の反転増幅回路。
- 基準電圧用MOSはnMOSであることを特徴とする請求項1記載の反転増幅回路。
- インバータ回路出力側端子と帰還キャパシタンス出力側端子の間には、これら出力側端子間を遮断するスイッチが接続されていることを特徴とする請求項1記載の反転増幅回路。
- 入力キャパシタンス出力側端子とスリープスイッチのインバータ回路への接続点の間には、これらを遮断し得るスイッチが接続され、このスイッチは、通常動作時およびリフレッシュ時には閉成され、スリープ時には入力キャパシタンスをスリープスイッチから遮断することを特徴とする請求項1記載の反転増幅回路。
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