JPH10341153A - 反転増幅回路 - Google Patents
反転増幅回路Info
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- JPH10341153A JPH10341153A JP9163379A JP16337997A JPH10341153A JP H10341153 A JPH10341153 A JP H10341153A JP 9163379 A JP9163379 A JP 9163379A JP 16337997 A JP16337997 A JP 16337997A JP H10341153 A JPH10341153 A JP H10341153A
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- input
- switch
- inverter circuit
- inverter
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Abstract
(57)【要約】
【目的】 反転増幅回路のリフレッシュおよびスリープ
のための回路を単純化する。 【構成】 反転増幅回路におけるインバータ回路の入力
に直接グランドまたは電源電圧を接続する。
のための回路を単純化する。 【構成】 反転増幅回路におけるインバータ回路の入力
に直接グランドまたは電源電圧を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
内の反転増幅回路に係り、特にＣＭＯＳを奇数段直列接
続するとともに、最終段インバータの出力を帰還キャパ
シタンスを介して初段インバータの入力に接続し、初段
インバータには入力キャパシタンスを介して入力電圧を
接続した反転増幅回路に関する。
内の反転増幅回路に係り、特にＣＭＯＳを奇数段直列接
続するとともに、最終段インバータの出力を帰還キャパ
シタンスを介して初段インバータの入力に接続し、初段
インバータには入力キャパシタンスを介して入力電圧を
接続した反転増幅回路に関する。
【０００２】
【従来の技術】この種反転増幅回路はアナログ電圧の演
算等を行う際に、駆動能力をもって、入力電圧を精度良
く後段に伝達する上で重要である。例えば出願人が提案
した移動体通信のためのマッチドフィルタにおいて、反
転増幅回路はサンプルホールド回路、乗算回路、加算回
路等多くの部分で使用される。
算等を行う際に、駆動能力をもって、入力電圧を精度良
く後段に伝達する上で重要である。例えば出願人が提案
した移動体通信のためのマッチドフィルタにおいて、反
転増幅回路はサンプルホールド回路、乗算回路、加算回
路等多くの部分で使用される。
【０００３】図７は従来の反転増幅回路を示す。図７に
おいて、奇数段のＣＭＯＳインバータを直列してなるイ
ンバータ回路Ｉに、その入出力を接続する帰還キャパシ
タンスＣＦがスイッチＳＷ７を介して接続され、その入
力には入力キャパシタンスＣＩが接続されている。ＣＩ
にはスイッチＳＷ４を介してアナログ入力電圧ＡＩＮが
接続され、ＳＷ４はクロックＣＬＫによって適時閉成さ
れる。ＳＷ４とＣＩの間にはスイッチＳＷ３を介してス
イッチＳＷ８が接続され、ＣＦの両端はスイッチＳＷ２
によって適時短絡される。ＳＷ８はリフレッシュ電圧Ｖ
ＲＥＦまたはグランドに接続され、リフレッシュ時には
ＶＲＥＦが選択され、電力消費を停止するスリープモー
ド時にはグランドが選択される。リフレッシュ時におい
て、ＳＷ２、ＳＷ３の両者が閉成され、かつＳＷ８がＶ
ＲＥＦに接続されると、ＣＩの入力側にはＶＲＥＦが印
加され、同時にＣＦが短絡される。ＶＲＥＦはインバー
タ回路の閾値電圧（通常Ｖｄ／２：Ｖｄはインバータの
電源電圧。）と等しく設定され、ＣＦを短絡することに
より、Ｉの入力側にはＶｄ／２の電圧が生じる。これに
よって、ＣＦのみならずＣＩも両端の電位が等しくな
り、充電電荷が解消される。これによって充電電荷によ
るオフセット電圧が解消され、以後の計算精度が保証さ
れる。さらに、インバータ回路Ｉの入力はスイッチＳＷ
１を介してＳＷ８に接続され、反転増幅回路の電力消費
を防止するためのスリープモードにおいて、ＳＷ１を閉
成するとともにＳＷ７をＳＷ８に接続し、かつＳＷ８を
グランドに接続することにより、インバータの入力はグ
ランドに接続される。このときＳＷ２は開放される。こ
れによってインバータ回路における電力消費は停止す
る。
おいて、奇数段のＣＭＯＳインバータを直列してなるイ
ンバータ回路Ｉに、その入出力を接続する帰還キャパシ
タンスＣＦがスイッチＳＷ７を介して接続され、その入
力には入力キャパシタンスＣＩが接続されている。ＣＩ
にはスイッチＳＷ４を介してアナログ入力電圧ＡＩＮが
接続され、ＳＷ４はクロックＣＬＫによって適時閉成さ
れる。ＳＷ４とＣＩの間にはスイッチＳＷ３を介してス
イッチＳＷ８が接続され、ＣＦの両端はスイッチＳＷ２
によって適時短絡される。ＳＷ８はリフレッシュ電圧Ｖ
ＲＥＦまたはグランドに接続され、リフレッシュ時には
ＶＲＥＦが選択され、電力消費を停止するスリープモー
ド時にはグランドが選択される。リフレッシュ時におい
て、ＳＷ２、ＳＷ３の両者が閉成され、かつＳＷ８がＶ
ＲＥＦに接続されると、ＣＩの入力側にはＶＲＥＦが印
加され、同時にＣＦが短絡される。ＶＲＥＦはインバー
タ回路の閾値電圧（通常Ｖｄ／２：Ｖｄはインバータの
電源電圧。）と等しく設定され、ＣＦを短絡することに
より、Ｉの入力側にはＶｄ／２の電圧が生じる。これに
よって、ＣＦのみならずＣＩも両端の電位が等しくな
り、充電電荷が解消される。これによって充電電荷によ
るオフセット電圧が解消され、以後の計算精度が保証さ
れる。さらに、インバータ回路Ｉの入力はスイッチＳＷ
１を介してＳＷ８に接続され、反転増幅回路の電力消費
を防止するためのスリープモードにおいて、ＳＷ１を閉
成するとともにＳＷ７をＳＷ８に接続し、かつＳＷ８を
グランドに接続することにより、インバータの入力はグ
ランドに接続される。このときＳＷ２は開放される。こ
れによってインバータ回路における電力消費は停止す
る。
【０００４】以上の従来例は、演算精度を確保しつつ電
力消費を最小限にするという意味において優れた回路で
あったが、より一層の回路規模の縮小が望まれていた。
力消費を最小限にするという意味において優れた回路で
あったが、より一層の回路規模の縮小が望まれていた。
【０００５】
【発明が解決しようとする課題】本発明はこのうような
背景の下に創案されたものであり、従来よりも小規模の
回路によりリフレッシュおよびスリープモードを実現し
得る反転増幅回路を提供することを目的とする。
背景の下に創案されたものであり、従来よりも小規模の
回路によりリフレッシュおよびスリープモードを実現し
得る反転増幅回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る反転増幅回
路は、インバータ回路の入力を電源電圧またはグランド
に接続して、インバータ回路内のインバータを飽和領域
に移行させるものである。
路は、インバータ回路の入力を電源電圧またはグランド
に接続して、インバータ回路内のインバータを飽和領域
に移行させるものである。
【０００７】
【発明の実施の形態】次に本発明に係る反転増幅回路の
実施例を図面に基づいて説明する。
実施例を図面に基づいて説明する。
【０００８】図１は本発明の第１実施例を示す。反転増
幅回路は奇数段、代表的には３段のＣＭＯＳインバータ
を直列接続してなるインバータ回路Ｉを有し、このイン
バータ回路Ｉの入出力端子は帰還キャパシタンスＣＦに
よって接続されている。インバータ回路の入力には入力
キャパシタンスＣＩが接続され、この入力キャパシタン
スＣＩにはスイッチＳＷ４を介してアナログ入力電圧Ａ
ＩＮが接続されている。スイッチＳＷ４はクロックＣＬ
Ｋによって開閉制御される。
幅回路は奇数段、代表的には３段のＣＭＯＳインバータ
を直列接続してなるインバータ回路Ｉを有し、このイン
バータ回路Ｉの入出力端子は帰還キャパシタンスＣＦに
よって接続されている。インバータ回路の入力には入力
キャパシタンスＣＩが接続され、この入力キャパシタン
スＣＩにはスイッチＳＷ４を介してアナログ入力電圧Ａ
ＩＮが接続されている。スイッチＳＷ４はクロックＣＬ
Ｋによって開閉制御される。
【０００９】帰還キャパシタンスＣＦの両端はリフレッ
シュスイッチＳＷ２によって接続され、ＳＷ２の閉成に
よってＣＦの両端子が短絡され、その電荷が解消する。
ＳＷ２閉成時にはインバータ回路Ｉの入出力が短絡され
るため、その入出力にはインバータ回路の閾値電圧が生
じる。入力キャパシタンスＣＩの入力側には、リフレッ
シュスイッチＳＷ３を介して、前記閾値電圧と等しいリ
フレッシュ電圧ＶＲＥＦが接続され、リフレッシュ時に
はＣＩの両端子に等しい電圧が印加される。これによっ
てＣＩの電荷が解消される。ここに閾値電圧は通常電源
電圧Ｖｄの１／２、すなわちＶｄ／２に設定される。こ
れらリフレッシュスイッチはリフレッシュ信号ＲＥＦに
よって開閉制御される。
シュスイッチＳＷ２によって接続され、ＳＷ２の閉成に
よってＣＦの両端子が短絡され、その電荷が解消する。
ＳＷ２閉成時にはインバータ回路Ｉの入出力が短絡され
るため、その入出力にはインバータ回路の閾値電圧が生
じる。入力キャパシタンスＣＩの入力側には、リフレッ
シュスイッチＳＷ３を介して、前記閾値電圧と等しいリ
フレッシュ電圧ＶＲＥＦが接続され、リフレッシュ時に
はＣＩの両端子に等しい電圧が印加される。これによっ
てＣＩの電荷が解消される。ここに閾値電圧は通常電源
電圧Ｖｄの１／２、すなわちＶｄ／２に設定される。こ
れらリフレッシュスイッチはリフレッシュ信号ＲＥＦに
よって開閉制御される。
【００１０】以上のリフレッシュスイッチＳＷ２、ＳＷ
３の他に、インバータ回路Ｉの入力端子には、グランド
に接続されたスリープスイッチＳＷ１が接続され、この
スリープスイッチＳＷ１を閉成すると、インバータ回路
の入力端子はグランドに接続される。これによってイン
バータ回路の各ＣＭＯＳインバータは飽和領域に移行
し、貫通電流は生じない。これによってインバータ回路
における電力消費が停止する。スリープスイッチＳＷ１
はスリープ信号ＳＬＰによって開閉制御される。
３の他に、インバータ回路Ｉの入力端子には、グランド
に接続されたスリープスイッチＳＷ１が接続され、この
スリープスイッチＳＷ１を閉成すると、インバータ回路
の入力端子はグランドに接続される。これによってイン
バータ回路の各ＣＭＯＳインバータは飽和領域に移行
し、貫通電流は生じない。これによってインバータ回路
における電力消費が停止する。スリープスイッチＳＷ１
はスリープ信号ＳＬＰによって開閉制御される。
【００１１】すなわち従来のスイッチＳＷ７等の構成要
素が省略され、回路構成が単純化される。これは回路規
模の縮小、製造コストの低減、歩留り向上等の多くの効
果をもたらす。なおスリープスイッチを電源電圧Ｖｄに
接続し、電源電圧Ｖｄをインバータ回路Ｉの入力に接続
しても、同様の効果を得ることができる。
素が省略され、回路構成が単純化される。これは回路規
模の縮小、製造コストの低減、歩留り向上等の多くの効
果をもたらす。なおスリープスイッチを電源電圧Ｖｄに
接続し、電源電圧Ｖｄをインバータ回路Ｉの入力に接続
しても、同様の効果を得ることができる。
【００１２】図２は本発明の第２実施例を示し、第１実
施例と同一もしくは相当部分には同一符号が付されてい
る。本実施例では、第１実施例の構成に加え、インバー
タ回路Ｉの出力端子と帰還キャパシタンスＣＦの出力端
子の間に、スイッチＳＷ５が接続されている。スリープ
モードに際しては、ＳＷ５は開放され、インバータ回路
Ｉの出力端子は反転増幅回路出力端子（アナログ出力電
圧ＡＯＵＴが生じる端子）から遮断される。この反対論
理の制御のために、ＳＷ５へはインバータＩＣを介して
スリープ信号が入力されている。スリープモード時には
インバータ回路Ｉの出力は電源電圧Ｖｄとなっている
が、この電源電圧が後段に伝達することがないので、後
段への悪影響が防止されている。なお本実施例において
も、スリープスイッチＳＷ１はグランドに接続されてい
るが、これにかえて電源電圧に接続し得ることはいうま
でもない。
施例と同一もしくは相当部分には同一符号が付されてい
る。本実施例では、第１実施例の構成に加え、インバー
タ回路Ｉの出力端子と帰還キャパシタンスＣＦの出力端
子の間に、スイッチＳＷ５が接続されている。スリープ
モードに際しては、ＳＷ５は開放され、インバータ回路
Ｉの出力端子は反転増幅回路出力端子（アナログ出力電
圧ＡＯＵＴが生じる端子）から遮断される。この反対論
理の制御のために、ＳＷ５へはインバータＩＣを介して
スリープ信号が入力されている。スリープモード時には
インバータ回路Ｉの出力は電源電圧Ｖｄとなっている
が、この電源電圧が後段に伝達することがないので、後
段への悪影響が防止されている。なお本実施例において
も、スリープスイッチＳＷ１はグランドに接続されてい
るが、これにかえて電源電圧に接続し得ることはいうま
でもない。
【００１３】図３は第３実施例を示し、第１実施例と同
一もしくは相当部分には同一符号が付されている。本実
施例では、第１実施例のスリープスイッチＳＷ１に替え
て、インバータ回路Ｉの入力端子と入力キャパシタンス
ＣＩの出力端子の間に、スイッチＳＷ６が接続されてい
る。ＳＷ６はインバータ回路の入力端子を、ＣＩ出力ま
たはグランドに接続し、スリープモードに際しては、Ｓ
Ｗ６をグランドに接続する。これによって、インバータ
回路Ｉの入力端子はその前段の回路から遮断される。こ
れによって、インバータ回路に接続されたグランド電圧
が前段に伝達することがないので、前段への悪影響が防
止されている。スイッチＳＷ６はキャパシタンスＣＦの
接続点よりもインバータ回路側に接続されているがＣＩ
側に接続することも可能である。但し、図３のようにイ
ンバータ回路側とすることにより、ＣＩ、ＣＦは電気的
に直接接続されることになり、半導体集積回路内におい
て、これらキャパシタンスを一体的にレイアウトし得る
という利点がある。
一もしくは相当部分には同一符号が付されている。本実
施例では、第１実施例のスリープスイッチＳＷ１に替え
て、インバータ回路Ｉの入力端子と入力キャパシタンス
ＣＩの出力端子の間に、スイッチＳＷ６が接続されてい
る。ＳＷ６はインバータ回路の入力端子を、ＣＩ出力ま
たはグランドに接続し、スリープモードに際しては、Ｓ
Ｗ６をグランドに接続する。これによって、インバータ
回路Ｉの入力端子はその前段の回路から遮断される。こ
れによって、インバータ回路に接続されたグランド電圧
が前段に伝達することがないので、前段への悪影響が防
止されている。スイッチＳＷ６はキャパシタンスＣＦの
接続点よりもインバータ回路側に接続されているがＣＩ
側に接続することも可能である。但し、図３のようにイ
ンバータ回路側とすることにより、ＣＩ、ＣＦは電気的
に直接接続されることになり、半導体集積回路内におい
て、これらキャパシタンスを一体的にレイアウトし得る
という利点がある。
【００１４】図４は第４実施例を示し、第１実施例と同
一もしくは相当部分には同一符号が付されている。本実
施例では、第２、第３実施例に示したスイッチＳＷ５、
ＳＷ６の両者が使用されており、前段、後段両方向への
影響が完全に阻止されている。
一もしくは相当部分には同一符号が付されている。本実
施例では、第２、第３実施例に示したスイッチＳＷ５、
ＳＷ６の両者が使用されており、前段、後段両方向への
影響が完全に阻止されている。
【００１５】図５は以上の実施例に使用されたインバー
タ回路Ｉの一例を示す。インバータ回路はＣＭＯＳイン
バータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を直列に接続して
なり、第２段インバータＩＮＶ２の入出力間には位相補
償回路が接続されている。位相補償回路はキャパシタン
スＣＣ、ＭＯＳ抵抗ＭＲの直列回路であり、インバータ
回路Ｉと帰還キャパシタンスＣＦよりなるフィードバッ
ク系の位相余裕を高めている。またＩＮＶ３の出力側に
は接地キャパシタンスＣＧが接続され、高周波成分除去
による発振防止が図られている。
タ回路Ｉの一例を示す。インバータ回路はＣＭＯＳイン
バータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を直列に接続して
なり、第２段インバータＩＮＶ２の入出力間には位相補
償回路が接続されている。位相補償回路はキャパシタン
スＣＣ、ＭＯＳ抵抗ＭＲの直列回路であり、インバータ
回路Ｉと帰還キャパシタンスＣＦよりなるフィードバッ
ク系の位相余裕を高めている。またＩＮＶ３の出力側に
は接地キャパシタンスＣＧが接続され、高周波成分除去
による発振防止が図られている。
【００１６】図６は他のインバータ回路Ｉの例を示す。
このインバータ回路は第１段ＣＭＯＳインバータＩＮＶ
１と第２段ＣＭＯＳインバータＩＮＶ２との間に、ＣＭ
ＯＳ抵抗ＣＭＲを接続し、第３段インバータＩＮＶ３の
入出力間には位相補償回路を接続してなる。位相補償回
路はキャパシタンスＣＣ、レジスタンスＲの直列回路で
あり、インバータ回路Ｉと帰還キャパシタンスＣＦより
なるフィードバック系の位相余裕を高めている。
このインバータ回路は第１段ＣＭＯＳインバータＩＮＶ
１と第２段ＣＭＯＳインバータＩＮＶ２との間に、ＣＭ
ＯＳ抵抗ＣＭＲを接続し、第３段インバータＩＮＶ３の
入出力間には位相補償回路を接続してなる。位相補償回
路はキャパシタンスＣＣ、レジスタンスＲの直列回路で
あり、インバータ回路Ｉと帰還キャパシタンスＣＦより
なるフィードバック系の位相余裕を高めている。
【発明の効果】前述のとおり、本発明に係る反転増幅回
路は、インバータ回路の入力を電源電圧またはグランド
に接続して、インバータ回路内のインバータを飽和領域
に移行させるので、従来よりも小規模の回路によりリフ
レッシュおよびスリープモードを実現し得るという優れ
た効果を有する。
路は、インバータ回路の入力を電源電圧またはグランド
に接続して、インバータ回路内のインバータを飽和領域
に移行させるので、従来よりも小規模の回路によりリフ
レッシュおよびスリープモードを実現し得るという優れ
た効果を有する。
【図１】 本発明の第１実施例を示す回路図である。
【図２】 本発明の第２実施例を示す回路図である。
【図３】 本発明の第３実施例を示す回路図である。
【図４】 本発明の第４実施例を示す回路図である。
【図５】 以上の実施例に使用されるインバータ回路を
示す回路図である。
示す回路図である。
【図６】 他のインバータ回路を示す回路図である。
【図７】 従来の反転増幅回路を示す回路図である。
ＡＩＮ．．．入力電圧 ＡＯＵＴ．．．出力電圧 ＣＩ．．．入力キャパシタンス ＣＦ．．．帰還キャパシタンス ＳＷ１〜ＳＷ８．．．スイッチ Ｉ．．．インバータ回路 ＶＲＥＦ．．．リフレッシュ電圧 ＲＥＦ．．．リフレッシュ信号 ＳＬＰ．．．スリープ信号 ＣＬＫ．．．クロック ＩＣ．．．インバータ。 ＩＮＶ１〜ＩＮＶ３．．．ＣＭＯＳインバータ ＣＣ．．．キャパシタンス Ｒ．．．レジスタンス ＭＲ．．．レジスタンス ＣＧ．．．接地キャパシタンス。 1 整理番号＝ＹＺ１９９７０２３Ａ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秦 暁凌 東京都世田谷区北沢３−５−18株式会社鷹 山内 (72)発明者 戸松 隆 東京都世田谷区北沢３−５−18株式会社鷹 山内
Claims (4)
- 【請求項１】 ＣＭＯＳインバータを奇数段直列接続し
てインバータ回路を構成するとともに、インバータ回路
の出力を帰還キャパシタンスを介してその入力に接続
し、インバータ回路の入力には入力キャパシタンスを介
して入力電圧を接続し、帰還キャパシタンスにその両端
を短絡し得るリフレッシュスイッチを接続するととも
に、入力キャパシタンスの入力側にインバータ回路の閾
値電圧に等しいリフレッシュ電圧を印加するリフレッシ
ュスイッチを接続した反転増幅回路において、インバー
タ回路の入力に、この入力をグランドに接続するスリー
プスイッチが接続されていることを特徴とする反転増幅
回路。 - 【請求項２】 ＣＭＯＳインバータを奇数段直列接続し
てインバータ回路を構成するとともに、インバータ回路
の出力を帰還キャパシタンスを介してその入力に接続
し、インバータ回路の入力には入力キャパシタンスを介
して入力電圧を接続し、帰還キャパシタンスにその両端
を短絡し得るリフレッシュスイッチを接続するととも
に、入力キャパシタンスの入力側にインバータ回路の閾
値電圧に等しいリフレッシュ電圧を印加するリフレッシ
ュスイッチを接続した反転増幅回路において、インバー
タ回路の入力に、この入力を電源電圧に接続するスリー
プスイッチが接続されていることを特徴とする反転増幅
回路。 - 【請求項３】 インバータ回路出力側端子と帰還キャパ
シタンス出力側端子の間には、これら出力側端子間を遮
断するスイッチが接続されていることを特徴とする請求
項１または２記載の反転増幅回路。 - 【請求項４】 入力キャパシタンス出力側端子とインバ
ータ回路入力側端子の間には、これら端子間を遮断し得
るスイッチが接続され、このスイッチは、通常動作時お
よびリフレッシュ時には閉成され、スリープ時にはイン
バータ回路入力端子をグランドまたは電源電圧に接続を
特徴とする請求項１ないし３のいずれか１項に記載され
た反転増幅回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9163379A JPH10341153A (ja) | 1997-06-05 | 1997-06-05 | 反転増幅回路 |
| EP98109867A EP0883240B1 (en) | 1997-06-02 | 1998-05-29 | Inverting amplifying circuit |
| KR1019980019738A KR19990006516A (ko) | 1997-06-02 | 1998-05-29 | 반전증폭회로 |
| DE69808176T DE69808176T2 (de) | 1997-06-02 | 1998-05-29 | Invertierungsverstärkerschaltung |
| US09/087,924 US6025752A (en) | 1997-06-02 | 1998-06-01 | Inverting amplifying circuit |
| CN98109555A CN1201292A (zh) | 1997-06-02 | 1998-06-02 | 反相放大电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9163379A JPH10341153A (ja) | 1997-06-05 | 1997-06-05 | 反転増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341153A true JPH10341153A (ja) | 1998-12-22 |
Family
ID=15772772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9163379A Pending JPH10341153A (ja) | 1997-06-02 | 1997-06-05 | 反転増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10341153A (ja) |
-
1997
- 1997-06-05 JP JP9163379A patent/JPH10341153A/ja active Pending
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