KR19990006516A - 반전증폭회로 - Google Patents

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KR19990006516A
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쪼우메이 슈우
코쿠료오 쥬
쇼우민 린
타카시 토마쯔
게쯔 진
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타카토리 수나오
카부시키가이샤 요잔
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Abstract

양호한 선형성을 갖는 입력의 반전을 출력하기 위한 반전증폭회로에 있어서, 상기한 반전증폭회로는 인버터회로(I)와, 피드백커패시턴스(CF)와, 입력커패시턴스(CI)와 제1의 리프레시 스위치와 제2의 리프레시 스위치와 슬립스위치로 구성되어 있다. 슬립전압은 전력소비를 최소화하기 위해 슬립스위치를 거쳐 인버터회로(I)로 입력된다.

Description

반전증폭회로
본 발명은 반전증폭회로에 관한 것이고, 특히, 홀수의 CMOS인버터를 첫 단계부터 마지막 단계까지 직렬로 접속함과 아울러, 마지막 단계의 CMOS인버터의 출력을 피드백커패시턴스를 거쳐서 첫 단계의 입력에 접속하고, 첫 단계의 CMOS인버터의 입력에는 입력커패시턴스를 거쳐 입력전압이 입력되는 반전증폭회로에 관한 것이다.
이러한 형태의 반전증폭회로는, 아날로그 전압의 연산 등을 실시할 때에, 입력전압을 구동능력(drive-ability) 및 매우 정확하고 양호한 선형성을 가지고 출력측으로 전달한다는 이점이 있다. 본 발명의 발명자들은 반전증폭회로가 적용되는 샘플홀더회로(sampling and holder circuit)와 승산회로와 가산회로 등과 같은 많은 부분을 가지고 있는 이동체통신을 위한 매치드필터를 제안하였다.
도 23은, 종래의 반전증폭회로를 나타내는 회로도이다. 피드백커패시턴스(CF)는 직렬로 접속된 홀수의 CMOS인버터로 구성된 반전회로(I)의 입력과 출력의 사이에 접속된다. 반전회로(I)의 출력은 스위치(SW7)를 거쳐 상기한 피드백커패시턴스(CF)에 접속되어 있고, 입력은 입력커패시턴스(CI)에 접속되어 있다. 아날로그 입력전압(AIN)은, 클럭(CLK)에 의해 제어되는 스위치(SW4)를 거쳐 상기한 입력커패시턴스(CI)에 접속되어 있다. 스위치(SW8)는, 상기한 피드백커패시턴스(CF)가 스위치(SW2)에 의해 단락되도록 스위치(SW4)와 입력커패시턴스(CI)의 사이에 스위치(SW4)를 거쳐 접속되어 있다. 상기한 스위치(SW8)는, 리프레시전압(VREF)이나 접지전압을 스위치(SW3)에 접속시킨다. VREF는 리프레시될 때 선택되고, 접지전압은 전력소비를 방지하기 위한 슬립(sleep)모드일 때에 선택된다. 리프레시될 때, 양 스위치(SW2,SW3)는 닫히고, 스위치(SW8)는, 리프레시전압(VREF)이 입력커패시턴스(CI)에 인가됨과 동시에 피드백커패시턴스(CF)가 단락되도록 리프레시전압(VREF)에 접속된다. 리프레시전압(VREF)은 인버터회로의 임계전압(Vd/2(Vd:인버터의 공급전압))과 같고, 임계전압(Vd/2)은 피드백커패시턴스(CF)를 단락하는 것에 의해, 인버터회로(I)의 입력측에서 발생한다. 피드백커패시턴스(CF)뿐만이 아니라 입력커패시턴스(CI)에서도 서로 입력전압과 출력전압이 같게 된다. 또한, 충전전하는 해소된다. 이것에 의해, 충전전하에 의한 오프셋전압이 해소되고, 계산이 더욱 정확해진다. 인버터회로의 입력은 스위치(SW1)와 스위치(SW8)를 거쳐 접속된다. 슬립모드일 때, 스위치(SW1)는 닫히고, 스위치(SW7)는 스위치(SW8)에 접속되고, 스위치(SW8)는 접지에 접속된다. 그러므로, 인버터의 입력은 그라운드에 접속된다. 스위치(SW2)는 개방된다. 인버터회로에 있어서의 전력소비는 정지한다.
상술한 반전증폭회로는 계산에 있어서 정확하고, 소비전력을 최소한으로 한다는 점이 우수하지만, 낮은 소비전력과 함께 더 작은 회로규막이 필요하다.
도 24는, 특개평07-094957호에서 제안된 반전증폭회로를 나타낸다.
상기한 반전증폭회로에 있어서, 도 23과 같은 부분에 대하여는 같은 부호를 붙이고, 그 설명을 생략한다. 상기한 인버터회로(I)는 직렬로 접속된 3개의 CMOS인버터(I51,I52,I53)로 구성되어 있다. 저항(R)과 커패시턴스(Cm)의 직렬회로는 CMOS인버터(I51)와 CMOS인버터(I52)의 사이에, 그 것의 위상보정함수에 의해 예기치 않거나 혹은 불안정한 발진(發振:Oscillation)을 방지하기 위하여, 접속되어 있다.
이와 같은 반전증폭회로에 있어서는, 각 CMOS인버터(I51,I52,I53)에 있어서의 nMOS와 pMOS의 임계값이 제조상의 오차에 기인하여 다르게 되었을 때에 출력전압(AOUT)에 오프셋 전압이 생긴다는 문제가 있다.
본 발명은 상기한 문제점을 해결하기 위하여 발명되었고, 더 작은 소비전력과 더 높은 정확성을 갖는 반전증폭회로를 제공하는데 목적이 있다.
본 발명에 따른 반전증폭회로는 접지전압에 인버터회로의 입력을 접속하기 위한 슬립스위치를 가지고 있다.
도 1은, 본 발명에 따른 제1 실시예의 블록도이다.
도 2는, 본 발명에 따른 제2 실시예의 블록도이다.
도 3은, 본 발명에 따른 제3 실시예의 블록도이다.
도 4는, 본 발명에 따른 제4 실시예의 블록도이다.
도 5는, 이상의 실시예에 사용되는 인버터회로를 나타내는 회로도이다.
도 6은, 다른 인버터회로를 나타내는 회로도이다.
도 7은, 본 발명에 따른 제5 실시예를 나타내는 회로도이다.
도 8은, 도 7에 있어서의 스위치를 나타내는 회로도이다.
도 9는, 도 8의 스위치의 변형예를 나타내는 회로도이다.
도 10은, 제5 실시예에 있어서의 다른 스위치를 나타내는 회로도이다.
도 11은, 도 10의 스위치의 변형예를 나타내는 회로도이다.
도 12는, 본 발명에 따른 제6 실시예를 나타내는 회로도이다.
도 13은, 본 발명에 따른 제7 실시예를 나타내는 회로도이다.
도 14는, 본 발명에 따른 제8 실시예를 나타내는 회로도이다.
도 15는, 본 발명에 따른 제9 실시예를 나타내는 회로도이다.
도 16은, 본 발명에 따른 제10 실시예를 나타내는 회로도이다.
도 17은, 슬립신호(sleep signal)를 통과시키는 게이트회로를 나타내는 회로도이다.
도 18은, 도 17의 변형예를 나타내는 회로도이다.
도 19는, 본 발명에 따른 제11 실시예를 나타내는 회로도이다.
도 20은, 본 발명에 따른 제12 실시예를 나타내는 회로도이다.
도 21은, 본 발명에 따른 제13 실시예를 나타내는 회로도이다.
도 22는, 본 발명에 따른 제14 실시예를 나타내는 회로도이다.
도 23은, 종래의 반전증폭회로를 나타내는 회로도이다.
도 24는, 또 다른 종래의 회로를 나타내는 회로도이다.
도 1은, 반전증폭회로의 제1 실시예를 나타낸다. 상기한 반전증폭회로는 홀수의 CMOS인버터를 갖는, 예컨대, 3개의 CMOS인버터를 갖는 인버터회로(I)가 제공되고 있다. 상기한 인버터회로(I)의 출력은 피드백커패시턴스(CF)를 거쳐 입력측과 접속되어 있다. 입력커패시턴스(CI)는 인버터회로(I)의 입력측에 접속되어 있고, 입력전압(AIN)은 스위치(SW4)를 거쳐 입력커패시턴스(CI)에 접속된다. 스위치(SW4)는 클럭(CLK)에 의해 제어된다.
리프레시 스위치(SW2)는 피드백커패시턴스(CF)가 단락되는 것에 의해, 그 피드백커패시턴스(CF)의 전하가 해소되도록 상기한 피드백커패시턴스(CF)의 양단에 접속한다. 그러면, 인버터회로(I)의 입력과 출력은, 리프레시 스위치(SW2)가 닫혔을 때, 단락되어 인버터회로의 임계전압이 인버터회로(I)의 입력과 출력측에서 발생한다. 리프레시전압(VREF)은 리프레시 스위치(SW3)를 거쳐 입력커패시턴스(CI)의 입력에 접속된다. 입력커패시턴스(CI)의 입력과 출력은 같은 전압에 의해 인가된다. 이것에 의하여 입력커패시턴스(CI)의 전하는 해소된다. 여기에 임계전압은 통상의 전원전압(Vd)의 반, 즉 Vd/2로 설정된다. 이들 리프레시 스위치는 리프레시신호(REF)에 의해 제어된다. 또한, 스위치(SW1)는 상기한 회로가 리프레시모드일 때, 개방되어 있다.
슬립스위치(SW1)는 접지와 인버터회로의 입력측에 접속되어 있다. 슬립스위치(SW1)가 닫힐 때, 접지전압은 슬립스위치(SW1)를 거쳐 인버터회로(I)의 입력측에 접속된다. 인버터회로(I)는 CMOS인버터로 전류가 흐르지 않도록 포화상태로 된다. 이것에 의해 전력소비는 정지된다. 슬립스위치(SW1)는 슬립신호(SLP)에 의해 제어된다. 더하여 상기한 스위치(SW2)는 상기한 회로가 슬립모드일 때, 개방되어 있다.
상기한 반전증폭회로는 종래의 반전증폭회로에서 상기한 스위치(SW7)가 생략되는 것에 의해 회로구성이 단순해진다. 이 반전증폭회로의 크기와 생산비용은 감소되고, 생산량은 증가한다. 상기한 슬립스위치(SW1)는 접지전압 대신에 전원전압(Vd)을 사용할 수도 있다.
도 2는, 제2의 실시예를 나타내고, 도 1과 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
스위치(SW5)는, 도 1의 반전증폭회로에 더하여 인버터회로(I)의 출력측과 피드백커패시턴스(CF)에 접속되어 있다. 스위치(SW5)는 슬립모드일 때, 인버터회로(I)의 출력이 반전증폭회로의 아날로그 출력전압(AOUT)을 출력하기 위한 단자로부터 개방된다. 이러한 반전논리를 제어하기 위해, 슬립신호(SLP)는 인버터(IC)를 거쳐 공급된다. 인버터회로(I)의 출력은, 슬립모드일 때, 전원전압(Vd)이다. 이 전압은 상기한 전원전압(Vd)에 의해 영향을 미치지 않도록 반전증폭회로에 뒤따르는 회로들에 전달되지 않는다. 공급전압은 접지전압 대신에 슬립스위치에 접속된다.
도 3은, 제3의 실시예를 나타내고, 도 1과 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
스위치(SW6)는 인버터회로(I)의 입력단자와 도 1의 슬립스위치(SW1) 대신에 입력커패시턴스(CI)의 출력단자와의 사이에 접속된다. 상기한 스위치(SW6)는 인버터회로(I)의 입력단자와 입력커패시턴스(CI)의 출력단자나 혹은 접지와 접속된다. 스위치(SW6)는, 슬립모드일 때, 인버터회로(I)의 입력단자가 반전증폭회로의 전 단계의 회로로부터 차단되도록 접지와 연결된다. 반전증폭회로에 접속된 접지전압은 회로들이 그 접지전압에 의해 영향을 받지 않도록 상기한 회로들에 전달되지 않는다. 도 3에서, 상기한 피드백커패시턴스(CF)의 입력단자는 입력커패시턴스(CI)와 스위치(SW6)가 접속되지만, 스위치(SW6)와 인버터회로(I)의 사이에 접속될 수도 있다. 도 3에서 입력커패시턴스(CI)와 피드백커패시턴스(CF)는 직접 연결되므로, 집적된 회로에서 이들 커패시턴스들은 인접하여 배치될 수 있다는 장점이 있다.
도 4는, 제4 실시예를 나타내고, 도 1과 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
스위치(SW5)와 스위치(SW6)의 양 스위치는 반전증폭회로의 전후의 회로에 영향을 미치지 않도록 하는데 사용된다.
도 5는, 예컨대 상기한 실시예들에 사용되는 인버터회로(I)를 나타낸다. 상기한 인버터회로(I)는 3개의 직렬로 연결된 CMOS인버터(INV1),(INV2),(INV3)로 구성되어 있다. 위상보정회로는 직렬로 연결된 커패시턴스(CC)와 MOS저항(MR)으로 구성되어 제2의 CMOS인버터(INV2)에 연결되어 있다. 상기한 위상보정회로는 인버터회로(I)와 피드백커패시턴스(CF)로 구성된 피드백시스템의 위상이득(phase gain)이 증가한다. 접지된 커패시턴스는 고주파를 감소시키는 것에 의한 예기치 못한, 불안정한 발진 방지하기 위한 제3의 CMOS인버터(INV3)의 출력단자에 연결된다.
도 6은, 다른 인버터회로(I)를 나타낸다. CMOS저항(CMR)은 제1의 CMOS인버터(INV1)와 제2의 CMOS인버터(INV2) 사이에 접속되어 있다. 위상보정회로는 제3의 CMOS인버터(INV3)의 입력과 출력단자에 접속되어 있다. 상기한 위상보정회로는 커패시턴스(CC)와 저항(R)이 직렬로 접속된 구성을 하고 있으며, 상기한 인버터회로(I)와 피드백커패시턴스(CF)로 구성된 피드백시스템의 위상이득을 증가시킨다.
도 7은, 제5 실시예를 나타내고, 도 1과 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
3개의 입력단자와 출력단자를 가진 스위치(SW71)는 입력커패시턴스(CI)의 입력단자에 접속되고, 2입력단자와 1출력단자를 가진 스위치(SW72)는 제1의 CMOS인버터(INV1)와 제2의 CMOS인버터(INV2)의 사이에 접속되어 있다. 도 5의 회로에서와 비슷하게, 위상보정회로는 제2의 CMOS인버터(INV2)의 입력단자와 출력단자의 사이에 연결되어 있다. 상기한 스위치(SW2)는 리프레시모드와 슬립모드에서 닫혀져 있다.
도 8에 나타내듯이 스위치(SW71)는, 슬립신호(SLP)가 유효한 때에는 접지에 접속되고, 리프레시신호(REF)가 유효할 때에는 리프레시전압(VREF)에 접속되고 그 외에는 입력전압(AIN)에 접속되도록 리프레시신호(REF)와 슬립신호(SLP)에 의해 제어된다. 상기한 스위치(SW71)는 스위치(SW2)가 닫혀 있을 때, 인버터회로(I)의 입력인 접지전압이므로 생략할 수 있다.
도 10에 나타내듯이 스위치(SW72)는, 슬립신호(SLP)가 유효한 때에는 접지에 접속되고, 그 외에는 제1의 CMOS인버터(INV1)의 출력단자(Vi4로 나타냄)에 접속되도록 슬립신호(SLP)에 의해 제어된다. 또한, 스위치(SW71)도 슬립신호(SLP)가 유효할 때에 접지에 접속된다. 제1의 CMOS인버터(INV1)에서 제3의 CMOS인버터(INV3)의 모든 CMOS인버터는 전력소비가 정지되도록 포화영역으로 이행된다.
도 9는, 스위치(SW71)의 변형예를 나타낸다. 접지 대신 전원전압(Vd)이 스위치(SW71)의 입력단자에 접속된다. 이렇게 하여도 유사한 효과가 얻어진다. 도 11은, 접지 대신 전원전압(Vd)에 스위치(SW72)의 입력단자가 접속되어 있는 스위치(SW72)의 변형예를 나타낸다. 스위치(SW71,SW72)들은 같은 극성을 가지고 있다. 도 8과 도 10의 회로는 서로 일치하고, 도 9와 도 11이 서로 일치한다.
도 12는, 제6 실시예를 나타내고, 도 7과 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
2개의 입력단자와 1개의 출력단자를 가진 상기한 스위치(SW72)는 제2의 CMOS인버터(INV2)와 제3의 CMOS인버터(INV3)의 사이에 접속되어 있다. 이와 같은 구성에 의하여도 제5 실시예와 동일한 효과를 얻을 수 있다. 스위치들의 극성에 따라서, 스위치(SW71)가 접지에 접속될 때, 스위치(SW72)는 전원전압(Vd)에 접속되고, 스위치(SW71)가 전원전압(Vd)에 접속될 때, 스위치(SW72)는 접지에 접속된다. 상기한 스위치(SW72)는 리프레시모드와 슬립모드에서 모두 닫혀져 있다.
도 13은, 제7 실시예를 나타내고, 도 7과 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
스위치(SW72)는 제3의 CMOS인버터(INV3)의 출력에 접속되어 있다. 이와 같은 구성에 의하여 제5의 실시예와 동일한 효과를 얻을 수 있다. 스위치들의 극성에 따라서, 스위치(SW71)가 접지에 접속되었을 때, 스위치(SW72)는 전원전압(Vd)에 접속되고, 스위치(SW71)가 전원전압(Vd)에 접속되었을 때, 스위치(SW72)는 접지에 접속된다.
도 14는, 제8 실시예를 나타내고, 도 7과 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
스위치(SW72)는 제1의 CMOS인버터(INV1)의 입력단자에 접속된다. 이와 같은 구성에 의하여 제5의 실시예와 동일한 효과를 얻을 수 있다. 스위치들의 극성에 따라서, 스위치(SW71)가 접지에 접속되었을 때, 스위치(SW72)는 전원전압(Vd)에 접속되고, 스위치(SW71)가 전원전압(Vd)에 접속되었을 때, 스위치(SW72)는 접지에 접속된다.
도 15는, 제9 실시예를 나타내고, 도 7과 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
제1의 CMOS인버터(INV1)대신, NOR게이트(G9)가 입력커패시턴스(CI)와 제2의 CMOS인버터(INV2)의 사이에 접속된다. 상기한 NOR게이트(G9)는 슬립신호(SLP)가 유효한 때, 즉, 슬립모드가 아닐 때, 입력커패시턴스(CI)의 출력을 반전하기 위해 입력커패시턴스(CI)의 출력과 슬립신호(SLP)를 받는다. 상기한 NOR게이트(G9)는, 슬립신호(SLP)가 유효할 때, 접지에 제2의 CMOS인버터(INV2)를 접속하기 위하여 0을 출력한다. 상기한 NOR게이트(G9)는, 실질적으로 임계전압(Vd/2)과 같은 입력커패시턴스(CI)의 출력의 미세전압변위를 반전시킨다. 상기한 NOR게이트(G9)와 동등한 어떤 게이트회로도 적용가능하고, 제2의 CMOS인버터(INV2)와 제3의 CMOS인버터(INV3) 중 하나나 둘을 상기한 게이트회로로 대치할 수도 있다. 상기한 NOR게이트(G9)의 출력은, 상술한 바와 같이 도 8과 도 9에 상응하는 극성을 가진다. 다만, 제1의 CMOS인버터(INV1)나 제3의 CMOS인버터(INV3)가 NOR게이트(G9)로 대체되었을 때, 도 8의 스위치가 사용되고, 제2의 CMOS인버터(INV2)가 NOR게이트(G9)로 대체되었을 때, 도 9의 스위치가 사용된다. 게이트회로를 사용하는 것에 의해 슬립모드를 위한 스위치가 생략되고, 따라서 회로규막도 더 작아지게 된다.
도 16은, 제10 실시예를 나타내고, 도 7과 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
제1의 CMOS인버터(INV1) 대신, NAND게이트(G10)가 입력커패시턴스(CI)와 제2의 CMOS인버터(INV2)의 사이에 접속된다. 상기한 NAND게이트(G10)는 슬립신호(SLP)가 유효하지 않을 때에, 즉, 슬립모드가 아닐 때, 입력커패시턴스(CI)의 출력을 반전시키기 위해 입력커패시턴스(CI)와 슬립신호(SLP)의 출력을 받는다. 슬립모드일 때, 제2의 CMOS인버터(INV2)의 입력단자가 전원전압(Vd)에 접속되도록 상기한 NAND게이트(G10)는 1을 출력한다. 상기한 NAND게이트(G10)는 실질적으로 임계전압(Vd/2)과 같은 입력커패시턴스(CI) 출력의 미세한 전압변위를 반전시킨다. 상기한 NAND게이트(G10)에 상당하는 어떤 게이트회로로도 적용하는 것이 가능하고, 상기한 제2의 CMOS인버터(INV2)와 제3의 CMOS인버터(INV3) 중 하나나 둘 모두를 상기한 게이트회로로 대체하는 것도 가능하다. 상기한 NAND게이트(G10)의 출력은, 상술한 바와 같이, 도 8과 도 9의 회로에 상당하는 극성을 가지고 있다. 게이트회로를 사용하는 것에 의해 슬립모드를 위한 스위치가 생략되고, 따라서 회로규막도 더 작아지게 된다.
도 17은, 슬립모드의 제어신호를 발생시키기 위한 회로를 나타낸다. 상기한 회로는 슬립신호(SLP)를 받기 위한 AND게이트(G11)와 리프레시신호(REF)의 역신호를 받는다. 리프레시신호(REF)가 유효하지 않을 때, 슬립신호(SLP)와 같은 슬립신호(SLP')가 출력되고, 리프레시신호(REF)가 유효할 때는 항상 0이다. 그것은 리프레시신호(REF)가 슬립신호(SLP')에 우선한다는 것을 의미한다. 슬립작동은 슬립신호(SLP)가 리프레시신호(REF)로부터 독립하여 설정하여도 확실하게 실시된다.
도 18은, 슬립신호(SLP')를 위한 다른 회로를 나타낸다. 슬립신호(SLP)와 리프레시신호(REF)를 받기 위하여 OR게이트(G12)를 제공하고 있다. 리프레시와 슬립모드의 양 모드일 때, 상기한 입력커패시턴스(CI)와 CMOS인버터들이 접지에 연결된다면, 이 회로는 유용하다.
도 19는, 제11 실시예를 나타내고, 도 7과 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
제1의 CMOS인버터(INV1)에서 제3의 CMOS인버터(INV3)는 pMOS트랜지스터(P11,P12,P13)와 nMOS트랜지스터(N11,N12,N13)로 각각 구성되어 있다. 입력커패시턴스(CI)의 출력은, pMOS트랜지스터(P11)에는 접속되지 않고, nMOS트랜지스터(N11)의 게이트에만 접속되어 있다. 제1의 CMOS인버터(INV1)의 출력은 pMOS트랜지스터(P12)에는 접속되지 않고, nMOS트랜지스터(N12)의 게이트에만 접속되어 있고, 제2의 CMOS인버터(INV2)의 출력은 pMOS트랜지스터(P13)에는 접속되지 않고, nMOS트랜지스터(N13)의 게이트에만 접속되어 있다. pMOS트랜지스터(P11,P12,P13)는 그들의 게이트에 바이어스전압(VB:bias voltage)이 인가되고 있다.
바이어스전압(VB)이 일정할 때, pMOS트랜지스터(P11,P12,P13)는 소스(source)와 드레인(drain)의 사이에 일정한 전류를 가지는 정(定)전류원으로 작용한다. 바이어스전압(VB)이 변화하는 것에 의해, 상기한 전류도 변화한다. 따라서, nMOS트랜지스터(N11,N12,N13)에서의 전압강하는 오프셋전압이 감소하도록 변화될 수 있다.
표 1은, 도 24의 종래예에 있어서, nMOS트랜지스터와 pMOS트랜지스터의 임계전압의 조건이 변화할 때에 생기는 오프셋전압과, 동일한 임계전압의 조건에 대하여, 도 19의 실시예에서 적절한 바이어스전압(VB)을 부여할 때의 오프셋전압의 관계를 나타낸다.
오프셋전압과 바이어스전압
도 24의 종래예의 회로 도 19의 실시예의 회로
임계조건 오프셋전압 바이어스전압 오프셋전압
pMOS트랜지스터와 nMOS트랜지스터가 가지는 표준임계값 -2.5㎷ 1.520V -0.10㎷
pMOS트랜지스터의 저임계값과 nMOS트랜지스터의 고임계값 363.0㎷ 2.176V 0.50㎷
pMOS트랜지스터의 고임계값과 nMOS트랜지스터의 저임계값 -361.0㎷ 0.478V 0.02㎷
표 1에서 알 수 있듯이, 표준임계값에 있어서의 오프셋전압은 -2.5㎷의 바이어스전압에 의해 -0.10㎷로 감소하고, 363.0㎷의 오프셋전압은 nMOS트랜지스터가 높은 임계값일 때, 0.50㎷로 감소하며, -361.0㎷의 오프셋전압은 pMOS트랜지스터가 높은 임계값일 때, 0.02㎷로 증가한다. 오프셋전압은 바이어스전압에 의해 실질적으로 제거된다. 표 1에 있어서의 상태를 위하여 바이어스전압은 위로부터 각각 1.520V, 2.176V, 0.478V로 하였다.
pMOS트랜지스터의 소스와 드레인간의 전류를 제어하면, 위상보정회로와 동등한 MOS저항을 구성하는 것도 가능하게 된다. 이것은 위상보정회로가 더욱 작아지거나, 생략이 가능함을 의미한다.
도 20은, 제12 실시예를 나타내고, 도 19와 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
pMOS트랜지스터와 nMOS트랜지스터 사이의 관계는 반전된다는 것이다. 아날로그 입력전압(AIN)은 pMOS트랜지스터(P21)의 게이트에 입력되고, pMOS트랜지스터(P21)의 출력은 pMOS트랜지스터(P22)의 게이트에 입력되고, pMOS트랜지스터(P22)의 출력은 pMOS트랜지스터(P23)의 게이트에 입력된다. 바이어스전압(VB)은 일반적으로 pMOS트랜지스터(P21,P22,P23)의 게이트에 입력된다.
바이어스전압(VB)이 일정할 때, pMOS트랜지스터(P21,P22,P23)는 드레인과 소스 사이에 일정전류를 가지는 정전류원으로서 기능한다. 바이어스전압(VB)이 변화함에 따라, 상기한 전류가 변화한다. pMOS트랜지스터들에 있어서의 전압강하는 오프셋전압이 감소하도록 변화될 수 있다.
도 21은, 제13 실시예를 나타내고, 도 19와 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
제1의 CMOS인버터(INV1)와 제2의 CMOS인버터(INV2)는 도 19의 그것과 동일하다. 제3의 CMOS인버터(INV3)는 도 24의 그것과 유사하다. 이 실시예에서 도 19와 도 20의 회로들보다도 제3의 CMOS인버터(INV3)의 동적 영역이 증가된다.
도 22는, 제14 실시예를 나타내고, 도 19와 동일한 부분 혹은 그에 상당하는 부분에는 동일한 부호를 사용하여 그 설명을 생략한다.
스위치(SWB)는 도 19의 회로에 부가하여 제공된다. 스위치(SWB)는 택일적으로 바이어스전압(VB)이나 전원전압(Vd)이 pMOS트랜지스터(P41,P42,P43)의 게이트에 접속되도록 바이어스전압(VB)과 전원전압(Vd)을 받는다. 전원전압(Vd)이 접속되었을 때, pMOS트랜지스터들은 도통되지 않고, 전력소비도 정지된다.
또한, 도 22의 회로에서 정전류원으로서 pMOS트랜지스터 대신에 nMOS트랜지스터를 사용하는 것도 가능하다.
상기한 바와 같이, 본 발명의 여러 가지 실시예에 의하여, 더욱 정확한 반전증폭회로와 소비전력 또한 작고, 회로규막도 더욱 작게 제공하는 것이 가능하다.

Claims (47)

  1. CMOS인버터(INV)를 기수단 직렬접속하여 인버터회로(I)를 구성함과 아울러, 인버터회로(I)의 출력을 피드백커패시턴스(CF)를 거쳐 상기한 인버터회로(I)의 입력단자에 접속하고, 인버터회로(I)의 입력단자에는 입력커패시턴스(CI)를 거쳐 입력전압(AIN)을 접속하며, 피드백커패시턴스(CF)에 그 양단을 단락하여 얻는 리프레시 스위치(SW2)를 접속함과 아울러, 입력커패시턴스(CI)의 입력단자에 인버터회로(I)의 임계전압(Vd/2)과 같은 리프레시전압(VREF)을 인가하는 리프레시 스위치(SW2)를 접속한 반전증폭회로에 있어서,
    인버터회로(I)의 입력단자에, 이 입력단자를 접지에 접속하는 슬립스위치(SW1)가 접속되어 있는 것을 특징으로 하는 반전증폭회로.
  2. 제1항에 있어서, 상기한 인버터회로(I)의 출력단자와 피드백커패시턴스(CF)의 출력단자의 사이에는, 이들 출력단자의 사이를 차단하는 스위치가 접속되어 있는 것을 특징으로 하는 반전증폭회로.
  3. 제1항 또는 제2항에 있어서, 입력커패시턴스(CI)의 출력단자와 인버터회로(I)의 입력단자의 사이에는, 이들 단자의 사이를 차단하는 스위치가 접속되고, 이 스위치는, 통상동작할 때 및 리프레시할 때에는 개방되고, 슬립동작할 때에는 인버터회로(I)의 입력단자를 접지 또는 전원전압에 접속하는 것을 특징으로 하는 반전증폭회로.
  4. CMOS인버터(INV)를 기수단 직렬접속하여 인버터회로(I)를 구성함과 아울러, 인버터회로(I)의 출력을 피드백커패시턴스(CF)를 거쳐 상기한 인버터회로(I)의 입력단자에 접속하고, 인버터회로(I)의 입력단자에는 입력커패시턴스(CI)를 거쳐 입력전압(AIN)을 접속하며, 피드백커패시턴스(CF)에 그 양단을 단락하여 얻는 리프레시 스위치(SW2)를 접속함과 아울러, 입력커패시턴스(CI)의 입력단자에 인버터회로(I)의 임계전압(Vd/2)과 같은 리프레시전압(VREF)을 인가하는 리프레시 스위치(SW2)를 접속한 반전증폭회로에 있어서,
    인버터회로(I)의 입력단자에, 이 입력단자를 전원전압(Vd)에 접속하는 슬립스위치(SW1)가 접속되어 있는 것을 특징으로 하는 반전증폭회로.
  5. 제4항에 있어서, 상기한 인버터회로(I)의 출력단자와 피드백커패시턴스(CF)의 출력단자의 사이에는, 이들 출력단자의 사이를 차단하는 스위치가 접속되어 있는 것을 특징으로 하는 반전증폭회로.
  6. 제4항 또는 제5항에 있어서, 입력커패시턴스(CI)의 출력단자와 인버터회로(I)의 입력단자의 사이에는, 이들 단자의 사이를 차단하는 스위치가 접속되고, 이 스위치는, 통상동작할 때 및 리프레시할 때에는 개방되고, 슬립동작할 때에는 인버터회로(I)의 입력단자를 접지 또는 전원전압에 접속하는 것을 특징으로 하는 반전증폭회로.
  7. CMOS인버터(INV)를 기수단 직렬접속하여 인버터회로(I)를 구성함과 아울러, 인버터회로(I)의 출력을 피드백커패시턴스(CF)를 거쳐 상기한 인버터회로(I)의 입력단자에 접속하고, 인버터회로(I)의 입력단자에는 입력커패시턴스(CI)를 거쳐 입력전압(AIN)을 접속한 반전증폭회로에 있어서,
    상기한 인버터회로(I)에 있어서의 CMOS인버터(INV)의 입력단자에 제1의 슬립스위치가 접속되고, 상기한 입력커패시턴스(CI)의 입력단자에 제2의 슬립스위치가 접속되며, 이 때 제1의 슬립스위치는, 제2의 슬립스위치 출력의 제1슬립스위치로의 전파에 대응한 극성에 접속되도록 되어 있는 것을 특징으로 하는 반전증폭회로.
  8. 제7항에 있어서, 상기한 피드백커패시턴스(CF)의 입출력을 단락시키는 제1 리프레시스위치와, 입력커패시턴스(CI)의 입력단자를 인버터회로(I)의 임계전압(Vd/2)과 같은 전압으로 접속하는 제2의 리프레시스위치가 접속되고, 이들 리프레시스위치는 리프레시신호(REF)에 의해 제어되는 것을 특징으로 하는 반전증폭회로.
  9. 제7항 또는 제8항에 있어서, 상기한 슬립신호(SLP)가 통과하는 게이트회로가 설치되고, 이 게이트회로는 리프레시신호(REF)가 유효할 때에 슬립신호(SLP)를 무효로 하도록 되어 있는 것을 특징으로 하는 반전증폭회로.
  10. CMOS인버터(INV)를 기수단 직렬접속하여 인버터회로(I)를 구성함과 아울러, 인버터회로(I)의 출력을 피드백커패시턴스(CF)를 거쳐 상기한 인버터회로(I)의 입력단자에 접속하고, 인버터회로(I)의 입력단자에는 입력커패시턴스(CI)를 거쳐 입력전압(AIN)을 접속한 반전증폭회로에 있어서,
    상기한 인버터회로(I)에 있어서의 CMOS인버터의 입력단자에 제1의 슬립스위치가 접속되고, 상기한 입력커패시턴스(CI)의 입력단자에 제2의 슬립스위치가 접속되고, 이 때, 제1의 슬립스위치는, 제2의 슬립스위치 출력의 제1의 슬립스위치로의 전파에 대응한 극성으로 접속되도록 되어 있는 것을 특징으로 하는 반전증폭회로.
  11. 제10항에 있어서, 상기한 피드백커패시턴스(CF)의 입출력을 단락시키는 제1 리프레시스위치와, 입력커패시턴스(CI)의 입력단자를 인버터회로(I)의 임계전압(Vd/2)과 같은 전압으로 접속하는 제2의 리프레시스위치가 접속되고, 이들 리프레시스위치는 리프레시신호(REF)에 의해 제어되는 것을 특징으로 하는 반전증폭회로.
  12. 제10항 또는 제11항에 있어서, 상기한 슬립신호(SLP)가 통과하는 게이트회로가 설치되고, 이 게이트회로는 리프레시신호(REF)가 유효할 때에 슬립신호(SLP)를 무효로 하도록 되어 있는 것을 특징으로 하는 반전증폭회로.
  13. CMOS인버터(INV)를 기수단 직렬접속하여 인버터회로(I)를 구성함과 아울러, 인버터회로(I)의 출력을 피드백커패시턴스(CF)를 거쳐 상기한 인버터회로(I)의 입력단자에 접속하고, 인버터회로(I)의 입력단자에는 입력커패시턴스(CI)를 거쳐 입력전압(AIN)을 접속한 반전증폭회로에 있어서,
    상기한 인버터회로(I)에 있어서의 최종단의 CMOS인버터의 후단에 제1의 슬립스위치가 접속되고, 상기한 입력커패시턴스(CI)의 입력에 제2의 슬립스위치가 접속되고, 상기한 입력커패시턴스(CI)의 입력에 제2의 슬립스위치가 접속되고, 제2의 슬립스위치는 슬립신호(SLP)에 의해 접지에 접속되고, 이 때 제1의 슬립스위치도 접지에 접속되도록 되어 있는 것을 특징으로 하는 반전증폭회로.
  14. 제13항에 있어서, 상기한 피드백커패시턴스(CF)의 입출력을 단락시키는 제1 리프레시스위치와, 입력커패시턴스(CI)의 입력단자를 인버터회로(I)의 임계전압(Vd/2)과 같은 전압으로 접속하는 제2의 리프레시스위치가 접속되고, 이들 리프레시스위치는 리프레시신호(REF)에 의해 제어되는 것을 특징으로 하는 반전증폭회로.
  15. 제13항 또는 제14항에 있어서, 상기한 슬립신호(SLP)가 통과하는 게이트회로가 설치되고, 이 게이트회로는 리프레시신호(REF)가 유효할 때에 슬립신호(SLP)를 무효로 하도록 되어 있는 것을 특징으로 하는 반전증폭회로.
  16. CMOS인버터(INV)를 기수단 직렬접속하여 인버터회로(I)를 구성함과 아울러, 인버터회로(I)의 출력을 피드백커패시턴스(CF)를 거쳐 상기한 인버터회로(I)의 입력단자에 접속하고, 인버터회로(I)의 입력단자에는 입력커패시턴스(CI)를 거쳐 입력전압(AIN)을 접속한 반전증폭회로에 있어서,
    상기한 인버터회로(I)에 있어서의 최종단의 CMOS인버터의 후단에 제1의 슬립스위치가 접속되고, 상기한 입력커패시턴스(CI)의 입력에 제2의 슬립스위치가 접속되며, 제2의 슬립스위치는 슬립신호(SLP)에 의해 전원전압(Vd)에 접속되고, 이 때 제1의 슬립스위치는 전원전압(Vd)에 접속되도록 되어 있는 것을 특징으로 하는 반전증폭기.
  17. 제16항에 있어서, 상기한 피드백커패시턴스(CF)의 입출력을 단락시키는 제1 리프레시스위치와, 입력커패시턴스(CI)의 입력단자를 인버터회로(I)의 임계전압(Vd/2)과 같은 전압으로 접속하는 제2의 리프레시스위치가 접속되고, 이들 리프레시스위치는 리프레시신호(REF)에 의해 제어되는 것을 특징으로 하는 반전증폭회로.
  18. 제16항 또는 제17항에 있어서, 상기한 슬립신호(SLP)가 통과하는 게이트회로가 설치되고, 이 게이트회로는 리프레시신호(REF)가 유효할 때에 슬립신호(SLP)를 무효로 하도록 되어 있는 것을 특징으로 하는 반전증폭회로.
  19. CMOS인버터(INV)를 기수단 직렬접속하여 인버터회로(I)를 구성함과 아울러, 인버터회로(I)의 출력을 피드백커패시턴스(CF)를 거쳐 상기한 인버터회로(I)의 입력단자에 접속하고, 인버터회로(I)의 입력단자에는 입력커패시턴스(CI)를 거쳐 입력전압(AIN)을 접속한 반전증폭회로에 있어서,
    상기한 인버터회로(I)에 있어서의 1개이상의 CMOS인버터를 논리게이트로 바꾸어 사용하고, 상기한 입력커패시턴스(CI)에는 제2의 슬립스위치가 접속되고, 이 제2의 슬립스위치는 슬립신호에 의해 접지에 접속되고, 슬립신호(SLP)가 무효일 때는, 상기한 논리게이트에서 본래의 CMOS인버터에 대한 입력을 반전하고, 슬립신호(SLP)가 유효할 때는, 제2의 슬립스위치 출력의 상기한 논리게이트로의 전파에 대응한 극성에서 상기한 논리게이트가 출력을 발생하도록 되어 있는 것을 특징으로 하는 반전증폭회로.
  20. 제19항에 있어서, 상기한 피드백커패시턴스(CF)의 입출력을 단락시키는 제1 리프레시스위치와, 입력커패시턴스(CI)의 입력단자를 인버터회로(I)의 임계전압(Vd/2)과 같은 전압으로 접속하는 제2의 리프레시스위치가 접속되고, 이들 리프레시스위치는 리프레시신호(REF)에 의해 제어되는 것을 특징으로 하는 반전증폭회로.
  21. 제19항 또는 제20항에 있어서, 상기한 슬립신호(SLP)가 통과하는 게이트회로가 설치되고, 이 게이트회로는 리프레시신호(REF)가 유효할 때에 슬립신호(SLP)를 무효로 하도록 되어 있는 것을 특징으로 하는 반전증폭회로.
  22. CMOS인버터(INV)를 기수단 직렬접속하여 인버터회로(I)를 구성함과 아울러, 인버터회로(I)의 출력을 피드백커패시턴스(CF)를 거쳐 상기한 인버터회로(I)의 입력단자에 접속하고, 인버터회로(I)의 입력단자에는 입력커패시턴스(CI)를 거쳐 입력전압(AIN)을 접속한 반전증폭회로에 있어서,
    인버터회로에 있어서의 1개이상의 CMOS인버터를 논리게이트로 교체하여 사용하고, 상기한 입력커패시턴스(CI)에는 제2의 슬립스위치가 접속되고, 이 제2의 슬립스위치는 슬립신호(SLP)에 의해 전원전압(Vd)에 접속되며, 슬립신호(SLP)가 무효한 때는, 상기한 논리게이트에서 본래의 CMOS인버터에 대한 입력을 반전하고, 슬립신호(SLP)가 유효한 때는, 제2의 슬립스위치의 출력의 상기한 논리게이트로의 전파에 대응한 극성에서 상기한 논리게이트가 출력을 발생하도록 되어 있는 것을 특징으로 하는 반전증폭회로.
  23. 제22항에 있어서, 상기한 피드백커패시턴스(CF)의 입출력을 단락시키는 제1 리프레시스위치와, 입력커패시턴스(CI)의 입력단자를 인버터회로(I)의 임계전압(Vd/2)과 같은 전압으로 접속하는 제2의 리프레시스위치가 접속되고, 이들 리프레시스위치는 리프레시신호(REF)에 의해 제어되는 것을 특징으로 하는 반전증폭회로.
  24. 제22항 또는 제23항에 있어서, 상기한 슬립신호(SLP)가 통과하는 게이트회로가 설치되고, 이 게이트회로는 리프레시신호(REF)가 유효할 때에 슬립신호(SLP)를 무효로 하도록 되어 있는 것을 특징으로 하는 반전증폭회로.
  25. pMOS트랜지스터와 nMOS트랜지스터를 직렬접속하여 이루어진 인버터를 기수단 직렬로 접속하고, 최종단 인버터의 출력단자를 피드백커패시턴스(CF)를 통하여 초단 인버터의 입력단자에 접속하고, 발진방지회로에 의해 출력의 발진을 방지하는 반전증폭회로에 있어서,
    입력전압을 초단 인버터에 있어서의 nMOS트랜지스터의 게이트에 접속하고, 각 인버터의 출력을 초단의 nMOS트랜지스터의 게이트에 접속하며, 각 인버터의 pMOS트랜지스터의 게이트에 가변의 바이어스전압을 접속한 것을 특징으로 하는 반전증폭회로.
  26. 제25항에 있어서, 상기한 바이어스전압은 pMOS트랜지스터를 차단하여 얻은 전압으로 교체하여 얻는 것을 특징으로 하는 반전증폭회로.
  27. 제25항에 있어서, 상기한 바이어스전압은 nMOS트랜지스터를 차단하여 얻은 전압으로 교체하여 얻는 것을 특징으로 하는 반전증폭회로.
  28. 제25항 내지 제27항 중 어느 한 항에 있어서, 상기한 발진방지회로는 어느 것인가의 인버터의 입출력 사이에, 저항과 커패시턴스의 직렬회로를 접속하여 이루어진 것을 특징으로 하는 반전증폭회로.
  29. 제28항에 있어서, 상기한 저항은 MOS저항인 것을 특징으로 하는 반전증폭회로.
  30. 제28항에 있어서, 상기한 저항은 CMOS저항인 것을 특징으로 하는 반전증폭회로.
  31. pMOS트랜지스터와 nMOS트랜지스터를 직렬접속하여 이루어진 인버터를 기수단 직렬로 접속하고, 최종단 인버터의 출력단자를 피드백커패시턴스(CF)를 통하여 초단 인버터의 입력단자에 접속하고, 발진방지회로에 의해 출력의 발진을 방지하는 반전증폭회로에 있어서,
    입력전압을 초단 인버터에 있어서의 pMOS트랜지스터의 게이트에 접속하고, 각 인버터의 출력을 초단의 pMOS트랜지스터의 게이트에 접속하며, 각 인버터의 nMOS트랜지스터의 게이트에 가변의 바이어스전압을 접속한 것을 특징으로 하는 반전증폭회로.
  32. 제31항에 있어서, 상기한 바이어스전압은 pMOS트랜지스터를 차단하여 얻은 전압으로 교체하여 얻는 것을 특징으로 하는 반전증폭회로.
  33. 제31항에 있어서, 상기한 바이어스전압은 nMOS트랜지스터를 차단하여 얻은 전압으로 교체하여 얻는 것을 특징으로 하는 반전증폭회로.
  34. 제31항 내지 제33항 중 어느 한 항에 있어서, 상기한 발진방지회로는 어느 것인가의 인버터의 입출력 사이에, 저항과 커패시턴스의 직렬회로를 접속하여 이루어진 것을 특징으로 하는 반전증폭회로.
  35. 제34항에 있어서, 상기한 저항은 MOS저항인 것을 특징으로 하는 반전증폭회로.
  36. 제34항에 있어서, 상기한 저항은 CMOS저항인 것을 특징으로 하는 반전증폭회로.
  37. pMOS트랜지스터와 nMOS트랜지스터를 직렬접속하여 이루어진 인버터를 기수단 직렬로 접속하고, 최종단 인버터의 출력단자를 피드백커패시턴스(CF)를 통하여 초단 인버터의 입력단자에 접속하고, 발진방지회로에 의해 출력의 발진을 방지하는 반전증폭회로에 있어서,
    입력전압을 초단 인버터에 있어서의 nMOS트랜지스터의 게이트에 접속하고, 최종단 인버터의 pMOS트랜지스터와 nMOS트랜지스터의 게이트를 상호접속하고, 최종단 이외의 인버터에 있어서의 nMOS트랜지스터의 게이트를 전(前)단의 nMOS트랜지스터의 인버터출력에 접속하고, 최종단 이외의 인버터에 있어서의 pMOS트랜지스터의 게이트에 가변의 바이어스전압을 접속한 것을 특징으로 하는 반전증폭회로.
  38. 제37항에 있어서, 상기한 바이어스전압은 pMOS트랜지스터를 차단하여 얻은 전압으로 교체하여 얻는 것을 특징으로 하는 반전증폭회로.
  39. 제37항에 있어서, 상기한 바이어스전압은 nMOS트랜지스터를 차단하여 얻은 전압으로 교체하여 얻는 것을 특징으로 하는 반전증폭회로.
  40. 제37항 내지 제39항 중 어느 한 항에 있어서, 상기한 발진방지회로는 어느 것인가의 인버터의 입출력 사이에, 저항과 커패시턴스의 직렬회로를 접속하여 이루어진 것을 특징으로 하는 반전증폭회로.
  41. 제40항에 있어서, 상기한 저항은 MOS저항인 것을 특징으로 하는 반전증폭회로.
  42. 제40항에 있어서, 상기한 저항은 CMOS저항인 것을 특징으로 하는 반전증폭회로.
  43. pMOS트랜지스터와 nMOS트랜지스터를 직렬접속하여 이루어진 인버터를 기수단 직렬로 접속하고, 최종단 인버터의 출력단자를 피드백커패시턴스(CF)를 통하여 초단 인버터의 입력단자에 접속하고, 발진방지회로에 의해 출력의 발진을 방지하는 반전증폭회로에 있어서,
    입력전압을 초단 인버터에 있어서의 pMOS트랜지스터의 게이트에 접속하고, 최종단 인버터의 pMOS트랜지스터와 nMOS트랜지스터의 게이트를 상호접속하고, 최종단 이외의 인버터에 있어서의 pMOS트랜지스터의 게이트를 전(前)단의 pMOS트랜지스터의 인버터출력에 접속하고, 최종단 이외의 인버터에 있어서의 nMOS트랜지스터의 게이트에 가변의 바이어스전압을 접속한 것을 특징으로 하는 반전증폭회로.
  44. 제43항에 있어서, 상기한 발진방지회로는 어느 것인가의 인버터의 입출력 사이에, 저항과 커패시턴스의 직렬회로를 접속하여 이루어진 것을 특징으로 하는 반전증폭회로.
  45. 제44항에 있어서, 상기한 저항은 MOS저항인 것을 특징으로 하는 반전증폭회로.
  46. 제44항에 있어서, 상기한 저항은 CMOS저항인 것을 특징으로 하는 반전증폭회로.
  47. pMOS트랜지스터와 nMOS트랜지스터를 직렬접속하여 이루어진 인버터를 기수단 직렬로 접속하고, 최종단 인버터의 출력단자를 피드백커패시턴스(CF)를 통하여 초단 인버터의 입력단자에 접속하고, 발진방지회로에 의해 출력의 발진을 방지하는 반전증폭회로에 있어서,
    상기한 발진방지회로는, 최종단 이외의 인버터의 입출력 사이에, 저항과 커패시턴스의 직렬회로를 접속하여 이루어진 것을 특징으로 하는 반전증폭회로.
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