JPH10335946A - 線形特性保証回路 - Google Patents
線形特性保証回路Info
- Publication number
- JPH10335946A JPH10335946A JP15734697A JP15734697A JPH10335946A JP H10335946 A JPH10335946 A JP H10335946A JP 15734697 A JP15734697 A JP 15734697A JP 15734697 A JP15734697 A JP 15734697A JP H10335946 A JPH10335946 A JP H10335946A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- stage
- circuit
- nmos
- pmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 ｐＭＯＳとｎＭＯＳを直列接続してなるイン
バータを奇数段直列接続し、帰還キャパシタンスで入出
力を接続した回路において、インバータのオフセットを
解消する。 【構成】 ｐＭＯＳまたはｎＭＯＳのゲートに可変のバ
イアス電圧を接続する。
バータを奇数段直列接続し、帰還キャパシタンスで入出
力を接続した回路において、インバータのオフセットを
解消する。 【構成】 ｐＭＯＳまたはｎＭＯＳのゲートに可変のバ
イアス電圧を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
内の線形特性保証回路に係り、特にｐＭＯＳとｎＭＯＳ
を直列接続してなるインバータを奇数段直列に接続し、
最終段インバータの出力を帰還キャパシタンスを介して
初段インバータの入力に接続し、発振防止回路により出
力の発振を防止した線形特性保証回路に関する。
内の線形特性保証回路に係り、特にｐＭＯＳとｎＭＯＳ
を直列接続してなるインバータを奇数段直列に接続し、
最終段インバータの出力を帰還キャパシタンスを介して
初段インバータの入力に接続し、発振防止回路により出
力の発振を防止した線形特性保証回路に関する。
【０００２】
【従来の技術】コンピュータ科学におけるデジタル技術
は、微細加工技術の進歩にともなって著しい発展を遂げ
てきたが、その設備投資金額は加速度的に増加しつつあ
り、現在アナログ技術およびアナログ・デジタル混在技
術が注目されている。そこで出願人はアナログ電圧入力
を充分な線形性および駆動能力をもって後段に伝達する
線形特性保証回路を出願している（特開平０７−０９４
９５７号等）。
は、微細加工技術の進歩にともなって著しい発展を遂げ
てきたが、その設備投資金額は加速度的に増加しつつあ
り、現在アナログ技術およびアナログ・デジタル混在技
術が注目されている。そこで出願人はアナログ電圧入力
を充分な線形性および駆動能力をもって後段に伝達する
線形特性保証回路を出願している（特開平０７−０９４
９５７号等）。
【０００３】図５に示すように、出願人の提案した線形
特性保証回路は、ｐＭＯＳとｎＭＯＳを直列接続してな
るインバータＩ５１、Ｉ５２、Ｉ５３を直列に接続し、
入力電圧ＡＩＮを入力キャパシタンスＣＩを介して初段
インバータＩ５１に入力し、最終段インバータＩ５３の
出力を帰還キャパシタンスＣＦを介して初段インバータ
Ｉ５１の入力に接続したもので、これらインバータのゲ
イン積による高いゲイン、および帰還キャパシタンスＣ
Ｆによる帰還路によって入力電圧ＡＩＮの反転出力ＡＯ
ＵＴを高い線形特性および駆動能力をもって生成する。
またＩ５１出力とＩ５２入力の間には、レジスタンスＲ
およびキャパシタンスＣｍよりなる、ＲＣ直列回路が接
続され、その位相補償機能によりＡＯＵＴの発振が防止
されている。
特性保証回路は、ｐＭＯＳとｎＭＯＳを直列接続してな
るインバータＩ５１、Ｉ５２、Ｉ５３を直列に接続し、
入力電圧ＡＩＮを入力キャパシタンスＣＩを介して初段
インバータＩ５１に入力し、最終段インバータＩ５３の
出力を帰還キャパシタンスＣＦを介して初段インバータ
Ｉ５１の入力に接続したもので、これらインバータのゲ
イン積による高いゲイン、および帰還キャパシタンスＣ
Ｆによる帰還路によって入力電圧ＡＩＮの反転出力ＡＯ
ＵＴを高い線形特性および駆動能力をもって生成する。
またＩ５１出力とＩ５２入力の間には、レジスタンスＲ
およびキャパシタンスＣｍよりなる、ＲＣ直列回路が接
続され、その位相補償機能によりＡＯＵＴの発振が防止
されている。
【０００４】
【発明が解決しようとする課題】このような従来の線形
特性保証回路においては、インバータＩ５１〜Ｉ５３に
おけるｎＭＯＳ、ｐＭＯＳの閾値に製造上の誤差があっ
たときに、出力電圧ＡＯＵＴにオフセットが生じるとい
う問題があった。本発明はこのような従来の問題点を解
消すべく創案されたもので、インバータの製造誤差によ
るオフセットを吸収し得る線形特性保証回路を提供する
ことを目的とする。
特性保証回路においては、インバータＩ５１〜Ｉ５３に
おけるｎＭＯＳ、ｐＭＯＳの閾値に製造上の誤差があっ
たときに、出力電圧ＡＯＵＴにオフセットが生じるとい
う問題があった。本発明はこのような従来の問題点を解
消すべく創案されたもので、インバータの製造誤差によ
るオフセットを吸収し得る線形特性保証回路を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る線形特性保
証回路は、インバータにおけるｐＭＯＳまたはｎＭＯＳ
のゲートに可変のバイアス電圧を接続し、これによって
オフセットをコントロールするものである。
証回路は、インバータにおけるｐＭＯＳまたはｎＭＯＳ
のゲートに可変のバイアス電圧を接続し、これによって
オフセットをコントロールするものである。
【０００６】
【発明の実施の態様】次に本発明に係る線形特性保証回
路の第１実施例を図面に基づいて説明する。なお図中従
来例と同一もしくは相当部分には同一符号を付して示
す。
路の第１実施例を図面に基づいて説明する。なお図中従
来例と同一もしくは相当部分には同一符号を付して示
す。
【００１１】
【実施例】図１において、線形特性保証回路は、ｐＭＯ
Ｓ（Ｐ１１で示す。）、ｎＭＯＳ（Ｎ１１で示す。）よ
りなる初段インバータＩ１１、ｐＭＯＳ（Ｐ１２で示
す。）、ｎＭＯＳ（Ｎ１２で示す。）よりなる第２段イ
ンバータＩ１２、ｐＭＯＳ（Ｐ１３で示す。）、ｎＭＯ
Ｓ（Ｎ１３で示す。）よりなる最終段インバータＩ１３
を直列接続してなり、Ｉ１３の出力は帰還キャパシタン
スＣＦを介してＩ１１の入力に接続されている。入力電
圧ＡＩＮは入力キャパシタンスＣＩを介してＩ１１に入
力され、Ｉ１２入出力間には、レジスタンスＲおよびキ
ャパシシタンスＣｍよりなる位相補償回路が接続されて
いる。ここに位相補償回路はいずれのインバータに接続
しても発振防止効果があるが、Ｉ１２あるいはＩ１３に
接続したときに特に効果が高い。またレジスタンスＲと
しては純抵抗、ＭＯＳ抵抗、ＣＭＯＳ抵抗等種々の構成
を採用し得る。
Ｓ（Ｐ１１で示す。）、ｎＭＯＳ（Ｎ１１で示す。）よ
りなる初段インバータＩ１１、ｐＭＯＳ（Ｐ１２で示
す。）、ｎＭＯＳ（Ｎ１２で示す。）よりなる第２段イ
ンバータＩ１２、ｐＭＯＳ（Ｐ１３で示す。）、ｎＭＯ
Ｓ（Ｎ１３で示す。）よりなる最終段インバータＩ１３
を直列接続してなり、Ｉ１３の出力は帰還キャパシタン
スＣＦを介してＩ１１の入力に接続されている。入力電
圧ＡＩＮは入力キャパシタンスＣＩを介してＩ１１に入
力され、Ｉ１２入出力間には、レジスタンスＲおよびキ
ャパシシタンスＣｍよりなる位相補償回路が接続されて
いる。ここに位相補償回路はいずれのインバータに接続
しても発振防止効果があるが、Ｉ１２あるいはＩ１３に
接続したときに特に効果が高い。またレジスタンスＲと
しては純抵抗、ＭＯＳ抵抗、ＣＭＯＳ抵抗等種々の構成
を採用し得る。
【００１２】入力電圧ＡＩＮはインバータＩ１１におけ
るｎＭＯＳ（Ｎ１１）のゲートに接続され、以後のｎＭ
ＯＳ（Ｎ１２、Ｎ１３）は前段インバータの出力がゲー
トに入力されている。一方ｐＭＯＳ（Ｐ１１、Ｐ１２、
Ｐ１３）のゲートにはバイアス電圧ＶＢが入力されてい
る。
るｎＭＯＳ（Ｎ１１）のゲートに接続され、以後のｎＭ
ＯＳ（Ｎ１２、Ｎ１３）は前段インバータの出力がゲー
トに入力されている。一方ｐＭＯＳ（Ｐ１１、Ｐ１２、
Ｐ１３）のゲートにはバイアス電圧ＶＢが入力されてい
る。
【００１３】ｐＭＯＳ（Ｐ１１〜Ｐ１３）はバイアス電
圧ＶＢが一定のとき、ソース・ドレイン間電流一定の定
電流源として機能し、ＶＢの変化にともなってソース・
ドレイン間電流が変化する。これにともなってｎＭＯＳ
における電圧降下が変化し、オフセットを負の方向に変
化させ得る。
圧ＶＢが一定のとき、ソース・ドレイン間電流一定の定
電流源として機能し、ＶＢの変化にともなってソース・
ドレイン間電流が変化する。これにともなってｎＭＯＳ
における電圧降下が変化し、オフセットを負の方向に変
化させ得る。
【００１４】表１は図５の従来例においてｎＭＯＳ、ｐ
ＭＯＳの閾値電圧の条件が変化したときに生じるオフセ
ット電圧と、同一閾値電圧条件について、図１の実施例
で適切なＶＢを与えたときのオフセット電圧の関係を示
す。
ＭＯＳの閾値電圧の条件が変化したときに生じるオフセ
ット電圧と、同一閾値電圧条件について、図１の実施例
で適切なＶＢを与えたときのオフセット電圧の関係を示
す。
【外１】 表１から明らかなように、バイアス電圧の印加により、
標準的閾値における−２．５ｍＶのオフセットが−０．
１０ｍＶに減少し、ｎＭＯＳの閾値が高い条件での３６
３ｍＶのオフセットが０．５０ｍＶに減少し、ｐＭＯＳ
の閾値が高い条件での−３６１ｍＶのオフセットが０．
０２ｍＶに減少しており、オフセットは実質的に解消し
ている。なお各条件のバイアス電圧は、それぞれ、１．
５２０Ｖ、２．１７６Ｖ、０．４７８Ｖであった。
標準的閾値における−２．５ｍＶのオフセットが−０．
１０ｍＶに減少し、ｎＭＯＳの閾値が高い条件での３６
３ｍＶのオフセットが０．５０ｍＶに減少し、ｐＭＯＳ
の閾値が高い条件での−３６１ｍＶのオフセットが０．
０２ｍＶに減少しており、オフセットは実質的に解消し
ている。なお各条件のバイアス電圧は、それぞれ、１．
５２０Ｖ、２．１７６Ｖ、０．４７８Ｖであった。
【００１５】ｐＭＯＳ（Ｐ１１〜Ｐ１３）のソース・ド
レイン間電流を制御できれば、位相補償回路と同等のＭ
ＯＳ抵抗を構成することも可能になる。これは、条件に
よっては、位相補償回路の省略可能性を意味し、少なく
とも位相補償回路の素子サイズは縮小し得る。
レイン間電流を制御できれば、位相補償回路と同等のＭ
ＯＳ抵抗を構成することも可能になる。これは、条件に
よっては、位相補償回路の省略可能性を意味し、少なく
とも位相補償回路の素子サイズは縮小し得る。
【００１６】図２は第２実施例を示し、第１実施例のｐ
ＭＯＳとｎＭＯＳの関係を逆転させたものである。図２
において、線形特性保証回路は、ｐＭＯＳ（Ｐ２１で示
す。）、ｎＭＯＳ（Ｎ２１で示す。）よりなる初段イン
バータＩ２１、ｐＭＯＳ（Ｐ２２で示す。）、ｎＭＯＳ
（Ｎ２２で示す。）よりなる第２段インバータＩ２２、
ｐＭＯＳ（Ｐ２３で示す。）、ｎＭＯＳ（Ｎ２３で示
す。）よりなる最終段インバータＩ２３を直列接続して
なり、Ｉ２３の出力は帰還キャパシタンスＣＦを介して
Ｉ２１の入力に接続されている。入力電圧ＡＩＮは入力
キャパシタンスＣＩを介してＩ２１に入力されている。
ＭＯＳとｎＭＯＳの関係を逆転させたものである。図２
において、線形特性保証回路は、ｐＭＯＳ（Ｐ２１で示
す。）、ｎＭＯＳ（Ｎ２１で示す。）よりなる初段イン
バータＩ２１、ｐＭＯＳ（Ｐ２２で示す。）、ｎＭＯＳ
（Ｎ２２で示す。）よりなる第２段インバータＩ２２、
ｐＭＯＳ（Ｐ２３で示す。）、ｎＭＯＳ（Ｎ２３で示
す。）よりなる最終段インバータＩ２３を直列接続して
なり、Ｉ２３の出力は帰還キャパシタンスＣＦを介して
Ｉ２１の入力に接続されている。入力電圧ＡＩＮは入力
キャパシタンスＣＩを介してＩ２１に入力されている。
【００１７】入力電圧ＡＩＮはインバータＩ２１におけ
るｐＭＯＳ（Ｐ２１）のゲートに接続され、以後のｐＭ
ＯＳ（Ｐ２２、Ｐ２３）は前段インバータの出力がゲー
トに入力されている。一方ｎＭＯＳ（Ｎ２１、Ｎ２２、
Ｎ２３）のゲートにはバイアス電圧ＶＢが入力されてい
る。
るｐＭＯＳ（Ｐ２１）のゲートに接続され、以後のｐＭ
ＯＳ（Ｐ２２、Ｐ２３）は前段インバータの出力がゲー
トに入力されている。一方ｎＭＯＳ（Ｎ２１、Ｎ２２、
Ｎ２３）のゲートにはバイアス電圧ＶＢが入力されてい
る。
【００１８】ｐＭＯＳ（Ｐ２１〜Ｐ２３）はバイアス電
圧ＶＢが一定のとき、ドレイン・ソース間電流一定の定
電流源として機能し、ＶＢの変化にともなって、ｐＭＯ
Ｓにおける電圧降下が変化し、オフセットを負の方向に
変化させ得る。
圧ＶＢが一定のとき、ドレイン・ソース間電流一定の定
電流源として機能し、ＶＢの変化にともなって、ｐＭＯ
Ｓにおける電圧降下が変化し、オフセットを負の方向に
変化させ得る。
【００１９】図３は３段インバータＩ３１、Ｉ３２、Ｉ
３３のうち第１段および第２段のインバータが第１実施
例のインバータと同様に構成され、最終段のインバータ
Ｉ３３は従来と同様にｐＭＯＳ、ｎＭＯＳのゲートを相
互接続してなる。このような一般的ＣＭＯＳインバータ
を最終段に形成したことにより、出力のダイナミレンジ
を第１、第２実施例よりも拡大し得る。
３３のうち第１段および第２段のインバータが第１実施
例のインバータと同様に構成され、最終段のインバータ
Ｉ３３は従来と同様にｐＭＯＳ、ｎＭＯＳのゲートを相
互接続してなる。このような一般的ＣＭＯＳインバータ
を最終段に形成したことにより、出力のダイナミレンジ
を第１、第２実施例よりも拡大し得る。
【００２０】図４は第１実施例の構成に加え、バイアス
電圧を高基準電圧Ｖｄに切り替え得るスイッチＳＷＢが
設けられ、ＳＷＢをＶｄに切り替えることにより、ｐＭ
ＯＳ（Ｐ４１、Ｐ４２、Ｐ４３）を遮断し得る。これに
よって簡易な付加回路により容易にパワーダウン構成を
実現し得る。
電圧を高基準電圧Ｖｄに切り替え得るスイッチＳＷＢが
設けられ、ＳＷＢをＶｄに切り替えることにより、ｐＭ
ＯＳ（Ｐ４１、Ｐ４２、Ｐ４３）を遮断し得る。これに
よって簡易な付加回路により容易にパワーダウン構成を
実現し得る。
【００２１】なお図４の構成を、図２同様、ｎＭＯＳを
定電流源として使用する構成も実現可能であることはい
うまでもない。
定電流源として使用する構成も実現可能であることはい
うまでもない。
【００２２】また位相補償回路を初段あるいは最終段の
インバータに接続するように構成を変更し、レジスタン
スをＭＯＳ抵抗によって構成する等種々の変更が可能で
ある。
インバータに接続するように構成を変更し、レジスタン
スをＭＯＳ抵抗によって構成する等種々の変更が可能で
ある。
【００２３】
【発明の効果】前述のとおり、本発明に係る線形特性保
証回路は、インバータにおけるｐＭＯＳまたはｎＭＯＳ
のゲートに可変のバイアス電圧を接続し、これによって
オフセットをコントロールするので、インバータの製造
誤差によるオフセットを吸収し得るという優れた効果を
有する。
証回路は、インバータにおけるｐＭＯＳまたはｎＭＯＳ
のゲートに可変のバイアス電圧を接続し、これによって
オフセットをコントロールするので、インバータの製造
誤差によるオフセットを吸収し得るという優れた効果を
有する。
【図１】 本発明の第１実施例を示す回路図である。
【図２】 本発明の第２実施例を示す回路図である。
【図３】 本発明の第３実施例を示す回路図である。
【図４】 本発明の第４実施例を示す回路図である。
【図５】 従来の線形特性保証回路を示す回路図であ
る。
る。
ＡＩＮ．．．入力電圧 ＡＯＵＴ．．．出力電圧 ＣＩ．．．入力キャパシタンス ＣＦ．．．帰還キャパシタンス Ｒ．．．レジスタンス Ｃｍ．．．キャパシタンス Ｉ１１〜Ｉ１３、Ｉ２１〜Ｉ２３、Ｉ３１〜Ｉ３３、Ｉ
４１〜Ｉ４３、Ｉ５１〜Ｉ５３．．．インバータ Ｐ１１〜Ｐ１３、Ｐ２１〜Ｐ２３、Ｐ３１〜Ｐ３３、Ｐ
４１〜Ｐ４３、Ｐ５１〜Ｐ５３．．．ｐＭＯＳ Ｎ１１〜Ｎ１３、Ｎ２１〜Ｎ２３、Ｎ３１〜Ｎ３３、Ｎ
４１〜Ｎ４３、Ｎ５１〜Ｎ５３．．．ｎＭＯＳ Ｖｄ．．．基準高電圧。
４１〜Ｉ４３、Ｉ５１〜Ｉ５３．．．インバータ Ｐ１１〜Ｐ１３、Ｐ２１〜Ｐ２３、Ｐ３１〜Ｐ３３、Ｐ
４１〜Ｐ４３、Ｐ５１〜Ｐ５３．．．ｐＭＯＳ Ｎ１１〜Ｎ１３、Ｎ２１〜Ｎ２３、Ｎ３１〜Ｎ３３、Ｎ
４１〜Ｎ４３、Ｎ５１〜Ｎ５３．．．ｎＭＯＳ Ｖｄ．．．基準高電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 雄一 東京都世田谷区北沢３−５−18株式会社鷹 山内
Claims (10)
- 【請求項１】 ｐＭＯＳとｎＭＯＳを直列接続してなる
インバータを奇数段直列に接続し、最終段インバータの
出力を帰還キャパシタンスを介して初段インバータの入
力に接続し、発振防止回路により出力の発振を防止して
ある半導体集積回路装置内の線形特性保証回路におい
て、入力電圧を初段インバータにおけるｎＭＯＳのゲー
トに接続し、各インバータの出力を次段のｎＭＯＳのゲ
ートに接続し、各インバータのｐＭＯＳのゲートに可変
のバイアス電圧を接続したことを特徴とする線形特性保
証回路。 - 【請求項２】 ｐＭＯＳとｎＭＯＳを直列接続してなる
インバータを奇数段直列に接続し、最終段インバータの
出力を帰還キャパシタンスを介して初段インバータの入
力に接続し、発振防止回路により出力の発振を防止して
ある半導体集積回路装置内の線形特性保証回路におい
て、入力電圧を初段インバータにおけるｐＭＯＳのゲー
トに接続し、各インバータの出力を次段のｐＭＯＳのゲ
ートに接続し、各インバータのｎＭＯＳのゲートに可変
のバイアス電圧を接続したことを特徴とする線形特性保
証回路。 - 【請求項３】 ｐＭＯＳとｎＭＯＳを直列接続してなる
インバータを奇数段直列に接続し、最終段インバータの
出力を帰還キャパシタンスを介して初段インバータの入
力に接続し、発振防止回路により出力の発振を防止して
ある半導体集積回路装置内の線形特性保証回路におい
て、入力電圧を初段インバータにおけるｎＭＯＳのゲー
トに接続し、最終段インバータのｐＭＯＳとｎＭＯＳの
ゲートを相互接続し、最終段以外のインバータにおける
ｎＭＯＳのゲートを前段のｎＭＯＳのインバータ出力に
接続し、最終段以外のインバータにおけるｐＭＯＳのゲ
ートに可変のバイアス電圧を接続したことを特徴とする
線形特性保証回路。 - 【請求項４】 ｐＭＯＳとｎＭＯＳを直列接続してなる
インバータを奇数段直列に接続し、最終段インバータの
出力を帰還キャパシタンスを介して初段インバータの入
力に接続し、発振防止回路により出力の発振を防止して
ある半導体集積回路装置内の線形特性保証回路におい
て、入力電圧を初段インバータにおけるｐＭＯＳのゲー
トに接続し、最終段インバータのｐＭＯＳとｎＭＯＳの
ゲートを相互接続し、最終段以外のインバータにおける
ｐＭＯＳのゲートを前段のｐＭＯＳのインバータ出力に
接続し、最終段以外のインバータにおけるｎＭＯＳのゲ
ートに可変のバイアス電圧を接続したことを特徴とする
線形特性保証回路。 - 【請求項５】 バイアス電圧はｐＭＯＳを遮断し得る電
圧に切り替え得ることを特徴とする請求項１または３記
載の線形特性保証回路。 - 【請求項６】 バイアス電圧はｎＭＯＳを遮断し得る電
圧に切り替え得ることを特徴とする請求項１または３記
載の線形特性保証回路。 - 【請求項７】 発振防止回路は、いずれかのインバータ
の入出力間に、レジスタンスとキャパシタンスの直列回
路を接続してなることを特徴とする請求項１ないし６の
いずれか１項に記載された線形特性保証回路。 - 【請求項８】 レジスタンスはＭＯＳ抵抗であることを
特徴とする請求項７記載の線形特性保証回路。 - 【請求項９】 レジスタンスはＣＭＯＳ抵抗であること
を特徴とする請求項７記載の線形特性保証回路。 - 【請求項１０】 ｐＭＯＳとｎＭＯＳを直列接続してな
るインバータを奇数段直列に接続し、最終段インバータ
の出力を帰還キャパシタンスを介して初段インバータの
入力に接続し、発振防止回路により出力の発振を防止し
てある半導体集積回路装置内の線形特性保証回路におい
て、発振防止回路は、最終段以外のインバータの入出力
間に、レジスタンスとキャパシタンスの直列回路を接続
してなることを特徴とする線形特性保証回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15734697A JPH10335946A (ja) | 1997-06-02 | 1997-06-02 | 線形特性保証回路 |
| EP98109867A EP0883240B1 (en) | 1997-06-02 | 1998-05-29 | Inverting amplifying circuit |
| KR1019980019738A KR19990006516A (ko) | 1997-06-02 | 1998-05-29 | 반전증폭회로 |
| DE69808176T DE69808176T2 (de) | 1997-06-02 | 1998-05-29 | Invertierungsverstärkerschaltung |
| US09/087,924 US6025752A (en) | 1997-06-02 | 1998-06-01 | Inverting amplifying circuit |
| CN98109555A CN1201292A (zh) | 1997-06-02 | 1998-06-02 | 反相放大电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15734697A JPH10335946A (ja) | 1997-06-02 | 1997-06-02 | 線形特性保証回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335946A true JPH10335946A (ja) | 1998-12-18 |
Family
ID=15647679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15734697A Pending JPH10335946A (ja) | 1997-06-02 | 1997-06-02 | 線形特性保証回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335946A (ja) |
-
1997
- 1997-06-02 JP JP15734697A patent/JPH10335946A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5923915A (ja) | シユミツトトリガ回路 | |
| US8405377B2 (en) | Programmable current mirror | |
| JP4103468B2 (ja) | 差動回路と増幅回路及び該増幅回路を用いた表示装置 | |
| EP1264348A2 (en) | Cascode circuits in dual threshold voltage, bicmos and dtmos technologies | |
| JP3868293B2 (ja) | 半導体集積回路 | |
| JP3073538B2 (ja) | ディジタル・アナログ変換器 | |
| US7262651B2 (en) | Differential input buffer circuit with rail-to-rail input range | |
| JP2007129512A (ja) | パワーアンプおよびそのアイドリング電流設定回路 | |
| US6414552B1 (en) | Operational transconductance amplifier with a non-linear current mirror for improved slew rate | |
| US6400219B1 (en) | High-speed offset comparator | |
| US7355450B1 (en) | Differential input buffers for low power supply | |
| JPH09284125A (ja) | 可変遅延回路 | |
| US20050088247A1 (en) | Voltage-controlled oscillator | |
| JPH10335946A (ja) | 線形特性保証回路 | |
| JPH06152341A (ja) | バッファリング回路 | |
| JPH09260962A (ja) | インバータ回路及び増幅器 | |
| JPH07112133B2 (ja) | 線形増幅器 | |
| JP2576779B2 (ja) | 信号出力回路 | |
| JP2845192B2 (ja) | 差動スイッチング回路 | |
| JP2003031681A (ja) | 半導体集積回路 | |
| JPH0677832A (ja) | Ｄーａコンバータ | |
| US20090045869A1 (en) | Semiconductor circuit and controlling method thereof | |
| JP5414061B2 (ja) | パストランジスタを用いた論理回路、セレクター回路及び集積回路 | |
| JPH04105420A (ja) | 半導体集積回路 | |
| JPH09162655A (ja) | 反転増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040106 Free format text: JAPANESE INTERMEDIATE CODE: A02 |