JP2003031681A

JP2003031681A - 半導体集積回路

Info

Publication number: JP2003031681A
Application number: JP2001215352A
Authority: JP
Inventors: Keiichi Kusumoto; 馨一楠本; Tomoyuki Kumamaru; 知之熊丸; Takashi Ando; 貴史安藤; Tetsuji Goto; 哲治後藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-07-16
Filing date: 2001-07-16
Publication date: 2003-01-31
Also published as: CN1232040C; CN1398046A; US20030025552A1; US6727743B2

Abstract

(57)【要約】【課題】スタティック回路などにおいて、動作状態に
おいて回路が設定した信号を非動作状態でも保持しなが
ら、回路の非動作状態において電源電圧を極めて低い電
位に設定して、低消費電力化を図る。【解決手段】インバータ回路の動作状態では端子１
８、１９は共に第１の電源電位Ｖｄｄ１に設定される。
非動作状態では、端子１８の電源電位は第２の電源電位
Ｖｄｄ２（<<Ｖｄｄ１）に下げられる。このとき、イン
バータ回路の入力信号がＨレベルの電位Ｖｄｄ２である
とすると、出力信号は動作状態における接地電位（Ｌレ
ベル）を保持する必要がある。保持するためには、ＰＭ
ＯＳトランジスタのコンダクタンスＧｐとＮＭＯＳトラ
ンジスタのコンダクタンスＧｎとの関係はＧｐ＜Ｇｎで
あることが必要である。そのために、ＰＭＯＳトランジ
スタのウエル端子１９を前記下げた電源電位Ｖｄｄ２よ
りも高い電位に設定して、Ｇｐ＜Ｇｎを保持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
する。

【０００２】

【従来の技術】従来、半導体集積回路の非動作状態にお
ける電流を削減するために、図１に示す半導体集積回路
が提案されている。以下、この半導体集積回路を説明す
る。

【０００３】同図において、インバータ回路１の電源端
子２と電源電位７との間にＰＭＯＳトランジスタ４（以
下、ＰＭＯＳと略称する）が接続され、インバータ回路
１の接地端子３と接地電位８との間にＮＭＯＳトランジ
スタ５（以下、ＮＭＯＳと略称する）が接続されてい
る。これらのトランジスタはインバータ回路１を構成す
るトランジスタよりもトランジスタのしきい値（絶対
値）が製造段階において大きく設定されている。そのた
め、インバータ回路１が非動作状態の場合には、ＰＭＯ
Ｓ４、ＮＭＯＳ５を同図に示すようにＯＦＦすることに
より、インバータ回路１に流れる電流は同トランジスタ
等によって制限されるので、非動作状態において低消費
電流とすることが可能である。

【０００４】

【発明が解決しようとする課題】しかしながら、前記従
来の半導体集積回路では、ＰＭＯＳ４及びＮＭＯＳ５を
ＯＦＦにすることにより、インバータ回路１は電源端子
２及び接地端子３の電源電位７及び接地電位８からみて
ほぼ開放になるので、入力信号６の電位に拘わらず電源
端子２と接地端子３はインバータ回路１の電流によって
同電位になるように推移し、やがて、同電位になる。従
って、従来の半導体集積回路は、非動作状態における消
費電流を削減するが、動作状態において出力端子９が設
定した信号を保持することができないという問題があっ
た。

【０００５】本発明はかかる点に鑑みてなされたもので
あり、その目的は、非動作状態における消費電流を削減
すると共に、この非動作状態においても動作状態におい
て設定した信号を保持できる半導体集積回路を提供する
ことにある。

【０００６】

【課題を解決するための手段】以上の目的を達成するた
め、本発明は次の点に着目した。以下、具体的に説明す
る。初めに、半導体集積回路の動作状態において出力信
号が確定する様子を説明する。その後、半導体集積回路
の非動作状態においても動作状態の出力信号がそのまま
保持されるためには、回路を構成する能動素子はどのよ
うな状態に存する必要があるかを説明する。その後、図
４（ａ）及び（ｂ）に示したように電源電位をトランジ
スタのしきい値電位Ｖｔ（絶対値）以下の電源電位に下
げた場合のように、一般の認識として動作電流が微小で
あるために（最大で数十[ｎＡ]程度）トランジスタが動
作しないと考えられているような極めて低い電源電位に
設定した場合に、動作状態での出力信号を保持する上で
の問題となる点を述べ、その問題点を解決するための基
本技術を述べる。ここでは、論理回路の基本構成である
ＰＭＯＳとＮＭＯＳとで構成されたインバータ回路に焦
点をあてて議論する。

【０００７】図２(ａ)は、ＰＭＯＳ１０とＮＭＯＳ１１
によって構成されたインバータ回路である。インバータ
回路の入力端子１２に信号発生器１３よりＬレベル（接
地電位レベル）からＨレベル（電源電位レベル）へ遷移
する信号を入力したとき、ＰＭＯＳ１０とＮＭＯＳ１１
はどのような状態を移行するのかを考える。表１におい
て初期状態として示したように、入力信号がＬレベルか
らＨレベルへ遷移した直後は、ＮＭＯＳ１１の電流Ｉｎ
（ドレイン端子からソース端子に流れる電流）がＰＭＯ
Ｓ１０の電流Ｉｐ（ソース端子からドレイン端子に流れ
る電流）よりも十分に大きい。それは、ここで考えてい
る電源電位は、インバータ回路が動作状態において設計
上で望まれている動作速度を達成することが可能な電源
電位のことであり、ＮＭＯＳ１１の電流ＩｎはＰＭＯＳ
１０の電流Ｉｐよりも１０００倍程度の差がある。そこ
で、ＮＭＯＳ１１はＯＮであり、ＰＭＯＳ１０はＯＦＦ
であるなどと一般的に説明される。

【０００８】

【表１】

【０００９】初期状態ではＩｐ<<Ｉｎであることから、
負荷容量１４からは電流が流れ出して、インバータ回路
との接続端子は接地電位に近づいていき、表１の最終状
態に落ち着くことになる。最終状態では、ＩｐとＩｎは
等しい値になっており、インバータ回路の出力端子はＬ
レベルになっている。このように、出力端子がＬレベル
となるのは、ＰＭＯＳ１０のソース端子からドレイン端
子への抵抗値ＲｐがＮＭＯＳ１１のドレイン端子からソ
ース端子への抵抗値Ｒｎよりも大きいためである。つま
り、最終状態において出力信号Ｖｏｕｔ１は、Ｖｏｕｔ１＝Ｒｎ／(Ｒｐ＋Ｒｎ) Ｖｄｄ１ → ０（数１）である。つまり、Ｌレベルとなる。ここで、Ｖｄｄ１は
第１の電源電位である。Ｒｎ／Ｒｐは近似的に０とす
る。最終状態における出力信号はＰＭＯＳ１０とＮＭＯ
Ｓ１１の抵抗値Ｒｐ、Ｒｎによって決定する。今後は、
より一般的な表現を用い、これらの抵抗値Ｒｐ、Ｒｎの
逆数１／Ｒｐ、１／ＲｎであるコンダクタンスＧｐ、Ｇ
ｎで考えることにする。ここまで、入力信号がＬレベル
からＨレベルに変化した場合について説明した。表１に
はＨレベルからＬレベルに変化した場合の初期状態と最
終状態を合わせて示した。動作の概要は前記と同様であ
るから説明を省略する。

【００１０】次に、出力信号が失われるとは、どのよう
なことをいうのかについて説明する。図３及び図４に
は、ＰＭＯＳ、ＮＭＯＳのドレイン端子とソース端子間
の電圧Ｖｄｓと電流Ｉｄを横軸と縦軸とし、ＰＭＯＳと
ＮＭＯＳの特性を示した。これ等の図では、ＰＭＯＳと
ＮＭＯＳの特性をグラフの第１象現に記すために、ＰＭ
ＯＳはドレイン端子を基準としたソース端子の電位を横
軸に対応させ、ソース端子からドレイン端子に流れる電
流を縦軸に対応させ、ＮＭＯＳはソース端子を基準とし
たドレイン端子の電位を横軸に対応させ、ドレイン端子
からソース端子に流れる電流を縦軸に対応させている。
今後、図５、図７及び図１０においてもＰＭＯＳとＮＭ
ＯＳの特性をグラフの第１象現に記すために、この様な
約束を採用することにする。

【００１１】図３において、同図（ｃ）に示すＮｏｎの
曲線は同図(ａ)の状態にあるＮＭＯＳの電流特性を示
す。ＮＭＯＳのゲート端子はドレイン端子と接続されて
いる。横軸の電圧Ｖｄｓを下げると、太線で示したよう
に２次曲線に近い形状をした電流特性を示す。一方、同
図(ｂ)の状態にあるＮＭＯＳの特性をＮｏｆｆとして示
す。ＮＭＯＳのゲート端子はＶｇ１>Ｖｇ２>Ｖｇ３の異
なる固定した電位が与えられているとする。この電流特
性Ｎｏｆｆの各々の特性曲線Ａ、Ｂ、Ｃの特質は同じで
あり、等しい電位Ｖｄｓではゲート端子の電位が大きい
ほど、大きい電流Ｉｄを示す。但し、ゲート端子の電位
Ｖｇに拘わらず電圧Ｖｄｓが０では電流Ｉｄも０であ
る。これらを踏まえて、ＮＭＯＳのゲート端子に電位Ｖ
ｄｄ２が与えられた場合における特性曲線はどの様にな
るのかを考える。但し、Ｎｏｎの曲線とゲート電位Ｖｇ
が第１の電源電位Ｖｄｄ１であるときの同図(ｂ)の状態
の曲線は判っているものとする。

【００１２】先ず、電流曲線Ｎｏｎに沿って、電圧Ｖｄ
ｓが電源電位Ｖｄｄ２になる点ｎ２１を探す。この点は
同図(ａ)の状態のＩｄを示していると同時に、同図(ｂ)
においてＮＭＯＳのソース端子からゲート端子への電位
がＶｄｄ２である状態に相当する。従って、同図(ｂ)の
ゲート端子がＶｄｄ２である場合の特性曲線は点ｎ２１
を通る曲線Ｃであることがわかる。以上の手順により、
任意の電位に設定されたゲート端子のＮＭＯＳの特性曲
線を得ることが可能となる。ここで、Ｖｄｄ２＝０の場
合は、Ｎｏｎ曲線においてＶｄｄ２＝Ｖｄｓ＝０になる
点と原点が一致するので、同図(ｂ)の特性曲線は原点
(Ｖｄｓ、Ｉｄ)＝(０、０)においてＮｏｎ曲線と一致す
るのみである（図７に示したＮｏｎとＮｏｆｆ、Ｐｏｎ
とＰｏｆｆの関係になる）。

【００１３】以上、ＮＭＯＳについて説明したがＰＭＯ
Ｓについても同様であるので、図３（ａ）〜（ｃ）に示
したＮＭＯＳの場合と同様のＰＭＯＳの場合を同図
（ｄ）〜（ｆ）に示して、その詳細な説明を省略する。

【００１４】図４（ａ）及び（ｂ）はインバータ回路の
ＰＭＯＳ、ＮＭＯＳの状態を理解するために記した。同
図（ｂ）では、図３（ｃ）と同じ電流特性曲線（第２の
電流特性）Ｎｏｎを示した。同図（ｂ）において、第１
の電源電位Ｖｄｄ１はインバータ回路の動作時の電源電
圧であって、本来ならば非動作時の電源電圧Ｖｄｄ２
（＜１／４Ｖｄｄ１）とは大きい違いがあるが、定性的
な特質に変わりはないので、理解し易いように第１の電
源電位Ｖｄｄ１と第２の電源電位Ｖｄｄ２とは近傍の位
置に設定している。インバータ回路の電源電位がＶｄｄ
１であり、入力信号としてＶｄｄ１（Ｈレベルに相当）
が与えられ、その初期状態では出力信号は電源電位Ｖｄ
ｄ１であるから、電源電位Ｖｄｄ１のときのＮｏｎ曲線
が示す電流ＩｄがＮＭＯＳには流れている。一方、ＰＭ
ＯＳはゲート端子が電源電位Ｖｄｄ１であり、ソース端
子も電源電位Ｖｄｄ１であるため流れる電流は一般的に
小さいと考えられると同時に、図３(ｅ)の状態にあるＰ
ＭＯＳの場合であるため、図４（ｂ）に示すように図３
（ｃ）の曲線Ａに類似する性質であることになり、Ｐｏ
ｆｆで示される特性曲線（第１の電流特性）になる。初
期状態において、ＰＭＯＳに流れる電流はほぼ０であ
る。ここで、初期状態の電流は、Ｉｄｐ＜Ｉｄｎ（数２）の関係になるので、図２及び表１の議論から出力信号は
Ｌレベルになることが理解され、最終状態では、近似的
に図４（ａ）に示した状態にあって、Ｉｄｐ＝Ｉｄｎ＝Ｉｄ１（数３）である。ここで、ＰＭＯＳのＩｄをＩｄｐ、ＮＭＯＳの
ＩｄをＩｄｎとした。ＰＭＯＳの状態はｐ１１であり、
ＮＭＯＳの状態はｎ１２である。このときのコンダクタ
ンスの大小関係は、Ｇｐ＜Ｇｎ（数４）であって、表１の論理と一致する。ここで、コンダクタ
ンスＧｐ、Ｇｎは状態を示すｐ１１、ｎ１２における傾
き（微分値）である。

【００１５】このようにして出力信号が決定した後、電
源電位が低下することでＮｏｎ曲線とＰｏｆｆ曲線が交
差して電流の大小関係が入れ替わる交点αにおける電位
よりも小さい電位Ｖｄｄ２に電源電位が存する場合に
は、出力信号はどのようになるのかについて考える。こ
こでは、電源電位はＶｄｄ１における最終状態からＶｄ
ｄ２における最終状態へ静的に、又は近似的に静的に変
化する（電源電位を下げる過程で出力信号が保持される
とする。）と考える。Ｖｄｄ２の最終状態において、Ｐ
ＭＯＳとＮＭＯＳはｐ２２とｎ２１の状態にあり、Ｉｄｐ＝Ｉｄｎ＝Ｉｄ２（数５）Ｇｐ＞Ｇｎ（数６）である。出力信号はＨレベルである。ここで、電源電位
がＶｄｄ２のときインバータ回路の入力端子におけるＨ
レベルはＶｄｄ２であるから、図４（ｂ）の曲線Ｎｏｎ
(Ｖｄｄ２)は図３(ｂ)の状態でＶｇ＝Ｖｄｄ２の場合を
示す。ところで、入力信号はＨレベルであったことを考
えたとき、インバータ回路の出力信号は交点αよりも大
きい電源電位における出力信号と交点αよりも小さい出
力信号では異なってしまうことが理解できる。このこと
は、電源電位の低下によって交点αよりも高い電位で保
持されていた出力信号が交点αよりも低い電位では失わ
れたことを意味する。

【００１６】ここに、交点αでは近似的にＧｐ＝Ｇｎ、
交点αよりも高い電位ＶｄｓでＧｐ＜Ｇｎであり、低い
電位ＶｄｓでＧｐ＞Ｇｎである。この交点αの電位は、
図４（ａ）のインバータ回路において、その出力信号の
高（Ｈ）レベルと低（Ｌ）レベルとを定める基準となる
電位として重要である。また、この交点αでのＰＭＯＳ
とＮＭＯＳとのコンダクタンス比は、図４（ａ）のイン
バータ回路の出力信号の高、低レベルを定める基準とな
るコンダクタンス比として重要である。

【００１７】そこで、交点αよりも小さい電源電位で出
力信号を保持するために、本発明では、図５（ｂ）に示
したように、Ｎｏｎ曲線とＰｏｆｆ曲線の交点αを交点
βに移動させることを提起する。同図（ｂ）は交点αよ
りも低い電位Ｖｄｓについて説明するために、この領域
を中心に記している点が図４（ｂ）とは異なる。交点を
移動させる手段の一つは、図５（ｂ）に示したようにＰ
ｏｆｆ曲線をＰｏｆｆ(Ｖｂｐ)曲線に移動させることで
ある。曲線はＰＭＯＳのウエル端子の電位をソース端子
の電位よりも高くすることで移動する。ウエル端子の電
位Ｖｂｐを所定の電位に設定することによって、交点β
に対応する電位が電源電位Ｖｄｄ２よりも小さくなり、
電源電位Ｖｄｄ２においてもインバータ回路は出力信号
を保持することが可能となる。ＰＭＯＳの状態はｐ２１
であり、ＮＭＯＳの状態はｎ２２である。他に、交点を
移動させるために、ＮＭＯＳのウエル端子の電位Ｖｂｎ
をソース端子よりも高くすることによって交点γに移動
させる方法、図６に示すように、両方法を合わせて図５
（ｂ）の交点δに移動させる方法が考えられる。

【００１８】ところで、最終状態における消費電流はＩ
ｄ１、Ｉｄ２であるが、図４（ｂ）において、電源電位
Ｖｄｄ１とＶｄｄ２におけるＩｄを比較すると、Ｉｄ１＞Ｉｄ２（数７）である。電源電位が小さいほど消費電流は小さいことが
理解できる。

【００１９】以上は、Ｎｏｎ曲線とＰｏｆｆ曲線につい
て述べたが、ＮＭＯＳとＰＭＯＳのＯＮとＯＦＦを入れ
替えた場合、Ｐｏｎ曲線とＮｏｆｆ曲線の交点に関する
議論も同様であるから説明を省略する。

【００２０】ここまで、インバータの入力信号がＨレベ
ルである場合について説明した。入力信号がLレベルの
場合には、次ぎの理由によって前記の議論の範疇ではな
い。図７に、ＰＭＯＳが図３(ａ)に対応する接続状態に
あるときの特性をＰｏｎ曲線とし、図３(ｂ)に対応する
接続状態にあり、ゲート端子が電源電位であるときの特
性をＰｏｆｆ曲線として示した。Ｎｏｎ、Ｎｏｆｆ曲線
については、ＮＭＯＳが図３(ａ)における特性をＮｏｎ
曲線とし、図３(ｂ)におけるゲート端子が接地電位であ
るときの特性をＮｏｆｆ曲線としている。図３（ａ）〜
（ｆ）における議論からＰｏｎとＰｏｆｆは、グラフの
第１象現において、 (Ｖｄｓ、Ｉｄ)＝(０、０) （数８）において、交わるのみである。ＮｏｎとＮｏｆｆも同様
である。従って、ＮｏｎとＰｏｆｆが交点を持つとする
と、Ｐｏｎ＞Ｎｏｎ＞ＮｏｆｆＰｏｎ＞Ｐｏｆｆ＞Ｎｏｆｆ（数９）の関係が成り立つ。つまり、ＮｏｎとＰｏｆｆが交点を
持つ場合には、Ｐｏｎ＞Ｎｏｆｆ（数１０）が成り立つ。ここで、式９、１０の不等号では曲線を対
象としており、同じ電位Ｖｄｓに対する電流値Ｉｄの大
小関係を示す。例えば、式１０は同じ電位Ｖｄｓに対し
ては、いつでもＰｏｎの方がＮｏｆｆよりも電流Ｉｄが
大きいことを示す。ところで、ＰｏｎとＮｏｆｆの交点
は式８の点のみであるから、出力信号は電源電位が接地
電位よりも大きいならば保持されることになる。ここま
で、ＮｏｎとＰｏｆｆが交点を持つ場合について説明し
たが、ＰｏｎとＮｏｆｆが交点を持つ場合も同様に考え
ることができるので説明を省略する。そして、Ｎｏｎと
Ｐｏｆｆ、ＰｏｎとＮｏｆｆの何れが交点を持つかは、
回路構成、回路設計及びトランジスタ特性又はその設計
に依存する事項である。

【００２１】以上、非動作状態においてインバータ回路
を低消費電流で出力信号を保持する手段を述べたが、こ
の提案の手段として、ゲート・リーク電流と接合リーク
電流を考慮することも可能である。ゲート・リーク電流
とは、ＭＯＳトランジスタのゲート端子から他の端子
（ソース端子、ドレイン端子、ウエル端子）に流れる電
流である。接合リーク電流はウエル端子からソース端子
とドレイン端子に流れる電流である。このような電流が
保持に対して有意な場合にも、所定の電位設定によっ
て、電源電位Ｖｄｄ２において出力信号を保持すること
ができる。

【００２２】図８は、ＰＭＯＳとＮＭＯＳで構成された
インバータ回路の一方の入力端子を他方の出力端子に、
他方の入力端子を一方の出力端子に接続した回路を示
す。この回路はフリップ・フロップ回路（以下、Ｆ／Ｆ
回路という）やＳＲＡＭ（スタティック・ランダム・アク
セス・メモリ。特に、６トランジスタ構成のＳＲＡＭ）
の基本構成部位である。ＰＭＯＳのソース端子の電位が
Ｖｄｄ２のとき、インバータ回路１５は出力信号として
Ｌレベルを保持し、インバータ回路１６はＨレベルを保
持する場合について、インバータ回路１５を基点にして
考える。インバータ回路１５、１６に流れる電流はiで
示した。添え字の始めは電流の基点を示し、２番目は電
流の終点を示し、３番目はＰＭＯＳに起因する電流なら
ばｐをＮＭＯＳに起因する電流ならばｎとし、最後の添
え字は、インバータ回路１５に起因するならばａ、イン
バータ回路１６に起因するならばｂである。例えば、ｉ
ｓｇｐａはインバータ回路１５のＰＭＯＳのソース端子
からゲート端子に向かう電流であることを示す。

【００２３】インバータ回路１５の出力信号の電位に関
係する電流は、インバータ回路１５のｉｓｄｐａ、ｉｇｄｐａ、ｉｂｄｐａ、ｉｇｄｎａ、Ｉｄｂｎａ、Ｉｄｓｎａ（数１１）と、インバータ回路１６のｉｓｇｐｂ、Ｉｄｇｐｂ、Ｉｄｇｎｂ、ｉｇｓｎｂ（数１２）であり、これらの電流の一端はインバータ回路１５の出
力端子に基点か終点をおくことは明らかである。そし
て、出力信号がＬレベルを保持するためには、インバー
タ回路１５の出力端子に向かって電流が流れ込む（受給
される）必要があり、ｉｏ＜０（数１３）である。（出力信号がＨレベルを保持するためには、出
力端子から電流が流れ出す（供給する）必要があり、ｉ
ｏ>０である。）従って、ｉｏ＝ｉｓｄｐａ＋ｉｇｄｐａ＋ｉｂｄｐａ＋ｉｇｄｎａ-Ｉｄｓｎａ -Ｉｄｂｎａ-ｉｓｇｐｂ-Ｉｄｇｐｂ-Ｉｄｇｎｂ＋ｉｇｓｎｂ＜０（数１４）が保持の条件である。各電流は基点と終点の電位関係を
考慮しており、全て、正の値である。式１４は、ｉｓｄｐａ＋(ｉｇｄｐａ＋ｉｂｄｐａ＋ｉｇｄｎａ＋ｉｇｓｎｂ) <Ｉｄｓｎａ＋(Ｉｄｂｎａ＋ｉｓｇｐｂ＋Ｉｄｇｐｂ＋Ｉｄｇｎｂ) （数１５）となる電流の大小関係である。上式で（）内はウエル端
子の電位設定によって（）外のisdpa、Ｉｄsnaと比較し
て電流量を制御することができない電流を含めた。ＰＭ
ＯＳのウエル端子の電位をより高く設定するとｉｓｄｐ
ａはより小さくなる。従って、式１５の条件に合わない
場合には、ＰＭＯＳのウエル端子の電位をより高く設定
することで条件に合わせることが可能となる。その他
に、ＮＭＯＳのウエル端子の電位をより高く設定すると
Ｉｄｓｎａは大きくなる。この方法でも条件を合わせる
ことが可能である。これらの双方の手段を用いてもよい
ことは明らかである。ここでも、インバータ回路１５が
Lレベルを出力している状態を述べたが、図７の議論か
ら他方のＨレベルを出力している状態は保持が容易であ
ることは同様であるので詳細な説明を省略する。

【００２４】

【課題を解決するための手段】以上の考察から、本願発
明は、半導体集積回路の非動作時には、電源電圧を動作
時の電源電圧よりも極めて低い電圧値に設定しつつ、半
導体集積回路を構成するトランジスタの動作時のコンダ
クタンス関係を維持して、動作時のデータを保持するこ
ととする。

【００２５】すなわち、請求項１記載の発明の半導体集
積回路は、電源端子、接地端子及び出力端子を備え、ト
ランジスタを構成素子に含む半導体集積回路であって、
前記電源端子と出力端子との間及び前記接地端子と出力
端子との間の少なくとも一方のコンダクタンスを制御す
る制御端子を持つコンダクタンス調整手段を有し、前記
半導体集積回路の動作状態では、前記電源端子の電位は
第１の電源電位に設定され、前記半導体集積回路の非動
作状態では、前記電源端子の電位は前記第１の電源電位
よりも低い第２の電源電位に設定されると共に、前記コ
ンダクタンス調整手段は、前記電源端子の第２の電源電
位への設定に応じて、前記電源端子と出力端子との間及
び前記接地端子と出力端子との間の少なくとも一方のコ
ンダクタンスを調整するように、前記制御端子の電位が
所定電位に設定されることを特徴とする。

【００２６】請求項２記載の発明は、前記請求項１記載
の半導体集積回路において、前記第２の電源電位は、前
記第１の電源電位の１／４以下の電位であることを特徴
とする。

【００２７】請求項３記載の発明は、前記請求項１記載
の半導体集積回路において、前記第２の電源電位は、前
記半導体集積回路を構成するトランジスタのしきい値電
位以下であることを特徴とする。

【００２８】請求項４記載の発明は、前記請求項１記載
の半導体集積回路において、前記コンダクタンス調整手
段は、前記電源端子と出力端子との間に配置された第１
のＭＯＳトランジスタ又は前記接地端子と出力端子との
間に配置された第２のＭＯＳトランジスタであって、そ
のソース端子とドレイン端子間のコンダクタンスを調整
するものであり、前記制御端子は前記第１又は第２のＭ
ＯＳトランジスタのウエル端子であることを特徴とす
る。

【００２９】請求項５記載の発明は、前記請求項１記載
の半導体集積回路において、前記電源端子と出力端子間
のコンダクタンスと、前記接地端子と出力端子間のコン
ダクタンスとの比をコンダクタンス比とし、前記出力端
子からの出力信号の高レベルと低レベルとを定める基準
となる電位を境界電位とし、この境界電位での前記コン
ダクタンス比を境界比として、電源端子の電位が第１の
電源電位となる半導体集積回路の動作状態において前記
コンダクタンス比が前記境界比を境界線とする一方の領
域にある場合に、半導体集積回路の非動作状態での電源
端子に設定される第２の電源電位は、前記コンダクタン
ス比が前記境界比を境界線とする他方の領域に移行する
ことになる電位であり、前記コンダクタンス調整手段
は、前記半導体集積回路の非動作状態において、前記コ
ンダクタンス比が前記他方の領域に移行せずに一方の領
域に留まるように、前記制御端子の電位を変更すること
を特徴とする。

【００３０】請求項６記載の発明は、前記請求項４記載
の半導体集積回路において、前記第１又は第２のＭＯＳ
トランジスタのうち何れか一方のゲート端子の電位をソ
ース端子の電位と等しくしたときの該ＭＯＳトランジス
タのソース端子とドレイン端子間に流れる電流特性を第
１の電流特性とし、他方のＭＯＳトランジスタのゲート
端子の電位をドレイン端子の電位と等しくしたときの該
ＭＯＳトランジスタのドレイン端子とソース端子間に流
れる電流特性を第２の電流特性とし、前記第１のＭＯＳ
トランジスタのドレイン端子からソース端子への電位と
前記第２のＭＯＳトランジスタのソース端子からドレイ
ン端子への電位が等しい場合の前記第１の電流特性上の
電流値及び前記第２の電流特性上の電流値を各々第１の
電流値及び第２の電流値として、前記半導体集積回路の
非動作時での電源端子に設定される第２の電位は、この
非動作時での前記第１の電流値と前記第２の電流値との
大小関係が、半導体集積回路の動作状態での第１の電流
値と第２の電流値との大小関係と同一又は逆転するよう
に設定されることを特徴としている。

【００３１】請求項７記載の発明は、前記請求項４記載
の半導体集積回路において、前記第１又は第２のＭＯＳ
トランジスタのうち何れか一方のソース端子からゲート
端子への電位をしきい値電位と等しくしたときの該ＭＯ
Ｓトランジスタのソース端子とドレイン端子間に流れる
電流特性を第１の電流特性とし、他方のＭＯＳトランジ
スタのゲート端子の電位をドレイン端子の電位と等しく
したときの該ＭＯＳトランジスタのドレイン端子とソー
ス端子間に流れる電流特性を第２の電流特性とし、前記
第１のＭＯＳトランジスタのドレイン端子からソース端
子への電位と前記第２のＭＯＳトランジスタのソース端
子からドレイン端子への電位が等しい場合の前記第１の
電流特性上の電流値及び前記第２の電流特性上の電流値
を各々第１の電流値及び第２の電流値として、前記半導
体集積回路の非動作時での電源端子に設定される第２の
電位は、この非動作時での前記第１の電流値と前記第２
の電流値との大小関係が、半導体集積回路の動作状態で
の第１の電流値と第２の電流値との大小関係と同一又は
逆転するように設定されることを特徴とする。

【００３２】請求項８記載の発明は、前記請求項４記載
の半導体集積回路において、前記電源端子と出力端子と
の間に配置されたＭＯＳトランジスタはＰＭＯＳトラン
ジスタであり、前記接地端子と出力端子との間に配置さ
れたＭＯＳトランジスタはＮＭＯＳトランジスタである
ことを特徴とする。

【００３３】請求項９記載の発明の半導体集積回路は、
電源端子、接地端子及び出力端子を備え、トランジスタ
を構成素子に含む半導体集積回路であって、前記電源端
子から出力端子を経て該出力端子に接続された負荷に供
給される供給電流、又は前記負荷から出力端子を経て前
記接地端子に流れる受給電流を制御する制御端子を持つ
電流調整手段を有し、前記半導体集積回路の動作状態で
は、前記電源端子の電位は第１の電源電位に設定され、
前記半導体集積回路の非動作状態では、前記電源端子の
電位は前記第１の電源電位よりも低い第２の電源電位に
設定されると共に、前記電流調整手段は、前記電源端子
の第２の電源電位への設定に応じて、前記供給電流及び
受給電流の少なくとも一方を調整するように、前記制御
端子の電位が所定電位に設定されることを特徴とする。

【００３４】請求項１０記載の発明は、前記請求項９記
載の半導体集積回路において、前記電流調整手段の制御
端子は、半導体集積回路の非動作時での出力端子と負荷
との間に流れる電流の方向が、半導体集積回路の動作時
での出力端子と負荷との間に流れる電流の方向と一致す
るように、所定の電位に設定されることを特徴とする。

【００３５】請求項１１記載の発明の半導体集積回路
は、ソース端子が電源に接続されたＰＭＯＳトランジス
タと、ソース端子が接地され、ドレイン端子が前記ＰＭ
ＯＳトランジスタのドレイン端子に接続されて出力端子
とされ、ゲート端子が前記ＰＭＯＳトランジスタのゲー
ト端子に接続されたＮＭＯＳトランジスタとを備えた半
導体集積回路であって、前記電源の電位は、前記半導体
集積回路の動作状態では第１の電位に設定され、前記半
導体集積回路の非動作状態では前記第１の電位よりも低
い第２の電位に設定され、前記ＰＭＯＳトランジスタ及
びＮＭＯＳトランジスタの少なくとも一方のウエル端子
は、前記半導体集積回路の非動作状態では、前記電源の
第２の電位への設定に応じて、該ＭＯＳトランジスタの
ドレイン端子とソース端子間のコンダクタンスを調整す
るように、所定電位に設定されることを特徴とする。

【００３６】請求項１２記載の発明は、前記請求項１１
記載の半導体集積回路において、前記ＰＭＯＳトランジ
スタのソース端子とドレイン端子間のコンダクタンス
と、前記ＮＭＯＳトランジスタのドレイン端子とソース
端子間のコンダクタンスとの比をコンダクタンス比と
し、前記出力端子からの出力信号の高レベルと低レベル
とを定める基準となる電位を境界電位とし、この境界電
位での前記コンダクタンス比を境界比として、電源端子
の電位が第１の電源電位となる半導体集積回路の動作状
態において前記コンダクタンス比が前記境界比を境界線
とする一方の領域にある場合に、半導体集積回路の非動
作状態での電源端子に設定される第２の電源電位は、前
記コンダクタンス比が前記境界比を境界線とする他方の
領域に移行することになる電位であり、前記ＰＭＯＳト
ランジスタ及びＮＭＯＳトランジスタの少なくとも一方
のウエル端子は、前記半導体集積回路の非動作状態にお
いて、前記コンダクタンス比が前記他方の領域に移行せ
ずに一方の領域に留まるような所定の電位に設定される
ことを特徴とする。

【００３７】請求項１３記載の発明は、前記請求項１１
記載の半導体集積回路において、半導体集積回路の非動
作時に前記電源端子に設定される第２の電位は、前記出
力端子とこの出力端子に接続された負荷との間に流れる
電流がない、又は半導体集積回路の動作状態での前記出
力端子と負荷間に流れる電流の方向とは逆方向となるよ
うな電位であり、前記ウエル端子に設定される所定の電
位は、半導体集積回路の非動作状態において前記出力端
子と前記負荷間に流れる電流がなくならない、又は半導
体集積回路の動作時での前記出力端子と前記負荷間に流
れる電流の方向とは逆方向とならないような電位である
ことを特徴とする。

【００３８】請求項１４記載の発明の半導体集積回路
は、ソース端子が電源に接続された第１のＰＭＯＳトラ
ンジスタと、ソース端子が接地され、ドレイン端子が前
記第１のＰＭＯＳトランジスタのドレイン端子に接続さ
れて第１の出力端子とされ、ゲート端子が前記第１のＰ
ＭＯＳトランジスタのゲート端子に接続されて第１の入
力端子とされた第１のＮＭＯＳトランジスタと、ソース
端子が前記電源に接続された第２のＰＭＯＳトランジス
タと、ソース端子が接地され、ドレイン端子が前記第２
のＰＭＯＳトランジスタのドレイン端子に接続されて第
２の出力端子とされ、ゲート端子が前記第２のＰＭＯＳ
トランジスタのゲート端子に接続されて第２の入力端子
とされた第１のＮＭＯＳトランジスタとを備え、前記第
１の出力端子は前記第２の入力端子に接続され、前記第
２の出力端子は前記第１の入力端子に接続された半導体
集積回路であって、前記電源の電位は、前記半導体集積
回路の動作状態では第１の電位に設定され、前記半導体
集積回路の非動作状態では前記第１の電位よりも低い第
２の電位に設定され、前記第１及び第２のＰＭＯＳトラ
ンジスタ並びに前記第１及び第２のＮＭＯＳトランジス
タの少なくとも一方のウエル端子は、前記半導体集積回
路の非動作状態では、前記電源の第２の電位への設定に
応じて、該ＭＯＳトランジスタのドレイン端子とソース
端子間のコンダクタンスを調整するように、所定電位に
設定されることを特徴とする。

【００３９】請求項１５記載の発明は、前記請求項１４
記載の半導体集積回路において、半導体集積回路の非動
作時に前記第１及び第２のＰＭＯＳトランジスタのウエ
ル端子に設定される所定電位は前記第２の電位よりも高
く、半導体集積回路の非動作時に前記第１及び第２のＮ
ＭＯＳトランジスタのウエル端子に設定される所定電位
は接地電位よりも高いことを特徴とする。

【００４０】請求項１６記載の発明は、前記請求項１４
記載の半導体集積回路において、前記第１のＰＭＯＳト
ランジスタのソース端子とドレイン端子間のコンダクタ
ンスと前記第１のＮＭＯＳトランジスタのドレイン端子
とソース端子間のコンダクタンスの比、又は前記第２の
ＰＭＯＳトランジスタのソース端子とドレイン端子間の
コンダクタンスと前記第２のＮＭＯＳトランジスタのド
レイン端子とソース端子間のコンダクタンスの比をコン
ダクタンス比とし、前記第１及び第２の出力端子からの
出力信号の高レベルと低レベルとを定める基準となる電
位を境界電位とし、この境界電位での前記コンダクタン
ス比を境界比として、前記電源の電位が第１の電源電位
となる半導体集積回路の動作状態において前記コンダク
タンス比が前記境界比を境界線とする一方の領域にある
場合に、半導体集積回路の非動作状態で前記電源に設定
される第２の電源電位は、前記コンダクタンス比が前記
境界比を境界線とする他方の領域に移行することになる
電位であり、前記ウエル端子に設定される所定電位は、
前記半導体集積回路の非動作状態において、前記コンダ
クタンス比が前記他方の領域に移行せずに前記一方の領
域に留まるような電位に設定されることを特徴とする。

【００４１】請求項１７記載の発明は、前記請求項１４
記載の半導体集積回路において、前記半導体集積回路の
非動作時に設定される第２の電位は、前記第１及び第２
のＰＭＯＳトランジスタ並びに前記第１及び第２のＮＭ
ＯＳトランジスタのうち少なくとも一つのＭＯＳトラン
ジスタのしきい値電位の絶対値よりも小さいことを特徴
とする。

【００４２】請求項１８記載の発明は、前記請求項１４
記載の半導体集積回路において、前記第１のＰＭＯＳト
ランジスタ及び第１のＮＭＯＳトランジスタのうち何れ
か一方のソース端子からゲート端子への電位をしきい値
電位とした場合の該ＭＯＳトランジスタのソース端子か
らドレイン端子へのコンダクタンスを第１のコンダクタ
ンスとし、残る他方のＭＯＳトランジスタのゲート端子
の電位とドレイン端子の電位とを等しくした場合の該Ｍ
ＯＳトランジスタのドレイン端子からソース端子へのコ
ンダクタンスを第２のコンダクタンスとして、前記半導
体集積回路の非動作時に設定される第２の電位は、前記
第１のコンダクタンスと第２のコンダクタンスとに与え
られた電位が等しい場合に、この両コンダクタンスの大
小関係が、半導体集積回路の動作の状態における両コン
ダクタンスの大小関係と同一又は逆転することになる電
位であることを特徴とする。

【００４３】請求項１９記載の発明は、前記請求項１８
記載の半導体集積回路において、前記第１のコンダクタ
ンスは、前記第１のＰＭＯＳトランジスタ及び第２のＮ
ＭＯＳトランジスタのうち何れか一方のソース端子から
ゲート端子への電位をしきい値電位とした場合に代え
て、該一方のＭＯＳトランジスタのソース端子の電位と
ゲート端子の電位とが等しい場合の該ＭＯＳトランジス
タのソース端子からドレイン端子へのコンダクタンスで
あることを特徴とする。

【００４４】請求項２０記載の発明は、前記請求項１４
記載の半導体集積回路において、半導体集積回路の非動
作状態において電源に設定される前記第２の電位は、こ
の非動作状態において前記第１の出力端子と第２の入力
端子との間に流れる電流がなくなる、又はこの非動作状
態において流れる前記電流の方向が半導体集積回路の動
作状態において流れる電流の方向とは逆転することにな
る電位であり、前記ＭＯＳトランジスタのウエル端子に
設定される電位は、半導体集積回路の非動作状態におい
て前記第１の出力端子と第２の入力端子との間に流れる
電流がなくならず、又はこの非動作状態において流れる
前記電流の方向が半導体集積回路の動作状態において流
れる電流の方向とは逆転しないようにする電位であるこ
とを特徴とする。

【００４５】請求項２１記載の発明は、前記請求項１４
記載の半導体集積回路において、前記第１の入力端子と
被記録信号が設定される第１の信号線との間に配置され
る第１のスイッチ手段と、前記第２の入力端子と前記被
記録信号の反転信号が設定される第２の信号線との間に
配置される第２のスイッチ手段とを備え、スタティック
・ランダム・アクセス・メモリを構成することを特徴とす
る。

【００４６】請求項２２記載の発明は、前記請求項４記
載の半導体集積回路において、前記制御端子は、前記第
１又は第２のＭＯＳトランジスタのウエル端子であるこ
とに代えて、前記第１又は第２のＭＯＳトランジスタの
ゲート端子であることを特徴とする。

【００４７】請求項２３記載の発明の半導体集積回路
は、第１の信号処理手段と、前記第１の信号処理手段と
は入力信号及び出力信号の各電位の高低が反転している
第２の信号処理手段とを備え、前記第１の信号処理手段
の入力端子には該第１の信号処理手段の出力信号が前記
第２の信号処理手段を経て入力されている半導体集積回
路において、前記第１及び第２の信号処理手段は、各
々、電源端子、接地端子及び出力端子を備え、トランジ
スタを構成素子に含むと共に、前記電源端子と出力端子
との間及び前記接地端子と出力端子との間の少なくとも
一方のコンダクタンスを制御する制御端子を持つコンダ
クタンス調整手段を有し、前記半導体集積回路の動作状
態では、前記電源端子の電位は第１の電源電位に設定さ
れ、前記半導体集積回路の非動作状態では、前記電源端
子の電位は前記第１の電源電位よりも低い第２の電源電
位に設定されると共に、前記コンダクタンス調整手段
は、前記電源端子の第２の電源電位への設定に応じて、
前記電源端子と出力端子との間及び前記接地端子と出力
端子との間の少なくとも一方のコンダクタンスを調整す
るように、前記制御端子の電位が所定電位に設定される
ことを特徴とする。

【００４８】請求項２４記載の発明は、前記請求項２３
記載の半導体集積回路において、前記第２の電源電位
は、前記第１の電源電位の１／４以下の電位であること
を特徴としている。

【００４９】請求項２５記載の発明は、前記請求項２３
記載の半導体集積回路において、前記第２の電源電位
は、前記半導体集積回路に備えるトランジスタの少なく
とも１個のしきい値電位以下であることを特徴とする。

【００５０】請求項２６記載の発明は、前記請求項２３
記載の半導体集積回路において、前記コンダクタンス調
整手段は、前記電源端子と出力端子との間に配置された
第１のＭＯＳトランジスタ又は前記接地端子と出力端子
との間に配置された第２のＭＯＳトランジスタであっ
て、そのソース端子とドレイン端子間のコンダクタンス
を調整するものであり、前記制御端子は前記第１又は第
２のＭＯＳトランジスタのウエル端子であることを特徴
とする。

【００５１】請求項２７記載の発明は、前記請求項２３
記載の半導体集積回路において、前記電源端子と出力端
子間のコンダクタンスと、前記接地端子と出力端子間の
コンダクタンスとの比をコンダクタンス比とし、前記出
力端子からの出力信号の高レベルと低レベルとを定める
基準となる電位を境界電位とし、この境界電位での前記
コンダクタンス比を境界比として、電源端子の電位が第
１の電源電位となる半導体集積回路の動作状態において
前記コンダクタンス比が前記境界比を境界線とする一方
の領域にある場合に、半導体集積回路の非動作状態での
電源端子に設定される第２の電源電位は、前記コンダク
タンス比が前記境界比を境界線とする他方の領域に移行
することになる電位であり、前記コンダクタンス調整手
段は、前記半導体集積回路の非動作状態において、前記
コンダクタンス比が前記他方の領域に移行せずに一方の
領域に留まるように、前記制御端子の電位を変更するこ
とを特徴とする。

【００５２】請求項２８記載の発明は、前記請求項２６
記載の半導体集積回路において、前記第１又は第２のＭ
ＯＳトランジスタのうち何れか一方のゲート端子の電位
をソース端子の電位と等しくしたときの該ＭＯＳトラン
ジスタのソース端子とドレイン端子間に流れる電流特性
を第１の電流特性とし、他方のＭＯＳトランジスタのゲ
ート端子の電位をドレイン端子の電位と等しくしたとき
の該ＭＯＳトランジスタのドレイン端子とソース端子間
に流れる電流特性を第２の電流特性とし、前記第１のＭ
ＯＳトランジスタのドレイン端子からソース端子への電
位と前記第２のＭＯＳトランジスタのソース端子からド
レイン端子への電位が等しい場合の前記第１の電流特性
上の電流値及び前記第２の電流特性上の電流値を各々第
１の電流値及び第２の電流値として、前記半導体集積回
路の非動作時での電源端子に設定される第２の電位は、
この非動作時での前記第１の電流値と前記第２の電流値
との大小関係が、半導体集積回路の動作状態での第１の
電流値と第２の電流値との大小関係と同一又は逆転する
ように設定されることを特徴とする。

【００５３】請求項２９記載の発明は、前記請求項２６
記載の半導体集積回路において、前記第１又は第２のＭ
ＯＳトランジスタのうち何れか一方のソース端子からゲ
ート端子への電位をしきい値電位と等しくしたときの該
ＭＯＳトランジスタのソース端子とドレイン端子間に流
れる電流特性を第１の電流特性とし、他方のＭＯＳトラ
ンジスタのゲート端子の電位をドレイン端子の電位と等
しくしたときの該ＭＯＳトランジスタのドレイン端子と
ソース端子間に流れる電流特性を第２の電流特性とし、
前記第１のＭＯＳトランジスタのドレイン端子からソー
ス端子への電位と前記第２のＭＯＳトランジスタのソー
ス端子からドレイン端子への電位が等しい場合の前記第
１の電流特性上の電流値及び前記第２の電流特性上の電
流値を各々第１の電流値及び第２の電流値として、前記
半導体集積回路の非動作時での電源端子に設定される第
２の電位は、この非動作時での前記第１の電流値と前記
第２の電流値との大小関係が、半導体集積回路の動作状
態での第１の電流値と第２の電流値との大小関係と同一
又は逆転するように設定されることを特徴とする。

【００５４】請求項３０記載の発明は、前記請求項２６
記載の半導体集積回路において、前記電源端子と出力端
子との間に配置されたＭＯＳトランジスタはＰＭＯＳト
ランジスタであり、前記接地端子と出力端子との間に配
置されたＭＯＳトランジスタはＮＭＯＳトランジスタで
あることを特徴とする。

【００５５】請求項３１記載の発明の半導体集積回路
は、第１の信号処理手段と、前記第１の信号処理手段と
は入力信号及び出力信号の各電位の高低が反転している
第２の信号処理手段とを備え、前記第１の信号処理手段
の入力端子には該第１の信号処理手段の出力信号が前記
第２の信号処理手段を経て入力されている半導体集積回
路において、前記第１及び第２の信号処理手段は、各
々、電源端子、接地端子及び出力端子を備え、トランジ
スタを構成素子に含むと共に、前記電源端子から出力端
子を経て該出力端子に接続された負荷に供給される供給
電流、又は前記負荷から出力端子を経て前記接地端子に
流れる受給電流を制御する制御端子を持つ電流調整手段
を有し、前記半導体集積回路の動作状態では、前記電源
端子の電位は第１の電源電位に設定され、前記半導体集
積回路の非動作状態では、前記電源端子の電位は前記第
１の電源電位よりも低い第２の電源電位に設定されると
共に、前記電流調整手段は、前記電源端子の第２の電源
電位への設定に応じて、前記供給電流及び受給電流の少
なくとも一方を調整するように、前記制御端子の電位が
所定電位に設定されることを特徴とする。

【００５６】請求項３２記載の発明は、前記請求項３１
記載の半導体集積回路において、前記電流調整手段の制
御端子は、半導体集積回路の非動作時での出力端子と負
荷との間に流れる電流の方向が、半導体集積回路の動作
時での出力端子と負荷との間に流れる電流の方向と一致
するように、所定の電位に設定されることを特徴とす
る。

【００５７】請求項３３記載の発明の半導体集積回路
は、第１の信号処理手段と、前記第１の信号処理手段の
出力信号が入力端子に入力される第２の信号処理手段と
を備えた半導体集積回路において、前記第２の信号処理
手段は、制御端子の電位により出力端子からの出力信号
の高レベルと低レベルとの境界電位を変更できる境界電
位変更手段を有し、前記第１及び第２の信号処理手段
は、各々、電源端子及び接地端子を備えると共に、前記
電源端子は、前記半導体集積回路の動作状態では第１の
電源電位に設定され、前記半導体集積回路の非動作状態
では前記第１の電源電位よりも低い第２の電源電位に設
定され、前記境界電位変更手段は、前記第１の信号処理
手段の出力電位が半導体集積回路の動作状態において前
記第２の信号処理手段の境界電位を境界線とする一方の
領域にある場合に、半導体集積回路の非動作時におい
て、前記第１の信号処理手段の出力電位が他方の領域に
移行するのを防止して前記一方の領域に留めるように、
前記制御端子の電位が設定されることを特徴とする。

【００５８】請求項３４記載の発明は、前記請求項３３
記載の半導体集積回路において、制御端子の電位により
前記境界電位を変更する前記境界電位変更手段に代え
て、電源端子の電位により前記境界電位を変更する前記
境界電位変更手段を備えたことを特徴とする。

【００５９】請求項３５記載の発明は、前記請求項３３
記載の半導体集積回路において、制御端子の電位により
前記境界電位を変更する前記境界電位変更手段に代え
て、接地端子の電位により前記境界電位を変更する前記
境界電位変更手段を備えたことを特徴とする。

【００６０】以上により、本発明の半導体集積回路で
は、インバータ回路に限らず、ＳＲＡＭ、Ｆ／Ｆ回路、
ＮＡＮＤ回路、ＮＯＲ回路などのスタティック回路や、
ダイナミック回路において、これ等回路の非動作時には
電源電位を極めて低く、望ましくはトランジスタのしき
い値電圧以下に設定して、低消費電力化を図ることがで
きると共に、ＮＭＯＳトランジスタ及びＰＭＯＳトラン
ジスタのウエル端子の少なくとも一方の電位などを所定
電位に設定することにより、回路の動作時に保持してい
たデータを非動作時にもその保持を維持することが可能
である。

【００６１】

【発明の実施の形態】以下、本発明の実施の形態の半導
体集積回路を図面に基づいて説明する。

【００６２】（第１の実施の形態）図９及び図１０は本
発明の第１の実施の形態を示す。図９(ａ)〜(ｄ)は、イ
ンバータ回路に対する構成例である。同図(ａ)はＰＭＯ
Ｓ１００とＮＭＯＳ１０１とが直列接続されて構成され
たインバータ回路であって、ＰＭＯＳ１００とＮＭＯＳ
１０１との接続点は出力端子１０２となっている。

【００６３】前記インバータ回路において、ＰＭＯＳ
（第１のＭＯＳトランジスタ）１００のソース端子は電
源発生器（コンダクタンス調整手段及び電流調整手段）
１７の端子(電源端子)１８に接続されており、制御端子
としてのウエル端子は端子１９に接続されている。イン
バータ回路の動作状態においては、端子１８、１９は共
に第１の電源電位Ｖｄｄ１に設定される。非動作状態で
は、端子１８の電源電位は第２の電源電位Ｖｄｄ２（<<
Ｖｄｄ１）に下げられる。このとき、インバータ回路の
入力信号が第２の電源電位Ｖｄｄ２（Ｈレベル）であっ
たとすると、出力信号は動作状態における接地電位（Ｌ
レベル）を保持する必要がある。保持を行うためには、
ＰＭＯＳのコンダクタンスＧｐとＮＭＯＳのコンダクタ
ンスＧｎは、前記表１から、Ｇｐ＜Ｇｎ（数１６）である必要がある。そのために、図５（ｂ）の議論に従
って、ＰＭＯＳ１００のウエル端子に接続された端子１
９を第２の電源電位Ｖｄｄ２よりも高い電位Ｖｄｄ２＋
Δ１に設定することにより、式１６の条件を実現する。
また、この条件の実現により、動作状態で出力端子１０
２から接地に向かって流れていた電流が非動作状態でも
保持される。

【００６４】図９(ｃ)において、ＰＭＯＳのウエル端子
はソース端子に接続されて、電源発生器１７の端子１８
に接続されている。ＮＭＯＳ（第２のＭＯＳトランジス
タ）１０１のウエル端子は端子２０に接続されている。
動作状態において、端子１８は第１の電源電位Ｖｄｄ１
に設定され、端子２０は接地電位に設定されている。非
動作状態において、端子１８は第２の電源電位Ｖｄｄ２
(<<Ｖｄｄ１)に設定される。このとき、インバータ回路
の入力信号が第２の電源電位Ｖｄｄ２（Ｈレベル）であ
ったとすると、出力信号は動作状態における接地電位
（Ｌレベル）を保持する必要がある。保持を行うために
は、ＰＭＯＳのコンダクタンスＧｐとＮＭＯＳのコンダ
クタンスＧｎは、式１６の条件に適合する必要がある。
そのために、端子２０を接地電位よりも高い電位Ｖｄｄ
２＋Δ２に設定することにより同条件に適合させる。

【００６５】端子１８と端子１９、端子１８と端子２０
の各電位の設定はインバータ回路が電源電位、温度、ト
ランジスタのばらつきなどの諸条件につして、図５
（ｂ）の交点αが最も大きい電位Ｖｄｓになる場合に対
して、移動後の交点βが第２の電源電位Ｖｄｄ２よりも
小さい電位になるようにすれば、諸条件の全領域におい
て出力信号は保持される。その他に、出力信号の電位、
電流を検知して設定電位、電源電位を調整することによ
り、諸条件に対して適応する方法もあるのは明らかであ
る。

【００６６】これまでの議論では理想的な状況にできる
だけ限定し、ＰＭＯＳとＮＭＯＳのコンダクタンスＧ
ｐ、Ｇｎの大小関係が変わってしまうことが出力信号を
失うことと等価であるとした。このことを踏まえると、
図４（ｂ）の交点αを境にしてインバータ回路が保持し
た出力信号が失われるということは、交点αにおいて２
つのコンダクタンスＧｐ、Ｇｎが等しくなることを意味
する。一方、実際には、ＰＭＯＳとＮＭＯＳのトランジ
スタ構造及び製造工程が異なることから、双方の電流特
性の傾き（微分値、コンダクタンス）が交点αにおいて
幾分か異なると考えられる。その結果、実際のトランジ
スタにおいては、出力信号が失われるのは交点αから少
し違った電位Ｖｄｓとなる場合もある。しかしながら、
この違いはトランジスタの個別の違いである。ここで
は、説明を簡単にするために、一般化して、交点αで出
力信号が失われるとしている。この様に、実際の設計で
は交点αよりも高い電位であっても出力信号を失うこと
があることから、余裕を持たせるために、交点αよりも
高い第２の電源電位Ｖｄｄ２でも交点βに移動させる必
要がある。

【００６７】余裕を持たせる意味においては、次のよう
な状況も考えられる。図１０に示すように、非動作状態
における第２の電源電位Ｖｄｄ２が交点αよりも高い電
圧に対しては、電源電位がノイズなどによって変動した
場合においても出力信号が保持されることを考慮すれ
ば、移動後の交点βは第２の電源電位Ｖｄｄ２から適度
の余裕度Ｍをもって低い電位に設定することが必要であ
る。仮に、余裕度を設けなければ、ノイズによって第２
の電源電位Ｖｄｄ２から低い電源電位に一時的であって
も変化したときに、交点αよりも低い電源電位になって
しまうからである。余裕度を考えた場合、第２の電源電
位Ｖｄｄ２が交点αの電位よりも大きい場合であって
も、交点βと第２の電源電位Ｖｄｄ２との間に適度な差
があることが、適度な余裕度（適度なコンダクタンスＧ
ｐとＧｎとの差）を設定することになる。例えば、図１
０のように、電流特性ＰｏｆｆとＮｏｎとが交わる場合
には、ＯＦＦであるＰＭＯＳのしきい値の絶対値Ｖｔ以
下の場合に、交点αをより小さい電位に移動させること
によって適度な余裕度Ｍ１を設定するのが望ましいので
ある。

【００６８】その他、Ｐｏｆｆ曲線はＰＭＯＳのゲート
端子が電源電位に設定されている状態の特性を示してい
るが、ゲート端子にそのＰＭＯＳのしきい値に対応する
電圧を与える。図１０に示すように、ソース端子を基点
にしゲート端子の電位をしきい値電圧Ｖｔ分を低くした
場合のＰＶｔ曲線とＮｏｎ曲線との交点εが示す電位Ｖ
ｄｓよりも小さい電位に第２の電源電位Ｖｄｄ２を設定
する場合にも、余裕度Ｍ２を設定するために、交点αを
より小さい電位に移動させることが望ましい。第２の電
源電位Ｖｄｄ２がＰＭＯＳかＮＭＯＳのしきい値電位Ｖ
ｔの絶対値よりも小さい場合、第２の電源電位Ｖｄｄ２
が第１の電源電位Ｖｄｄ１の１／４以下の場合（この場
合の余裕度はＭ３である）のように、電源電位Ｖｄｄ１
の動作状態におけるＰＭＯＳとＮＭＯＳとのコンダクタ
ンスと比較して極めて小さい状態に対して、交点αをよ
り低い電位に移動させて余裕度を設けることが必要であ
る。

【００６９】更に、理想的な状況から離れて、実際的な
状況ではＰＭＯＳとＮＭＯＳのコンダクタンスＧｐとＧ
ｎの大小関係が換わってしまうことが出力信号を失うこ
とと等価ではない場合もある。コンダクタンスＧｐとＧ
ｎとが等しいときとは、インバータ回路の出力信号が第
２の電源電位Ｖｄｄ２の半分の電位１／２Ｖｄｄ２で
ある。従って、インバータ回路の出力信号を受ける後段
回路において、後段回路がＨレベルと判断する電位、又
は、Ｌレベルと判断する電位の境界の電位Ｖｂｏを考慮
するとき、電位Ｖｂｏ＝１／２Ｖｄｄ２であるとき、
インバータ回路の出力信号は失われる。より具体的に説
明すると、式１から簡単な計算を経て、Ｖｏｕｔ２＝Ｒｎ／(Ｒｐ＋Ｒｎ)Ｖｄｄ２＝１／(１＋Ｇｎ／Ｇｐ)Ｖｄｄ２（数１７）を得る。ここでＶｏｕｔ２は第２の電源電位Ｖｄｄ２に
おけるインバータ回路の出力端子の電位である。動作状
態でＨレベルであったならば、Ｖｏｕｔ２>Ｖｂｏ(Ｈ) （数１８）であれば、信号が保持され、それ以外では失われること
になる。動作状態でＬレベルであったならば、Ｖｏｕｔ２<Ｖｂｏ(Ｌ) （数１９）であれば信号が保持され、それ以外では失われることに
なる。式１８及び式１９では、Ｖｂｏ(Ｈ)はＨレベルで
あるか否かの境界電位、Ｖｂｏ(L)はLレベルであるか否
かの境界電位として取り扱った。式１７から判るよう
に、Ｇｐ＝ＧｎのときＶｏｕｔ２＝１／２Ｖｄｄ２で
ある。式１７〜１９によって、信号が保持される条件は
ＧｐとＧｎの比によって決定付けられていて、出力信号
を失うときの境界の条件式は式１７から、Ｖｂｏ＝１／(１＋Ｇｎ／Ｇｐ)Ｖｄｄ２（数２０）であり、Ｇｎ／Ｇｐについて計算すれば、Ｇｎ／Ｇｐ＝Ｖｄｄ２／Ｖｂｏ-１（数２１）を得る。ここでの議論は一般的な回路の解釈によって、
図８の出力端子から出力される電流についても同様であ
り、後段回路の電位Ｖｂｏによって式１３の理想化され
た条件における電流の境界値を０にするという考えから
離れて、所定の値を境にする条件式になる。

【００７０】更に、式２１に関して考察を進めるとき、
条件式２１は電位Ｖｂｏに関係することを利用して、後
段回路の電位Ｖｂｏを移行させることにより、前段であ
るインバータ回路の出力信号を保持するという方法もあ
る。例えば、後段回路がインバータ回路であれば、ＰＭ
ＯＳのウエル端子をより高くすれば電位Ｖｂｏはより低
くなるし、ＮＭＯＳのウエル端子をより高くしても電位
Ｖｂｏは低くなる。双方のＭＯＳのウエル端子に対して
逆の電位設定では、電位Ｖｂｏは高くなることは一般的
な回路の解釈によって理解することができる。但し、Ｍ
ＯＳでは電位Ｖｂｏ近くの入出力信号の電圧利得が１よ
り大きい場合が多く、ウエル端子の電位設定によって、
電位ＶｂｏはＧｎ／Ｇｐ比ほどには変化しないのが一般
的ではある。

【００７１】加えて、非動作状態と同じようにして、第
１の電源電位Ｖｄｄ１から第２の電源電位Ｖｄｄ２に下
がる途中におけるＭＯＳの電流特性が大きく歪んでいる
場合や、電源にあるノイズによって出力信号が保持でき
なくなる場合には、図９（ａ）〜（ｄ）にあるように電
源電位の遷移途中でもウエル端子の電位を高く設定する
ことでデータの保持を可能にすることができる。

【００７２】（第２の実施の形態）次に、本発明の第２
の実施の形態を説明する。本実施の形態は本発明をＳＲ
ＡＭに適用したものである。ＳＲＡＭに本発明を適用す
るのはインバータ回路よりも難しいように思われるが、
実際には図７の特性によりインバータ回路と同様とな
る。

【００７３】図１１は、現在、最も広く利用されている
ＳＲＡＭの構成図である。インバータ回路（第１の信号
処理回路）１７ａは、ＰＭＯＳ（第１のＰＭＯＳトラン
ジスタ）１００ａと、ＮＭＯＳ（第１のＮＭＯＳトラン
ジスタ）１０１ａとが直列接続されて構成され、そのド
レイン端子同士の接続点は出力端子（第１の出力端子）
１０２ａであり、そのゲート端子同士の接続点は入力端
子（第１の入力端子）１０３ａである。また、インバー
タ回路（第２の信号処理回路）１８ａも同様に、ＰＭＯ
Ｓ（第２のＰＭＯＳトランジスタ）１００ｂと、ＮＭＯ
Ｓ（第２のＮＭＯＳトランジスタ）１０１ｂとが直列接
続されて構成され、そのドレイン端子同士の接続点は出
力端子（第２の出力端子）１０２ｂであり、そのゲート
端子同士の接続点は入力端子（第２の入力端子）１０３
ｂである。前記インバータ回路１７ａの出力端子１０２
ａはインバータ回路１８ａの入力端子１０３ｂに接続さ
れ、インバータ回路１８ａの出力端子１０２ｂはインバ
ータ回路１７ａの入力端子１０３ａに接続される。

【００７４】前記インバータ回路１７ａの入力端子１０
３ａとビット線（第１の信号線）２２ａとの間にはスイ
ッチ・トランジスタ（第１のスイッチ手段）２１ａが接
続され、インバータ回路１８ａの入力端子１０３ｂとビ
ット線（第２の信号線）２２ｂとの間にはスイッチ・ト
ランジスタ（第２のスイッチ手段）２１ｂが接続され
る。前記ビット線２２ａ、２２ｂには相補の信号が設定
され、スイッチ・トランジスタ２１ａ、２１ｂがＯＮす
ることにより、インバータ回路１７ａ、１８ａに相補の
信号が記録される。

【００７５】ここで、ＳＲＡＭが信号を受け取る準備が
ある状態を動作状態とし、信号を受け取ることはできな
いが信号は保持している状態を非動作状態とする。非動
作状態において、スイッチ・トランジスタ２１ａ、２１
ｂは、図１１に示すようにＯＦＦとなり、ビット線２２
ａ、２２ｂは接地電位８に設定されているものとする。
インバータ回路１７ａの出力端子はＬレベルをインバー
タ回路１８ａの出力端子にはＨレベルが保持されてお
り、ＰＭＯＳとＮＭＯＳの特性は図７である場合につい
て考える。図７にある電流特性によって、インバータ回
路１８ａはＰＭＯＳがＯＮ、ＮＭＯＳがＯＦＦであると
きの特性曲線Ｐｏｎ、Ｎｏｆｆは交差（原点を除く）し
ないので、電源電位７が低い第２の電源電位Ｖｄｄ２に
設定されても出力信号は保持される。一方、インバータ
回路１７ａは図５（ａ）及び（ｂ）の議論から電流特性
Ｐｏｆｆ、Ｎｏｎの交点αが低い電位に移動するよう
に、ＰＭＯＳ、ＮＭＯＳのコンダクタンスを調整するこ
とにより、電源電位７が低い第２の電源電位Ｖｄｄ２に
設定されても出力信号が保持される。以上はこれまでの
議論の通りである。

【００７６】図１１は、ＰＭＯＳのウエル端子の電位を
設定することにより、図５（ｂ）と同様に交点αを低い
電位に移動させる場合の構成を示している。インバータ
回路１８ａのＰＭＯＳのウエル端子にもインバータ回路
１７ａのＰＭＯＳのウエル端子への電位設定を行う理由
は、保持する信号が図１１の場合の反転状態である場
合、すなわち、インバータ回路１７ａの出力端子がＨレ
ベルであり、インバータ回路１８ａの出力端子がＬレベ
ルである場合であっても、信号を保持することができる
ようにするためである。これまで、インバータ回路のＰ
ＭＯＳのウエル端子の電位を設定する場合について説明
したが、ＮＭＯＳのウエル端子を電位設定するか、両方
を設定する方法があることは図６の議論より明らかであ
る。

【００７７】図１２は、図１１のＳＲＡＭとは異なり、
インバータ回路１７ａ、１８ａをインバータ回路１７
ｂ、１８ｂに換えたＳＲＡＭである。インバータ回路１
７ｂ、１８ｂにおいて、ソース端子が接地電位に接続さ
れているＮＭＯＳ（エンハンスメント型ＮＭＯＳ）のド
レイン端子側に、ゲート端子とドレイン端子が接続され
たデプレッション型ＮＭＯＳを設けることによってイン
バータ回路になることは一般的に知られている。これ
は、Ｅ／Ｄ型インバータ回路又はエンハンスメント／デ
プレッション型インバータ回路と呼ばれている。図１２
では、デプレッション型ＮＭＯＳはドレイン端子とソー
ス端子間を太線として、エンハンスメント型ＮＭＯＳと
は区別している。このようなインバータ回路１７ｂ、１
８ｂの場合においても、非動作時の低い第２の電源電位
Ｖｄｄ２においてデプレッション型ＮＭＯＳのウエル端
子の電位を動作時の電源電位Ｖｄｄ１の時よりも低い電
位に設定することによって出力信号は保持できる。

【００７８】これまで説明したように、出力信号を保持
するために、動作時のコンダクタンスＧｐ、Ｇｎの大小
関係が非動作時において等しくなったり、逆転したりす
ることがないように、ＰＭＯＳ及びＮＭＯＳのウエル端
子の少なくとも一方を所定の電位に設定する考えはここ
でも同じであるが、異なる構成のインバータ回路１７
ｂ、１８ｂであっても、同様に出力信号が保持できる様
子を簡単に説明することとする。

【００７９】図１３は、動作時の電源電圧Ｖｄｄ１にお
けるインバータ回路１７ｂ又はインバータ回路１８ｂの
動作状態である。以下、インバータ回路１７ｂとインバ
ータ回路１８ｂとは同じであるので、インバータ回路１
７ｂに対して記載する。横軸Ｖｏは出力端子の電位であ
り、縦軸Ｉｄはドレイン端子からソース端子への電流で
ある。曲線Ｎ１(ＶＨ)はインバータ回路１７ｂのＮＭＯ
Ｓのゲート端子にＨレベルが設定されたときのソース端
子からドレイン端子への電位（つまり、出力端子の電位
Ｖｏ）に対するドレイン端子からソース端子への電流Ｉ
ｄの特性を示す。曲線ＮＤｏｎ１は、デプレッション型
ＮＭＯＳの接地電位からソース端子までの電位（つま
り、出力端子の電位Ｖｏ）に対するドレイン端子からソ
ース端子への電流Ｉｄの特性を示す。

【００８０】入力信号がＨレベルのとき、表１に示した
ように、最終状態は双方のＮＭＯＳのドレイン端子から
ソース端子への電流が等しくなる状態Ｃ１である。一
方、インバータ回路１７ｂのＮＭＯＳのゲート端子にＬ
レベルが設定されたとき、曲線Ｎ１(ＶＬ)になる。デプ
レッション型ＮＭＯＳは各端子の接続状態が同じで、ゲ
ート端子も電源電位Ｖｄｄ１で同じであるので、電流特
性は曲線ＮＤｏｎ１から変わらない。このとき、最終状
態は双方のＮＭＯＳのドレイン端子からソース端子への
電流が等しい状態Ｃ２である。インバータ回路１７ｂの
出力端子の電位のＨレベルとＬレベルが変化する入力端
子の電位をＶＩｎｖ１とし、この電位ＶＩｎｖ１に対し
て、状態Ｃ１が低い電位側に、及び状態Ｃ２が高い電位
側にあるときインバータ回路としての役割を示すことに
なる。

【００８１】電源電位が非動作時の第２の電源電位Ｖｄ
ｄ２(<<第１の電源電位Ｖｄｄ１)に設定された場合の特
性を図１４（ａ）に示す。曲線Ｎ１(ＶＨ)に対応する曲
線Ｎ２(ＶＨ)、曲線Ｎ１(ＶＬ)に対応する曲線Ｎ２(Ｖ
Ｌ)はより小さい電流を示す曲線になる。従って、ここ
でも、電源電位を低下させることでインバータ回路の消
費電流は小さくなる。加えて、曲線ＮＤｏｎ１に対応す
る曲線ＮＤｏｎ２もより小さい電流を示す曲線になる。
入力端子にＨレベルが設定されたときの最終状態は状態
Ｃ３になる。第２の電源電位Ｖｄｄ２におけるインバー
タ回路１７ｂの出力端子の電位がＨレベルとＬレベルと
に変化する入力端子の電位がＶＩｎｖ２であるとき、こ
の電位ＶＩｎｖ２よりも高い電位側に状態Ｃ３が存在し
ている。インバータ回路１７ｂは、Ｈレベルの入力電位
に対してＨレベルの電位を出力することになる。電源電
位Ｖｄｄ１のときに出力端子がＬレベルであったことを
考えると、第２の電源電位Ｖｄｄ２ではＨレベルになっ
ており、出力信号が保持できていないことになる。

【００８２】一方、出力信号がＨレベルの最終状態で
は、図１４（ａ）の曲線Ｎ２(ＶＬ)と曲線ＮＤｏｎ２の
交点Ｃ５は、電位ＶＩｎｖ２よりも高い電位側に存在し
ているので、第２の電源電位Ｖｄｄ２でも出力信号は保
持されている。そこで図１４（ｂ）に示すように、出力
信号を保持するためにデプレッション型ＮＭＯＳのウエ
ル端子の電位Ｖｂｄｎを電源電位がＶｄｄ１のときより
も低い電位に設定することにより、ＮＤｏｎ２曲線をＮ
Ｄｏｎ２(Ｖｂｄｎ)曲線に移動させることができる。こ
のとき、最終状態はＣ３からＣ４に移動し、電位ＶＩｎ
ｖ２よりも低い電位側に状態Ｃ４は存在するようになり
出力信号は保持される。これまで議論したように、ここ
でもＮＭＯＳ（エンハンスメント型ＮＭＯＳ）のウエル
端子を接地電位よりも高い電位に設定することで、又
は、両方のＮＭＯＳのウエル端子の電位を所定の電圧に
設定することでも最終状態を電位VＩｎｖ２よりも低い
電位に移動させることができる。

【００８３】Ｆ／Ｆ回路が信号を保持するときの回路状
態は、図１５に示すようにスイッチ２３がＯＮ、スイッ
チ２４がＯＦＦであることから、信号を保持する部位は
ＳＲＡＭと同様にインバータ回路１７ａ、１８ａの互い
の入力端子と出力端子を接続した構成である。従って、
Ｆ／Ｆ回路の場合もＳＲＡＭと同様であるので詳細な説
明を省略する。

【００８４】（第３の実施の形態）続いて、本発明の第
３の実施の形態を説明する。本実施の形態は本発明をＮ
ＡＮＤ回路に適用するものである。２入力のＮＡＮＤ回
路は、図１６に示すようにインバータ回路とはＮＭＯＳ
２５、２６が直列に接続されている点、又はＰＭＯＳ２
７、２８が並列に接続されている点において構成を異に
する。

【００８５】ここまで議論したインバータ回路を含むＮ
ＡＮＤ回路や、ＮＯＲ回路などの論理回路はスタティッ
ク回路である。スタティックな論理回路であれば、ＰＭ
ＯＳとＮＭＯＳのＯＮとＯＦＦの切り替わりで出力信号
が決定する点は同じである。例えば、入力端子２９、３
０にＨレベルとＨレベルが設定されたとき、出力端子３
１はＬレベルとなる。ＮＭＯＳは図５（ｂ）におけるＮ
ｏｎの特性を示すことになるが、Ｎｏｎの特性をＮＭＯ
Ｓ２５とＮＭＯＳ２６の直列接続を一つのＮＭＯＳに置
き換えた場合に対応させ、ＰＭＯＳのＰｏｆｆ特性はＰ
ＭＯＳ２７とＰＭＯＳ２８の並列接続を一つのＰＭＯＳ
に置き換えた場合に対応させることにより、インバータ
回路の場合と同じになる。

【００８６】図５（ｂ）の交点αを移動させる方法もこ
れまでと同じである。図１６では、ＰＭＯＳ２７のウエ
ル端子の電位を設定している。ＰＭＯＳ２８のウエル端
子も電位設定することでより効果的に交点αを低い電位
に移動させることが可能である。以上のことはＮＭＯＳ
に対しても同様であるが、直列接続であるためにＮＭＯ
Ｓ２５とＮＭＯＳ２６の両ウエル端子の電位設定が一方
のみの設定よりも効果的である。一方、入力端子２９、
３０の少なくとも一方にLレベルが設定された場合に
は、ＰＭＯＳ２７、２８を一つに置き換えたＰＭＯＳは
同義的にＯＮであり、図７におけるＰｏｎ特性とＮｏｆ
ｆ特性の関係になり信号は保持される。

【００８７】このように、ＮＡＮＤ回路で複数のコンダ
クタンス素子（ＮＭＯＳ２５、２６、又はＰＭＯＳ２
７、２８）を一つのコンダクタンス素子として取り扱う
という考え方は、図８における議論においても適用する
ことができる。式１５において、左辺はインバータ回路
１５の出力端子から流れ出す電流として考え、右辺は出
力端子に電流を流し込む電流であると考えれば、各々の
電流はＰＭＯＳとＮＭＯＳに置き換えて考えることがで
きることがわかるからである。図１１にあるように、Ｓ
ＲＡＭのスイッチ・トランジスタ２１ａ、２１ｂのドレ
イン端子とソース端子の間の電流を考える場合において
も同様であるので説明を省略する。このように、電流の
流れる方向で分類してＰＭＯＳ、ＮＭＯＳに置きかえる
という考え方は他の回路にも広く適用できる。

【００８８】（第４の実施の形態）更に、本発明の第４
の実施の形態を説明する。本実施の形態はコンダクタン
スの調整手段としてＭＯＳトランジスタのウエル端子に
代えてゲート端子を使用するものである。

【００８９】ここまでの実施の形態ではコンダクタンス
を調整するためにウエル端子に所定の電位を設定した。
コンダクタンスを調整するにおいて、ＭＯＳトランジス
タの特質によりゲート端子もウエル端子と類似した働き
をすることは良く知られている。ウエル端子は、回路構
成上（図６にもあるように）ＰＭＯＳとＮＭＯＳに異な
る電位を設定することが可能である。一方、ゲート端子
はＰＭＯＳとＮＭＯＳで共通に接続されていて、独立に
は電位を設定することができない場合（例えば、インバ
ータ回路の場合のように）がほとんどである。しかしな
がら、出力端子の信号を保持するためにはＰＭＯＳとＮ
ＭＯＳのコンダクタンスの大小関係を調整することが本
質であることを考えると、ＰＭＯＳとＮＭＯＳのゲート
端子が回路的に共通であったとしてもゲート端子の電位
を電源電位よりも高く設定することにより、図６と類似
の動作を得ることができることになる。

【００９０】図１７（ａ）は、インバータ回路３３の出
力信号を保持するための構成を示している。一般的な論
理回路の接続状態を表すために、インバータ回路３２の
出力端子はインバータ回路３３の入力端子に接続してい
る。動作状態において、インバータ回路３２、３３の電
源電位はＶｄｄ１に設定されている。このとき、インバ
ータ回路３２、３３の出力端子にはＨとＬレベルが設定
されたとする。非動作状態において、インバータ回路３
３の電源電位は第２の電源電位Ｖｄｄ２(<<第１の電源
電位Ｖｄｄ１)に設定し、インバータ回路３２の電源電
位はＶｄｄ３(＝Ｖｄｄ２＋Δ３<<Ｖｄｄ１)に設定す
る。これによって、インバータ回路３３のＰＭＯＳのコ
ンダクタンスＧｐは小さくなり、ＮＭＯＳのコンダクタ
ンスＧｎは大きくなる。このコンダクタンスの遷移は特
性的に図６の場合と同様となり、図５（ｂ）の交点αか
ら交点δへの移動に類似する。その結果、インバータ回
路３３は、図６のインバータ回路と同様に第２の電源電
位Ｖｄｄ２においても出力信号を保持することができ
る。

【００９１】インバータ回路３３の出力端子がＨレベル
の場合には、図７における議論と同様で、出力信号を保
持することが可能である。一方、インバータ回路３２へ
のＨレベルの入力信号の電位がＶｄｄ３よりも小さい場
合は、信号を保持するため手法を適用することができな
い。インバータ回路３２の電源電位Ｖｄｄ３は、信号が
保持可能な電源電位（図５（ｂ）の交点αよりも高い電
位）である必要がある。

【００９２】図７の特性に関して、ＰｏｎとＮｏｆｆが
交差する場合では、インバータ回路３３はＨレベルの出
力信号を保持することを考える必要があるが、そのため
にはインバータ回路３２の接地電位をインバータ回路３
３の接地電位よりも低く設定すればよい。また、ＮＡＮ
Ｄ、ＮＯＲ回路に対しても、複数種類の論理回路の組合
せであっても、図１６で議論したように、複数の素子を
一つのＰＭＯＳ、ＮＭＯＳに置換する考え方に従い、信
号を低電源電位で保持することが可能であることは明ら
かである。

【００９３】（第５の実施の形態）続いて、本発明の第
５の実施の形態を説明する。本実施の形態は本発明をダ
イナミック回路に適用するものである。ダイナミック回
路についてもスタティック回路での議論と同様にして、
信号が保持できることを述べる。

【００９４】図１８はダイナミック型のＮＡＮＤ回路で
ある。端子３４にＬレベルを設定することにより、出力
端子３５をＨレベルに設定する。その後、端子３４はＨ
レベルとなり、ＮＭＯＳ３６、３７のゲート端子に入力
信号が与えられる。ここでは、入力信号はＨレベルとＨ
レベルであるとする。この場合、出力信号はLレベルに
なる。出力端子に電流を流し出す手段はＰＭＯＳであ
り、電流を引き込む手段は３直列接続されているＮＭＯ
Ｓであって、これを一つのＮＭＯＳと考えるとき、イン
バータ回路と同様の議論が成立する。従って、ダイナミ
ック回路も低電源電位において信号保持が可能である。
図１８は、ＰＭＯＳのウエル端子の電位Ｖｂｐを第２の
電源電位Ｖｄｄ２よりも高くすることにより信号を保持
する。

【００９５】（第６の実施の形態）続いて、本発明の第
６の実施の形態を説明する。これまで、インバータ回路
の出力信号を保持するために、インバータ回路自身の出
力信号を保持することを考えた。出力信号を保持するた
めに、ＭＯＳトランジスタのウエル端子の電位やゲート
端子の電位を所定の電圧に設定した。この考えの他に、
本実施の形態では、インバータ回路の出力信号を保持す
るために次段のインバータ回路のＨレベルとＬレベルの
境界電位Ｖｂｏを調整する手法について、図１９（ａ）
〜（ｃ）を用いて説明する。

【００９６】インバータ回路３８の出力端子はインバー
タ回路３９の入力端子に接続され、インバータ回路３９
の出力端子はインバータ回路３８の入力端子に接続され
ている構成を例にする。動作時にはインバータ回路３８
はＬレベルを保持し、インバータ回路３９はＨレベルを
保持する場合について考える。この構成は、既に説明し
た説明したＳＲＡＭ、Ｆ／Ｆの主要構成要素である。

【００９７】非動作時においてインバータ回路３８の電
源電位を、インバータ回路３８、３９の動作状態での電
源電位Ｖｄｄ１から第２の電源電位Ｖｄｄ２（＜Ｖｄｄ
１）に低下させる。式２１の議論から、インバータ回路
３８の出力信号がＨレベルかＬレベルであるかを決定す
る境界の条件は、式２１の左辺にあるＰＭＯＳのコンダ
クタンスＧｐとＮＭＯＳのコンダクタンスＧｎとの比Ｇ
ｎ／Ｇｐが右辺と等しいときであった。右辺は境界電位
Ｖｂｏに関係していた。図１９のように、境界電位Ｖｂ
ｏが次段のインバータ回路３９によって決定する場合を
考える。第２の電源電位Ｖｄｄ２におけるインバータ回
路３８の比Ｇｎ／Ｇｐが電源電位Ｖｄｄ１における比Ｇ
ｎ／Ｇｐよりも小さくなる場合、式１７からもわかるよ
うに出力電位Ｖｏｕｔ２が上昇する。ところで、上昇量
が大きくなって境界電位Ｖｂｏを越えるとインバータ回
路３８は出力信号が保持できなくなることに着目すると
き、インバータ回路３９の境界電位Ｖｂｏをより高い電
位に設定すれば出力信号を保持することができる。式２
１に対して、新たな境界電位Ｖｂｏｄは、Ｖｂｏｄ>Ｖｂｏ（数２３）であり、このとき式２１から、 (Ｇｎ／Ｇｐ)ｄ＝Ｖｄｄ２／Ｖｂｏｄ-１<Ｇｎ／Ｇｐ＝Ｖｄｄ２／Ｖｂｏ−１（数２４）を得る。式２４から、より高い境界電位Ｖｂｏｄでは新
たな条件であるコンダクタンス比(Ｇｎ／Ｇｐ)ｄが境界
電位Ｖｂｏでの比Ｇｎ／Ｇｐよりも小さくなり、インバ
ータ回路３８がＬレベルを保持する上で、よりコンダク
タンス比の変化の許容範囲が大きくなる。

【００９８】ここで、境界電位Ｖｂｏを境界電位Ｖｂｏ
ｄに移行させるには、インバータ回路３９の電源端子
（制御端子）の電位をインバータ回路３８の第２の電源
電位第２の電源電位Ｖｄｄ２よりも高い電位Ｖｄｄ４
（＝Ｖｓｓ２＋Δ４）に設定すればよい。この電源電位
の設定により境界電位変更手段１０５を構成する。

【００９９】図１９（ｃ）にインバータ回路３９の入力
電位に対する出力電位の関係を示した。入出力特性ａは
電源電位が第２の電源電位Ｖｄｄ２のときを示し、特性
ｂは電源電位がＶｄｄ４のときを示す。境界電位は入力
電位と出力電位が等しくなる電位であるから、特性ａ、
ｂと入力電位と出力電位が等しい直線との交点における
電位に対応する。特性ａでは境界電位はＶｂｏであり、
特性ｂでは境界電位はＶｂｏｄである。図１９（ｃ）の
入出力特性から明らかにＶｂｏｄ>Ｖｂｏである。非動
作状態において、インバータ回路３８の電源電位を第２
の電源電位Ｖｄｄ２とし、インバータ回路３９の電源電
位をＶｄｄ４（＝Ｖｓｓ２＋Δ４）に設定することで新
たな条件式、 (Ｇｎ／Ｇｐ)ｄ＝Ｖｄｄ２／Ｖｂｏｄ-１（２５）を式２１の条件式に取って変わることによって出力信号
を保持することができる。更に、インバータ回路３９の
電源電位Ｖｄｄ４がインバータ回路３８の電源電位Ｖｄ
ｄ２よりも高いことから、インバータ回路３９の出力電
位は上昇し、図１７で説明したように、インバータ回路
３８のゲート端子の電位をインバータ回路３９の電源電
位がＶｄｄ２の場合よりも高く設定するので、インバー
タ回路３８のコンダクタンス比(Ｇｎ／Ｇｐ)ｄはより大
きくなってＬレベルを保持することができる。

【０１００】インバータ回路３８の出力電位がＨレベル
であり、インバータ回路３９の出力電位がＬレベルであ
る場合には、図７の議論によってインバータ回路３８は
電源電位Ｖｄｄ２においてもＨレベルの電位はＬレベル
の電位よりも変化が小さいので、Ｈレベルの電位は少し
しか下がらない。この場合でも、式２５の条件によって
決定するコンダクタンス比(Ｇｎ／Ｇｐ)ｄを越えないこ
とがインバータ回路３８の出力信号の保持に必要であ
る。図７の特性において、交点αを構成する曲線がＰｏ
ｎ特性とＮｏｆｆ特性の場合には、インバータ回路３８
はＨレベルの保持について前記と同様に保持ができるよ
うに考慮する必要がある。この場合には、インバータ回
路３９の電源電位をインバータ回路３８の電源電位より
も低く設定することで前記と同様に信号を保持すること
ができる。

【０１０１】ここまで、インバータ回路３８の出力電位
がＬレベルで保持する場合にはインバータ回路３９の電
源電位をインバータ回路３８の電源電位よりも高くする
ことを説明したが、インバータ回路３９の接地電位をイ
ンバータ回路３８の接地電位よりも高くすることでも境
界電位Ｖｂｏを高い電位に移動させることができる。同
じく、インバータ回路３８の出力電位がＨレベルで保持
する場合にはインバータ回路３９の接地電位をインバー
タ回路３８の接地電位よりも低くすることでも境界電位
Ｖｂｏを低い電位に移動させることができる。

【０１０２】更に、図２０（ａ）及び（ｂ）に示したよ
うに、インバータ回路３８の出力端子に接続されている
インバータ回路４０の境界電位を高電位側に移動させる
ために、インバータ回路４０のＰＭＯＳのウエル端子を
電源電位よりも低い電位に移動させることでも可能であ
る。他に、ＮＭＯＳのウエル端子を低電位側に移動でも
可能である。インバータ回路４０の境界電位を低い電位
側に移動させるために、インバータ回路４０のＰＭＯＳ
のウエル端子を電源電位よりも高い電位に移動させるこ
とで可能である。他に、ＮＭＯＳのウエル端子を高い電
位に移動でも可能である。

【０１０３】ここまで、回路の出力端子から電流を流し
出す手段としてＰＭＯＳを、電流を流し込む手段をＮＭ
ＯＳとしたが、類似的な特性を備えたトランジスタにお
いて、又は、トランジスタの接続状態によって類似的な
特性を備えている場合には、これまでの議論が成り立つ
ものである。例えば、シリコン半導体では、インバータ
回路として図１２でも説明したように、負荷側としてデ
プレッション型ＮＭＯＳをＰＭＯＳの換わりに用いるＥ
／Ｄ型インバータ回路など、ゲート材料としてＰｏｌｙ
-Ｓｉ（ポリ・シリコン）の他にもＰｏｌｙ-ＳｉＧｅ
（ポリ・シリコン・ゲルマニウム）としたＭＯＳトランジ
スタなど、基板分離が可能なＳＯＩ-ＭＯＳ（Ｓｉｌｉ
ｃｏｎＯｎＩｎｓｕｌａｔｏｒ-ＭＯＳ）などがあ
る。ＧａＡｓ（ガリウム・ヒ素）型トランジスタでは、
ＭＥＳＦＥＴ(Ｍｅｔａｌ-ＳｅＭｉｃｏｎｄｕｃｔｏｒ
ＦＥＴ)、ＪＦＥＴ(ＪｕｎｃｔｉｏｎＦＥＴ)、ＨＥ
ＭＴ(ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴ
ｒａｎｓｉｓｔｏｒ)などのＦＥＴ（Ｆｉｅｌｄ-Ｅｆｆ
ｅｃｔＴｒａｎｓｉｓｔｏｒ）は、ＭＯＳ（ＭＯＳは
ＭＯＳＦＥＴとも呼ばれるように、同じＦＥＴに分類さ
れているように）の電流特性に類似している。

【０１０４】尚、図７のＰｏｎ、Ｎｏｎ特性とＰｏｆ
ｆ、Ｎｏｆｆ特性について、ＰｏｎとＮｏｎの特性は２
次曲線に近い関数Ｉｄ＝Ｖｄｓⁿ、（但し、１＜ｎ＜
２）であり、Ｐｏｆｆ、Ｎｏｆｆの特性は、Ｉｄ＝１−
ｅｘｐ（−Ｖｄｓ）か、らｌｏｇ（Ｖｄｓ）にＶｄｓの
増加と共にして移行する関数に近いとされている。

【０１０５】また、これまでの議論では、ＰＭＯＳが電
源電位に接続されている端子をソース端子とし、ＮＭＯ
Ｓが接地電位に接続されている端子をソース端子とし
た。図１２のデプレッション型ＮＭＯＳについてはイン
バータ回路１７ｂ、１８ｂの出力端子に接続されている
端子をソース端子としている。

【０１０６】更に、以上の説明では、インバータ回路や
Ｆ／Ｆ回路等、特にＳＲＡＭのインバータ回路１７ａに
おける出力信号の保持に関して、入力信号をＨレベルと
し、出力信号をＬレベルとした理由は次の通りである。
図７の議論から、同じ電圧Ｖｄｓに対するインバータ回
路１８ａのＰｏｎ特性とＮｏｆｆ特性の電流差は大きい
ことから、Ｈレベルを出力することができる入力信号の
電位範囲は広い。このことから、インバータ回路１７ａ
の出力信号がＬレベルから少し高い電位になったとして
も、インバータ回路１８ａはＨレベルを出力することが
できることを考慮して、インバータ回路１７ａの入力信
号がＨレベルであるとして、議論の本質を明確にするこ
とにした。

【０１０７】次に、電源電圧をＭＯＳトランジスタのし
きい値電圧以下に下げる場合の効果を説明する。図２１
の曲線Ａにおいて、縦軸に非動作時のＣＭＯＳトランジ
スタで構成されたインバータ回路の電源間に流れる電流
を対数で、横軸を電源電圧で示した。図２１では、動作
時の電源電圧は２．５[Ｖ]である。電源電圧の１／２
[倍]では電源間の電流は１／５[倍]である。非動作時の
電流は、動作時の電流の１／１０[倍]以下に低下させる
ことで非動作時に消費される電流が動作時に消費される
電流に対して削減量が有意になると考えられており、こ
のことから、非動作時の電源電圧は動作時の電源電圧の
１／４[倍]に低下させることによって消費電流の減少量
が１／１０[倍]以下にすることが有効である。更に、図
２１の曲線Ｂはゲート端子から接地端子に流れる電流を
示している。この電流はゲート・リーク電流と呼ばれ、
電源電圧を１／４[倍]程度に低下させるだけでは減少量
は大きくない。これは、電源電位がインバータ回路を構
成するトランジスタのしきい値電位よりも大きいとゲー
ト下にチャンネルが形成されているためだと考えられて
いる。ゲート・リーク電流は電源電圧がしきい値電位以
下であるときに大きく削減する。ゲート・リーク電流を
有意に削減するには電源電圧をしきい値電位以下にする
必要がある。

【０１０８】

【発明の効果】以上説明したように、本発明によれば、
インバータ回路に限らず、ＳＲＡＭ、Ｆ／Ｆ回路、ＮＡ
ＮＤ回路、ＮＯＲ回路などのスタティック回路や、ダイ
ナミック回路において、これ等回路の非動作時には電源
電位を極めて低く、望ましくはトランジスタのしきい値
電圧以下に設定して、低消費電力化を図ることができる
と共に、ＮＭＯＳトランジスタ及びＰＭＯＳトランジス
タのウエル端子の少なくとも一方の電位などを所定電位
に設定することにより、回路の動作時に保持していたデ
ータを非動作時にもその保持を維持することが可能であ
る。特に、半導体集積回路の非動作状態において電源電
圧をＭＯＳトランジスタのしきい値電圧以下にして信号
を保持すれば、ＭＯＳトランジスタのゲート端子下にチ
ャンネルがない状態となるので、ゲート・リーク電流を
有効に削減することができる。

【０１０９】また、半導体集積回路の面積を増大させる
ことなく動作状態での動作速度を大きくするためには、
ＭＯＳトランジスタのしきい値電位（絶対値）を小さく
する必要がある反面、一般的には非動作状態における消
費電流の増加を招くが、本願発明では、非動作時の消費
電流を削減することが可能であるので、同じ動作速度の
半導体集積回路に対して面積を削減することができるこ
とと同等、つまり、回路面積を削減することが可能であ
る。

【図面の簡単な説明】

【図１】従来のＭＴＣＭＯＳの構成を示す図である。

【図２】（ａ）はインバータ回路が信号を保持する様子
を説明する図、（ｂ）は同図（ａ）の等価回路図であ
る。

【図３】（ａ）はゲート端子とドレイン端子を接続した
トランジスタの構成図、（ｂ）はこの両端子が接続され
ていないトランジスタの構成図、（ｃ）は同図（ａ）及
び（ｂ）の双方のトランジスタの電流特性の関係を説明
する図である。

【図４】（ａ）はインバータ回路の構成図、（ｂ）はこ
のインバータ回路の信号が保持されたり失われたりする
様子を説明するための図である。

【図５】（ａ）はインバータ回路の構成図、（ｂ）はこ
のインバータ回路の信号を低い電源電位で保持すること
ができることを説明するための図である。

【図６】低い電源電位でインバータ回路の信号を他の方
法で保持することができることを説明するための図であ
る。

【図７】ＰＭＯＳトランジスタのＯＮ時の電流特性Ｐｏ
ｎとＮＭＯＳトランジスタのＯＦＦ時の電流特性Ｎｏｆ
ｆとの関係、及びＰＭＯＳトランジスタのＯＦＦ時の電
流特性ＰｏｆｆとＮＭＯＳトランジスタのＯＮ時の電流
特性Ｎｏｎとの関係を示す図である。

【図８】ゲート・リーク電流、接合リーク電流を考慮し
て信号の保持動作を説明するための図である。

【図９】（ａ）は本発明の第１の実施の形態のインバー
タ回路の構成図、（ａ）は同インバータ回路の動作を説
明する図、（ｃ）は他のインバータ回路の構成図、
（ｄ）は同インバータ回路の動作を説明する図である。

【図１０】本発明の第１の実施の形態のインバータ回路
の非動作状態における他の電源電位を説明する図であ
る。

【図１１】本発明の第２の実施の形態のＳＲＡＭの構成
を示す図である。

【図１２】同実施の形態のＳＲＡＭの他の構成を示す図
である。

【図１３】Ｅ／Ｄ型インバータ回路の電流特性を説明す
る図である。

【図１４】（ａ）はＥ／Ｄ型インバータ回路の電流特性
を説明する図、（ｂ）はデプレッション型ＮＭＯＳの電
位の設定の様子を説明する図である。

【図１５】本発明を適用したフリップフロップ回路の構
成図である。

【図１６】本発明の第３の実施の形態のＮＡＮＤ回路の
構成図である。

【図１７】（ａ）は本発明の第４の実施の形態の２個直
列に接続したインバータ回路の構成を示す図、（ｂ）は
同回路での動作状態と非動作状態での電源電圧の設定の
様子を説明する図である。

【図１８】本発明の第５の実施の形態のダイナミック回
路の構成図である。

【図１９】（ａ）は本発明の第６の実施の形態の２個直
列に接続したインバータ回路の構成を示す図、（ｂ）は
同回路での動作状態と非動作状態での電源電圧の設定の
様子を説明する図、（ｃ）は後段のインバータ回路の入
力信号に対する出力信号の電位特性を示す図である。

【図２０】（ａ）は同実施の形態の２個直列に接続した
インバータ回路の他の構成を示す図、（ｂ）は同回路で
の動作状態と非動作状態での電源電圧の設定の様子を説
明する図図である。

【図２１】電源電圧を下げた場合の電流の低減の程度を
示す図である。

【符号の説明】

１７電源発生器（コンダクタンス調整
手段）１７ａインバータ回路（第１の信号処理
手段）１８ａインバータ回路（第２の信号処理
手段）１８電源端子１９制御端子２１ａスイッチ・トランジスタ（第１の
スイッチ手段）２１ｂスイッチ・トランジスタ（第２の
スイッチ手段）２２ａビット線（第１の信号線）２２ｂビット線（第２の信号線）１００ＰＭＯＳトランジスタ（第１のＭ
ＯＳトランジスタ）１００ａ第１のＰＭＯＳトランジスタ１００ｂ第２のＰＭＯＳトランジスタ１０１ＮＭＯＳトランジスタ（第２のＭ
ＯＳトランジスタ）１０１ａ第１のＮＭＯＳトランジスタ１０１ｂ第２のＮＭＯＳトランジスタ１０２出力端子１０２ａ第１の出力端子１０２ｂ第２の出力端子１０３ａ第１の入力端子１０３ｂ第２の入力端子１０５境界電位変更手段Ｖｄｄ１第１の電源電位Ｖｄｄ２第２の電源電位Ｖｔしきい値電位Ｐｏｆｆ第１の電流特性Ｎｏｎ第２の電流特性

───────────────────────────────────────────────────── フロントページの続き (72)発明者安藤貴史大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者後藤哲治大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5F048 AA07 AB01 AB03 AB04 AC01 AC03 BB14 BE03 BE09 5J056 AA03 BB17 BB57 CC00 DD13 DD28 EE11 FF08 KK03

Claims

【特許請求の範囲】

【請求項１】電源端子、接地端子及び出力端子を備
え、トランジスタを構成素子に含む半導体集積回路であ
って、前記電源端子と出力端子との間及び前記接地端子と出力
端子との間の少なくとも一方のコンダクタンスを制御す
る制御端子を持つコンダクタンス調整手段を有し、前記半導体集積回路の動作状態では、前記電源端子の電
位は第１の電源電位に設定され、前記半導体集積回路の非動作状態では、前記電源端子の
電位は前記第１の電源電位よりも低い第２の電源電位に
設定されると共に、前記コンダクタンス調整手段は、前
記電源端子の第２の電源電位への設定に応じて、前記電
源端子と出力端子との間及び前記接地端子と出力端子と
の間の少なくとも一方のコンダクタンスを調整するよう
に、前記制御端子の電位が所定電位に設定されることを
特徴とする半導体集積回路。
【請求項２】前記第２の電源電位は、前記第１の電源
電位の１／４以下の電位であることを特徴とする請求項
１記載の半導体集積回路。
【請求項３】前記第２の電源電位は、前記半導体集積
回路を構成するトランジスタのしきい値電位以下である
ことを特徴とする請求項１記載の半導体集積回路。
【請求項４】前記コンダクタンス調整手段は、前記電
源端子と出力端子との間に配置された第１のＭＯＳトラ
ンジスタ又は前記接地端子と出力端子との間に配置され
た第２のＭＯＳトランジスタであって、そのソース端子
とドレイン端子間のコンダクタンスを調整するものであ
り、前記制御端子は前記第１又は第２のＭＯＳトランジスタ
のウエル端子であることを特徴とする請求項１記載の半
導体集積回路。
【請求項５】前記電源端子と出力端子間のコンダクタ
ンスと、前記接地端子と出力端子間のコンダクタンスと
の比をコンダクタンス比とし、前記出力端子からの出力
信号の高レベルと低レベルとを定める基準となる電位を
境界電位とし、この境界電位での前記コンダクタンス比
を境界比として、電源端子の電位が第１の電源電位となる半導体集積回路
の動作状態において前記コンダクタンス比が前記境界比
を境界線とする一方の領域にある場合に、半導体集積回
路の非動作状態での電源端子に設定される第２の電源電
位は、前記コンダクタンス比が前記境界比を境界線とす
る他方の領域に移行することになる電位であり、前記コンダクタンス調整手段は、前記半導体集積回路の
非動作状態において、前記コンダクタンス比が前記他方
の領域に移行せずに一方の領域に留まるように、前記制
御端子の電位を変更することを特徴とする請求項１記載
の半導体集積回路。
【請求項６】前記第１又は第２のＭＯＳトランジスタ
のうち何れか一方のゲート端子の電位をソース端子の電
位と等しくしたときの該ＭＯＳトランジスタのソース端
子とドレイン端子間に流れる電流特性を第１の電流特性
とし、他方のＭＯＳトランジスタのゲート端子の電位をドレイ
ン端子の電位と等しくしたときの該ＭＯＳトランジスタ
のドレイン端子とソース端子間に流れる電流特性を第２
の電流特性とし、前記第１のＭＯＳトランジスタのドレイン端子からソー
ス端子への電位と前記第２のＭＯＳトランジスタのソー
ス端子からドレイン端子への電位が等しい場合の前記第
１の電流特性上の電流値及び前記第２の電流特性上の電
流値を各々第１の電流値及び第２の電流値として、前記半導体集積回路の非動作時での電源端子に設定され
る第２の電位は、この非動作時での前記第１の電流値と
前記第２の電流値との大小関係が、半導体集積回路の動
作状態での第１の電流値と第２の電流値との大小関係と
同一又は逆転するように設定されることを特徴とする請
求項４記載の半導体集積回路。
【請求項７】前記第１又は第２のＭＯＳトランジスタ
のうち何れか一方のソース端子からゲート端子への電位
をしきい値電位と等しくしたときの該ＭＯＳトランジス
タのソース端子とドレイン端子間に流れる電流特性を第
１の電流特性とし、他方のＭＯＳトランジスタのゲート端子の電位をドレイ
ン端子の電位と等しくしたときの該ＭＯＳトランジスタ
のドレイン端子とソース端子間に流れる電流特性を第２
の電流特性とし、前記第１のＭＯＳトランジスタのドレイン端子からソー
ス端子への電位と前記第２のＭＯＳトランジスタのソー
ス端子からドレイン端子への電位が等しい場合の前記第
１の電流特性上の電流値及び前記第２の電流特性上の電
流値を各々第１の電流値及び第２の電流値として、前記半導体集積回路の非動作時での電源端子に設定され
る第２の電位は、この非動作時での前記第１の電流値と
前記第２の電流値との大小関係が、半導体集積回路の動
作状態での第１の電流値と第２の電流値との大小関係と
同一又は逆転するように設定されることを特徴とする請
求項４記載の半導体集積回路。
【請求項８】前記電源端子と出力端子との間に配置さ
れたＭＯＳトランジスタはＰＭＯＳトランジスタであ
り、前記接地端子と出力端子との間に配置されたＭＯＳトラ
ンジスタはＮＭＯＳトランジスタであることを特徴とす
る請求項４記載の半導体集積回路。
【請求項９】電源端子、接地端子及び出力端子を備
え、トランジスタを構成素子に含む半導体集積回路であ
って、前記電源端子から出力端子を経て該出力端子に接続され
た負荷に供給される供給電流、又は前記負荷から出力端
子を経て前記接地端子に流れる受給電流を制御する制御
端子を持つ電流調整手段を有し、前記半導体集積回路の動作状態では、前記電源端子の電
位は第１の電源電位に設定され、前記半導体集積回路の非動作状態では、前記電源端子の
電位は前記第１の電源電位よりも低い第２の電源電位に
設定されると共に、前記電流調整手段は、前記電源端子
の第２の電源電位への設定に応じて、前記供給電流及び
受給電流の少なくとも一方を調整するように、前記制御
端子の電位が所定電位に設定されることを特徴とする半
導体集積回路。
【請求項１０】前記電流調整手段の制御端子は、半導
体集積回路の非動作時での出力端子と負荷との間に流れ
る電流の方向が、半導体集積回路の動作時での出力端子
と負荷との間に流れる電流の方向と一致するように、所
定の電位に設定されることを特徴とする請求項９記載の
半導体集積回路。
【請求項１１】ソース端子が電源に接続されたＰＭＯ
Ｓトランジスタと、ソース端子が接地され、ドレイン端子が前記ＰＭＯＳト
ランジスタのドレイン端子に接続されて出力端子とさ
れ、ゲート端子が前記ＰＭＯＳトランジスタのゲート端
子に接続されたＮＭＯＳトランジスタとを備えた半導体
集積回路であって、前記電源の電位は、前記半導体集積回路の動作状態では
第１の電位に設定され、前記半導体集積回路の非動作状
態では前記第１の電位よりも低い第２の電位に設定さ
れ、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
少なくとも一方のウエル端子は、前記半導体集積回路の
非動作状態では、前記電源の第２の電位への設定に応じ
て、該ＭＯＳトランジスタのドレイン端子とソース端子
間のコンダクタンスを調整するように、所定電位に設定
されることを特徴とする半導体集積回路。
【請求項１２】前記ＰＭＯＳトランジスタのソース端
子とドレイン端子間のコンダクタンスと、前記ＮＭＯＳ
トランジスタのドレイン端子とソース端子間のコンダク
タンスとの比をコンダクタンス比とし、前記出力端子か
らの出力信号の高レベルと低レベルとを定める基準とな
る電位を境界電位とし、この境界電位での前記コンダク
タンス比を境界比として、電源端子の電位が第１の電源電位となる半導体集積回路
の動作状態において前記コンダクタンス比が前記境界比
を境界線とする一方の領域にある場合に、半導体集積回
路の非動作状態での電源端子に設定される第２の電源電
位は、前記コンダクタンス比が前記境界比を境界線とす
る他方の領域に移行することになる電位であり、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
少なくとも一方のウエル端子は、前記半導体集積回路の
非動作状態において、前記コンダクタンス比が前記他方
の領域に移行せずに一方の領域に留まるような所定の電
位に設定されることを特徴とする請求項１１記載の半導
体集積回路。
【請求項１３】半導体集積回路の非動作時に前記電源
端子に設定される第２の電位は、前記出力端子とこの出
力端子に接続された負荷との間に流れる電流がない、又
は半導体集積回路の動作状態での前記出力端子と負荷間
に流れる電流の方向とは逆方向となるような電位であ
り、前記ウエル端子に設定される所定の電位は、半導体集積
回路の非動作状態において前記出力端子と前記負荷間に
流れる電流がなくならない、又は半導体集積回路の動作
時での前記出力端子と前記負荷間に流れる電流の方向と
は逆方向とならないような電位であることを特徴とする
請求項１１記載の半導体集積回路。
【請求項１４】ソース端子が電源に接続された第１の
ＰＭＯＳトランジスタと、ソース端子が接地され、ドレイン端子が前記第１のＰＭ
ＯＳトランジスタのドレイン端子に接続されて第１の出
力端子とされ、ゲート端子が前記第１のＰＭＯＳトラン
ジスタのゲート端子に接続されて第１の入力端子とされ
た第１のＮＭＯＳトランジスタと、ソース端子が前記電源に接続された第２のＰＭＯＳトラ
ンジスタと、ソース端子が接地され、ドレイン端子が前記第２のＰＭ
ＯＳトランジスタのドレイン端子に接続されて第２の出
力端子とされ、ゲート端子が前記第２のＰＭＯＳトラン
ジスタのゲート端子に接続されて第２の入力端子とされ
た第１のＮＭＯＳトランジスタとを備え、前記第１の出力端子は前記第２の入力端子に接続され、
前記第２の出力端子は前記第１の入力端子に接続された
半導体集積回路であって、前記電源の電位は、前記半導体集積回路の動作状態では
第１の電位に設定され、前記半導体集積回路の非動作状
態では前記第１の電位よりも低い第２の電位に設定さ
れ、前記第１及び第２のＰＭＯＳトランジスタ並びに前記第
１及び第２のＮＭＯＳトランジスタの少なくとも一方の
ウエル端子は、前記半導体集積回路の非動作状態では、
前記電源の第２の電位への設定に応じて、該ＭＯＳトラ
ンジスタのドレイン端子とソース端子間のコンダクタン
スを調整するように、所定電位に設定されることを特徴
とする半導体集積回路。
【請求項１５】半導体集積回路の非動作時に前記第１
及び第２のＰＭＯＳトランジスタのウエル端子に設定さ
れる所定電位は前記第２の電位よりも高く、半導体集積回路の非動作時に前記第１及び第２のＮＭＯ
Ｓトランジスタのウエル端子に設定される所定電位は接
地電位よりも高いことを特徴とする請求項１４記載の半
導体集積回路。
【請求項１６】前記第１のＰＭＯＳトランジスタのソ
ース端子とドレイン端子間のコンダクタンスと前記第１
のＮＭＯＳトランジスタのドレイン端子とソース端子間
のコンダクタンスの比、又は前記第２のＰＭＯＳトラン
ジスタのソース端子とドレイン端子間のコンダクタンス
と前記第２のＮＭＯＳトランジスタのドレイン端子とソ
ース端子間のコンダクタンスの比をコンダクタンス比と
し、前記第１及び第２の出力端子からの出力信号の高レベル
と低レベルとを定める基準となる電位を境界電位とし、
この境界電位での前記コンダクタンス比を境界比とし
て、前記電源の電位が第１の電源電位となる半導体集積回路
の動作状態において前記コンダクタンス比が前記境界比
を境界線とする一方の領域にある場合に、半導体集積回
路の非動作状態で前記電源に設定される第２の電源電位
は、前記コンダクタンス比が前記境界比を境界線とする
他方の領域に移行することになる電位であり、前記ウエル端子に設定される所定電位は、前記半導体集
積回路の非動作状態において、前記コンダクタンス比が
前記他方の領域に移行せずに前記一方の領域に留まるよ
うな電位に設定されることを特徴とする請求項１４記載
の半導体集積回路。
【請求項１７】前記半導体集積回路の非動作時に設定
される第２の電位は、前記第１及び第２のＰＭＯＳトラ
ンジスタ並びに前記第１及び第２のＮＭＯＳトランジス
タのうち少なくとも一つのＭＯＳトランジスタのしきい
値電位の絶対値よりも小さいことを特徴とする請求項１
４記載の半導体集積回路。
【請求項１８】前記第１のＰＭＯＳトランジスタ及び
第１のＮＭＯＳトランジスタのうち何れか一方のソース
端子からゲート端子への電位をしきい値電位とした場合
の該ＭＯＳトランジスタのソース端子からドレイン端子
へのコンダクタンスを第１のコンダクタンスとし、残る他方のＭＯＳトランジスタのゲート端子の電位とド
レイン端子の電位とを等しくした場合の該ＭＯＳトラン
ジスタのドレイン端子からソース端子へのコンダクタン
スを第２のコンダクタンスとして、前記半導体集積回路の非動作時に設定される第２の電位
は、前記第１のコンダクタンスと第２のコンダクタンス
とに与えられた電位が等しい場合に、この両コンダクタ
ンスの大小関係が、半導体集積回路の動作の状態におけ
る両コンダクタンスの大小関係と同一又は逆転すること
になる電位であることを特徴とする請求項１４記載の半
導体集積回路。
【請求項１９】前記第１のコンダクタンスは、前記第
１のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジ
スタのうち何れか一方のソース端子からゲート端子への
電位をしきい値電位とした場合に代えて、該一方のＭＯ
Ｓトランジスタのソース端子の電位とゲート端子の電位
とが等しい場合の該ＭＯＳトランジスタのソース端子か
らドレイン端子へのコンダクタンスであることを特徴と
する請求項１８記載の半導体集積回路。
【請求項２０】半導体集積回路の非動作状態において
電源に設定される前記第２の電位は、この非動作状態に
おいて前記第１の出力端子と第２の入力端子との間に流
れる電流がなくなる、又はこの非動作状態において流れ
る前記電流の方向が半導体集積回路の動作状態において
流れる電流の方向とは逆転することになる電位であり、前記ＭＯＳトランジスタのウエル端子に設定される電位
は、半導体集積回路の非動作状態において前記第１の出
力端子と第２の入力端子との間に流れる電流がなくなら
ず、又はこの非動作状態において流れる前記電流の方向
が半導体集積回路の動作状態において流れる電流の方向
とは逆転しないようにする電位であることを特徴とする
請求項１４記載の半導体集積回路。
【請求項２１】前記第１の入力端子と被記録信号が設
定される第１の信号線との間に配置される第１のスイッ
チ手段と、前記第２の入力端子と前記被記録信号の反転信号が設定
される第２の信号線との間に配置される第２のスイッチ
手段とを備え、スタティック・ランダム・アクセス・メモリを構成するこ
とを特徴とする請求項１４記載の半導体集積回路。
【請求項２２】前記制御端子は、前記第１又は第２の
ＭＯＳトランジスタのウエル端子であることに代えて、
前記第１又は第２のＭＯＳトランジスタのゲート端子で
あることを特徴とする請求項４記載の半導体集積回路。
【請求項２３】第１の信号処理手段と、前記第１の信号処理手段とは入力信号及び出力信号の各
電位の高低が反転している第２の信号処理手段とを備
え、前記第１の信号処理手段の入力端子には該第１の信号処
理手段の出力信号が前記第２の信号処理手段を経て入力
されている半導体集積回路において、前記第１及び第２の信号処理手段は、各々、電源端子、接地端子及び出力端子を備え、トランジスタ
を構成素子に含むと共に、前記電源端子と出力端子との間及び前記接地端子と出力
端子との間の少なくとも一方のコンダクタンスを制御す
る制御端子を持つコンダクタンス調整手段を有し、前記半導体集積回路の動作状態では、前記電源端子の電
位は第１の電源電位に設定され、前記半導体集積回路の非動作状態では、前記電源端子の
電位は前記第１の電源電位よりも低い第２の電源電位に
設定されると共に、前記コンダクタンス調整手段は、前
記電源端子の第２の電源電位への設定に応じて、前記電
源端子と出力端子との間及び前記接地端子と出力端子と
の間の少なくとも一方のコンダクタンスを調整するよう
に、前記制御端子の電位が所定電位に設定されることを
特徴とする半導体集積回路。
【請求項２４】前記第２の電源電位は、前記第１の電
源電位の１／４以下の電位であることを特徴とする請求
項２３記載の半導体集積回路。
【請求項２５】前記第２の電源電位は、前記半導体集
積回路に備えるトランジスタの少なくとも１個のしきい
値電位以下であることを特徴とする請求項２３記載の半
導体集積回路。
【請求項２６】前記コンダクタンス調整手段は、前記
電源端子と出力端子との間に配置された第１のＭＯＳト
ランジスタ又は前記接地端子と出力端子との間に配置さ
れた第２のＭＯＳトランジスタであって、そのソース端
子とドレイン端子間のコンダクタンスを調整するもので
あり、前記制御端子は前記第１又は第２のＭＯＳトランジスタ
のウエル端子であることを特徴とする請求項２３記載の
半導体集積回路。
【請求項２７】前記電源端子と出力端子間のコンダク
タンスと、前記接地端子と出力端子間のコンダクタンス
との比をコンダクタンス比とし、前記出力端子からの出
力信号の高レベルと低レベルとを定める基準となる電位
を境界電位とし、この境界電位での前記コンダクタンス
比を境界比として、電源端子の電位が第１の電源電位となる半導体集積回路
の動作状態において前記コンダクタンス比が前記境界比
を境界線とする一方の領域にある場合に、半導体集積回
路の非動作状態での電源端子に設定される第２の電源電
位は、前記コンダクタンス比が前記境界比を境界線とす
る他方の領域に移行することになる電位であり、前記コンダクタンス調整手段は、前記半導体集積回路の
非動作状態において、前記コンダクタンス比が前記他方
の領域に移行せずに一方の領域に留まるように、前記制
御端子の電位を変更することを特徴とする請求項２３記
載の半導体集積回路。
【請求項２８】前記第１又は第２のＭＯＳトランジス
タのうち何れか一方のゲート端子の電位をソース端子の
電位と等しくしたときの該ＭＯＳトランジスタのソース
端子とドレイン端子間に流れる電流特性を第１の電流特
性とし、他方のＭＯＳトランジスタのゲート端子の電位をドレイ
ン端子の電位と等しくしたときの該ＭＯＳトランジスタ
のドレイン端子とソース端子間に流れる電流特性を第２
の電流特性とし、前記第１のＭＯＳトランジスタのドレイン端子からソー
ス端子への電位と前記第２のＭＯＳトランジスタのソー
ス端子からドレイン端子への電位が等しい場合の前記第
１の電流特性上の電流値及び前記第２の電流特性上の電
流値を各々第１の電流値及び第２の電流値として、前記半導体集積回路の非動作時での電源端子に設定され
る第２の電位は、この非動作時での前記第１の電流値と
前記第２の電流値との大小関係が、半導体集積回路の動
作状態での第１の電流値と第２の電流値との大小関係と
同一又は逆転するように設定されることを特徴とする請
求項２６記載の半導体集積回路。
【請求項２９】前記第１又は第２のＭＯＳトランジス
タのうち何れか一方のソース端子からゲート端子への電
位をしきい値電位と等しくしたときの該ＭＯＳトランジ
スタのソース端子とドレイン端子間に流れる電流特性を
第１の電流特性とし、他方のＭＯＳトランジスタのゲート端子の電位をドレイ
ン端子の電位と等しくしたときの該ＭＯＳトランジスタ
のドレイン端子とソース端子間に流れる電流特性を第２
の電流特性とし、前記第１のＭＯＳトランジスタのドレイン端子からソー
ス端子への電位と前記第２のＭＯＳトランジスタのソー
ス端子からドレイン端子への電位が等しい場合の前記第
１の電流特性上の電流値及び前記第２の電流特性上の電
流値を各々第１の電流値及び第２の電流値として、前記半導体集積回路の非動作時での電源端子に設定され
る第２の電位は、この非動作時での前記第１の電流値と
前記第２の電流値との大小関係が、半導体集積回路の動
作状態での第１の電流値と第２の電流値との大小関係と
同一又は逆転するように設定されることを特徴とする請
求項２６記載の半導体集積回路。
【請求項３０】前記電源端子と出力端子との間に配置
されたＭＯＳトランジスタはＰＭＯＳトランジスタであ
り、前記接地端子と出力端子との間に配置されたＭＯＳトラ
ンジスタはＮＭＯＳトランジスタであることを特徴とす
る請求項２６記載の半導体集積回路。
【請求項３１】第１の信号処理手段と、前記第１の信号処理手段とは入力信号及び出力信号の各
電位の高低が反転している第２の信号処理手段とを備
え、前記第１の信号処理手段の入力端子には該第１の信号処
理手段の出力信号が前記第２の信号処理手段を経て入力
されている半導体集積回路において、前記第１及び第２の信号処理手段は、各々、電源端子、接地端子及び出力端子を備え、トランジスタ
を構成素子に含むと共に、前記電源端子から出力端子を経て該出力端子に接続され
た負荷に供給される供給電流、又は前記負荷から出力端
子を経て前記接地端子に流れる受給電流を制御する制御
端子を持つ電流調整手段を有し、前記半導体集積回路の動作状態では、前記電源端子の電
位は第１の電源電位に設定され、前記半導体集積回路の非動作状態では、前記電源端子の
電位は前記第１の電源電位よりも低い第２の電源電位に
設定されると共に、前記電流調整手段は、前記電源端子
の第２の電源電位への設定に応じて、前記供給電流及び
受給電流の少なくとも一方を調整するように、前記制御
端子の電位が所定電位に設定されることを特徴とする半
導体集積回路。
【請求項３２】前記電流調整手段の制御端子は、半導
体集積回路の非動作時での出力端子と負荷との間に流れ
る電流の方向が、半導体集積回路の動作時での出力端子
と負荷との間に流れる電流の方向と一致するように、所
定の電位に設定されることを特徴とする請求項３１記載
の半導体集積回路。
【請求項３３】第１の信号処理手段と、前記第１の信号処理手段の出力信号が入力端子に入力さ
れる第２の信号処理手段とを備えた半導体集積回路にお
いて、前記第２の信号処理手段は、制御端子の電位により出力
端子からの出力信号の高レベルと低レベルとの境界電位
を変更できる境界電位変更手段を有し、前記第１及び第２の信号処理手段は、各々、電源端子及び接地端子を備えると共に、前記電源端子は、前記半導体集積回路の動作状態では第
１の電源電位に設定され、前記半導体集積回路の非動作
状態では前記第１の電源電位よりも低い第２の電源電位
に設定され、前記境界電位変更手段は、前記第１の信号処理手段の出
力電位が半導体集積回路の動作状態において前記第２の
信号処理手段の境界電位を境界線とする一方の領域にあ
る場合に、半導体集積回路の非動作時において、前記第
１の信号処理手段の出力電位が他方の領域に移行するの
を防止して前記一方の領域に留めるように、前記制御端
子の電位が設定されることを特徴とする半導体集積回
路。
【請求項３４】制御端子の電位により前記境界電位を
変更する前記境界電位変更手段に代えて、電源端子の電位により前記境界電位を変更する前記境界
電位変更手段を備えたことを特徴とする請求項３３記載
の半導体集積回路。
【請求項３５】制御端子の電位により前記境界電位を
変更する前記境界電位変更手段に代えて、接地端子の電位により前記境界電位を変更する前記境界
電位変更手段を備えたことを特徴とする請求項３３記載
の半導体集積回路。