JPH06216346A - 半導体装置 - Google Patents

半導体装置

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JPH06216346A
JPH06216346A JP5289514A JP28951493A JPH06216346A JP H06216346 A JPH06216346 A JP H06216346A JP 5289514 A JP5289514 A JP 5289514A JP 28951493 A JP28951493 A JP 28951493A JP H06216346 A JPH06216346 A JP H06216346A
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JP
Japan
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potential
voltage
transistor
diffusion layer
semiconductor device
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JP5289514A
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English (en)
Inventor
Masayoshi Sasaki
正義 佐々木
Tsutomu Ichikawa
勉 市川
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】 【目的】 電源電圧の低電圧化を図ると共に、低スタン
バイ電流化を図ることが可能な半導体装置を提供し、メ
モリセルの動作時の安定性確保と、スタンバイ時の消費
電力の低減という二つの課題を同時に達成すること。 【構成】 Ｐウェル４内に形成されたセル用トランジス
タの拡散層１２に対して、Ｐウェル４を浅く順方向バイ
アスとしている。具体的には、Ｐウェル４の電位を接地
電位より０．１〜０．４Ｖ高くバイアスしたり、Ｎ型ウ
ェルの電位を接地電位より０．１〜０．４Ｖ低くバイア
スすれば良い。また、Ｐウェル４の電位を、動作時には
接地電位とし、スタンバイ時には負電位にバイアスする
負電位発生回路５７および切り替え素子５５，５６を有
する構造とすることもできる。負電位は、ビルトインポ
テンシャルを利用して発生させることもできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、たとえばＳＲＡＭなど
のメモリ用として用いられる半導体装置に係り、さらに
詳しくは、電源電圧の低電圧化、トランジスタの信頼性
向上および低消費電力化を図ることができる半導体装置
に関する。
【０００２】
【従来の技術】集積回路の低電圧化が進むに従い、回路
動作のマージンが小さくなって行く。特にメモリの場合
には、記憶データの安定な保持、あるいは読み出しなど
が求められるので、低電圧に対応した回路、デバイス技
術が重要になる。対象とするのは基本的に論理回路であ
るので、低電圧化のためには回路の論理しきい値を低く
することになる。これはつまりトランジスタのしきい値
電圧Ｖthを低くすることである。たとえばＳＲＡＭメモ
リセルが安定に読み出し動作できる最低電圧Ｖ
cc min.は、メモリセルを構成する二種のトランジスタの
しきい値電圧Ｖthによって下記式（１）のように表わさ
れる。
【０００３】
【数１】 Ｖccmin. ＝ Ｖthw ＋ γW ・Ｖthd …（１）
【０００４】上記式（１）中、Ｖthw はワードトランジ
スタのしきい値電圧を示し、Ｖthdは駆動トランジスタ
のしきい値電圧を示す。また、γw は、ワードトランジ
スタの基板バイアス係数を示す。上記式（１）から理解
されるように、メモリセルの動作電圧の低減には、トラ
ンジスタのしきい値電圧Ｖthの低下が直接的に有効であ
る。
【０００５】一方では、回路の消費電力を低減したいと
いう要求も重要であり、ＣＭＯＳ回路のスイッチング電
流やスタンバイ状態での電流（オフ電流）も極力低く抑
えなければならない。ＳＲＡＭにおける低スタンバイ電
流の要求はその一つの顕著な例である。
【０００６】しかし、トランジスタの低しきい値Ｖth電
圧化と、オフ電流の低減とは、残念ながら相反する関係
にある。ＭＯＳトランジスタのオフ電流は、サブスレッ
シュホルド特性の傾きＳと、しきい値電圧Ｖthとで決定
され、小さなＳと高いＶthに成れば、オフ電流を小さく
できる。しかしながら、前述したように、低電圧化にし
たがってＶthは低くして行かなければならず、またＳを
小さくすること（スイッチング特性を急峻にする）にも
限界がある。
【０００７】サブスレッシュホルド特性の傾きＳは、下
記の数式（２）で表わすことができる。
【０００８】
【数２】 Ｓ ＝ （ＫＴ／ｑ）×ｌｎ（１０（１＋Ｃd ／Ｃ1 ）） …（２）
【０００９】上記数式（２）中、ｋはボルツマン定数、
Ｔは絶対温度、Ｃi はゲート酸化膜容量、Ｃd は基板容
量である。
【００１０】上記数式（２）から理解されるように、Ｓ
は、ゲート酸化膜容量Ｃi を大きくすること、基板容量
Ｃd を小さくすることで小さくできる。実際には、Ｓの
値は、８０〜９０ｍＶ／decade程度が一般的である。そ
こで、Ｓをさらに小さくしようとする試みとして、ＳＯ
Ｉ（Silicon on Insulator）技術を用い基板容量Ｃｄ
を無視できるレベルにする方法、低温動作させる方法な
どが提案されているが、現時点では、どちらも一般的に
採用できる状況には至っていない。
【００１１】
【発明が解決しようとする課題】つまり、トランジスタ
の低Ｖth化と、オフ電流の低減という相反する関係を如
何に現実的に折り合いをつけて行くかということがＬＳ
Ｉの低電圧化（高集積化も自動的に含まれる）の課題と
なっており、現在はＳの値を小さくするということが一
つの傾向となっている。
【００１２】具体的に６４ＭｂＳＲＡＭでは、電源電圧
２．２Ｖ以下での動作の保証をしなければならず、この
場合トランジスタのＶthは０．５Ｖ程度に抑えなければ
ならない。一方、１セル当りのトランジスタのオフ電流
は、２〜３ｆＡ程度にしなければならない。オフからオ
ンまでの電流の変化は８桁は必要であるが、現状のＳ値
は、約９０ｍＶ／decadeであり、このままでは低スタン
バイ電流化はあきらめざるを得ない。
【００１３】本発明は、このような実状に鑑みてなさ
れ、電源電圧の低電圧化を図ると共に、低スタンバイ電
流化を図ることが可能な半導体装置を提供することを目
的とする。また、本発明は、メモリセルの動作時の安定
性確保と、スタンバイ時の消費電力の低減という二つの
課題を同時に達成することが可能なメモリ用半導体装置
を提供することを目的とする。また、本発明は、上述の
目的を達成するための具体的な回路を有する半導体装置
を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点の半導体装置は、基板側拡散層
内に形成された素子側拡散層に対して、基板側拡散層を
浅く順方向バイアスとしている。具体的には、基板側拡
散層であるＰ型ウェルの電位を接地電位より０．１〜
０．４Ｖ高くバイアスしたり、基板側拡散層であるＮ型
ウェルの電位を接地電位より０．１〜０．４Ｖ低くバイ
アスすれば良い。本発明の第１の観点では、基板側拡散
層の電位を、スタンバイ時には、素子側拡散層と同電位
または逆バイアスに切り換える切り替え手段を有するこ
とが好ましい。
【００１５】また、本発明の第２の観点の半導体装置
は、基板側拡散層の電位を、動作時には接地電位とし、
スタンバイ時には負電位にバイアスする負電位発生手段
および切り替え手段を有する。上記負電位発生手段は、
ビルトインポテンシャルを利用して負電位を発生するこ
ともできる。ビルトインポテンシャルを発生させるため
の具体的構造としては、基板側拡散層を、所定電位にバ
イアスされた第１の導電領域と、この第１の導電領域中
に形成され、電位が固定されていない第２の導電領域と
で構成し、第２の導電領域内に素子側拡散層を形成すれ
ば良い。そして、第２の導電領域に対して、電位を固定
する状態と、電位を固定しない浮遊電位の状態とに切り
換える切り替え手段を接続する。素子側拡散層は、たと
えばＳＲＡＭのメモリセル用拡散層である。
【００１６】本発明の第３〜第５の観点の半導体装置
は、基板側拡散層の電位を、動作時には接地電位とし、
スタンバイ時には負電圧にバイアスするための切り換え
手段が、動作時において、ゲート電極に電源電圧以上の
電圧が印加されたトランジスタにより接地電位に接続さ
れるトランジスタを有することを特徴とする。また好適
には、上記ゲート電極に少なくとも動作時に上記ゲート
電極の電位が電源電圧になるまで上記ゲート電極と電源
間に電流を逃がすための電流パスが設けられたことを特
徴とする。
【００１７】
【作用】本発明の第１の観点に係る半導体装置では、素
子側拡散層に対して基板側拡散層を浅く順方向バイアス
とすることにより、トランジスタのしきい値電圧Ｖthを
可変にすることが可能になる。たとえば、基板側拡散層
であるＰ型ウェルの電位を接地電位より０．１〜０．４
Ｖ高くバイアスすることで、前記Ｓ値は劣化するが、ト
ランジスタのＶthを低くすることができる。これにより
トランジスタ動作時の安定性が増大する。また、切り替
え手段を用い、スタンバイ時には、基板バイアスを加え
ないように構成すれば、トランジスタのＶthは上昇する
と共に、基板バイアス発生回路での消費電流の増加の心
配もない。このような作用は、基板側拡散層であるＮ型
ウェルの電位を接地電位より０．１〜０．４Ｖ低く順方
向バイアスした場合も同様である。
【００１８】また、本発明の第２の観点では、トランジ
スタのＳ値を小さくし急峻なスイッチング特性を得る方
法として、基板に対して負のバイアスを印加する負電位
発生手段を設ける。この手段では、負電位発生手段での
消費電流が大きいので、スタンバイ電流を問題とするＳ
ＲＡＭでは使いにくいおそれもあるが、十分に低消費電
力の負電位発生手段を用いれば、Ｓ値を小さく抑えられ
るだけでなく、基板効果も抑えられるので、有効な手段
である。たとえば、負電位発生手段として、ビルトイン
ポテンシャルを利用して負電位を発生させる手段を採用
すれば、消費電力の軽減を図ることが可能である。
【００１９】また、本発明の第３〜第６の観点では、半
導体撮像装置の低電圧化に伴うＭＯＳトランジスタの低
しきい値電圧化における、低スタンバイ電流化を実現す
るための回路構成を以下のように実現する。スタンバイ
時には第１のトランジスタのソース・基板間に電位差を
設けることにより、そのしきい値電圧の絶対値を高くし
てオフ時のリーク電流（サブスレッショルド電流）を低
減する。
【００２０】第１のトランジスタのソースおよび基板に
それぞれ第２のＭＯＳトランジスタのドレインおよびソ
ースを接続する。第２のＭＯＳトランジスタは、半導体
装置の活性化時（被選択時）にオンする。第２のＭＯＳ
トランジスタは、オンする際にゲートにバイアス信号が
印加され、この結果第１のＭＯＳトランジスタのソース
・基板間が接続されて同電位となり、第１のＭＯＳトラ
ンジスタは通常の動作を行う。ここで、ブートストラッ
プ回路等を用いて第２のＭＯＳトランジスタのゲートに
印加するバイアス信号の電圧振幅を電源電圧よりも大き
くすることにより、第２のＭＯＳトランジスタのドレイ
ン電流を大きくしてスタンバイ時から活性時への第内部
の動作状態の遷移がより速く行われるようにする。
【００２１】
【実施例】以下、本発明の一実施例に係る半導体装置に
ついて、図面を参照しつつ詳細に説明する。
【００２２】図１は本発明の一実施例に係る半導体装置
の概略構成図、図２は基板バイアス効果を示すグラフ、
図３は基板バイアスに対するダイオード電流の影響を示
すグラフ、図４はＳＲＡＭ用メモリセルの等価回路図、
図５はＳＲＡＭ用メモリセルの動作安定性を示すバタフ
ライプロット図、図６，７は図１に示す正電圧発生回路
の回路例を示す回路図、図８は本発明の他の実施例に係
る半導体装置の概略構成図、図９は本発明のさらにその
他の実施例に係る半導体装置の概略構成図、図１０は図
９に示す実施例のビルトインポテンシャルを説明するエ
ネルギーバンド図である。
【００２３】まず、本発明の第１の観点に係る実施例に
ついて説明する。図１に示す本発明の第１の観点に係る
実施例では、たとえば単結晶シリコン基板などで構成さ
れる半導体基板２の表面に、基板側拡散層であるＰウェ
ル４およびＮウェル６が形成してある。また、半導体基
板２の表面には、たとえばＬＯＣＯＳ法により形成され
る選択酸化素子分離領域８が形成してある。
【００２４】本実施例では、Ｐウェル４の表面には、素
子側拡散層であるｎ+ 拡散層１２，１４が形成してあ
り、これら拡散層１２，１４とゲート電極２０とが、Ｎ
ＭＯＳトランジスタ２１を構成している。本実施例で
は、拡散層１２が、トランジスタのドレインとなり、拡
散層１４がソースとなる。ソースとなる拡散層１４は、
接地電位に接続してある。
【００２５】Ｎウェル６の表面には、素子側拡散層と成
るＰ+ 拡散層１６が形成してあると共に、電源電圧Ｖcc
を印加するためのｎ+ 拡散層１８が形成してある。Ｐウ
ェル４の表面には、素子形成用の拡散層１２，１４とは
別個に、取り出し電極用のｐ+ 拡散層１０が形成してあ
る。従来では、このｐ+ 拡散層１０は、直接接地してあ
ったが、本実施例では、図示するように、切り替え手段
としての切り替えスイッチ素子２２，２４に接続してあ
る。
【００２６】一方の切り替えスイッチ素子２４は、正電
圧発生回路２６に対して接続してあり、切り替え信号Φ
A が入力された場合に、正電圧発生回路２６からの正電
圧がＰウェル４に対して印加される。また、他方の切り
替えスイッチ素子２２は、接地電位に接続してあり、反
転切り替え信号／ΦA が入力された場合に、Ｐウェル４
の電位が接地電位となる。これら切り替えスイッチ素子
２２，２４は、たとえばＮＭＯＳトランジスタで構成さ
れる。
【００２７】次に、本実施例に係るＮＭＯＳトランジス
タ２１の作用について説明する。Ｐウェル４に印加され
る電位を−０．５から＋０．５Ｖまで０．２５Ｖ単位で
変化させた場合のゲート電圧に対するドレイン電流の変
化特性（Ｉｄ−Ｖｇ特性）を図２に示す。
【００２８】図２に示すように、トランジスタのＩｄ−
Ｖｇ特性は、Ｐウェル４に対して負電位が印加されてい
る状態では、その負電位を大きくするほど、特性曲線
は、ゲート電圧のプラス側にシフトする（基板バイアス
効果）。
【００２９】また、Ｐウェル４に対して正電位が印加す
れば、その正電位を大きくするほど、特性曲線は、ゲー
ト電圧のマイナス側にシフトする。しかしながら、Ｐウ
ェル４に対して正電位を印加すると、Ｐウェル４とｎ+
拡散層との間に順方向バイアスが印加される。したがっ
て、従来では、Ｐウェル４に対して正電位を印加させる
構造の半導体装置は開発されていなかった。本実施例で
は、図３に示すように、基板側拡散層であるＰウェル４
に対する正電位の印加（基板バイアス）が０．３Ｖ程度
までであるならば、順バイアスによるダイオード電流が
ほとんど生じないしないことに着目し、Ｐウェル４に対
し、正電位発生回路２６から正電位を印加する。
【００３０】Ｐウェル４に対し、正電位発生回路２６か
ら正電位を印加すると、ＮＭＯＳトランジスタ２１のし
きい値電圧Ｖthは小さくなる。たとえばトランジスタの
しきい値電圧を、ドレイン電流が１μＡの点として求め
ると、Ｐウェル４が０Ｖの際に、Ｖthが０．５３Ｖであ
り、Ｐウェル４が０．２５Ｖの時に０．４２Ｖである。
したがって、基板バイアスの切り替えを行なうことで、
０．１１ＶのＶthの差異を実現できる。一方、Ｐウェル
４に対して上記と同一条件でバイアスした場合には、ト
ランジスタのリーク電流（ゲート電圧が０Ｖ）は、それ
ぞれ１ｐＡと４０ｐＡであり、Ｐウェル４に対して正電
位をバイアスした場合の方がリークが大きくなる。
【００３１】ここで、図１に示すＮＭＯＳトランジスタ
２１を、図４に示すＳＲＡＭのメモリセル用駆動トラン
ジスタＴrdおよびワードトランジスタＴrwとして用いた
実施例について説明する。図１に示すＮＭＯＳトランジ
スタ２１をＳＲＡＭ用として用いる場合には、図１に示
すスイッチ素子２２，２４による切り替えは、切り替え
信号ΦA および反転切り替え信号／ΦA を用い、メモリ
セルの動作中には、切り替え信号ΦA をハイレベル
（Ｈ）にし、メモリセルのスタンバイ状態では、切り替
え信号ΦA をローレベル（Ｌ）にする。そうすることに
より、メモリセルの動作中には、Ｐウェル４に対して
０．１〜０．４Ｖの正電位がバイアスされ、スタンバイ
状態では、Ｐウェル４は接地電位に接続される。
【００３２】なお、図４中、符号Ｔrlは負荷トランジス
タ、Ｖccは電源電圧、Ｖw はワードトランジスタＴrwの
ゲートに印加される電圧である。図４に示すメモリセル
の動作の安定性は、図５に示すメモリセル特性の二つの
曲線で囲まれたスタティックノイズマージンＳＮＭ１の
大きさで表わすことができる。このマージンＳＮＭ１の
面積が大きいほど、メモリセルは安定な動作（データの
読み出し）をする。ＳＮＣ１は、電源電圧Ｖccに対して
依存性を有し、Ｖ ccを小さくしてＳＮＣ１＝０となる点
をＶccmin で表わすと、理想的には、前記したような下
記の数式（１）という関係が得られる。
【００３３】
【数３】 Ｖccmin. ＝ Ｖthw ＋ γW ・Ｖthd …（１）
【００３４】上記式（１）中、Ｖthw はワードトランジ
スタのしきい値電圧を示し、Ｖthdは駆動トランジスタ
のしきい値電圧を示す。また、γw は、ワードトランジ
スタの基板バイアス係数を示す。
【００３５】この数式（１）より、γw ＝１．５とする
と、Ｐウェル４が０Ｖの時に、安定な動作を行なう最低
電圧Ｖccmin は、１．３３Ｖであり、Ｐウェルが＋０．
２５Ｖの時には、最低電圧Ｖccmin は、１．０５Ｖにな
る。
【００３６】したがって、Ｐウェル４に対して正電位＋
０．２５Ｖを印加することで、メモリセルの動作最低電
圧Ｖccmin が、約０．３Ｖ程度低減できることが証明さ
れる。
【００３７】一方、データの書き込み動作時には、図４
に示すように、たとえば記憶ノードＨへＨデータが書き
込まれるが、その際には、ビット線ｂの電位からワード
トランジスタＴrwのしきい値電圧Ｖthだけ降下した電圧
が書き込まれることから、この場合にも、ワードトラン
ジスタのしきい値電圧は低いほど好ましい。また、ワー
ドトランジスタが形成されるＰウェル４の電位が高いほ
ど、バックゲートバイアス降下が小さいため、書き込み
電圧を高くすることができ、有利である。
【００３８】また、メモリセルがスタンバイ状態では、
図４に示すように、メモリセルを流れる電流は、Ｈノー
ド側の駆動トランジスタＴrdを流れるリーク電流と、Ｌ
ノード側の駆動トランジスタＴrdを流れるリーク電流と
の和で与えられる。
【００３９】スタンバイ状態では、メモリセルを流れる
電流はできるだけ小さい方が望ましいので、駆動トラン
ジスタＴrdを流れるリーク電流は、できるだけ小さいこ
とが望ましい。前述したように、本実施例では、スタン
バイ時には、Ｐウェル４の電位を接地電位（０Ｖ）に切
り換えることから、Ｐウェル４に対して正電位（＋０．
２５Ｖ）をバイアスしている状態に比較し、たとえばリ
ーク電流を４０ｐＡから１ｐＡまで約１／４０に低減す
ることができる。
【００４０】したがって、本実施例では、図１に示すＮ
ＭＯＳトランジスタ２１を図４に示すＳＲＡＭ用メモリ
セルの駆動トランジスタＴrdおよびワードトランジスタ
Ｔrwとして用い、メモリセルの動作中には、Ｐウェル４
に対して０．１〜０．４Ｖの正電位をバイアスし、スタ
ンバイ状態では、Ｐウェル４を接地電位に接続すること
で、低電圧化での安定動作と、スタンバイ状態での低消
費電力化とを実現することができる。
【００４１】なお、本実施例では、図１に示す正電圧発
生回路２６を構成する回路は特に限定されないが、たと
えば図６に示す定電圧源回路３０を例示することができ
る。この定電圧源回路３０では、電源電圧Ｖccに対して
ＮＭＯＳトランジスタ３１，３２，３３およびキャパシ
タ３４を直列に接続し、キャパシタ３４に対して並列に
抵抗３５を接続することで、ＮＭＯＳトランジスタ３
１，３２，３３のＶthによる電圧降下を利用し、正電圧
Ｖref を発生させている。この正電圧Ｖref をそのまま
図１に示すＰウェル４に対してバイアスすることもでき
るが、好ましくは、図６（Ｂ）に示す複数のＭＯＳトラ
ンジスタ３８〜３９で構成してあるアンプ４０を介在さ
せ、安定な電源としてＰウェル４へ供給する。たとえば
図６に示すＶccが２．０Ｖであり、トランジスタ３１，
３２，３３のＶthが０．６Ｖである場合には、Ｐウェル
への供給電圧は、０．２Ｖと成る。なお、アンプ４０を
用いるのは、Ｐウェルへの供給電圧の変動を防止するた
めである。
【００４２】また、図１に示す正電圧発生回路２６を構
成するその他の回路として、図７に示す定電圧回路４２
を例示することができる。この定電圧回路４２では、電
源電圧Ｖccに対してＭＯＳトランジスタ４３，４４およ
び定電流源４５を直列に接続し、ＭＯＳトランジスタ４
４および定電流源４５に対して並列にキャパシタ４６を
接続し、その接続部から電圧をＰウェルへ出力する。こ
の回路にも図６（Ｂ）に示すアンプを接続することがで
きる。
【００４３】本実施例では、メモリセルのスタンバイ状
態と動作状態とで、Ｐウェル４への電位を、切り替え信
号ΦA で駆動されるスイッチ素子２２，２４で切り換え
るように構成したが、この方式は本発明では本質的なも
のではなく、切り替え手段としては種々の回路を用いる
ことができる。
【００４４】以上説明した本発明の第１の観点に係る実
施例では、ワードトランジスタおよび駆動トランジスタ
がＮＭＯＳトランジスタで構成されたＳＲＡＭについて
説明したが、同様なメモリは、電位のかけ方を逆にする
ことで、ＰＭＯＳトランジスタで構成することも可能で
ある。その場合には、ＰＭＯＳトランジスタはＮウェル
に形成され、Ｎウェルの電位は、電源電圧Ｖccより僅か
に小さな値に設定することで、ＰＭＯＳトランジスタの
Ｖthを小さくすることができる。
【００４５】さらに、本発明の第１の観点では、ＳＲＡ
Ｍに対してのみ適用されるものではなく、その他の半導
体装置に対しても適用することが可能である。なぜな
ら、本発明の第１の観点に係る手法では、前記したＳＲ
ＡＭに特有の作用効果以外に、ドレインの空乏層の伸び
を抑制する効果があるので、ショートチャネル効果を抑
制し、寸法バラツキによるＶth変動も小さくすることが
できる。また、ＰＭＯＳが形成されるＮウェルへの適用
と併せて、論理回路の高速化に対しても有効である。
【００４６】次に、本発明の第２の観点に係る実施例に
ついて説明する。本実施例では、図８に示すように、半
導体基板２の表面に、基板側拡散層であるＰウェル５０
を形成し、このＰウェル５０の表面に、素子側拡散層で
あるｎ+拡散層５１，５２が形成してあり、これら拡散
層５１，５２とゲート電極５３とが、ＮＭＯＳトランジ
スタ５８を構成している。Ｐウェル５０の表面には、素
子形成用の拡散層５１，５２とは別個に、取り出し電極
用のｐ+ 拡散層５４が形成してある。従来では、このｐ
+ 拡散層５４は、直接接地してあったが、本実施例で
は、図示するように、切り替え手段としての切り替えス
イッチ素子５５，５６に接続してある。
【００４７】一方の切り替えスイッチ素子５６は、たと
えばデプレッションＰＭＯＳトランジスタで構成され、
負電圧発生回路５７に対して接続してあり、切り替え信
号Φ DSがＬＯＷレベルの場合にオンし、負電圧発生回路
５７からの負電圧が、ｐ+ 拡散層５４を介してＰウェル
５０に対して印加される。また、他方の切り替えスイッ
チ素子５５は、接地電位に接続してあり、たとえばＮＭ
ＯＳトランジスタで構成してある。切り替え信号ΦDSが
ＬＯＷレベルの場合には、オフとなり、ＨＩＧＨレベル
の場合にオンとなり、Ｐウェル４の電位が接地電位に切
り替わる。なお、切り替え信号ΦDSがＨＩＧＨレベルの
場合には、デプレッションＰＭＯＳトランジスタ５６
は、オフとなる。また、負電圧発生回路５７から印加さ
れる負電位は、特に限定されないが、たとえば−２Ｖ程
度である。
【００４８】本実施例では、Ｐウェル５０の表面に、多
数のメモリセル用ＮＭＯＳトランジスタ５８をアレイ状
に形成し、ＳＲＡＭのメモリセルを構成し、ＳＲＡＭの
スタンバイ時と、動作時とで、切り替え信号ΦDSを用い
て、Ｐウェル５０に対して印加される電位を、負電位
（スタンバイ時）と接地電位（動作時）とに切り換え
る。
【００４９】ＭＯＳトランジスタは、図２にも示すよう
に、基板バイアス（Ｐウェル５０に対して印加される電
位）が負になると、しきい値Ｖth電圧が高くなり、基板
バイアスが０になるとしきい値電圧Ｖthが低くなる。し
たがって、ＳＲＡＭ用メモリセルトランジスタ５８が形
成されたＰウェル５０の基板バイアスを、スタンバイ時
に負とし、動作時に接地電位となるように切り換えるこ
とで、スタンバイ時にリーク電流を減少させて低消費電
力化を図り、動作時には低電圧化での安定動作を実現す
ることができる。
【００５０】なお、本発明では、セル用トランジスタの
スタンバイ状態では、そのトランジスタが形成してある
ウェル領域を負バイアスとし、動作時には接地状態とす
る観点から、負電圧発生回路５７、スイッチング素子５
５，５６およびその他の構成を種々に改変することがで
き、上述した実施例に限定されない。
【００５１】図９は、本発明の第２の観点に係る実施例
の変形例を示し、セル用トランジスタを構成するｎ+ 拡
散層６２が形成されるＰウェル６１に対してバイアスす
るための負電位を、ビルトインポテンシャルを利用して
発生させている。すなわち、半導体基板２の表面に、ま
ずＮウェル６０を形成する。このＮウェル６０の表面
に、セル用トランジスタが形成されることになるＰウェ
ル６１を形成する。そして、Ｐウェル６１の表面に、メ
モリセル用トランジスタの拡散層となるｎ+ 拡散層６２
を形成する。
【００５２】半導体基板２、Ｎウェル６０およびｎ+ 拡
散層６２は、接地電位に接続し、Ｐウェル６１には、ス
イッチング素子６５を介して接地電位に接続する。スイ
ッチング素子６５が開いた状態では、Ｐウェル６１はフ
ローティング状態となる。この状態でのウェル６０，６
１および拡散層６２のエネルギーバンド図を図１０に示
す。図１０中において、左側がｎ+ 拡散層６２のエネル
ギーバンド図、中央がＰウェル６１のエネルギーバンド
図、右側がＮウェル６０のエネルギーバンド図である。
図１０に示すように、Ｐウェル６１には、ビルトインポ
テンシャルｑＶ biの発生により、負電位が印加される。
このビルトインポテンシャルによる負電位Ｖbiは、たと
えば−０．４〜−０．７Ｖ程度である。
【００５３】本実施例では、セル用トランジスタのスタ
ンバイ時には、スイッチング素子６５をオフとし、Ｐウ
ェル６１をフローティング状態とし、ビルトインポテン
シャルによりＰウェル６１に対して負電位をバイアスす
る。また、セル用トランジスタの動作時には、スイッチ
ング素子６５をオンとし、Ｐウェル６１の電位を接地電
位とする。
【００５４】本実施例では、スタンバイ時に、ビルトイ
ンポテンシャルを利用してＰウェル６１に対して負電位
をバイアスすることから、Ｐウェル６１内に形成された
メモリセル用トランジスタのしきい値Ｖth電圧を、基板
バイアス効果により上昇させることができ、トランジス
タのサブスレッシュホールドリークを抑え、セルのスタ
ンバイ電流を小さくすることが可能になる。また、特に
本実施例では、負電位の発生手段として、ビルトインポ
テンシャルを利用しているので、電力消費も低減でき
る。
【００５５】一方、セル用トランジスタの動作時には、
Ｐウェル６１がスイッチング素子６５を介して接地され
るので、動作時でのトランジスタのＶthが低下し、低電
圧下でのデータ書き込み特性および読み出し特性、すな
わち動作時での安定性が増大し、低電圧動作が可能にな
る。
【００５６】なお、本発明の第１および第２の観点の実
施例に示した技術は、ビルトインポテンシャルを利用し
てウェルの電位を制御する技術であり、上述した実施例
に限定されず、本発明の範囲内で種々に改変することが
できる。
【００５７】以下、本発明の第３の観点に係る実施例を
説明する。本実施例の電圧印加回路３０は、Ｎ型基板、
Ｐウェル構造の半導体装置において実現される回路であ
る。電圧印加回路３０の第１のＰウェル領域３００に作
られたトランジスタＱ１は、上述の第１のトランジスタ
に相当する。つまり、基板に相当するＰウェル３００の
電圧をトランジスタＱ１のソースの電圧よりも低くする
ことにより、トランジスタＱ１のサブスレッショルド電
流を低減している。また、トランジスタＱ２は、上述の
第２のトランジスタに相当する。つまり、図１を参照し
て分かるように、トランジスタＱ２のドレインは電圧Ｖ
GND の電源に接続され、トランジスタＱ２のソースはト
ランジスタＱ１の基板に接続されている。
【００５８】図１１は、本発明の第３の観点に係る実施
例における電圧印加回路３０の構成を示す図である。図
１１において、Ｑ１〜Ｑ３，Ｑ５〜Ｑ８，Ｑ１０，Ｑ１
１はＮ型ＭＯＳトランジスタ、Ｑ４，Ｑ９はＰ型ＭＯＳ
トランジスタ、ＩＮＶ１〜ＩＮＶ３はＮＯＴゲート回
路、Ｃ１，Ｃ２はコンデンサ、ｎ1 〜ｎ3 は電圧印加回
路３０の内部ノード，ｎPwell は電圧印加回路３０のＰ
ウェル３００のノード、Ｖneg （Ｖneg＜０）は負の電
源電圧、Ｖcc（Ｖcc＞０）は正の電源電圧、ＶGND （Ｖ
GND ＝０）はグラウンド（接地）電位を示す。
【００５９】なお、負の電源電圧Ｖneg は、例えば電圧
印加回路３０が適用される半導体装置に備えられたチャ
ージポンプ回路（図示せず）から供給され、正の電源電
圧Ｖ ccおよび接地電圧ＶGND はそれぞれ、電圧印加回路
３０が適用される半導体装置の正電源用および接地電源
用の電源端子から供給される電源の電圧である。また、
ＮＯＴ回路ＩＮＶ１，ＩＮＶ２には電圧Ｖccの正電源と
電圧ＶGND のグラウンド電源が、ＮＯＴ回路ＩＮＶ３に
は電圧Ｖccの正電源と電圧Ｖneg の負電源が供給されて
いる。従って、ＮＯＴ回路ＩＮＶ１〜ＩＮＶ３の出力信
号の電圧はは、それぞれの電源電圧の範囲で変化する。
【００６０】以下、電圧印加回路３０の回路接続を説明
する。電圧印加回路３０が適用される半導体装置を選択
する正論理のチップイネーブル信号ΦCEは、ＮＯＴ回路
ＩＮＶ１の入力端子およびトランジスタＱ４のゲートに
入力される。ＮＯＴ回路ＩＮＶ１の出力は、ＮＯＴ回路
ＩＮＶ２，ＩＮＶ３の入力端子、トランジスタＱ９，Ｑ
１０のソース、および、トランジスタＱ２，Ｑ３のゲー
トに接続される。ＮＯＴ回路ＩＮＶ２の出力は、コンデ
ンサＣ１の一端に接続され、コンデンサＣ１を介してト
ランジスタＱ６のゲートとソース、および、トランジス
タＱ５のドレインに接続される。ＮＯＴ回路ＩＮＶ３の
出力は、トランジスタＱ１１のソースに接続されてい
る。
【００６１】トランジスタＱ１のバックゲートは電圧印
加回路３０のＰウェルに接続され、トランジスタＱ１の
ドレインは電圧ＶGND の電源に接続される。トランジス
タＱ２のソースは電圧ＶGND の電源に接続され、トラン
ジスタＱ２のゲートはトランジスタＱ７のドレイン、ト
ランジスタＱ８のソース、コンデンサＣ２の他端、およ
び、トランジスタＱ９，Ｑ１０のゲートに接続される。
トランジスタＱ３のソースはトランジスタＱ２のドレイ
ン、Ｐウェルに接続される。トランジスタＱ４のソース
はトランジスタＱ５のソースに接続され、トランジスタ
Ｑ４のドレインは電圧Ｖccに接続される。
【００６２】トランジスタＱ５のゲートは電圧Ｖccに接
続され、トランジスタＱ５のソースはトランジスタＱ４
のソースに接続され、トランジスタＱ５のドレインはコ
ンデンサＣ１の他端、および、トランジスタＱ６のゲー
トとソースに接続される。トランジスタＱ６のゲートと
ソースは、コンデンサＣ１の他端およびトランジスタＱ
５のドレインに接続される。トランジスタＱ７のソース
はトランジスタＱ６のドレインに接続され、トランジス
タＱ７のゲートはコンデンサＣ２の一端およびトランジ
スタＱ１１のドレインに接続され、トランジスタＱ７の
ドレインは、コンデンサＣ２の他端、トランジスタＱ
２，Ｑ９，Ｑ１０のゲート、および、トランジスタＱ８
のソースに接続される。
【００６３】トランジスタＱ８のソースはトランジスタ
Ｑ７のドレイン、トランジスタＱ２，Ｑ９、Ｑ１０のゲ
ート、および、コンデンサＣ２の他端に接続され、トラ
ンジスタＱ８のゲートはＮＯＴ回路ＩＮＶ１の出力端
子、ＮＯＴ回路ＩＮＶ２，３の入力端子、トランジスタ
Ｑ３のゲート、および、トランジスタＱ９，Ｑ１０のソ
ースに接続され、トランジスタＱ３のドレインは電圧Ｖ
neg の電源に接続される。トランジスタＱ９のドレイン
は電圧Ｖccの電源に接続され、トランジスタＱ９のゲー
トはトランジスタＱ２，Ｑ１０のゲート、コンデンサＣ
２の他端、トランジスタＱ８のソース、および、トラン
ジスタＱ７のドレインに接続され、トランジスタＱ９の
ソースはＮＯＴ回路ＩＮＶ１の出力端子、ＮＯＴ回路Ｉ
ＮＶ２，３の入力端子、トランジスタＱ３，Ｑ８のゲー
ト、および、トランジスタＱ１０のソースに接続され
る。
【００６４】トランジスタＱ１０のゲートは、トランジ
スタＱ２，Ｑ９のゲート、コンデンサＣ２の他端、トラ
ンジスタＱ８のソース、および、トランジスタＱ７のド
レインに接続され、トランジスタＱ１０のソースはトラ
ンジスタＱ９のソースはＮＯＴ回路ＩＮＶ１の出力端
子、ＮＯＴ回路ＩＮＶ２，３の入力端子、トランジスタ
Ｑ３，Ｑ８のゲート、および、トランジスタＱ９のソー
スに接続され、トランジスタＱ１０のドレインは電圧Ｖ
neg の電源に接続される。トランジスタＱ１１のゲート
は電圧Ｖccの電源に接続され、トランジスタＱ１１のド
レインはトランジスタＱ７のゲート、および、コンデン
サＣ２の一端に接続され、トランジスタＱ１１のソース
はＮＯＴ回路ＩＮＶ２の出力端子に接続される。
【００６５】上述の各部分の内、ＮＯＴ回路ＩＮＶ１，
ＩＮＶ２、コンデンサＣ１、および、トランジスタＱ４
〜Ｑ７はブートストラップ回路３０２を構成しており、
電圧Ｖccを昇圧して電圧Ｖccよりも高い電圧ＶH （≒２
Ｖcc）を発生する。なお、トランジスタＱ５，Ｑ１１
は、Ｐ型ＭＯＳトランジスタＱ４，Ｑ９が高電圧が印加
された場合にラッチアップを生じやすいので、これらの
ラッチアップを防止するために設けられたものである。
また、トランジスタＱ１０は、ＮＯＴ回路ＩＮＶ１の出
力信号の論理値が０の場合にノードｎ1 を電圧Ｖneg ま
で引き下げる役割を果たす。
【００６６】以下、電圧印加回路３０の各部分の動作を
説明する。信号ΦCEは正論理であり、信号ΦCEの論理値
が１（電圧Ｈ≒Ｖcc）である場合に電圧印加回路３０が
適用される半導体装置が活性化し、信号ΦCEが論理値０
（電圧Ｌ≒ＶGND ）である場合に電圧印加回路３０が適
用される半導体装置が不活性化する（スタンバイ状態に
なる）。信号ΦCEが論理値０である場合、電圧印加回路
３０の各部分は以下のような状態になる。
【００６７】
【表１】信号ΦCEが論理値０の定常状態において、 (1) トランジスタＱ４はオン状態（導通状態）とな
る。 (1-1) ノードｎ3 は電圧Ｖccとなり、コンデンサＣ１
のノード３側には正の電荷が蓄積される。 (1-1-1) トランジスタＱ６はオン状態となる。 (2) ＮＯＴ回路ＩＮＶ１の出力信号は論理値１とな
る。 (2-1) トランジスタＱ８はオン状態になる。 (2-1-1) ノードｎ4 は電圧Ｖneg となる。 (2-2) トランジスタＱ３はオン状態になる。 (2-3) ＮＯＴ回路ＩＮＶ２の出力信号は論理値０（≒
ＶGND ）となる。 (2-3-1) ノードｎ2 の電圧はＶGND となる。 (2-4) ＮＯＴ回路ＩＮＶ３の出力信号は論理値０（≒
Ｖneg ）となる。 (2-4-1) トランジスタＱ７はオフ状態となる。 但し、(1) 等の記号は因果関係をも示し、例えば(1-1)
は(1) に示された事象が原因となって発生する事象を示
している。
【００６８】上述のように、信号ΦCEが論理値０の場
合、トランジスタＱ３がオン状態となるので、Ｐウェル
３００には電圧Ｖneg が印加されることになる。従っ
て、電圧印加回路３０が適用される半導体装置が不活性
化されている間はトランジスタＱ１のサブスレッショル
ド電流を低減することができる。
【００６９】ここで、電圧印加回路３０が適用される半
導体装置が活性化される場合には、信号ΦCEが論理値１
となった場合には、電圧印加回路３０の各部は以下のよ
うな状態になる。
【００７０】
【表２】信号ΦCEが論理値１の定常状態において、 (1) トランジスタＱ４はオフ状態（非導通状態）と
なる。 (2) ＮＯＴ回路ＩＮＶ１の出力信号は論理値０とな
る。 (2-1) トランジスタＱ８はオフ状態になる。 (2-2) トランジスタＱ３はオフ状態になる。 (2-3) ＮＯＴ回路ＩＮＶ２の出力信号は論理値１（≒
Ｖcc）となる。 (2-3-1) ノードｎ2 は電圧Ｖccとなり、ノードｎ3 の電
圧は信号ΦCEが論理値０から論理値１に変化した直後の
電圧ＶH に保たれる。 (2-4) ＮＯＴ回路ＩＮＶ３の出力信号は論理値１（≒
Ｖcc）となる。 (2-4-1) トランジスタＱ７はオン状態となる。 (2-4-1-1) ノードｎ3 はほぼノードｎ4 と同電位とな
る。 (2-4-1-1-1) トランジスタＱ２，Ｑ１０がオン状態に、
トランジスタＱ９がオフ状態になり、ノードｎ１が電圧
Ｖneg となる。 但し、(1) 等の記号は因果関係をも示し、例えば(2-1)
は(2) に示された事象が原因となって発生する事象を示
している。
【００７１】トランジスタＱ２には正電源の電圧Ｖccよ
りも高い電圧ＶH が印加されることになり、トランジス
タＱ２の電流駆動力が向上する。従って、Ｐウェル３０
０の電位をトランジスタＱ２に単に電圧Ｖccを印加する
場合に比べて、Ｐウェル３００をより速く電圧ＶGND に
することができる。上述のように、信号ΦCEが論理値１
の場合、トランジスタＱ２がオン状態となるので、Ｐウ
ェル３００がすばやく電圧ＶGND となる。従って、電圧
印加回路３０が適用される半導体装置は短時間の内にス
タンバイ状態から通常の動作状態に遷移することができ
る。
【００７２】次に、図１２を参照して電圧印加回路３０
における信号ΦCEの論理値の変化の直前および直後の各
部分の電圧の変化を説明する。なお、図１２に示す各記
号は、図１１に示した電圧印加回路３２の同一記号を付
して示した各部分の電圧を示す（以下、図１４、図１６
に同じ）。図１２に示すように、チップセレクト信号Φ
CEが論理値０から論理値１（電圧ＶGND から電圧Ｖcc）
に変化すると、ノードｎ１が電圧Ｖneg に変化し、ノー
ドｎ３が電圧ＶH に変化し、ノードｎ２が電圧Ｖccに変
化する。以上の変化によりトランジスタＱ２を介して接
地電圧ＶGND の電源とＰウェル３００とが接続され、Ｐ
ウェル３００は短時間の内に電圧ＶGND となる。上述の
ように、電圧印加回路３０が適用される半導体装置は、
信号ΦCEが論理値０から１に変化した後に速やかにスタ
ンバイ状態から動作状態に状態遷移する。
【００７３】以下、本発明の第４の観点に係る実施例を
説明する。図１３は、本発明の第４の観点に係る実施例
における電圧印加回路３２の構成を示す図である。電圧
印加回路３２の各部分は、第３の観点に係る実施例にお
ける電圧印加回路３０に同一符号を付した各部分に同じ
である。電圧印加回路３２は、トランジスタＱ２の劣化
を防止するために、ノードｎ４と正電源との間を抵抗Ｒ
を介して接続してある点で第３の観点に係る実施例に示
した電圧印加回路３０と異なっている。
【００７４】本発明の第３の観点に係る実施例における
電圧印加回路３０は、電圧印加回路３０が適用される半
導体装置が信号ΦCEにより選択されている間ずっと、ノ
ードｎ４が電圧ＶH となるので、トランジスタＱ２の酸
化膜が劣化するという懸念がある。本発明の第４の観点
に係る実施例における電圧印加回路３２は、上述の電圧
印加回路３０のトランジスタＱ２への懸念を解消するた
めのものである。
【００７５】以下、図１４を参照して電圧印加回路３２
における信号ΦCEの論理値の変化の直前および直後の各
部分の電圧の変化を説明する。電圧印加回路３２は、基
本的には電圧印加回路３０と同じ動作を行う。つまり、
図１４に示すように、チップセレクト信号ΦCEが論理値
０から論理値１（電圧ＶGND から電圧Ｖcc）に変化する
と、ノードｎ１が電圧Ｖneg に変化し、ノードｎ３が電
圧ＶH に変化し、ノードｎ２が電圧Ｖccに変化する。以
上の変化によりトランジスタＱ２を介して接地電圧Ｖ
GND の電源とＰウェル３００とが接続され、Ｐウェル３
００は短時間の内に電圧ＶGND となる。
【００７６】さらに時間の経過とともに、ノードｎ４か
ら抵抗Ｒを介して電流が正電源（Ｖ cc）に流れるので、
ノードｎ３およびノードｎ４の電圧が次第に電圧Ｖccに
近づいてゆく。ここで、電圧Ｖneg は、上述のように電
圧印加回路３２が適用される半導体装置のチャージポン
プで発生される。このようなチャージポンプの電流容量
は通常０．１μＡ程度である。チャージポンプの電流容
量をこれ以上に増加することは可能であるが、この電流
はスタンバイ時に消費されるので、チャージポンプの電
流容量の増大はスタンバイ時の消費電力を小さくしたい
という要請に反することになる。従って、チャージポン
プの電流容量をこのままとした場合、抵抗Ｒの抵抗値を
低くすると電圧Ｖneg の発生が困難になるので、抵抗Ｒ
の抵抗値は、下式のように６ＭΩ以上とする必要があ
る。
【００７７】
【数４】 Ｉs ＝｛５−（−１）｝／Ｒ＜０．１ 従って、Ｒ＞６ＭΩ …（４） 但し、Ｉs は抵抗Ｒに流れる電流、Ｒは抵抗Ｒの抵抗値
であり、Ｖcc＝５Ｖ、Ｖneg ＝−１Ｖとした場合の値で
ある。
【００７８】例えば、ノードｎ３，ｎ４が電圧Ｖccにな
った場合に、すでにＰウェル３００が電圧ＶGND になっ
ていることを条件として、抵抗Ｒの値を最適化してＰウ
ェル３００の速やかな電圧Ｖccへの変化、および、トラ
ンジスタＱ２の酸化膜破壊防止の両立を図ることが可能
である。
【００７９】以上のように構成することにより、電圧印
加回路３２は第３の観点に係る実施例に示した電圧印加
回路３０と同等の機能を実現することができる。さら
に、電圧印加回路３２が適用される半導体装置が活性化
してＰウェル３００が電圧ＶGND になった後、速やかに
ノードｎ４が電圧Ｖccに戻るので、トランジスタＱ２の
劣化が防止可能であり、従って半導体装置の信頼性を高
めることができる。
【００８０】以下、本発明の第５の観点に係る実施例を
説明する。図１５は、本発明の第５の観点に係る実施例
における電圧印加回路３４の構成を示す図である。以下
に説明しない電圧印加回路３４の各部分は、第３および
第４の観点に係る実施例に示した電圧印加回路３０，３
２の同一符号または記号を付した各部分に同じである。
電圧印加回路３４は、本発明の第４の観点に係る実施例
に示した電圧印加回路３２と基本的には同一の動作をす
る。ただし、電圧印加回路３４が適用される半導体装置
の活性化後により速やかにノードｎ４の電圧を電圧Ｖcc
とするために、電圧印加回路３２における抵抗Ｒを遅延
回路３４０、トランジスタＱ１１，Ｑ１２、および、コ
ンデンサＣ３から構成される放電回路３４２に置換して
ある。
【００８１】遅延回路３４０は、例えばＮＯＴ回路を偶
数個直列に接続して、あるいは、クロック信号を用いて
同期的に信号ΦCEを遅延する回路である。遅延回路３４
０は、信号ΦCE電圧印加回路３４が適用される半導体装
置のＰウェル３００が電圧Ｖneg から電圧ＶGND に変化
するために充分な時間（図１６に示す遅延時間Ｔd ）だ
け遅延してトランジスタＱ１２のソースに供給する。な
お、遅延回路３４０は、少なくとも信号ΦCEの立ち上が
りのみを遅延させればよい。
【００８２】トランジスタＱ１２のソースは電圧印加回
路３４０の出力端子に接続され、トランジスタＱ１２の
ドレインにはコンデンサＣ３の一端、および、トランジ
スタＱ１１のゲートが接続され、トランジスタＱ１２の
ゲートは電圧Ｖccの電源に接続される。トランジスタＱ
１２、および、コンデンサＣ３は、トランジスタＱ１１
のラッチアップ防止のために設けられている。トランジ
スタＱ１１のソースは電圧Ｖccの電源に接続され、トラ
ンジスタＱ１１のゲートはコンデンサＣ３の一端、およ
び、トランジスタＱ２，Ｑ９，Ｑ１０のゲート、トラン
ジスタＱ７のドレイン、トランジスタＱ８のソース、お
よび、コンデンサＣ２の他端（ノードｎ４）に接続され
る。
【００８３】以下、図１６を参照して電圧印加回路３４
における信号ΦCEの論理値の変化の直前および直後の各
部分の電圧の変化を説明する。電圧印加回路３４が適用
される半導体装置がスタンバイの場合、つまり信号Φ CE
が論理値０の場合、トランジスタＱ１１はオフ状態とな
っており、トランジスタＱ１１には電流が流れない。チ
ップセレクト信号ΦCEが論理値０から論理値１（電圧Ｖ
GND から電圧Ｖcc）に変化すると、ノードｎ１が電圧Ｖ
neg に変化し、ノードｎ３が電圧ＶH に変化し、ノード
ｎ２が電圧Ｖccに変化する。以上の変化によりトランジ
スタＱ２を介して接地電圧ＶGND の電源とＰウェル３０
０とが接続され、Ｐウェル３００は短時間の内に電圧Ｖ
GND となる。
【００８４】信号ΦCEが論理値１になったのち、遅延回
路３４０が信号ΦCEに与える遅延時間Ｔd が経過する
と、トランジスタＱ１１の電圧は電圧Ｖccとなり、オン
状態になる。従って、トランジスタＱ１１を介して、ノ
ードｎ４から電流が電圧Ｖccの電源に流れて速やかにノ
ードｎ４の電圧は電圧Ｖccとなる。以上のように電圧印
加回路３４を構成することにより、電圧Ｖneg を発生す
るチャージポンプの電流容量を小さくしつつトランジス
タＱ２のゲート等の絶縁破壊を有効に防止することが可
能である。
【００８５】以下、本発明の第６の観点に係る実施例を
説明する。図１７は、本発明の第６の観点に係る実施例
における半導体装置４０の構成を説明する図である。半
導体装置４０の各部分において、第３〜第５の観点に係
る実施例に示した電圧印加回路３０〜３４と同一符号ま
たは記号を付した各部分は同一である。半導体装置４０
は、例えばＳＲＡＭであって、メモリセルが電気的に分
離可能なｎ個のＰウェル３００ａ〜３００ｎに分割、配
置されたものである。半導体装置４０は、このＰウェル
３００ａ〜３００ｎにそれぞれ対応して電圧印加回路３
０〜３４のいずれかが個別に設けられた構成になってい
る。
【００８６】図１７において、信号ΦWa〜ΦWnはそれぞ
れ、Ｐウェル３００ａ〜３００ｎに設けられたトランジ
スタＱ１ａ〜Ｑ１ｎを含む回路を選択する正論理の信号
である。信号ΦCEは第６の観点に係る実施例において
は、半導体装置４０全体を選択する信号として用いられ
ている。信号ΦWa〜ΦWnと信号ΦCEとは、ＡＮＤ回路４
０２ａ〜４０２ｎにおいて論理積がとられ、各Ｐウェル
３００ａ〜３００ｎに対応する電圧印加回路３０〜３４
のいずれかに入力される。
【００８７】各Ｐウェル３００ａ〜３００ｎに対応する
電圧印加回路３０〜３４のいずれかは、それぞれ入力さ
れるＡＮＤ回路４０２ａ〜４０２ｎの出力信号が論理値
０の場合に対応する各Ｐウェル３００ａ〜３００ｎを電
圧Ｖneg としてスタンバイ状態にする。各Ｐウェル３０
０ａ〜３００ｎに対応する電圧印加回路３０〜３４のい
ずれかは、それぞれ入力されるＡＮＤ回路４０２ａ〜４
０２ｎの出力信号が論理値０から１に変化した場合に上
述のように対応するＰウェル３００ａ〜３００ｎを電圧
Ｖccとして活性化させる。以上のように半導体装置４０
を構成することにより、半導体装置４０に設けられた複
数のウェルごとにスタンバイ状態と活性化状態との状態
遷移を行うことができる。従って、不要なウェルを活性
化することがないので、半導体装置４０の消費電力をよ
り小さくすることができる。
【００８８】以上述べたように、本発明の第３〜第５の
観点に係る実施例に示した電圧印加回路によれば、電源
電圧およびしきい値電圧を低電圧化した半導体装置の動
作速度および動作の安定性の維持とスタンバイ時の消費
電力の低減を両立することができる。また、スタンバイ
状態から活性化状態への状態遷移に要する時間を短縮で
きる。また、本発明の第６の観点に係る実施例に示した
半導体装置によれば、特に高密度化およびウェルの多分
割化がなされた半導体装置における低消費電力化をはか
ることが可能である。なお、本発明の第３〜第６の観点
の実施例に示した電圧印加回路および半導体装置は、ビ
ルトインポテンシャルを利用してウェルの電位を制御す
る具体的な回路を示したものである。従って、上述した
実施例に限定されず、例えば各実施例に示した変形例の
ように本発明の範囲内で種々に改変することができる。
【００８９】
【発明の効果】以上説明してきたように、本発明によれ
ば、ＭＯＳトランジスタが形成された半導体装置におい
て、電源電圧の低電圧化を図ることが可能になると共
に、低スタンバイ電流化を図ることが可能になる。ま
た、本発明を用いてＳＲＡＭのメモリセルを構成すれ
ば、メモリセルの動作時の安定性確保と、スタンバイ時
の消費電力の低減という二つの課題を同時に達成するこ
とが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の概略構成
図である。
【図２】基板バイアス効果を示すグラフである。
【図３】基板バイアスに対するダイオード電流の影響を
示すグラフである。
【図４】ＳＲＡＭ用メモリセルの等価回路図である。
【図５】ＳＲＡＭ用メモリセルの動作安定性を示すバタ
フライプロット図である。
【図６】図１に示す正電圧発生回路の回路例を示す回路
図である。
【図７】図１に示す正電圧発生回路のその他の回路例を
示す回路図である。
【図８】本発明の他の実施例に係る半導体装置の概略構
成図である。
【図９】本発明のさらにその他の実施例に係る半導体装
置の概略構成図である。
【図１０】図９に示す実施例のビルトインポテンシャル
を説明するエネルギーバンド図である。
【図１１】本発明の第３の観点に係る実施例における電
圧印加回路の構成を示す図である。
【図１２】図１１に示した本発明の電圧印加回路におけ
る信号ΦCEの論理値の変化の直前および直後の各部分の
電圧の変化を説明する。
【図１３】本発明の第４の観点に係る実施例における電
圧印加回路の構成を示す図である。
【図１４】図１３に示した本発明の電圧印加回路におけ
る信号ΦCEの論理値の変化の直前および直後の各部分の
電圧の変化を説明する。
【図１５】本発明の第５の観点に係る実施例における電
圧印加回路の構成を示す図である。
【図１６】図１５に示した本発明の電圧印加回路におけ
る信号ΦCEの論理値の変化の直前および直後の各部分の
電圧の変化を説明する。
【図１７】本発明の第６の観点に係る実施例における半
導体装置の構成を説明する図である。
【符号の説明】
２… 半導体基板 ４，５０，６１… Ｐウェル（基板側拡散層） ６，６０… Ｎウェル １０，５４… ｐ+ 拡散層 １２，１４，５１，５２，６２… ｎ+ 拡散層（素子側
拡散層） ２１，５８… トランジスタ ２２，２４，５５，５６，６５… スイッチング素子
（切り替え手段） ２６… 正電圧発生回路 ５７… 負電圧発生回路 ３０，３２，３４…電圧印加回路 ３００…Ｐウェル ３０２…ブートストラップ回路 ３４２…放電回路 ４０…半導体装置 ４０２…ＡＮＤ回路 Ｑ１〜Ｑ１２…トランジスタ ＩＮＶ…ＮＯＴ回路 Ｒ…抵抗 Ｃ１〜Ｃ３…コンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 7210−4Ｍ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 基板側拡散層内に形成された素子側拡散
    層に対して、基板側拡散層を浅く順方向バイアスとして
    いる半導体装置。
  2. 【請求項２】 基板側拡散層であるＰ型ウェルの電位を
    接地電位より０．１〜０．４Ｖ高くバイアスしてある請
    求項１に記載の半導体装置。
  3. 【請求項３】 基板側拡散層であるＮ型ウェルの電位を
    接地電位より０．１〜０．４Ｖ低くバイアスしてある請
    求項１に記載の半導体装置。
  4. 【請求項４】 バイアスされた基板側拡散層内にメモリ
    セルアレイが形成され、基板側拡散層の電位を、スタン
    バイ時には、素子側拡散層と同電位または逆バイアスに
    切り換える切り替え手段を有する請求項１〜３のいずれ
    かに記載の半導体装置。
  5. 【請求項５】 基板側拡散層内に、素子側拡散層が形成
    された半導体装置において、基板側拡散層の電位を、動
    作時には接地電位とし、スタンバイ時には負電位にバイ
    アスする負電位発生手段および切り替え手段を有する半
    導体装置。
  6. 【請求項６】 上記負電位発生手段は、ビルトインポテ
    ンシャルを利用して負電位を発生することを特徴とする
    請求項５に記載の半導体装置。
  7. 【請求項７】 基板側拡散層は、所定電位にバイアスさ
    れた第１の導電領域と、この第１の導電領域中に形成さ
    れ、電位が固定されていない第２の導電領域とから成
    り、第２の導電領域内に素子側拡散層が形成してある半
    導体装置。
  8. 【請求項８】 上記第２の導電領域に対して、電位を固
    定する状態と、電位を固定しない浮遊電位の状態とに切
    り換える切り替え手段を有する請求項７に記載の半導体
    装置。
  9. 【請求項９】 上記素子側拡散層が、ＳＲＡＭのメモリ
    セル用拡散層である請求項５〜８のいずれかに記載の半
    導体装置。
  10. 【請求項１０】 基板側拡散層の電位を、動作時には接
    地電位とし、スタンバイ時には負電圧にバイアスするた
    めの切り換え手段が、動作時において、ゲート電極に電
    源電圧以上の電圧が印加されたトランジスタにより接地
    電位に接続されるトランジスタを有することを特徴とす
    る請求項５に記載の半導体装置。
  11. 【請求項１１】 上記ゲート電極に少なくとも動作時に
    上記ゲート電極の電位が電源電圧になるまで上記ゲート
    電極と電源間に電流を逃がすための電流パスが設けられ
    たことを特徴とする請求項１０に記載の半導体装置。
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